JP2006310933A - 固体撮像装置、固体撮像装置の駆動方法および撮像装置 - Google Patents

Abstract

【課題】単位画素ブロック内における同色画素の加算／平均化処理を、水平信号線に画素情報を読み出す段階で行うと、画素から水平信号線に至る信号処理系で乗るノイズ成分に対しても加算／平均化が行われることになるためにＳ／Ｎの点で難がある。
【解決手段】列ごとに配されるカラム信号処理回路群１３の各信号処理回路に、垂直信号線１１１によって伝送される画素２０の信号を低インピーダンスにて出力する反転アンプＡ１，Ａ２および当該反転アンプＡ１，Ａ２に対して適宜並列接続される帰還容量Ｃ３，Ｃ４を設け、これら帰還容量Ｃ３，Ｃ４を利用して単位画素ブロック内の同色画素の行方向および列方向における画素加算を行って擬似的に１画素分の画素信号として取り出すようにする。
【選択図】図５

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関する。

固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＭＯＳ(Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置に大別される。そして、近年、後者の固体撮像装置、例えばＭＯＳイメージセンサは、特に、携帯電話等のモバイル機器向けの低消費電力カメラモジュールや、高感度の電子スチルカメラに搭載されて用いられている。

例えば、高解像度が要求される電子スチルカメラにおいては、シャッタを切って取り込んだ静止画には高精細化が要求されるため、より多画素の固体撮像装置が用いられることになる。ただし、電子スチルカメラでは、電子ビューファインダーや小画面モニターなどに動画を映し出すことで被写体を確認できるようにしている。したがって、被写体を確認する段階では、比較的低解像度の画像信号を高速に読み出す必要がある。

従来は、比較的低解像度の画像信号を高速に読み出すために、所定のカラーコーディングを持つカラーフィルタが形成されている画素に対して、行方向（行に沿った方向）および列方向（列に沿った方向）にて互いに隣接する複数の画素からなる画素ブロックを単位とし、当該単位画素ブロック内における同色フィルタの画素情報を加算／平均化して擬似的に１画素分の画素情報として読み出すようにしている（例えば、特許文献１参照）。

特開２００４−２６６３６９号公報

しかしながら、上記従来技術では、単位画素ブロック内における同色フィルタの画素情報の加算／平均化処理を、水平信号線に画素情報を読み出す段階で行うようにしていることで、画素から水平信号線に至る信号処理系で乗るノイズ成分に対しても加算／平均化が行われることになるためにＳ／Ｎの点で難があった。

そこで、本発明は、Ｓ／Ｎに優れた画素加算信号を得ることが可能な固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を撮像デバイスとして用いた撮像装置を提供することを目的とする。

上記目的を達成するために、本発明では、光電変換素子を含む画素が行列状に２次元配置され、かつ当該行列状の画素配列の列ごとに前記画素の信号を伝送する垂直信号線が配線され、前記画素ごとに所定のカラーコーディングを持つカラーフィルタが形成された画素アレイ部と、前記垂直信号線によって伝送される前記画素の信号を低インピーダンスにて出力するアナログアンプおよび当該アナログアンプに対して適宜並列接続される帰還容量を有し、前記垂直信号線ごとに配された列信号処理回路群とを備えた固体撮像装置において、行方向および列方向における同色の複数の画素を単位画素ブロックとし、前記単位画素ブロック内の一つの行における同色画素の信号を読み出す際に、当該同色画素の信号を前記列信号処理回路群内における前記単位画素ブロック内の一つの列の第１帰還容量に蓄積し、次いで前記単位画素ブロック内の一つの行とは異なる行における同色画素の信号を読み出す際に、前記第１帰還容量に蓄積された信号を前記列信号処理回路群内における前記一つの列とは異なる列の第２帰還容量にプリチャージし、前記異なる行における同色画素の信号を前記プリチャージ後の前記第２帰還容量に蓄積し、当該第２帰還容量に蓄積された信号を水平信号線に選択的に出力する構成を採っている。

上記構成の固体撮像装置において、カラーフィルタのカラーコーディングが例えば行方向（行に沿った方向／水平方向）において同色の画素が２画素ごとに繰り返され、また列方向（列に沿った方向／垂直方向）において同色の画素が２画素ごとに繰り返されるカラー配列とした場合、単位画素ブロック（本例では、行方向３画素×列方向３画素）内の一つの行における同色画素の信号を読み出す際に、当該同色画素の信号を列信号処理回路群内における単位画素ブロック内の一つの列の第１帰還容量に蓄積することで、当該第１帰還容量には先ず、行方向の同色２画素の信号が加算されて蓄積される。

次に、単位画素ブロック内の一つの行とは異なる行における同色画素の信号を読み出す際に、第１帰還容量に蓄積された信号を列信号処理回路群内における前記一つの列とは異なる列の第２帰還容量にプリチャージすることで、当該第２帰還容量には最初の行の行方向２画素加算された信号が蓄えられる。そして、第２帰還容量に前記異なる行における同色画素の信号を蓄積することで、別の行における行方向の同色２画素の信号が加算されて蓄積される。その結果、当該第２帰還容量において、最終的に、単位画素ブロック内における行方向および列方向の同色画素、本例では行方向２画素×列方向２画素の画素加算が行われる。

このようにして、アナログアンプを有する列信号処理回路群において、当該アナログアンプの帰還容量を利用して画素加算されて得られた信号は、水平選択スイッチ群によって順次選択され、水平信号線を通して出力される。ただし、ここでの説明は、行方向２画素×列方向２画素の画素加算を例に挙げた基本動作の場合であり、行方向３画素×列方向３画素、行方向４画素×列方向４画素、…等の画素加算の場合においても、上記基本動作が繰り返して実行されることになる。

本発明によれば、アナログアンプを有する列信号処理回路群において、当該アナログアンプの帰還容量を利用して画素加算を行うことで、画素の信号を増幅しつつ加算処理することができるため、Ｓ／Ｎに優れた画素加算信号を得ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施形態に係る固体撮像装置、例えばＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置の全体の構成を示すブロック図である。図１に示すように、本実施形態に係る固体撮像装置１０は、画素アレイ部１１に加えて、垂直駆動部１２、カラム信号処理回路群（列信号処理回路群）１３、水平駆動部１４、アナログアンプ１５、Ａ／Ｄコンバータ１６およびタイミングジェネレータ１７などの周辺回路を有し、これら周辺回路が画素アレイ部１１と同じ半導体基板（チップ）１８上に形成された構成となっている。

ただし、必ずしも上記周辺回路の全てを半導体基板１８上に形成する構成に限られるものではなく、例えばＡ／Ｄコンバータ１６を半導体基板１８外に配した構成を採ることも可能である。

画素アレイ部１１は、光電変換素子を含む画素２０が行列状（マトリクス状）に２次元配置されるとともに、画素ごとに所定のカラーコーディングを持つカラーフィルタが形成された構成となっている。この画素アレイ部１１において、行列状配置の画素２０の各々に対して垂直信号線１１１が列単位で配線され、さらに駆動線、例えば後述するリセット線１１２、転送線１１３および選択線１１４が行単位で配線されている。

［画素回路］
図２は、画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る画素２０は、光電変換素子、例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ２２は、フォトダイオード２１のカソードとフローティングディフュージョン部（以下、「ＦＤ部」と記す）２６の間に接続されるとともに、転送線１１３にゲートが接続されており、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送線１１３を介して転送パルスφＴＲが与えられることでオン状態となってＦＤ部２６に転送する。

リセットトランジスタ２３は、電源電位ＶＤＤにドレインが、ＦＤ部２６にソースが、リセット線１１２にゲートがそれぞれ接続されており、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ゲートにリセット線１１２を介してリセットパルスφＲＳＴが与えられることでオン状態となってＦＤ部２６の電位を電源電位ＶＤＤにリセットする。

選択トランジスタ２５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ２４のドレインにソースが、選択線１１４にゲートがそれぞれ接続されており、ゲートに選択線１１４を介して選択パルスφＳＥＬが与えられることでオン状態となり、増幅トランジスタ２４に対して電源電位ＶＤＤを供給することによって画素２０の選択をなす。なお、この選択トランジスタ２５については、増幅トランジスタ２４のソースと垂直信号線１１１の間に接続した構成を採ることも可能である。

増幅トランジスタ２４は、ＦＤ部２６にゲートが、選択トランジスタ２５のソースにドレインが、垂直信号線１１１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセットレベルとして垂直信号線１１１に出力し、さらに転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を信号レベルとして垂直信号線１１１に出力する。

なお、ここでは、画素２０の回路構成として、４つのトランジスタ２６〜２９を有する回路構成のものを例に挙げて説明したが、４トランジスタ構成のものに限られるものではなく、増幅トランジスタ２４を選択トランジスタとして兼用した３トランジスタ構成のものでも良い。

［周辺回路］
図１に説明を戻す。垂直駆動部１２は、読み出し走査回路１２１および電子シャッタ走査回路１２２を有し、これら走査回路１２１，１２２が並置された構成となっており、図２に示すリセット線１１２、転送線１１３および選択線１１４を介して画素２０を行単位で順に選択駆動する。

読み出し走査回路１２１は、シフトレジスタや駆動回路などによって構成され、信号を読み出す画素２０を行単位で順に選択する。電子シャッタ走査回路１２２は、基本的に読み出し走査回路１２１と同じ回路構成となっており、読み出し走査回路１２１によって読み出し走査が行われる行に対して、その読み出し走査よりもシャッタスピードの時間分だけ前に当該行の画素２０のフォトダイオード２１から不要な電荷を読み出す走査を行うことで、電子シャッタ動作を実現する。これにより、電子シャッタ走査回路１２２の走査タイミングと読み出し走査回路１２１の走査タイミングとの間の期間がフォトダイオード２１の露光期間、即ち信号電荷の蓄積期間となる。

カラム信号処理回路群１３は、垂直信号線１１１ごとに配され、垂直信号線１１１の各々の出力端に入力端が接続された水平画素数分のカラム信号処理回路によって構成されている。カラム信号処理回路群１３の各信号処理回路は、画素２０から垂直信号線１１１に順に読み出される先述したリセットレベル（０レベル）と信号レベルの差分をとって画素信号レベルとすることで、画素ごとの固定パターンノイズを除去するＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路を有する構成となっている。

本発明では、このカラム信号処理回路群１３において、後述する画素加算を行うことを特徴としており、当該カラム信号処理回路群１３の各信号処理回路の具体的な構成および回路動作の詳細については後述する。

水平駆動部１４は、水平信号線１４１と、カラム信号処理回路群１３の各信号処理回路の出力端と水平信号線１４１との間に接続された水平選択スイッチ群１４２と、水平選択スイッチ群１４２の各スイッチを選択走査する水平走査回路１４３とを有する構成となっている。

この水平駆動部１４において、水平走査回路１５３は、シフトレジスタや駆動回路などによって構成されており、水平選択スイッチ群１４２の各スイッチを順次選択する。水平選択スイッチ群１４２の各スイッチは、水平走査回路１４３による選択駆動により、カラム信号処理回路群１３の各信号処理回路から列ごとに出力される画素２０の信号を、順次水平信号線１４１を通して出力する。

アナログアンプ１５は、水平信号線１４１を通して順に供給されるアナログ信号を増幅して出力する。Ａ／Ｄコンバータ１６は、アナログアンプ１５から出力されるアナログ信号をデジタル信号に変換してチップ（基板１８）外へ出力する。

タイミングジェネレータ（ＴＧ）１７は、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、読み出し走査回路１２１、電子シャッタ走査回路１２２、カラム信号処理回路群１３および水平走査回路１４３などの動作の基準となるクロックパルスや駆動パルスなどを生成し、読み出し走査回路１２１、電子シャッタ走査回路１２２、カラム信号処理回路群１３および水平走査回路１４３などに対して与える。

［カラーコーディング］
図３は、画素アレイ部１１において、画素２０ごとに配されるカラーフィルタのカラーコーディングの一例を示す図である。ここでは、Ｇ（緑色）とＢ（青色）を交互に配列したＧＢラインと、Ｒ（赤色）とＧを交互に配列したＲＧラインを、列方向に交互に配列したベイヤー配列を挙げている。ただし、このベイヤー配列は一例に過ぎず、これに限られるものではない。

かかるカラーコーディングのカラーフィルタを持つ固体撮像装置１０において、動画を映し出すことを目的として、比較的低解像度の画像信号を高速に読み出すために、同色画素の信号を加算して擬似的に１画素分の画素信号として読み出すことが行われる。本発明では、この画素加算をカラム信号処理回路群１３で行うことを特徴としている。

図３のカラーコーディングにおいて、例えば行方向３画素×列方向３画素を単位画素ブロックとし、当該単位画素ブロック内の同色２画素の加算処理を行う、即ち行方向２画素×列方向２画素の加算処理を行うものとすると、その加算処理の結果として、図４に示すように、画素情報が水平方向（行方向）、垂直方向（列方向）共に１／２に間引かれた画像信号が得られることになる。

［カラム信号処理回路群］
次に、本発明の特徴とするカラム信号処理回路群１３における各信号処理回路の具体的な構成および回路動作については説明する。ここでは、図３のカラーコーディングにおいて、例えば行方向３画素×列方向３画素を単位画素ブロックとし、当該単位画素ブロック内の同色２画素の加算処理を行う場合を例に挙げて説明するものとする。

（回路構成）
図５は、カラム信号処理回路群１３における各信号処理回路の回路構成の一例を示す回路図である。ここでは、図面の簡略化のために、カラム信号処理回路群１３のうち、ある単位画素ブロック（行方向３画素×列方向３画素）に対応する３列分の信号処理回路のみを示している。

また、単位画素ブロックにおける３行をｎ行、ｎ＋１行、ｎ＋２行とし、３列をｍ列、ｍ＋１列、ｍ＋２列とする。そして、行方向ではｍ列とｍ＋２列の画素間で加算が行われることから、ｍ列のカラム信号処理回路１３ｍとｍ＋２列のカラム信号処理回路１３ｍ＋２の回路構成のみを具体的に示すものとする。

カラム信号処理回路１３ｍにおいて、ｍ列目の垂直信号線１１１ｍの一端にＣＤＳ容量Ｃ１の一端が接続され、このＣＤＳ容量Ｃ１の他端に制御スイッチＳ２の一端が接続されている。制御スイッチＳ２の他端には、アナログアンプ、例えば反転アンプＡ１の入力端が接続されている。この反転アンプＡ１は、垂直信号線１１１ｍによって伝送される画素２０の信号を低インピーダンスにて出力する。

制御スイッチＳ２の他端にはさらに、制御スイッチＳ３，Ｓ４の各一端が接続されている。制御スイッチＳ３の他端には帰還容量Ｃ３の一端が接続され、この帰還容量Ｃ３の他端には制御スイッチＳ５，Ｓ６の各他端が接続されている。制御スイッチＳ４，Ｓ５の各他端は、反転アンプＡ１の出力端に共通に接続されている。制御スイッチＳ６の他端には制御スイッチＳ７の一端が接続されている。制御スイッチＳ７の他端は、参照電圧（基準電圧）Ｖｃが印加された電圧ラインＬに接続されている。

カラム信号処理回路１３ｍ＋２もカラム信号処理回路１３ｍと同じ回路構成となっている。すなわち、ｍ＋２列目の垂直信号線１１１ｍ＋２の一端にＣＤＳ容量Ｃ２の一端が接続され、このＣＤＳ容量Ｃ２の他端に制御スイッチＳ８の一端が接続されている。制御スイッチＳ８の他端には、反転アンプＡ２の入力端が接続されている。この反転アンプＡ２は、垂直信号線１１１ｍ＋２によって伝送される画素２０の信号を低インピーダンスにて出力する。

制御スイッチＳ８の他端にはさらに、制御スイッチＳ９，Ｓ１０の各一端が接続されている。制御スイッチＳ９の他端には帰還容量Ｃ４の一端が接続され、この帰還容量Ｃ４の他端には制御スイッチＳ１１，Ｓ１２の各他端が接続されている。制御スイッチＳ１０，Ｓ１１の各他端は、反転アンプＡ２の出力端に共通に接続されている。制御スイッチＳ１２の他端には制御スイッチＳ１３の一端が接続されている。制御スイッチＳ１３の他端は電圧ラインＬに接続されている。

また、カラム信号処理回路１３ｍとカラム信号処理回路１３ｍ＋２の間に２つの加算スイッチＳ１，Ｓ１４が設けられている。加算スイッチＳ１は、ＣＤＳ容量Ｃ１，Ｃ２の各他端間に接続されている。加算スイッチＳ１４は、カラム信号処理回路１３ｍにおける反転アンプＡ１の出力端と制御スイッチＳ４，Ｓ５の各他端の接続ノードＮ１と、カラム信号処理回路１３ｍ＋２における制御スイッチＳ１２，Ｓ１３の接続ノードＮ２の間に接続されている。

上記構成のカラム信号処理回路１３ｍ，ｍ＋１において、帰還容量Ｃ３，Ｃ４は、垂直信号線１１１ｍ，１１１ｍ＋２によって伝送される画素２０の信号を保持するサンプルホールド容量としての機能を持ち、他の列の帰還容量と共に、１行分（１ライン分）の信号を格納するラインメモリを構成している。

制御スイッチＳ２，Ｓ３および制御スイッチＳ８，Ｓ９は、ＣＤＳ容量Ｃ１，Ｃ２と帰還容量Ｃ３，Ｃ４を選択的に接続する作用をなす。制御スイッチＳ４，Ｓ１０は、リセットレベルの読み出し時に反転アンプＡ１，Ａ２に帰還をかける作用をなす。制御スイッチＳ５，Ｓ１１は、反転アンプＡ１，Ａ２に対して帰還容量Ｃ３，Ｃ４を選択的に接続する作用をなす。制御スイッチＳ６，Ｓ７および制御スイッチＳ１２，Ｓ１３は、リセットレベルの読み出し時に帰還容量Ｃ３，Ｃ４に参照電圧Ｖｃをプリチャージする作用をなす。

カラム信号処理回路１３ｍの出力端、即ち接続ノードＮ１と、第１の水平信号線１４１−１の間にｍ列目の水平選択スイッチＹｍが接続され、カラム信号処理回路１３ｍ＋２の出力端、即ち反転アンプＡ２の出力端と制御スイッチＳ１０，Ｓ１１の各他端の接続ノードＮ３と、第２の水平信号線１４１−２の間にｍ＋２列目の水平選択スイッチＹｍ＋２が接続されている。

因みに、カラム信号処理回路１３ｍ＋１の出力端と、第１の水平信号線１４１−１の間にｍ＋１列目の水平選択スイッチＹｍ＋１が接続され、カラム信号処理回路１３ｍ＋３（図示せず）の出力端と、第２の水平信号線１４１−２の間にｍ＋３列目の水平選択スイッチＹｍ＋３（図示せず）が接続され、以降同様にして、２列単位で第１の水平信号線１４１−１と第２の水平信号線１４１−２に接続されることになる。

（回路動作）
続いて、上記構成のカラム信号処理回路群１３における各信号処理回路の回路動作について説明する。

＜通常の撮像時＞
先ず、画素加算を行わない、即ち画素情報を間引かない通常の撮像時の回路動作について説明する。通常の撮像時には、垂直駆動部１２による垂直走査によって画素アレイ部１１の各画素が行単位で順に選択され、その選択された行の各画素２０の信号が垂直信号線１１１に読み出される。

垂直信号線１１１に読み出された画素信号はカラム信号処理回路群１３に入力され、ＣＤＳ容量Ｃ１，Ｃ２，…でＣＤＳ処理（リセットレベルと信号レベルの差分をとる処理）され、反転アンプＡ１，Ａ２で増幅された後、帰還容量Ｃ３，Ｃ４，…からなるラインメモリに格納される。

ラインメモリに格納された１ライン分の画素信号は、水平走査回路１４３による水平走査により水平選択スイッチ群１４２の各スイッチ（…，Ｙｍ，Ｙｍ＋１，Ｙｍ＋２，…）が順次選択されることで、順に水平信号線１４１に読み出され、アナログアンプ１５で増幅された後、Ａ／Ｄコンバータ１６でデジタル変換されてチップ外部へ出力される。

この一連の処理が行ごとに全画素２０に対して行われることで、１画面分の画像信号が得られる。そして、この１画面分の画像信号から、１枚の高精細な静止画が形成されることになる。

＜画素加算時＞
次に、画素加算によって画素情報を間引くときの回路動作について、図６および図７の動作説明図を用いて説明する。

ここでは、図３のカラーコーディングにおいて、例えば行方向３画素×列方向３画素を単位画素ブロックとし、当該単位画素ブロック内の同色２画素（行方向２画素×列方向２画素）の加算処理を行う場合を例に挙げて説明するものとする。

この２×２画素加算では、奇数行同士、偶数行同士でそれぞれ加算処理が行われることになるため、垂直駆動部１２による垂直走査により、最初の１Ｈ（Ｈは水平走査期間）で１行目と３行目を選択し、次の１Ｈで２行目と４行目を選択し、次の１Ｈで５行目と７行目を選択し、次の１Ｈで６行目と８行目を選択し、という具合に奇数行の対と偶数行の対を交互に繰り返して選択することになる。

また、図６および図７では、理解を容易にするために、画素加算が行われる例えばｎ行目およびｎ＋２行目とｍ列目およびｍ＋２列目の各画素と、ｍ列目のカラム信号処理回路１３ｍおよびｍ＋２列目のカラム信号処理回路１３ｍ＋２のみを図示して説明するものとする。

画素加算を行う上において、加算スイッチＳ１，Ｓ１４および制御スイッチＳ２〜Ｓ１３のオン（閉）／オフ（開）のタイミングが重要になる。これらスイッチＳ１〜Ｓ１４を駆動するタイミング関係を示す図８に示す。スイッチＳ１〜Ｓ１４をオン／オフ制御するためのタイミング信号は、図１のタイミングジェネレータ１７で生成される。

図８のタイミングチャートにおいて、転送パルスφＴＲは、フォトダイオード２１に蓄積された電荷をＦＤ部２６に転送するためのパルス信号である。この転送動作により、画素２０から垂直信号線１１１に信号レベル（以下、「Ｄ相レベル」と記す）Ｖｄが読み出される。このＤ相レベルＶｄを読み出す期間をＤ相転送期間とする。

リセットパルスφＲＳＴは、ＦＤ部２６の電位を電源電位ＶＤＤにリセットするためのパルス信号である。このリセット動作により、画素２０から垂直信号線１１１に０レベルであるリセットレベル（以下、「Ｐ相レベル」と記す）Ｖｐが読み出される。このＰ相レベルＶｐを読み出す期間をＰ相転送期間とする。

・ｎ行目、Ｐ相転送期間
先ず、図６（Ａ）に示すように、ｎ行目の同色画素からＰ相レベルを読み出すときの動作について説明する。ｎ行目におけるｍ列目とｍ＋２列目の同色の白抜き画素から信号を一斉に読み出し、同時に行方向の画素加算を行うために加算スイッチＳ１および制御スイッチＳ２，Ｓ３をオン状態にする。

このとき、制御スイッチ（帰還スイッチ）Ｓ４がオン状態になっており、反転アンプＡ１に帰還がかかっているため、反転アンプＡ１は所定の動作点で動作する。また、加算スイッチＳ１に同期して、制御スイッチＳ５をオフ状態にし、制御スイッチＳ６，Ｓ７をオン状態にすることにより、アナログクランプを行うためにラインメモリである帰還容量Ｃ３に参照電圧Ｖｃをプリチャージする。

この一連の動作によって、ＣＤＳ容量Ｃ１，Ｃ２には、各画素のしきい値Ｖｔｈのバラツキ情報を含んだＰ相レベルが蓄積される。ここで、ｍ＋２列目のカラム信号処理回路１３ｍ＋２における各制御スイッチＳ８〜Ｓ１３は全てオフ状態にある。つまり、ｎ行目の行方向（横方向）加算加算を行うときは、ｍ列目のカラム信号処理回路１３ｍのみが動作することになる。

・ｎ行目、Ｄ相転送期間
Ｐ相レベルの読み出しが終わると、Ｄ相レベルの読み出しに移行する。Ｐ相レベルに続いてＤ相レベルが読み出されることで、ＣＤＳ容量Ｃ１，Ｃ２にてＰ相レベルとＤ相レベルの差分がとられ、画素個々の固定パターンノイズを除去するＣＤＳ処理が行われる。

また、Ｄ相レベルの読み出しでは、図６（Ｂ）に示すように、加算スイッチＳ１および制御スイッチＳ２，Ｓ３についてはＰ相転送期間と同様にオン状態にしたままで、制御スイッチＳ４をオフ状態にし、制御スイッチＳ５をオン状態にする。これにより、帰還容量Ｃ３が反転アンプＡ１に対して並列に接続され、ｍ列目とｍ＋２列目の白抜き画素のＣＤＳ処理後の画素信号が帰還容量Ｃ３に蓄積される。その結果、帰還容量Ｃ３において、２列に亘る２画素の信号が加算されたことになる。

この一連の動作を数式化するために、白抜きの２つの画素のＰ相レベルをＶｐ(n) 、Ｄ相レベルをＶｄ(n) とすると、ｎ行目、Ｄ相転送期間でＣＤＳ処理（減算処理）および画素加算して得られる電圧、即ち反転アンプＡ１の出力電圧Ｖ１は次式（１）で表される。
Ｖ１＝Ａ（Ｖｐ(n) −Ｖｄ(n) ）＋Ｖｃ ……（１）
ここで、定数Ａは反転アンプＡ１のゲインを表しており、Ａ＝（Ｃ１＋Ｃ２）／Ｃ３で与えられる。

上記（１）式から明らかなように、反転アンプＡ１の出力電圧Ｖ１は２列分のＣＤＳ容量Ｃ１，Ｃ２によって決まることになるため、通常の単位画素読み出し時の２倍の信号レベルとなる。そこで、帰還容量Ｃ３の容量値を可変とすることで、反転アンプＡ１のゲインＡを調整できるような構成とすることができる。例えば、帰還容量Ｃ３の容量値を２倍にすれば、通常の単位画素読み出し時と同じ増幅率として設定し、画素加算時の信号レベルを単位画素読み出し時の信号レベルと同等にすることができることになる。

・ｎ＋２行目、Ｐ相／Ｄ相転送期間
ｎ＋２行目の読み出しに関しては、加算スイッチＳ１および制御スイッチＳ８，Ｓ９をオン状態にすることで、ｎ行目の読み出しと基本的に同様な動作を行う。違うのは、ｍ＋２列目のカラム信号処理回路１３ｍ＋２を使用する動作と、ｎ行目とｎ＋２行目を加算する列方向（縦方向）加算を行う動作が追加される点である。

ｎ＋２行目のＰ相レベルを読み出す際に、図７（Ａ）に示すように、制御スイッチＳ１１をオフ状態にし、同時に制御スイッチＳ１２および加算スイッチＳ１４をオン状態にする。これにより、帰還容量Ｃ３に蓄積された電荷が、制御スイッチＳ５→加算スイッチＳ１４→制御スイッチＳ１２の経路を通って帰還容量Ｃ４にプリチャージされる。

すなわち、ｎ行目の読み出し時にはラインメモリ（帰還容量Ｃ３）のプリチャージ電圧に参照電圧Ｖｃを用いたのに対して、ｎ＋２行目の読み出し時には行方向で画素加算されて得られる出力電圧Ｖ１を帰還容量Ｃ４のプリチャージ電圧として用いることで、以下に説明するように、列方向の画素加算を実現することが可能になる。

出力電圧Ｖ１を帰還容量Ｃ４のプリチャージ電圧として用いた状態で、ｎ＋２行目におけるｍ列目とｍ＋２列目の同色の斜線画素について、Ｐ相レベルの読み出しを行った後、図７（Ｂ）に示すように、加算スイッチＳ１および制御スイッチＳ８，Ｓ９をオン状態にしたままで、制御スイッチＳ１０および加算スイッチＳ１４をオフ状態にし、制御スイッチＳ１１をオン状態にしてＤ相レベルを読み出す。

これにより、ｎ行目におけるｍ列目とｍ＋２列目の白抜きの２画素の信号が加算され、この列方向の加算信号がプリチャージされている帰還容量Ｃ４に対してさらに、ｎ＋２行目におけるｍ列目とｍ＋２列目の斜線の２画素の信号が蓄積される。その結果、帰還容量Ｃ４において、２列・２行に亘る４画素の信号が加算されたことになる。しかる後、図７（Ｃ）に示すように、加算スイッチＳ１および制御スイッチＳ８，Ｓ９をオフ状態にすることで、ｎ行目とｎ＋２行目についての画素信号の読み出しおよび２×２画素加算の動作を完了する。

このとき、ｍ＋２列目の反転アンプＡ２の出力電圧Ｖ２は、斜線の２つの画素のＰ相レベルをＶｐ(n+2) 、Ｄ相レベルをＶｄ(n+2) とすると、次式（２）に示すように、ｎ行目とｎ＋２行目が列方向（縦方向）で加算された電圧となる。
Ｖ２＝Ａ（Ｖｐ(n) −Ｖｄ(n) ）＋Ａ（Ｖｐ(n+2)
−Ｖｄ(n+2) ）＋Ｖｃ …（２）

最後に、水平走査回路１４３による水平走査に同期して、ｍ＋２列目の水平選択スイッチＹｍ＋２をオン状態にし、出力電圧Ｖ２を水平信号線１４１（１４１−２）、アナログアンプ１５およびＡ／Ｄコンバータ１６を介して出力する。これにより、図３のカラーコーディングにおいて、例えば行方向３画素×列方向３画素を単位画素ブロックとし、当該単位画素ブロック内の同色２画素の信号を加算して擬似的に１画素分の画素信号として取り出すことができる。

以上の一連の動作を要約して説明すると、画素２０ごとに所定のカラーコーディングを持つカラーフィルタを有し、垂直信号線１１ごとに配された列信号処理回路群１３を備えたＸ−Ｙアドレス型固体撮像装置１０において、行方向および列方向における同色の複数の画素を単位画素ブロックとし、この単位画素ブロック内の一つの行ｎにおける同色画素の信号を読み出す際に、当該同色画素の信号を列信号処理回路群１３内における単位画素ブロック内の一つの列ｍの第１帰還容量Ｃ３に蓄積し、次いで単位画素ブロック内の一つの行ｎとは異なる行ｎ＋２における同色画素の信号を読み出す際に、第１帰還容量Ｃ３に蓄積された信号を列信号処理回路群１３内における一つの列ｍとは異なる列ｍ＋２の第２帰還容量Ｃ４にプリチャージし、前記異なる行ｎ＋２における同色画素の信号をプリチャージ後の第２帰還容量Ｃ４に蓄積し、当該第２帰還容量Ｃ４に蓄積された信号を水平信号線１４１に選択的に出力する動作となる。

なお、上述した一連の動作では、行方向２画素×列方向２画素の画素加算を例に挙げて説明したが、これに限られるものではなく、行方向３画素×列方向３画素、行方向４画素×列方向４画素、…等の画素加算の場合においても、上記基本動作を繰り返して実行することようにすれば良い。

上述したように、列ごとに配されるカラム信号処理回路群１３の各信号処理回路に、垂直信号線１１１によって伝送される画素２０の信号を低インピーダンスにて出力する反転アンプＡ１，Ａ２および当該反転アンプに対して適宜並列に接続される帰還容量Ｃ３，Ｃ４を設け、これら帰還容量Ｃ３，Ｃ４を利用して単位画素ブロック内の同色画素の行方向および列方向における画素加算を行って擬似的に１画素分の画素信号として取り出すことにより、擬似的に画素面積を増加させ、画素ピッチで決まるナイキスト周波数以上の空間周波数領域のＭＴＦ(Modulation Transfer Function)値を低減させながら、画素情報の順序、空間的な位置関係共に通常の撮像時（全画素読み出し時）と同じまま、画素情報を間引くことが可能である。

特に、反転アンプ（アナログアンプ）Ａ１，Ａ２を有する列信号処理回路群１３の各信号処理回路において、当該反転アンプＡ１，Ａ２の帰還容量Ｃ３，Ｃ４を利用して画素加算を行うことで、画素の信号を増幅しつつ加算処理することができるため、Ｓ／Ｎに優れた画素加算信号を得ることができる。しかも、同色画素の信号を単純に加算するだけであるため、上記の２×２画素加算の例では、加算後の信号レベルを４倍にできるため、感度を向上できる利点もある。

また、画素加算を行う際に生じる信号のゲイン変化を反転アンプＡ１，Ａ２のゲイン調整によって吸収できるため、通常の全画素読み出し時と画素加算読み出し時の出力電圧を一定に保つことができる。したがって、全画素読み出し／画素加算読み出しの動作切換えの際にも、後段の信号処理系を変更することなく、信号処理を行うことができる。

なお、上記実施形態では、行方向３画素×列方向３画素を単位画素ブロックとした場合を例に挙げて説明したが、この単位画素ブロックの構成に限られるものではない。すなわち、一般式で表すと、行方向（２ｋ＋３）×列方向（２ｋ＋３）の画素ブロック（ｋは０以上の整数）を単位画素ブロックとし、当該単位画素ブロック内の同色の画素情報を全て加算することにより、擬似的に画素面積を増加させ、画素ピッチで決まるナイキスト周波数以上の空間周波数領域のＭＴＦ値を低減させながら、画素情報の順序、空間的な位置関係共に通常の撮像時と同じまま、画素情報を間引くことが可能である。

［適用例］
上述した実施形態に係る固体撮像装置１０は、携帯電話等のモバイル機器向けの低消費電力カメラモジュールや、高感度の電子スチルカメラなどの撮像装置において、その撮像デバイスとして用いて好適なものである。

図９は、本発明に係る撮像装置の構成の一例を示すブロック図である。図９に示すように、本例に係る撮像装置は、レンズ３１、撮像デバイス３２、カメラ信号処理回路３３およびモード設定部３４等によって構成されている。

レンズ３１は、被写体からの像光を撮像デバイス３２の撮像面に結像する。撮像デバイス３２は、レンズ３１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス３２として、先述した実施形態に係る固体撮像装置１０が用いられる。

カメラ信号処理部３３は、撮像デバイス３２から出力される画像信号に対して種々の信号処理を行う。モード設定部３４は、撮像デバイス３２の動作モードとして、全画素の信号を独立に読み出す全画素読み出しモードと、画素加算を行う画素加算読み出しモードとをユーザによる指定に応じて選択的に設定する。一般的に、全画素読み出しモードは、静止画を映し出す撮像モード時に設定され、画素加算読み出しモードは動画を映し出すモニタリングモード時に設定される。

撮像デバイス３２として用いられる固体撮像装置１０は、全画素読み出しモードが設定されたときは先述した全画素の信号を独立に読み出す動作を行い、画素加算読み出しモードが設定されたときは先述した一連の動作、即ち単位画素ブロック内の同色画素の行方向および列方向における画素加算を行って擬似的に１画素分の画素信号として読み出す動作を行うことになる。

上述したように、携帯電話等のモバイル機器向けのカメラモジュールや、高感度の電子スチルカメラなどの撮像装置において、その撮像デバイス３２として先述した実施形態に係る固体撮像装置１０を用いることで、当該固体撮像装置１０ではＳ／Ｎに優れた画素加算信号を取り出すことができるため、画質に優れ撮像画像を得ることができる。

また、画素加算を行う際に生じる信号のゲイン変化を反転アンプＡ１，Ａ２のゲイン調整によって吸収し、全画素読み出し時と画素加算読み出し時の出力電圧を一定に保つことができるため、全画素読み出し／画素加算読み出しの動作切換えの際にも、カメラ信号処理回路３３を変更することなく、信号処理を行うことができる利点もある。

本発明の一実施形態に係るＸ−Ｙアドレス型固体撮像装置の全体の構成を示すブロック図である。 画素の回路構成の一例を示す回路図である。 カラーフィルタのカラーコーディングの一例を示す図である。 画素加算の一例の加算結果を示す図である。 カラム信号処理回路群における各信号処理回路の回路構成の一例を示す回路図である。 ２×２画素加算を行う場合の回路動作の説明に供する動作説明図（その１）である。 ２×２画素加算を行う場合の回路動作の説明に供する動作説明図（その２）である。 スイッチＳ１〜Ｓ１４を駆動するタイミング関係を示すタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。

符号の説明

１０…Ｘ−Ｙアドレス型固体撮像装置、１１…画素アレイ部、１２…垂直駆動部、１３…カラム信号処理回路群（列信号処理回路群）、１４…水平駆動部、１５…出力回路、１６…Ａ／Ｄコンバータ、１７…タイミングジェネレータ、２０…画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…フローティングディフュージョン部（ＦＤ部）、３１…レンズ、３２…撮像デバイス、３３…カメラ信号処理回路、３４…モード設定部、１１１…垂直信号線、１２１…読み出し走査回路、１２２…電子シャッタ走査回路、１４１…水平信号線、１４２…水平選択スイッチ群、１４３…水平走査回路

Claims (4)

1. 光電変換素子を含む画素が行列状に２次元配置され、かつ当該行列状の画素配列の列ごとに前記画素の信号を伝送する垂直信号線が配線され、前記画素ごとに所定のカラーコーディングを持つカラーフィルタが形成された画素アレイ部と、
   前記垂直信号線によって伝送される前記画素の信号を低インピーダンスにて出力するアナログアンプおよび当該アナログアンプに対して適宜並列接続される帰還容量を有し、前記垂直信号線ごとに配された列信号処理回路群と、
   行方向および列方向における同色の複数の画素を単位画素ブロックとし、前記単位画素ブロック内の一つの行における同色画素の信号を読み出す際に、当該同色画素の信号を前記列信号処理回路群内における前記単位画素ブロック内の一つの列の第１帰還容量に蓄積すべく制御する第１の制御手段と、
   前記単位画素ブロック内の一つの行とは異なる行における同色画素の信号を読み出す際に、前記第１帰還容量に蓄積された信号を前記列信号処理回路群内における前記一つの列とは異なる列の第２帰還容量にプリチャージすべく制御する第２の制御手段と、
   前記異なる行における同色画素の信号を前記プリチャージ後の前記第２帰還容量に蓄積すべく制御する第３の制御手段と、
   前記第２帰還容量に蓄積された信号を水平信号線に選択的に出力する水平選択スイッチ群と
   を具備することを特徴とする固体撮像装置。
2. 前記アナログアンプは、前記第１，第２帰還容量の容量値の調整によって増幅率が可変である
   ことを特徴とする請求項1記載の固体撮像装置。
3. 光電変換素子を含む画素が行列状に２次元配置され、かつ当該行列状の画素配列の列ごとに前記画素の信号を伝送する垂直信号線が配線され、前記画素ごとに所定のカラーコーディングを持つカラーフィルタが形成された画素アレイ部と、
   前記垂直信号線によって伝送される前記画素の信号を低インピーダンスにて出力するアナログアンプおよび当該アナログアンプに対して適宜並列接続される帰還容量を有し、前記垂直信号線ごとに配された列信号処理回路群と
   を備えた固体撮像装置の駆動方法であって、
   行方向および列方向における同色の複数の画素を単位画素ブロックとし、前記単位画素ブロック内の一つの行における同色画素の信号を読み出す際に、当該同色画素の信号を前記列信号処理回路群内における前記単位画素ブロック内の一つの列の第１帰還容量に蓄積する第１のステップと、
   前記単位画素ブロック内の一つの行とは異なる行における同色画素の信号を読み出す際に、前記第１帰還容量に蓄積された信号を前記列信号処理回路群内における前記一つの列とは異なる列の第２帰還容量にプリチャージする第２のステップと、
   前記異なる行における同色画素の信号を前記プリチャージ後の前記第２帰還容量に蓄積する第３のステップと、
   前記第２帰還容量に蓄積された信号を水平信号線に選択的に出力する第４のステップと
   を有することを特徴とする固体撮像装置の駆動方法。
4. 光電変換素子を含む画素が行列状に２次元配置され、かつ当該行列状の画素配列の列ごとに前記画素の信号を伝送する垂直信号線が配線され、前記画素ごとに所定のカラーコーディングを持つカラーフィルタが形成されるとともに、前記垂直信号線によって伝送される前記画素の信号を低インピーダンスにて出力するアナログアンプおよび当該アナログアンプに対して適宜並列接続される帰還容量を有し、前記垂直信号線ごとに配された列信号処理回路群を有する固体撮像装置と、
   被写体からの像光を前記固体撮像装置の撮像面上に結像させる光学系と、
   前記固体撮像装置の動作モードとして、前記固体撮像装置の画素配列の全画素の信号を独立に読み出す全画素読出しモードと、前記画素配列の所望の画素同士の信号を加算して読み出す画素加算読出しモードとを選択的に設定するモード設定手段とを具備し、
   前記固体撮像装置は、
   行方向および列方向における同色の複数の画素を単位画素ブロックとし、前記単位画素ブロック内の一つの行における同色画素の信号を読み出す際に、当該同色画素の信号を前記列信号処理回路群内における前記単位画素ブロック内の一つの列の第１帰還容量に蓄積すべく制御する第１の制御手段と、
   前記単位画素ブロック内の一つの行とは異なる行における同色画素の信号を読み出す際に、前記第１帰還容量に蓄積された信号を前記列信号処理回路群内における前記一つの列とは異なる列の第２帰還容量にプリチャージすべく制御する第２の制御手段と、
   前記異なる行における同色画素の信号を前記プリチャージ後の前記第２帰還容量に蓄積すべく制御する第３の制御手段と、
   前記第２帰還容量に蓄積された信号を水平信号線に選択的に出力する水平選択スイッチ群とを有し、
   前記モード設定手段によって前記画素加算読出しモードが設定されたとき、前記第１、第２の制御手段による制御を実行する
   ことを特徴とする撮像装置。
   

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