JP4650572B2 - 撮像素子およびその制御方法、並びにカメラ - Google Patents

撮像素子およびその制御方法、並びにカメラ Download PDF

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Description

本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子およびその制御方法、並びにカメラに関するものである。
被写体を高速に撮像するため、様々なアーキテクチャのＣＭＯＳイメージセンサが提案されている。たとえば、カラム回路ごとにＡ／Ｄ変換器を設置し、撮像の高速化と低ノイズ化を実現できるＣＭＯＳイメージセンサが開示されている（たとえば特許文献１参照）。
画素回路の集積化に伴い、画素回路間のピッチが狭くなると、複数のＣＤＳ回路を１カラム（一段）に納めることが困難となる。そこで、複数のＣＤＳ回路を画素部の上下段に分けて配置し、２系統のＣＤＳ回路で画素回路の出力信号を処理することで、画素回路の集積化を図ったＣＭＯＳイメージセンサが開示されている（たとえば特許文献２参照）。特許文献２が開示する方法を踏まえたＣＭＯＳイメージセンサの概要を図１４に関連付けて説明する。
図１４は、一般的なＣＭＯＳイメージセンサの構成例を示す概略構成図である。
ＣＭＯＳイメージセンサ３において、画素部３１の上段には、選択制御回路（ＳＣＴＬＣ）３４、電流源３６、ＣＤＳ回路（ＣＤＳ）３８、列駆動回路（ＨＳＣＮＣ）３１０が配置されている。画素部３１の下段には、選択制御回路３５、電流源３７、ＣＤＳ回路３９、列駆動回路３１１が配置されている。
なお、上段は、第１列目の画素回路３２が配列されている側を指し、下段は、最終列目の画素回路３２が配列されている側を指す。
画素部３１の複数の画素回路３２は、ベイヤー型に配列されている。第ｍ行目には、Ｇｒ（緑）を感知する画素回路３２およびＲ（赤）を感知する画素回路３２が交互に配列され、第（ｍ＋１）行目には、Ｂ（青）を感知する画素回路３２およびＧｂ（緑）を感知する画素回路３２が交互に配列されている。
これらの画素回路３２は、行駆動回路（ＶＳＣＮＣ）３３によって駆動され、電荷の読み出しが行われる。電荷の読み出しを実行する場合、横筋ノイズ等を防止するため、同系色のＧｒおよびＧｂの画素回路３２が出力した電圧信号を、どちらか一方のＣＤＳ回路で処理することが望ましい（特許文献３を参照）。
そこで、行駆動回路３３が、駆動信号を駆動信号線ＤＲＮＬ（ｍ）に印加し、第ｍ行目の画素回路３２を駆動する場合、上段の選択制御回路３４は、上段のＣＤＳ回路３８と垂直信号線ＶＳＬ（ｎ）とが接続されるように、スイッチＳＷ３１を制御する。
同時に、下段の選択制御回路３５は、下段のＣＤＳ回路３９と垂直信号線ＶＳＬ（ｎ＋１）とが接続されるように、スイッチＳＷ３２を制御する。
以下、同系色のＧｒおよびＧｂの画素回路３２からの電荷の読み出しを図１５に関連付けて説明する。
図１５は、一般的なＣＭＯＳイメージセンサの一状態を示す概略構成図である。図１５には、説明に必要な構成要素のみが図示されている。
第ｍ行目のＧｒの画素回路３２は、その一部を構成する増幅トランジスタと、後段の電流源３７とによってソースフォロワ回路が形成されている。ＣＭＯＳイメージセンサ３は、ソースフォロワ回路を形成することによって、Ｇｒの画素回路３２から電荷の読み出しを実行する。
このとき、図１５（Ａ）に図示するように、Ｇｒの画素回路３２から電流源３７の向きに定電流が流れ、Ｇｒの画素回路３２がノードＮＤ３１に出力した電圧信号（読み出し電荷）は、スイッチＳＷ３１を介して上段のＣＤＳ回路３８に入力される。
次に、第（ｍ＋１）行目の画素回路３２から電荷の読み出しを実行する場合、行駆動回路３３は、駆動信号を駆動信号線ＤＲＮＬ（ｍ＋１）に印加し、上段の選択制御回路３４は、上段のＣＤＳ回路３８と垂直信号線ＶＳＬ（ｎ＋１）とが接続されるように、スイッチＳＷ３１を制御する。
同時に、下段の選択制御回路３５は、下段のＣＤＳ回路３９と垂直信号線ＶＳＬ（ｎ）とが接続されるように、スイッチＳＷ３２を制御する。
第（ｍ＋１）行目のＧｂの画素回路３２は、その一部を構成する増幅トランジスタと、前段の電流源３６とによってソースフォロワ回路が形成されている。
このとき、図１５（Ｂ）に図示するように、Ｇｂの画素回路３２から電流源３６の向きに定電流が流れ、Ｇｂの画素回路３２がノードＮＤ３２に出力した電圧信号は、スイッチＳＷ３１を介して上段のＣＤＳ回路３８に入力される。
図１４に図示するＣＭＯＳイメージセンサ３は、スイッチＳＷ３１、ＳＷ３２を切り替えることによって電圧信号の伝搬経路を選択し、同系色のＧｂおよびＧｒの画素回路３２が出力した電圧信号を同一段のＣＤＳ回路３８で処理させる。
しかし、ＣＭＯＳイメージセンサ３には以下の不利益がある。図１５（Ａ）に図示するように、Ｇｒの画素回路３２が出力した電圧信号の伝搬経路上（ノードＮＤ３１からＣＤＳ回路３８までの伝搬経路）には、電流源がないため、伝播経路上に（バイアス）電流が流れず、伝搬経路上の電位は同一に保持される。
ところが、図１５（Ｂ）に図示するように、Ｇｂの画素回路３２が出力した電圧信号の伝搬経路上（ノードＮＤ３２からＣＤＳ回路３８までの伝搬経路）には、電流源が存在するため、伝播経路上に（バイアス）電流が流れ、垂直信号線ＶＳＬ（ｎ＋１）の配線負荷に応じた電圧降下が発生して伝搬経路上の電位は同一に保持されない。
電流源３６から最も離れたＧｂの画素回路３２は、電流源３６に最も近接したＧｂの画素回路３２よりも電圧降下が激しく、ＣＤＳ回路３８の本来の入力動作点と実際の入力動作点との間に電圧降下の分だけ入力動作点の差が生じる。入力動作点とは、ＣＤＳ回路３８が作動する電圧である。ＣＤＳ回路３８の入力動作点の差は、縦筋ノイズやシェーディングを発生させる原因となる。
このような問題を回避するため、図１６に図示するＣＭＯＳイメージセンサ３ａは、次のような構成を採っている。
図１６は、一般的なＣＭＯＳイメージセンサの構成例を示す概略構成図である。
図１６に図示するように、ＣＭＯＳイメージセンサ３ａでは、第（ｍ＋１）行目のＧｂおよびＢの画素回路３２が第ｍ行目のＧｒおよびＲの画素回路３２に対して１列ずらして配列されている。これに伴い、ＧｒおよびＧｂの画素回路３２は、共通の垂直信号線ＶＳＬ（ｎ）に接続され、ＲおよびＢの画素回路３２は、共通の垂直信号線ＶＳＬ（ｎ＋１）に接続されている。このような画素回路３２の配置構成を採ることで、電圧信号の伝搬経路上の電位は同一に保持され、縦筋ノイズやシェーディングの低減が図られている。
特開２００５−２７８１３５号公報 特開２００５−３１８５４４号公報 米国特許第ＵＳ６,８３８,６５１Ｂ１号明細書
しかしながら、ＣＭＯＳイメージセンサ３ａでは、行ごとに画素回路がずらして配置されるため、無駄なスペースが生じ、画素回路の集積化を拒む要因となる。
レイアウト上の問題により、共有方式の画素回路を図１６に図示するようなＣＭＯＳイメージセンサ３ａに適用することは困難である。共有方式の画素回路とは、複数（たとえば４つ）の画素回路で一つのフローティングディフュージョンや増幅トランジスタ等を共有し、各々の画素回路の出力信号を共通の出力ノードに出力するものである。
それは、ＣＭＯＳイメージセンサ３ａが、各画素回路３２が出力した電圧信号の伝搬経路を選択することができないため、共有画素回路をＣＭＯＳイメージセンサ３ａに適用させた場合、画素回路の配列によっては、隣り合う列のＧｒ，Ｇｂの画素回路３２による電圧信号を同一のＣＤＳ回路にて処理することができないからである。
本発明は、縦筋ノイズやシェーディング等を低減させることができるＣＭＯＳイメージセンサ等の撮像素子およびその制御方法、並びにカメラを提供することにある。
本発明の第１の観点の撮像素子は、複数の画素回路が行列状に配列された画素部と、上記画素部から読み出した出力信号を処理する信号処理部とを有し、上記画素部は、第１の出力信号線と、上記第１の出力信号線に接続された少なくとも一の第１の色画素回路と、第２の出力信号線と、上記第１の色画素回路の行方向に隣接し、上記第２の出力信号線に接続された少なくとも一の第２の色画素回路とを有し、上記信号処理部は、上記第１の出力信号線または上記第２の出力信号線に選択的に接続され、上記第１の色画素回路の出力信号を処理する第１の信号処理回路と、上記第１の出力信号線および上記第２の出力信号線の内、上記第１の信号処理回路が接続された出力信号線と異なる出力信号線に選択的に接続され、上記第２の色画素回路の出力信号を処理する第２の信号処理回路と、上記第１の信号処理回路に接続すべき出力信号線および上記第２の信号処理回路に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する選択回路と、上記第１の出力信号線または上記第２の出力信号線に選択的に接続される第１の電流源と、上記第１の出力信号線および上記第２の出力信号線の内、上記第１の電流源が接続された出力信号線と異なる出力信号線に選択的に接続される第２の電流源と、上記第１の電流源に接続すべき出力信号線および上記第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する電流源選択回路と、上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第１の電流源が接続された何れかの出力信号線上に形成される第１の接続ノードと、上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第２の電流源が接続された何れかの出力信号線上に形成される第２の接続ノードとを有し、上記第１の接続ノードは、上記第１の色画素回路から上記第１の信号処理回路までの上記第１の色画素回路の出力信号が伝搬される第１の伝搬経路外の上記第１の出力信号線上に形成され、上記第２の接続ノードは、上記第２の色画素回路から上記第２の信号処理回路までの上記第２の色画素回路の出力信号が伝搬される第２の伝搬経路外の上記第２の出力信号線上に形成され、上記選択回路は、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、上記電流源選択回路は、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する。
本発明の第２の観点の撮像素子の制御方法は、複数の画素回路が行列状に配列された画素部から読み出した出力信号を処理するステップを有し、上記ステップにおいて、第１の色画素回路の出力信号を処理する第１の信号処理回路に接続すべき出力信号線および第２の色画素回路の出力信号を処理する第２の信号処理回路に接続すべき出力信号線を、少なくとも一の当該第１の色画素回路が接続された第１の出力信号線および当該第１の色画素回路の行方向に隣接し、少なくとも一の当該第２の色画素回路が接続された第２の出力信号線の内から選択する第１のステップと、第１の電流源に接続すべき出力信号線および第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する第２のステップと、上記第１の出力信号線および上記第２の出力信号線の内、上記第２のステップによって上記第１の電流源が接続された何れかの出力信号線上に第１の接続ノードが形成される第３のステップと、上記第１の出力信号線および上記第２の出力信号線の内、上記第２のステップによって上記第２の電流源が接続された何れかの出力信号線上に第２の接続ノードが形成される第４のステップと、上記第１の信号処理回路に入力された上記第１の画素回路の出力信号を処理する第５のステップと、上記第２の信号処理回路に入力された上記第２の画素回路の出力信号を処理する第６のステップと、を有し、上記第１のステップにおいては、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、上記第２のステップにおいては、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する。
本発明の第３の観点のカメラは、撮像素子と、上記撮像素子の画素領域に対して入射光を導く光学系と、上記撮像素子が出力した出力信号に画像処理を施す画像処理回路とを有し、上記撮像素子は、複数の画素回路が行列状に配列された画素部と、上記画素部から読み出した出力信号を処理する信号処理部とを有し、上記画素部は、第１の出力信号線と、上記第１の出力信号線に接続された少なくとも一の第１の色画素回路と、第２の出力信号線と、上記第１の色画素回路の行方向に隣接し、上記第２の出力信号線に接続された少なくとも一の第２の色画素回路とを有し、上記信号処理部は、上記第１の出力信号線または上記第２の出力信号線に選択的に接続され、上記第１の色画素回路の出力信号を処理する第１の信号処理回路と、上記第１の出力信号線および上記第２の出力信号線の内、上記第１の信号処理回路が接続された出力信号線と異なる出力信号線に選択的に接続され、上記第２の色画素回路の出力信号を処理する第２の信号処理回路と、上記第１の信号処理回路に接続すべき出力信号線および上記第２の信号処理回路に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する選択回路と、上記第１の出力信号線または上記第２の出力信号線に選択的に接続される第１の電流源と、上記第１の出力信号線および上記第２の出力信号線の内、上記第１の電流源が接続された出力信号線と異なる出力信号線に選択的に接続される第２の電流源と、上記第１の電流源に接続すべき出力信号線および上記第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する電流源選択回路と、上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第１の電流源が接続された何れかの出力信号線上に形成される第１の接続ノードと、上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第２の電流源が接続された何れかの出力信号線上に形成される第２の接続ノードとを有し、上記第１の接続ノードは、上記第１の色画素回路から上記第１の信号処理回路までの上記第１の色画素回路の出力信号が伝搬される第１の伝搬経路外の上記第１の出力信号線上に形成され、上記第２の接続ノードは、上記第２の色画素回路から上記第２の信号処理回路までの上記第２の色画素回路の出力信号が伝搬される第２の伝搬経路外の上記第２の出力信号線上に形成され、上記選択回路は、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、上記電流源選択回路は、上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する。
本発明によれば、信号処理部は、行列状に配列された複数の画素回路から出力信号を読み出して、この出力信号を処理する。
この信号処理部の処理において、第１の出力信号線に接続された第１の色画素回路および、第１の色画素回路と同一行の第２の色画素回路が駆動される場合、信号処理部の選択回路は、第１の信号処理回路を第１の出力信号線に接続し、第２の信号処理回路を第２の出力信号線に接続する。
これと共に、信号処理部の電流源選択回路は、第１の電流源を第１の出力信号線に接続し、第２の電流源を第２の出力信号線に接続する。
電流源選択回路によって、第１の接続ノードが、第１の色画素回路から第１の信号処理回路までの第１の色画素回路の出力信号が伝搬される第１の伝搬経路外の第１の出力信号線上に形成される。
これと共に、第２の接続ノードが、第２の色画素回路から第２の信号処理回路までの第２の色画素回路の出力信号が伝搬される第２の伝搬経路外の第２の出力信号線上に形成される。
第１の色画素回路が第１の出力信号線に出力した出力信号は、第１の伝搬経路を介して第１の信号処理回路に入力される。この第１の信号処理回路は、第１の伝搬経路を介して入力された第１の色画素回路の出力信号を処理する。
そして、第２の色画素回路が第２の出力信号線に出力した出力信号は、第２の伝搬経路を介して第２の信号処理回路に入力される。この第２の信号処理回路は、第２の伝搬経路を介して入力された第２の色画素回路の出力信号を処理する。
本発明によれば、縦筋ノイズやシェーディング等を低減させることができる。
第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。 第１実施形態に係る画素回路の一例を示す等価回路図である。 第１実施形態に係る経路選択スイッチを説明するための図である。 第１実施形態に係る画素回路の動作例を示すタイミングチャートである。 第１実施形態に係る選択制御回路の動作例を示すタイミングチャートである。 図１に図示するＣＭＯＳイメージセンサの一状態を示す概略構成図である。 図１に図示するＣＭＯＳイメージセンサの一状態を示す概略構成図である。 第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。 第２実施形態に係る経路選択スイッチおよび電流源選択スイッチを説明するための図である。 第２実施形態に係る選択制御回路の動作例を示すタイミングチャートである。 第３実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。 第３実施形態に係る共有画素回路の一例を示す等価回路図である。 本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。 一般的なＣＭＯＳイメージセンサの構成例を示す概略構成図である。 一般的なＣＭＯＳイメージセンサの一状態を示す概略構成図である。 一般的なＣＭＯＳイメージセンサの構成例を示す概略構成図である。
以下、本発明の実施形態を図面に関連付けて説明する。
（第１実施形態）
図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。
図１に図示するように、ＣＭＯＳイメージセンサ（ＣＭＯＳ）１は、画素部１０、および画素回路１１を有する。
ＣＭＯＳイメージセンサ１は、行駆動回路（ＶＳＣＮＣ）１２、選択制御回路（ＳＣＴＬＣ）１３ａ、１３ｂ、電流源１４ａ、１４ｂ、ＣＤＳ回路（ＣＤＳ）１５ａ、１５ｂ、列駆動回路（ＨＳＣＮＣ）１６ａ、１６ｂ、およびデータ処理回路（ＤＳＰ）１７を有する。
図１に図示するように、画素部１０の第１行目の画素回路１１が配列された側には（単に「上段」のように表現する）、選択制御回路１３ａ、電流源１４ａ、ＣＤＳ回路１５ａ、列駆動回路１６ａ、第１の経路選択スイッチＳＷ１ａ、第１の電流源選択スイッチＳＷ２ａが配置されている。
画素部１０の最終行目の画素回路１１が配列された側には（単に「下段」のように表現する）、選択制御回路１３ｂ、電流源１４ｂ、ＣＤＳ回路１５ｂ、列駆動回路１６ｂ、第２の経路選択スイッチＳＷ１ｂ、第２の電流源選択スイッチＳＷ２ｂが配置されている。
このような配置構成を採ることで、ＣＭＯＳイメージセンサ１は、画素回路１１の電荷の読み出し方向を行ごとに変化させ、２系統のＣＤＳ回路１５ａ、１５ｂにて信号処理を実行することができる。
なお、選択制御回路１３ａ、１３ｂ、電流源１４ａ、１４ｂ、およびＣＤＳ回路１５ａ、１５ｂによって、本発明の信号処理部が構成されている。本発明の第１の信号処理回路は、ＣＤＳ回路１５ａに対応し、本発明の第２の信号処理回路は、ＣＤＳ回路１５ｂに対応する。選択制御回路１３ａおよび１３ｂによって、本発明の選択回路および電流源選択回路が構成されている。本発明の第１の電流源は、下段の電流源１４ｂに対応し、本発明の第２の電流源は、上段の電流源１４ａに対応する。
ＣＭＯＳイメージセンサ１は、第１の経路選択スイッチＳＷ１ａ、第２の経路選択スイッチＳＷ１ｂ、第１の電流源選択スイッチＳＷ２ａ、および第２の電流源選択スイッチＳＷ２ｂを有する。
以下、ＣＭＯＳイメージセンサ１の各構成要素について説明する。
画素部１０は、入射光を受光する画素領域であって、ｍ（行方向）×ｎ（列方向）個の画素回路１１がマトリクス状に配列されている。ｍおよびｎは、正の整数であって、ｍおよびｎの最大値は、たとえば２０４８である。画素回路１１の詳細について、以下に説明する。
各画素回路１１には、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、およびＧｂ（緑）の何れかのカラーフィルタが被されている。各画素回路１１は、ベイヤー型に配列され、各色のカラーフィルタに対応した色を検知する。
第ｍ行第ｎ列目には、Ｇｒの画素回路１１が配置され、第ｍ行第（ｎ＋１）列目には、Ｒの画素回路１１が配置されている。同行において、ＧｒおよびＲの画素回路１１が交互に配列されている。
なお、本発明の第１の色画素回路は、Ｇｒの画素回路１１に対応し、本発明の第２の色画素回路は、Ｒの画素回路１１に対応する。
第（ｍ＋１）行第ｎ列目には、Ｂの画素回路１１が配置され、第（ｍ＋１）行第（ｎ＋１）列目には、Ｇｂの画素回路１１が配置されている。同行において、ＢおよびＧｂの画素回路１１が交互に配列されている。
なお、本発明の第３の色画素回路は、Ｂの画素回路１１に対応し、本発明の第４の色画素回路は、Ｇｂの画素回路１１に対応する。
第ｍ行目のＧｒ／Ｒの画素回路１１には、駆動信号線ＤＲＮＬ（ｍ）が共通に接続され、第（ｍ＋１）行目のＢ／Ｇｂの画素回路１１には、駆動信号線ＤＲＮＬ（ｍ＋１）が共通に接続されている。
詳細は後述するが、駆動信号線ＤＲＮＬ（ｎ）は、リセット信号線（ｎ）、転送信号線ＴＲＮＬ（ｎ）、および選択信号線ＳＥＬＬ（ｎ）によって構成されている。
第ｎ列目のＧｒおよびＢの画素回路１１には、垂直信号線ＶＳＬ（ｎ）が共通に接続され、第（ｎ＋１）列目のＲおよびＧｂの画素回路１１には、垂直信号線ＶＳＬ（ｎ＋１）が共通に接続されている。
なお、本発明の第１の出力信号線は、垂直信号線ＶＳＬ（ｎ）に対応し、本発明の第２の出力信号線は、垂直信号線ＶＳＬ（ｎ＋１）に対応する。
このように配列された各画素回路１１は、入射光を光電変換によって電荷（電子）に変換し、その電荷量に応じた電圧信号を接続先の垂直信号線ＶＳＬに出力する。各々の画素回路１１は、図２に図示する回路構成を採っている。なお、本発明の出力信号は、電圧信号に対応する。
図２は、第１実施形態に係る画素回路の一例を示す等価回路図である。
各画素回路１１は、対応するフィルタの色が異なるのみであるため、各画素回路の回路構成は、同一である。図２には、第ｍ行第ｎ列目のＧｒの画素回路１１が例示されている。
図２に図示するように、画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３，増幅トランジスタ１１４，および選択トランジスタ１１５を有する。
光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。
各々のトランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各々のトランジスタは、次のような接続形態を採っている。
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をフローティングディフュージョンＦＤに転送するために、光電変換素子１１１のカソード側とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２のゲートには、転送信号線ＴＲＮＬ（ｍ）が接続されている。
フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源電圧ＶＤＤにリセットするために、フローティングディフュージョンＦＤと電源電圧ＶＤＤとの間に接続されている。リセットトランジスタ１１３のゲートには、リセット信号線ＲＳＴＬ（ｍ）が接続されている。
増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅する。
選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースがノードＮＤ１を介して垂直信号線ＶＳＬ（ｎ）に接続され、ゲートが選択信号線ＳＥＬＬ（ｍ）に接続されている。
選択トランジスタ１１５は、画素回路１１の電荷の読み出し時に、選択信号線ＳＥＬＬ（ｍ）にハイレベルの選択信号ＳＥＬが印加される。これにより、選択トランジスタ１１５は、オン状態となり、増幅トランジスタ１１４が増幅した電圧は、電圧信号として垂直信号線ＶＳＬ（ｎ）に出力される。
本発明の第１の電位ノードは、Ｇｒの画素回路１１のフローティングディフュージョンＦＤに対応し、本発明の第２の電位ノードは、Ｒの画素回路１１のフローティングディフュージョンＦＤに対応する。本発明の第１のトランジスタは、Ｇｒの画素回路１１の増幅トランジスタ１１４に対応し、本発明の第２のトランジスタは、Ｂの画素回路１１の増幅トランジスタ１１４に対応する。
図１に図示するように、行駆動回路１２は、駆動する行を選択し、駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｍ）に印加して同一行の画素回路を駆動する。
選択制御回路１３ａは、選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加し、第１の経路選択スイッチＳＷ１ａを制御する。第１の経路選択スイッチＳＷ１ａは、図３に図示するように形成されている。
図３は、第１実施形態に係る経路選択スイッチを説明するための図である。図３（Ａ）は、第１の経路選択スイッチＳＷ１ａの概念図を示し、図３（Ｂ）は、第１の経路選択スイッチＳＷ１ａの制御方法を示す図である。
図３（Ａ）に図示するように、第１の経路選択スイッチＳＷ１ａは、１回路２接点型（単極双投）のスイッチである。端子Ｃ０ａには、ＣＤＳ回路１５ａが接続され、端子Ｃ１ａには垂直信号線ＶＳＬ（ｎ）が接続され、端子Ｃ２ａには垂直信号線ＶＳＬ（ｎ＋１）が接続されている（図１参照）。図３（Ａ）には、端子Ｃ０ａと端子Ｃ１ａとの間が短絡された状態が例示されている。
図３（Ｂ）に図示するように、選択制御回路１３ａが、ローレベル（Ｌ）の選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加したとき、端子Ｃ０ａと端子Ｃ１ａとの間が短絡される。ローレベルの選択信号Ｓ１ａが選択制御線ＳＣＴＬ１ａに印加されている期間、端子Ｃ１ａの信号Ａが端子Ｃ０ａに出力される。
逆に、選択制御回路１３ａが、ハイレベル（Ｈ）の選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加したとき、端子Ｃ０ａと端子Ｃ２ａとの間が短絡される。ハイレベルの選択信号Ｓ１ａが選択制御線ＳＣＴＬ１ａに印加されている期間、端子Ｃ２ａの信号Ｂが端子Ｃ０ａに出力される。
上述した信号Ａは、垂直信号線ＶＳＬ（ｎ）に印加された電圧信号に対応し、信号Ｂは、垂直信号線ＶＳＬ（ｎ＋１）に印加された電圧信号に対応している。
選択制御回路１３ａは、選択信号Ｓ２ａを選択制御線ＳＣＴＬ２ａに印加し、第１の電流源選択スイッチＳＷ２ａの選択を制御する。
第１の電流源選択スイッチＳＷ２ａは、図３（Ａ）に図示する第１の経路選択スイッチＳＷ１ａと同様の１回路２接点型のスイッチである。端子Ｃ０ｃには、上段の電流源１４ａが接続され、端子Ｃ１ｃには、電流供給ノードＮＤＩ１ａが接続され、端子Ｃ２ｃには電流供給ノードＮＤＩ２ａが接続されている。
電流供給ノードＮＤＩ１ａは、画素部１０上段側の垂直信号線ＶＳＬ（ｎ）に形成され、電流供給ノードＮＤＩ２ａは、画素部１０上段側の垂直信号線ＶＳＬ（ｎ＋１）に形成されている。
第１の電流源選択スイッチＳＷ２ａは、図３（Ｂ）に図示する第１の経路選択スイッチＳＷ１ａと同様に制御される。具体的には、選択制御回路１３ａが、ローレベルの選択信号Ｓ２ａを選択制御線ＳＣＴＬ２ａに印加したとき、端子Ｃ０ｃと端子Ｃ１ｃとの間が短絡される。選択制御回路１３ａが、ハイレベルの選択信号Ｓ２ａを選択制御線ＳＣＴＬ２ａに印加したとき、端子Ｃ０ｃと端子Ｃ２ｃとの間が短絡される。
選択制御回路１３ｂは、選択信号Ｓ１ｂを選択制御線ＳＣＴＬ１ｂに印加し、第２の経路選択スイッチＳＷ１ｂを制御する。
第２の経路選択スイッチＳＷ１ｂは、図３（Ａ）に図示する第１の経路選択スイッチＳＷ１ａと同様の１回路２接点型のスイッチである。端子Ｃ０ｂには、下段のＣＤＳ回路１５ｂが接続され、端子Ｃ１ｂには、垂直信号線ＶＳＬ（ｎ）が接続され、端子Ｃ２ｂには、垂直信号線ＶＳＬ（ｎ＋１）が接続されている。
第２の経路選択スイッチＳＷ１ｂは、図３（Ｂ）に図示する第１の経路選択スイッチＳＷ１ａと同様に制御される。具体的には、選択制御回路１３ｂが、ローレベルの選択信号Ｓ１ｂを選択制御線ＳＣＴＬ１ｂに印加したとき、端子Ｃ０ｂと端子Ｃ１ｂとの間が短絡される。選択制御回路１３ｂが、ハイレベルの選択信号Ｓ１ｂを選択制御線ＳＣＴＬ１ｂに印加したとき、端子Ｃ０ｂと端子Ｃ２ｂとの間が短絡される。
選択制御回路１３ｂは、選択信号Ｓ２ｂを選択制御線ＳＣＴＬ２ｂに印加し、第２の電流源選択スイッチＳＷ２ｂを制御する。
第２の電流源選択スイッチＳＷ２ｂは、図３（Ａ）に図示する第１の経路選択スイッチＳＷ１ａと同様の１回路２接点型のスイッチである。端子Ｃ０ｄには、下段の電流源１４ｂが接続され、端子Ｃ１ｄには、電流供給ノードＮＤＩ１ｂが接続され、端子Ｃ２ｄには電流供給ノードＮＤＩ２ｂが接続されている。
電流供給ノードＮＤＩ１ｂは、画素部１０下段側の垂直信号線ＶＳＬ（ｎ）に形成され、電流供給ノードＮＤＩ２ｂは、画素部１０の下方の垂直信号線ＶＳＬ（ｎ＋１）に形成されている。
第２の電流源選択スイッチＳＷ２ｂは、図３（Ｂ）に図示する第１の経路選択スイッチＳＷ１ａと同様に制御される。具体的には、選択制御回路１３ｂが、ローレベルの選択信号Ｓ２ｂを選択制御線ＳＣＴＬ２ｂに印加したとき、端子Ｃ０ｄと端子Ｃ１ｄとの間が短絡される。選択制御回路１３ｂが、ハイレベルの選択信号Ｓ２ｂを選択制御線ＳＣＴＬ２ｂに印加したとき、端子Ｃ０ｄと端子Ｃ２ｄとの間が短絡される。
上段の電流源１４ａは、画素部１０上段側に配置され、垂直信号線ＶＳＬ（ｎ）または垂直信号線ＶＳＬ（ｎ＋１）の何れかに接続される。上段の電流源１４ａは、ＲおよびＢの画素回路１１の増幅トランジスタ１１４からグラウンド（接地電位ＧＮＤ）へバイアス電流を流す。
下段の電流源１４ｂは、画素部１０下段側に配置され、垂直信号線ＶＳＬ（ｎ）または垂直信号線ＶＳＬ（ｎ＋１）の何れかに接続される。下段の電流源１４ｂは、ＧｒおよびＧｂの画素回路１１の増幅トランジスタ１１４からグラウンドへバイアス電流を流す。
ＣＤＳ回路１５ａは、ＧｒおよびＧｂの画素回路１１が出力した電圧信号に対して、相関二重サンプリング（ＣＤＳ:Correlated Double Sampling）の処理を施す。このとき、ＣＤＳ回路１５ａは、後述する選択期間Ｔ（図４参照）において、電圧信号を２回感知し、２つの電圧信号の差分（電荷量の差分）から固定パターンノイズ等を除去する。ＣＤＳ回路１５ａは、処理データをバスＢＵＳＬ１を介してデータ処理回路１７に出力する。
ＣＤＳ回路１５ｂも、ＣＤＳ回路１５ａと同様に、ＲおよびＢの画素回路１１が出力した電圧信号に対して、相関二重サンプリングの処理を施し、処理データをバスＢＵＳＬ２を介してデータ処理回路１７に出力する。
列駆動回路１６ａは、たとえばシフトレジスタ等によって構成され、不図示のクロック信号に同期して、上段のＣＤＳ回路１５ａを順次選択する。列駆動回路１６ｂも、列駆動回路１６ａと同様に構成され、不図示のクロック信号に同期して、下段のＣＤＳ回路１５ｂを順次選択する。
データ処理回路１７は、ＣＤＳ回路１５ａ、１５ｂから入力されたデータに対して、アダログ／デジタル（Ａ／Ｄ）変換や増幅などのデータ処理を施し、処理後のデータを出力データＳＯＵＴとして、ＣＭＯＳイメージセンサ１外部の画像処理回路２２（図１３参照）に出力する。
ＣＭＯＳイメージセンサ１の動作について説明する。初めに、図２に図示する第ｍ行第ｎ列目の画素回路１１の動作を図４に関連付けて説明する。
図４は、第１実施形態に係る画素回路の動作例を示すタイミングチャートである。図４（Ａ）はリセット信号ＳＲＳＴを示し、図４（Ｂ）は転送信号ＳＴＲＮを示し、図４（Ｃ）は選択信号ＳＳＥＬを示している。
行駆動回路１２が、第ｍ行目のＧｒ／Ｒの画素回路１１を駆動するものとする。初めに、第ｍ行目のＧｒ／Ｒの画素回路１１に対してリセット（電子シャッタ）が実行される。
時刻ｔ１において、行駆動回路１２は、パルス状（ハイレベル）のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｍ）に供給すると同時に（図４（Ａ）参照）、パルス状の転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｍ）に供給する（図４（Ｂ）参照）。
転送トランジスタ１１２およびリセットトランジスタ１１３は、パルス幅の期間、同時にオン状態となる。光電変換素子１１１に蓄積されている電荷が、フローティングディフュージョンＦＤに転送され、光電変換素子１１１に蓄積された電荷が、電源電圧ＶＤＤに排出されると共に、フローティングディフュージョンＦＤの電位が、電源電圧ＶＤＤにリセットされる。
リセット後、画素回路１１の光電変換素子１１１は、電荷の蓄積を開始し、電荷を蓄積する。画素回路１１が電荷を蓄積する期間は、電荷蓄積時間Δｔで示される期間である。
時刻ｔ２において、行駆動回路１２は、パルス状のリセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｍ）に供給する（図４（Ａ）参照）。これにより、フローティングディフュージョンＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。
時刻ｔ２において、行駆動回路１２は、ハイレベルの選択信号ＳＳＥＬを電荷の読み出し動作が終了する時刻ｔ６まで選択信号線ＳＥＬＬ（ｍ）に供給する（図４（Ｃ）参照）。これにより、画素回路１１の選択トランジスタ１１５は、同一行の画素回路１１の電荷の読み出し動作が終了するまでオン状態が保持される。
時刻ｔ３において、電圧信号が垂直信号線ＶＳＬ（ｎ）を介して、ＣＤＳ回路１５ａに出力される。詳細については後述するが、このとき、第１の経路選択スイッチＳＷ１ａの端子Ｃ０ａと端子Ｃ１ａは、短絡されている（図１参照）。
転送トランジスタ１１２がオフの状態に保持されているため、ＣＤＳ回路１５ａは、電荷蓄積中の電圧信号を感知する。
時刻ｔ４において、行駆動回路１２は、パルス状の転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｍ）に供給する（図４（Ｂ）参照）。
パルス幅の期間、転送トランジスタ１１２がオン状態となる。このとき、リセットトランジスタ１１３は、オフ状態に保持されているため、光電変換素子１１１に蓄積されている電荷がフローティングディフュージョンＦＤに転送される。
詳細については後述するが、第２の電流源選択スイッチＳＷ２ｂの端子Ｃ０ｄと端子Ｃ１ｄとが短絡されているため、増幅トランジスタ１１４と下段の電流源１４ｂとによって、ソースフォロワ回路が形成されている。
フローティングディフュージョンＦＤの電位は、増幅トランジスタ１１４によって増幅される。この増幅された電圧信号は、ソースフォロワ回路によって、選択トランジスタ１１５を介して垂直信号線ＶＳＬ（ｎ）に出力される（時刻ｔ４〜ｔ６）。
上述した電圧信号が垂直信号線ＶＳＬ（ｎ）に出力される期間は、電荷読み出し期間Δｔｓ（時刻ｔ３〜ｔ６）と定義され、リセットの開始（時刻ｔ１）から画素回路１１の電荷の読み出しが終了（時刻ｔ６）までの期間は、画素回路の選択期間Ｔと定義される。
次に、図１に図示するＣＭＯＳイメージセンサ１の動作を図５に関連付けて説明する。
図５は、第１実施形態に係る選択制御回路の動作例を示すタイミングチャートである。
図５（Ａ）は選択信号Ｓ１ａを示し、図５（Ｂ）は選択信号Ｓ２ａを示し、図５（Ｃ）は選択信号Ｓ２ｂを示し、図５（Ｄ）は選択信号Ｓ１ｂを示している。
図５に図示するように、行駆動回路１２がＧｒの画素回路１１（第ｍ行、第ｎ列目）、およびＲの画素回路１１（第ｍ行、第（ｎ＋１）列目）を駆動する場合、選択制御回路１３ａ、１３ｂは、選択期間Ｔ１に次の動作を行う。
選択制御回路１３ａは、ローレベルの選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加し（図５（Ａ）参照）、ハイレベルの選択信号Ｓ２ａを選択制御線ＳＣＴＬ２ａに印加する（図５（Ｂ）参照）。
選択制御回路１３ｂは、ローレベルの選択信号Ｓ２ｂを選択制御線ＳＣＴＬ２ｂに印加し（図５（Ｃ）参照）、ハイレベルの選択信号Ｓ１ｂを選択制御線ＳＣＴＬ１ｂに印加する（図５（Ｄ）参照）。
その結果、第１の経路選択スイッチＳＷ１ａの端子Ｃ０ａと端子Ｃ１ａとの間が短絡され、第２の経路選択スイッチＳＷ１ｂの端子Ｃ０ｂと端子Ｃ２ｂとの間が短絡される。
第１の電流源選択スイッチＳＷ２ａの端子Ｃ０ｃと端子Ｃ２ｃとの間が短絡され、第２の電流源選択スイッチＳＷ２ｂの端子Ｃ０ｄと端子Ｃ１ｄとの間が短絡される。
図６は、図１に図示するＣＭＯＳイメージセンサの一状態を示す概略構成図である。説明の便宜を図るため、図６には、ＣＭＯＳイメージセンサ１の一部のみが図示されている。
図６に図示するように、上述した選択制御回路１３ａ、１３ｂの制御によって、垂直信号線ＶＳＬ（ｎ）は、上段のＣＤＳ回路１５ａに接続され、垂直信号線ＶＳＬ（ｎ＋１）は、下段のＣＤＳ回路１５ｂに接続されている。
このとき、Ｇｒの画素回路１１の増幅トランジスタ１１４と下段の電流源１４ｂとによって、（第１の）ソースフォロワ回路が形成されている。
このため、下段の電流源１４ｂによるバイアス電流Ｉａは、Ｇｒの画素回路１１の増幅トランジスタ１１４からノードＮＤ１を介し、電流供給ノードＮＤＩ１ｂを経てグラウンドへ流れる（図６の破線矢印を参照）。なお、本発明の第１の接続ノードは、電流供給ノードＮＤＩ１ｂに対応する。
Ｇｒの画素回路１１が出力した電圧信号ＳＧｒは、ノードＮＤ１から垂直信号線ＶＳＬ（ｎ）上を伝搬し、端子Ｃ１ａ、Ｃ０ａを介して上段のＣＤＳ回路１５ａに入力される（図６の実線矢印を参照）。この電圧信号ＳＧｒの伝搬経路を第１の伝搬経路Ｇｒと定義するものとする。
換言すれば、第１の伝搬経路Ｇｒ上には電流源（すなわち、本発明の第１の接続ノード）が存在しないため、第１の伝搬経路Ｇｒには電流が流れない。したがって、第１の伝搬経路Ｇｒでは、電圧降下が発生せず、第１の伝搬経路Ｇｒが同電位に保持される。
さらに、Ｒの画素回路１１の増幅トランジスタ１１４と上段の電流源１４ａとによって、（第２の）ソースフォロワ回路が形成されている。
このため、上段の電流源１４ａによるバイアス電流Ｉｂは、Ｒの画素回路１１の増幅トランジスタ１１４からノードＮＤ２を介し、電流供給ノードＮＤＩ２ａを経てグラウンドへ流れる（図６の破線矢印を参照）。なお、本発明の第２の接続ノードは、電流供給ノードＮＤＩ２ａに対応する。
Ｒの画素回路１１が出力した電圧信号ＳＲは、ノードＮＤ２から垂直信号線ＶＳＬ（ｎ＋１）上を伝搬し、端子Ｃ２ｂ、Ｃ０ｂを介して下段のＣＤＳ回路１５ｂに入力される（図６の実線矢印を参照）。この電圧信号ＳＲの伝搬経路を第２の伝搬経路Ｒと定義するものとする。
換言すれば、第１の伝搬経路Ｇｒと同様に、第２の伝搬経路Ｒ上には電流源（すなわち、本発明の第２の接続ノード）が存在しないため、第２の伝搬経路Ｒには電流が流れない。したがって、第２の伝搬経路Ｒでは、電圧降下が発生せず、第２の伝搬経路Ｒが同電位に保持される。
その後、上段の列駆動回路１６ａは、不図示のクロック信号に同期して、上段のＣＤＳ回路１５ａを順次選択する。上段のＣＤＳ回路１５ａは、Ｇｒの画素回路１１が出力した電圧信号ＳＧｒに対して、相関二重サンプリングの処理を施し、処理データをバスＢＵＳＬ１を介してデータ処理回路１７に出力する。
下段の列駆動回路１６ｂも、上段の列駆動回路１６ａと同様に、下段のＣＤＳ回路１５ｂを順次選択する。下段のＣＤＳ回路１５ｂは、Ｒの画素回路１１が出力した電圧信号ＳＲに対して、相関二重サンプリングの処理を施し、処理データをバスＢＵＳＬ２を介してデータ処理回路１７に出力する。
データ処理回路１７は、ＣＤＳ回路１５ａ、１５ｂから入力されたデータに対して、アダログ／デジタル変換や増幅などのデータ処理を施す。
次に、図５に図示するように、行駆動回路１２が第（ｍ＋１）行目におけるＢ／Ｇｂの画素回路１１を駆動する場合、選択制御回路１３ａ、１３ｂは、選択期間Ｔ２に次の動作を行う。
選択制御回路１３ａは、ハイレベルの選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加し（図５（Ａ）参照）、ローレベルの選択信号Ｓ２ａを選択制御線ＳＣＴＬ２ａに印加する（図５（Ｂ）参照）。
選択制御回路１３ｂは、ハイレベルの選択信号Ｓ２ｂを選択制御線ＳＣＴＬ２ｂに印加し（図５（Ｃ）参照）、ローレベルの選択信号Ｓ１ｂを選択制御線ＳＣＴＬ１ｂに印加する（図５（Ｄ）参照）。
その結果、第１の経路選択スイッチＳＷ１ａの端子Ｃ０ａと端子Ｃ２ａとの間が短絡され、第２の経路選択スイッチＳＷ１ｂの端子Ｃ０ｂと端子Ｃ１ｂとの間が短絡される。
第１の電流源選択スイッチＳＷ２ａの端子Ｃ０ｃと端子Ｃ１ｃとの間が短絡され、第２の電流源選択スイッチＳＷ２ｂの端子Ｃ０ｄと端子Ｃ２ｄとの間が短絡される。
図７は、図１に図示するＣＭＯＳイメージセンサの一状態を示す概略構成図である。説明の便宜を図るため、図７には、ＣＭＯＳイメージセンサ１の一部のみが図示されている。
図７に図示するように、上述した選択制御回路１３ａ、１３ｂの制御によって、垂直信号線ＶＳＬ（ｎ）は、下段のＣＤＳ回路１５ｂに接続され、垂直信号線ＶＳＬ（ｎ＋１）は、上段のＣＤＳ回路１５ａに接続されている。
このとき、Ｂの画素回路１１の増幅トランジスタ１１４と上段の電流源１４ａとによって、ソースフォロワ回路が形成されている。
このため、上段の電流源１４ａによるバイアス電流Ｉａは、Ｂの画素回路１１の増幅トランジスタ１１４からノードＮＤ３を介し、電流供給ノードＮＤＩ１ａを経てグラウンドへ流れる（図７の破線矢印を参照）。
Ｂの画素回路１１が出力した電圧信号ＳＢは、ノードＮＤ３から垂直信号線ＶＳＬ（ｎ）上を伝搬し、端子Ｃ１ｂ、Ｃ０ｂを介して下段のＣＤＳ回路１５ｂに入力される。この電圧信号ＳＢの伝搬経路を第３の伝搬経路Ｂと定義するものとする。
換言すれば、第３の伝搬経路Ｂ上には電流源が存在しないため、第３の伝搬経路Ｂには電流が流れない。したがって、第３の伝搬経路Ｂでは、電圧降下が発生せず、第３の伝搬経路Ｂが同電位に保持される。
さらに、Ｇｂの画素回路１１の増幅トランジスタ１１４と下段の電流源１４ｂとによって、ソースフォロワ回路が形成されている。
このため、下段の電流源１４ｂによるバイアス電流Ｉｂは、Ｇｂの画素回路１１の増幅トランジスタ１１４からノードＮＤ４を介し、電流供給ノードＮＤＩ２ｂを経てグラウンドへ流れる（図７の破線矢印を参照）。
Ｇｂの画素回路１１が出力した電圧信号ＳＧｂは、ノードＮＤ４から垂直信号線ＶＳＬ（ｎ＋１）上を伝搬し、端子Ｃ２ａ、Ｃ０ａを介して上段のＣＤＳ回路１５ａに入力される。この電圧信号ＳＧｂの伝搬経路を第４の伝搬経路Ｇｂと定義するものとする。
換言すれば、第４の伝搬経路Ｇｂ上には電流源が存在しないため、第４の伝搬経路Ｇｂには電流が流れない。したがって、第４の伝搬経路Ｇｂでは、電圧降下が発生せず、第４の伝搬経路Ｇｂが同電位に保持される。
その後、上段のＣＤＳ回路１５ａは、Ｇｂの画素回路１１が出力した電圧信号ＳＧｂを処理し、下段のＣＤＳ回路１５ｂは、Ｂの画素回路１１が出力した電圧信号ＳＢを処理する。
上述したように、何れの伝搬経路も同電位に保持されているため、画素回路の駆動行が第ｍ行から第（ｍ＋１）行に移行しても、上段のＣＤＳ回路１５ａに入力される電圧信号ＳＧｒ、ＳＧｂの入力動作点は一定となる。下段のＣＤＳ回路１５ｂに入力される電圧信号ＳＢ、ＳＲの入力動作点も一定となる。
本実施形態に係るＣＭＯＳイメージセンサによれば、上段および下段のＣＤＳ回路１５ａ、１５ｂの入力動作点が一定となるため、ＣＤＳ回路に起因する縦筋ノイズやシェーディング等の発生を抑制することができる。
画素回路を行毎にずらして配列する必要がないため、画素回路の集積化を図ることができ、ＣＤＳ回路の低電圧化が容易となる。
（第２実施形態）
第２実施形態について説明する。第２実施形態に係るＣＭＯＳイメージセンサは、上段の選択制御回路１３ａのみを使用して、第１および第２の経路選択スイッチＳＷ１ａ、ＳＷ１ｂ、第１および第２の電流源選択スイッチＳＷ２ａ、ＳＷ２ｂを制御するものである。以下、第１実施形態と異なる点について、説明する。
図８は、第２実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。
図８に図示するように、ＣＭＯＳイメージセンサ１ａにおいて、上段の選択制御回路１３ａは、選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加し、第１および第２の経路選択スイッチＳＷ１ａ、ＳＷ１ｂ、第１および第２の電流源選択スイッチＳＷ２ａ、ＳＷ２ｂを制御する。
各々のスイッチは、図９に図示するように構成されている。
図９は、第２実施形態に係る経路選択スイッチおよび電流源選択スイッチを説明するための図である。
図９（Ａ）は、各々のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂの概念図を示す。図９（Ａ）には、第１の経路選択スイッチＳＷ１ａが例示されている。
図９（Ｂ）は、第１の経路選択スイッチＳＷ１ａおよび第２の電流源選択スイッチＳＷ２ｂの制御方法を示し、図９（Ｃ）は、第２の経路選択スイッチＳＷ１ｂおよび第１の電流源選択スイッチＳＷ２ａの制御方法を示す図である。
図９（Ａ）に図示するように、各々のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂは、図３に図示するものと同様の１回路２接点型のスイッチである。
ただし、第１の経路選択スイッチＳＷ１ａおよび第２の電流源選択スイッチＳＷ２ｂと、第２の経路選択スイッチＳＷ１ｂおよび第１の電流源選択スイッチＳＷ２ａとでは、動作が異なる。
始めに、第１の経路選択スイッチＳＷ１ａおよび第２の電流源選択スイッチＳＷ２ｂについて説明する。
図９（Ｂ）に図示するように、選択制御回路１３ａが、ローレベルの選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加したとき、第１の経路選択スイッチＳＷ１ａの端子Ｃ０ａと端子Ｃ１ａとの間が短絡され、第２の電流源選択スイッチＳＷ２ｂの端子Ｃ０ｄと端子Ｃ１ｄとの間が短絡される。
逆に、選択制御回路１３ａが、ハイレベルの選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加したとき、第１の経路選択スイッチＳＷ１ａの端子Ｃ０ａと端子Ｃ２ａとの間が短絡され、第２の電流源選択スイッチＳＷ２ｂの端子Ｃ０ｄと端子Ｃ２ｄとの間が短絡される。
次に、第２の経路選択スイッチＳＷ１ｂおよび第１の電流源選択スイッチＳＷ２ａについて説明する。
図９（Ｃ）に図示するように、選択制御回路１３ａが、ローレベルの選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加したとき、第２の経路選択スイッチＳＷ１ｂの端子Ｃ０ｂと端子Ｃ２ｂとの間が短絡され、第１の電流源選択スイッチＳＷ２ａの端子Ｃ０ｃと端子Ｃ２ｃとの間が短絡される。
逆に、選択制御回路１３ａが、ハイレベルの選択信号Ｓ１ａを選択制御線ＳＣＴＬ１ａに印加したとき、第２の経路選択スイッチＳＷ１ｂの端子Ｃ０ｂと端子Ｃ１ｂとの間が短絡され、第１の電流源選択スイッチＳＷ２ａの端子Ｃ０ｃと端子Ｃ１ｃとの間が短絡される。
上述した各々のスイッチを採用したＣＭＯＳイメージセンサ１ａにおいて、選択制御回路１３ａは、各選択期間Ｔ１、Ｔ２に次の動作を行う。
図１０は、第２実施形態に係る選択制御回路の動作例を示すタイミングチャートである。
図１０に図示するように、行駆動回路１２がＧｒの画素回路１１（第ｍ行、第ｎ列目）、およびＲの画素回路１１（第ｍ行、第（ｎ＋１）列目）を駆動する場合、選択制御回路１３ａは、ローレベルの選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加する。
これにより、ＣＭＯＳイメージセンサ１ａは、図６に示す状態となる。
すなわち、選択制御回路１３ａの制御によって、垂直信号線ＶＳＬ（ｎ）は、上段のＣＤＳ回路１５ａに接続され、垂直信号線ＶＳＬ（ｎ＋１）は、下段のＣＤＳ回路１５ｂに接続されている。
このとき、Ｇｒの画素回路１１の増幅トランジスタ１１４と下段の電流源１４ｂとによって、ソースフォロワ回路が形成されている。Ｒの画素回路１１の増幅トランジスタ１１４と上段の電流源１４ａとによって、ソースフォロワ回路が形成されている。
したがって、第１の伝搬経路Ｇｒおよび第２の伝搬経路Ｒには電流が流れず、伝搬経路Ｇｒ、Ｒは同電位に保持される。
行駆動回路１２がＢの画素回路１１（第（ｍ＋１）行、第ｎ列目）、およびＧｂの画素回路１１（第（ｍ＋１）行、第（ｎ＋１）列目）を駆動する場合、選択制御回路１３ａは、ハイレベルの選択信号Ｓを選択制御線ＳＣＴＬ１ａに印加する。
これにより、ＣＭＯＳイメージセンサ１ａは、図７に示す状態となる。
すなわち、選択制御回路１３ａの制御によって、垂直信号線ＶＳＬ（ｎ）は、下段のＣＤＳ回路１５ｂに接続され、垂直信号線ＶＳＬ（ｎ＋１）は、上段のＣＤＳ回路１５ａに接続されている。
このとき、Ｂの画素回路１１の増幅トランジスタ１１４と上段の電流源１４ａとによって、ソースフォロワ回路が形成されている。Ｇｂの画素回路１１の増幅トランジスタ１１４と下段の電流源１４ｂとによって、ソースフォロワ回路が形成されている。
したがって、第３の伝搬経路Ｂおよび第４の伝搬経路Ｇｂには電流が流れず、伝搬経路Ｂ、Ｇｂは同電位に保持される。
その結果、第１実施形態と同様に、画素回路１１の駆動行が第ｍ行から第（ｍ＋１）行に移行しても、上段のＣＤＳ回路１５ａに入力される電圧信号ＳＧｒ、ＳＧｂの入力動作点が一定となる。下段のＣＤＳ回路１５ｂに入力される電圧信号ＳＲ、ＳＢの入力動作点も一定となる。
詳細に説明したように、本実施形態に係るＣＭＯＳイメージセンサによれば、上段の選択制御回路１３ａのみを使用して、各々のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂを制御するため、ＣＭＯＳイメージセンサのレイアウト面積を小さくすることができる。
上述の効果に加え、ＣＤＳ回路に起因する縦筋ノイズやシェーディング等の発生を抑制することができるばかりでなく、画素回路を行毎にずらして配列する必要がないため、画素回路の集積化を図ることができ、ＣＤＳ回路の低電圧化が容易となる。
（第３実施形態）
第３実施形態について説明する。第３実施形態に係るＣＭＯＳイメージセンサは、列方向に配列された４つの画素回路が一の出力ノードを共有する場合のものである。
図１１は、第３実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。
図１１に図示するように、ＣＭＯＳイメージセンサ１ｂの画素部１０ａにおいて、第ｎ列目のＧｒおよびＢの画素回路１１で構成される４つの画素回路は、一つのノードＮＤ１を共有し、第（ｎ＋１）列目のＲおよびＧｂの画素回路１１で構成される４つの画素回路は、一つのノードＮＤ２を共有している。このような構成の画素回路は、共有画素回路と称される。
なお、第ｎ列目のＧｒおよびＢの画素回路１１で構成される４つの画素回路は、本発明の第１の画素回路群に対応し、第（ｎ＋１）列目のＲおよびＧｂの画素回路１１で構成される４つの画素回路は、本発明の第２の画素回路群に対応する。ノードＮＤ１は、本発明の第１の共有ノードに対応し、ノードＮＤ２は、本発明の第２の共有ノードに対応する。
図１２は、第３実施形態に係る共有画素回路の一例を示す等価回路図である。図１２は、第ｎ列目の４つの画素回路１１のみを図示している。
図１２に図示するように、列方向の４つの画素回路１１は、フローティングディフュージョンＦＤ，リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を共有している。
より具体的には、列方向の各々の光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が各々の転送トランジスタ１１２のソースに接続されている。
フローティングディフュージョンＦＤには、列方向の４つの転送トランジスタ１１２のドレインが共通に接続され、一のリセットトランジスタ１１３のソース、および一の増幅トランジスタ１１４のゲートが接続されている。
図１２に図示する共有画素回路であっても、第１実施形態等同様に、選択制御回路１３ａ、１３ｂが、第１および第２の経路選択スイッチＳＷ１ａ、ＳＷ１ｂ、第１および第２の電流源選択スイッチＳＷ２ａ、ＳＷ２ｂの選択を制御すればよい。
その結果、第１実施形態と同様に、画素回路の駆動行が次の駆動行に移行しても、上段のＣＤＳ回路１５ａに入力される電圧信号の入力動作点が一定となる。下段のＣＤＳ回路１５ｂに入力される電圧信号の入力動作点も一定となる。
以上、詳細に説明したように、共有方式の画素回路であっても、本発明を適用することができる。
上述の効果に加え、ＣＤＳ回路に起因する縦筋ノイズやシェーディング等の発生を抑制することができるばかりでなく、画素回路を行毎にずらして配列する必要がないため、画素回路の集積化を図ることができ、ＣＤＳ回路の低電圧化が容易となる。
第３実施形態では、選択制御回路１３ａ、１３ｂが、第１の実施形態と同様の方法にて、各々のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂを制御したが、第２の実施形態の方法を採用し、選択制御回路１３ａがこれらのスイッチを制御するようにすることもできる。
なお、本発明の実施形態において、ＣＤＳ回路の換わりにＡ／Ｄ変換器を用いることができる。
本発明の撮像素子としてのＣＭＯＳイメージセンサは、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。以下、ＣＭＯＳイメージセンサ１を撮像デバイスとして適用させた場合について説明する。
図１３は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
カメラ２は、図１３に示すように、ＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の出力データＳＯＵＴを処理する画像処理回路２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
画像処理回路２２は、ＣＭＯＳイメージセンサ１の出力データＳＯＵＴに対して、カラー補間、γ補正、ＲＧＢ変換処理、ＹＵＶ変換処理等の画像処理を施す。
画像処理回路２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。画像処理回路２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
上述したように、カメラ等にＣＭＯＳイメージセンサを搭載することで、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができるカメラを実現することができる。
１…ＣＭＯＳイメージセンサ、２…カメラ、１０…画素部、１１…画素回路、１２…行駆動回路、１３ａ、１３ｂ…選択制御回路、１４ａ、１４ｂ…電流源、１５ａ、１５ｂ…ＣＤＳ回路、１６ａ、１６ｂ…列駆動回路、１７…データ処理回路、２１…レンズ、２２…画像処理回路、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、ＤＲＮＬ…駆動信号線、ＦＤ…フローティングディフュージョン、ＮＤ１〜ＮＤ４…ノード、ＲＳＴＬ…リセット信号線、ＳＥＬＬ…選択信号線、ＳＷ１ａ…第１の経路選択スイッチ、ＳＷ１ｂ…第２の経路選択スイッチ、ＳＷ２ａ…第１の電流源選択スイッチ、ＳＷ２ｂ…第２の電流源選択スイッチ、ＶＳＬ…垂直信号線

Claims (6)

  1. 複数の画素回路が行列状に配列された画素部と、
    上記画素部から読み出した出力信号を処理する信号処理部と
    を有し、
    上記画素部は、
    第１の出力信号線と、
    上記第１の出力信号線に接続された少なくとも一の第１の色画素回路と、
    第２の出力信号線と、
    上記第１の色画素回路の行方向に隣接し、上記第２の出力信号線に接続された少なくとも一の第２の色画素回路と
    を有し、
    上記信号処理部は、
    上記第１の出力信号線または上記第２の出力信号線に選択的に接続され、上記第１の色画素回路の出力信号を処理する第１の信号処理回路と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第１の信号処理回路が接続された出力信号線と異なる出力信号線に選択的に接続され、上記第２の色画素回路の出力信号を処理する第２の信号処理回路と、
    上記第１の信号処理回路に接続すべき出力信号線および上記第２の信号処理回路に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する選択回路と、
    上記第１の出力信号線または上記第２の出力信号線に選択的に接続される第１の電流源と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第１の電流源が接続された出力信号線と異なる出力信号線に選択的に接続される第２の電流源と、
    上記第１の電流源に接続すべき出力信号線および上記第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する電流源選択回路と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第１の電流源が接続された何れかの出力信号線上に形成される第１の接続ノードと、
    上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第２の電流源が接続された何れかの出力信号線上に形成される第２の接続ノードと
    を有し、
    上記第１の接続ノードは、
    上記第１の色画素回路から上記第１の信号処理回路までの上記第１の色画素回路の出力信号が伝搬される第１の伝搬経路外の上記第１の出力信号線上に形成され、
    上記第２の接続ノードは、
    上記第２の色画素回路から上記第２の信号処理回路までの上記第２の色画素回路の出力信号が伝搬される第２の伝搬経路外の上記第２の出力信号線上に形成され、
    上記選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、
    上記電流源選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する
    撮像素子。
  2. 上記第１の色画素回路は、
    光電変換した電荷が供給される第１の電位ノードの電位を増幅し、増幅した当該第１の電位ノードの電位を出力信号として上記第１の出力信号線に出力する第１のトランジスタを有し、
    上記第２の色画素回路は、
    光電変換した電荷が供給される第２の電位ノードの電位を増幅し、増幅した当該第２の電位ノードの電位を出力信号として上記第２の出力信号線に出力する第２のトランジスタを有し、
    上記第１の電流源は、
    上記第１の色画素回路の上記第１のトランジスタと共に第１のソースフォロワ回路を形成し、
    上記第２の電流源は、
    上記第２の色画素回路の上記第２のトランジスタと共に第２のソースフォロワ回路を形成する
    請求項１記載の撮像素子。
  3. 上記画素部は、
    上記第１の出力信号線に接続された第３の色画素回路と、
    上記第３の色画素回路の行方向に隣接し、上記第２の出力信号線に接続された第４の色画素回路と
    を有し、
    上記第１の信号処理回路は、
    上記第１の色画素回路の出力信号および上記第４の色画素回路の出力信号を処理し、
    上記第２の信号処理回路は、
    上記第２の色画素回路の出力信号および上記第３の色画素回路の出力信号を処理し、
    上記選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、
    上記第３の色画素回路および上記第４の色画素回路が駆動される場合、上記第１の信号処理回路を上記第２の出力信号線に接続し、上記第２の信号処理回路を上記第１の出力信号線に接続し、
    上記電流源選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続し、
    上記第３の色画素回路および上記第４の色画素回路が駆動される場合、上記第１の電流源を上記第２の出力信号線に接続し、上記第２の電流源を上記第１の出力信号線に接続する
    請求項２記載の撮像素子。
  4. 上記第１の色画素回路および上記第３の色画素回路の内、少なくともいずれか一方を含む列方向の複数の画素回路によって形成された第１の画素回路群と、
    上記第２の色画素回路および上記第４の色画素回路の内、少なくともいずれか一方を含む列方向の複数の画素回路によって形成された第２の画素回路群と、
    上記第１の出力信号線上に形成された第１の共有ノードと、
    上記第２の出力信号線上に形成された第２の共有ノードと
    を有し、
    上記第１の画素回路群を形成する各々の画素回路は、各々の出力信号を上記第１の共有ノードに出力し、
    上記第２の画素回路群を形成する各々の画素回路は、各々の出力信号を上記第２の共有ノードに出力する
    請求項３記載の撮像素子。
  5. 複数の画素回路が行列状に配列された画素部から読み出した出力信号を処理するステップを有し、
    上記ステップにおいて、
    第１の色画素回路の出力信号を処理する第１の信号処理回路に接続すべき出力信号線および第２の色画素回路の出力信号を処理する第２の信号処理回路に接続すべき出力信号線を、少なくとも一の当該第１の色画素回路が接続された第１の出力信号線および当該第１の色画素回路の行方向に隣接し、少なくとも一の当該第２の色画素回路が接続された第２の出力信号線の内から選択する第１のステップと、
    第１の電流源に接続すべき出力信号線および第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する第２のステップと、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第２のステップによって上記第１の電流源が接続された何れかの出力信号線上に第１の接続ノードが形成される第３のステップと、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第２のステップによって上記第２の電流源が接続された何れかの出力信号線上に第２の接続ノードが形成される第４のステップと、
    上記第１の信号処理回路に入力された上記第１の画素回路の出力信号を処理する第５のステップと、
    上記第２の信号処理回路に入力された上記第２の画素回路の出力信号を処理する第６のステップと、
    を有し、
    上記第１のステップにおいては、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、
    上記第２のステップにおいては、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する
    撮像素子の制御方法。
  6. 撮像素子と、
    上記撮像素子の画素領域に対して入射光を導く光学系と、
    上記撮像素子が出力した出力信号に画像処理を施す画像処理回路と
    を有し、
    上記撮像素子は、
    複数の画素回路が行列状に配列された画素部と、
    上記画素部から読み出した出力信号を処理する信号処理部と
    を有し、
    上記画素部は、
    第１の出力信号線と、
    上記第１の出力信号線に接続された少なくとも一の第１の色画素回路と、
    第２の出力信号線と、
    上記第１の色画素回路の行方向に隣接し、上記第２の出力信号線に接続された少なくとも一の第２の色画素回路と
    を有し、
    上記信号処理部は、
    上記第１の出力信号線または上記第２の出力信号線に選択的に接続され、上記第１の色画素回路の出力信号を処理する第１の信号処理回路と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第１の信号処理回路が接続された出力信号線と異なる出力信号線に選択的に接続され、上記第２の色画素回路の出力信号を処理する第２の信号処理回路と、
    上記第１の信号処理回路に接続すべき出力信号線および上記第２の信号処理回路に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する選択回路と、
    上記第１の出力信号線または上記第２の出力信号線に選択的に接続される第１の電流源と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記第１の電流源が接続された出力信号線と異なる出力信号線に選択的に接続される第２の電流源と、
    上記第１の電流源に接続すべき出力信号線および上記第２の電流源に接続すべき出力信号線を上記第１の出力信号線および上記第２の出力信号線の内から選択する電流源選択回路と、
    上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第１の電流源が接続された何れかの出力信号線上に形成される第１の接続ノードと、
    上記第１の出力信号線および上記第２の出力信号線の内、上記電流源選択回路によって上記第２の電流源が接続された何れかの出力信号線上に形成される第２の接続ノードと
    を有し、
    上記第１の接続ノードは、
    上記第１の色画素回路から上記第１の信号処理回路までの上記第１の色画素回路の出力信号が伝搬される第１の伝搬経路外の上記第１の出力信号線上に形成され、
    上記第２の接続ノードは、
    上記第２の色画素回路から上記第２の信号処理回路までの上記第２の色画素回路の出力信号が伝搬される第２の伝搬経路外の上記第２の出力信号線上に形成され、
    上記選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の信号処理回路を上記第１の出力信号線に接続し、上記第２の信号処理回路を上記第２の出力信号線に接続し、
    上記電流源選択回路は、
    上記第１の色画素回路および上記第２の色画素回路が駆動される場合、上記第１の電流源を上記第１の出力信号線に接続し、上記第２の電流源を上記第２の出力信号線に接続する
    カメラ。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5751766B2 (ja) * 2010-07-07 2015-07-22 キヤノン株式会社 固体撮像装置および撮像システム
JP2012049911A (ja) * 2010-08-27 2012-03-08 Canon Inc 光電変換装置および撮像システム
JP5633323B2 (ja) * 2010-11-11 2014-12-03 ソニー株式会社 固体撮像装置及び電子機器
JP2012199731A (ja) * 2011-03-22 2012-10-18 Sony Corp 撮像素子、負荷電流源回路
JP5915031B2 (ja) * 2011-08-31 2016-05-11 ソニー株式会社 撮像装置および撮像方法、並びに電子機器
JP6192390B2 (ja) * 2013-07-05 2017-09-06 キヤノン株式会社 光電変換装置、光電変換システム
JP6383143B2 (ja) 2013-10-08 2018-08-29 株式会社リコー 撮像素子、画像読取装置、画像形成装置及び撮像方法
CN103607547B (zh) * 2013-12-09 2017-02-15 江苏思特威电子科技有限公司 镜像像素成像装置及其成像方法
US9712774B1 (en) * 2016-01-14 2017-07-18 Omnivision Technologies, Inc. Method and system for implementing dynamic ground sharing in an image sensor with pipeline architecture
WO2017212693A1 (ja) * 2016-06-08 2017-12-14 ソニー株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
CN108391071B (zh) * 2017-11-23 2020-04-14 南京邮电大学 一种采用二次相关双采样技术的spad阵列级读出电路
JP2020078020A (ja) * 2018-11-09 2020-05-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007174478A (ja) * 2005-12-26 2007-07-05 Nikon Corp 固体撮像素子
JP2008042239A (ja) * 2006-08-01 2008-02-21 Canon Inc 光電変換装置及びそれを用いた撮像システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781627B1 (en) * 1999-06-24 2004-08-24 Olympus Optical Co., Ltd. Solid state imaging device and electric charge detecting apparatus used for the same
JP2003060990A (ja) * 2001-08-10 2003-02-28 Victor Co Of Japan Ltd 固体撮像装置及びその読み出し方法
US6838651B1 (en) * 2002-03-28 2005-01-04 Ess Technology, Inc. High sensitivity snap shot CMOS image sensor
JP2004120316A (ja) * 2002-09-26 2004-04-15 Victor Co Of Japan Ltd Ｃｍｏｓイメージセンサ
US6903670B1 (en) * 2002-10-04 2005-06-07 Smal Camera Technologies Circuit and method for cancellation of column pattern noise in CMOS imagers
CN1518343A (zh) * 2003-01-10 2004-08-04 ���µ�����ҵ��ʽ���� 固态成像装置和使用该装置的摄像机
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
KR100588731B1 (ko) * 2004-04-26 2006-06-12 매그나칩 반도체 유한회사 고속 아날로그 신호 처리를 위한 ｃｍｏｓ 이미지센서
JP2005318544A (ja) 2004-04-26 2005-11-10 Magnachip Semiconductor Ltd 高速アナログ信号処理可能なｃｍｏｓイメージセンサ
US20050237407A1 (en) * 2004-04-26 2005-10-27 Chang-Min Bae CMOS image sensor for processing analog signal at high speed
JP4193768B2 (ja) * 2004-07-16 2008-12-10 ソニー株式会社 データ処理方法並びに物理量分布検知の半導体装置および電子機器
JP4497022B2 (ja) * 2005-04-26 2010-07-07 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US8063350B2 (en) * 2007-08-03 2011-11-22 Cognex Corporation Circuits and methods allowing for pixel array exposure pattern control

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007174478A (ja) * 2005-12-26 2007-07-05 Nikon Corp 固体撮像素子
JP2008042239A (ja) * 2006-08-01 2008-02-21 Canon Inc 光電変換装置及びそれを用いた撮像システム

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