KR101440921B1

KR101440921B1 - 고체 촬상 소자 및 카메라 시스템

Info

Publication number: KR101440921B1
Application number: KR1020080090455A
Authority: KR
Inventors: 히로키 우이
Original assignee: 소니 주식회사
Priority date: 2007-09-18
Filing date: 2008-09-12
Publication date: 2014-10-16
Also published as: KR20090029649A; US20090073279A1; US20120324714A1; CN101394465B; TW200926776A; US8279310B2; US8593551B2; CN101394465A; TWI390968B; JP4442669B2; JP2009076966A

Abstract

고체 촬상 소자(solid-state imaging device)는, 행렬(matrix)로 배열되는 복수의 화소 회를 포함하는 화소 어레이(pixel array); 및 상기 화소 어레이를 구동하여, 상기 화소 어레이의 리셋, 신호 저장 및 출력 동작을 수행하도록 구성된 화소 구동 유닛을 포함한다. 상기 화소 구동 유닛은, 복수 행의 상기 화소 회로에 화소를 리셋하는 신호를 공급하는 화소 리셋 제어부를 포함한다. 상기 화소 리셋 제어부는, 1회의 리셋행 변경 동작(reset row change operation)에 있어서, 상기 리셋 신호가 해제되는 행과 상기 리셋 신호가 계속되는 행이 항상 존재하고, 2회 이상의 리셋행 변경 동작 동안에는, 상기 리셋 신호가 계속하여 공급되는 행이 존재하도록, 리셋 제어를 수행한다.

Description

고체 촬상 소자 및 카메라 시스템 {SOLID-STATE IMAGING DEVICE AND CAMERA SYSTEM}

본 발명은 CMOS 이미지 센서(complementary metal-oxide semiconductor image sensor)로 대표되는 고체 촬상 소자 및 카메라 시스템에 관한 것이다.

관련 출원의 상호참조

본 출원은 2007년 9월 18일자로 일본 특허청에 출원된, 일본 특허출원 제2007-241318호에 대해 우선권을 주장하며, 그 개시 내용 전부는 참조에 의해 본 명세서에 포함된다.

최근, CCD를 대신할 수 있는 고체 촬상 소자(이미지 센서)로서 CMOS 이미지 센서가 주목을 받고 있다. 그 이유는, CCD 화소의 제조에 전용 프로세스를 필요로 하고, 그 동작에는 복수의 전원 전압을 필요로 하며, 또한 복수의 주변 IC를 조합시켜 동작시킬 필요가 있으므로, 시스템이 매우 복잡해진다는 문제점을, CMOS 이미지 센서가 해결하기 때문이다.

CMOS 이미지 센서의 제조에는 일반적인 CMOS형 집적 회로와 마찬가지의 제조 프로세스를 사용할 수 있다. CMOS 이미지 센서는 단일 전원으로 구동될 수 있다. 또한, CMOS 프로세스를 사용한 아날로그 회로 및 논리 회로는 동일 칩 내에 공존할 수 있으므로, 주변 IC의 수를 줄일 수가 있다고 하는, 여러 큰 이점을 가진다.

CCD의 출력 회로는, 부유 확산층(FD: Floating Diffusion)을 가지는 FD 증폭기를 사용한 1채널(ch) 출력을 주로 제공한다. 한편, CMOS 이미지 센서는 화소마다 FD 증폭기를 포함하고, 그 출력은 화소 어레이 중의 1행을 선택하여, 그 행의 화소들을 동시에 열방향(column direction)으로 판독하는 열병렬 출력형(column parallel output type)이 주류이다. 그 이유는 화소 내에 배치된 FD 증폭기로는 충분한 구동 능력을 얻는 것은 어렵고, 따라서 데이터 레이트(data rate)를 내릴 필요가 있으며, 병렬 처리가 유리한 것으로 생각되기 때문이다.

일반적으로, CMOS 이미지 센서에서 화소를 리셋하는 경우에는, 행마다 하나씩 화소를 리셋하는 방식을 흔히 채용한다(이하, 이 방식을 "롤링 셔터(rolling shutter)"라고 한다). 구체적인 회로예를 사용하여 롤링 셔터 동작에 대하여 설명한다.

도 1은 4개의 트랜지스터로 구성된 CMOS 이미지 센서의 화소 예를 나타낸 도면이다.

이 화소(1)는, 예를 들면 포토 다이오드(photo-diode)로 이루어지는 광전 변환 소자(photoelectric conversion)(11)를 포함한다. 광전 변환 소자(11) 각각은 4개의 트랜지스터, 즉 전송 트랜지스터(12), 리셋 트랜지스터(13), 증폭 트랜지스터(14), 및 선택 트랜지스터(15)를 능동 소자(active element)로서 포함한다.

광전 변환 소자(11)는, 입사광을 그 광량에 대응하는 전하(여기서는 전자)로 광전 변환한다.

전송 트랜지스터(12)는 광전 변환 소자(11)와 플로팅 디퓨전(FD) 사이에 접속되고, 전송 제어선(LTx)을 통해 그 게이트(전송 게이트)에 구동 신호가 공급됨으로써, 광전 변환 소자(11)에 의한 광전 변환으로 생기는 전자를 플로팅 디퓨전(FD)에 전송한다.

리셋 트랜지스터(13)는 전원선(LVDD)와 플로팅 디퓨전(FD) 사이에 접속되고, 리셋 제어선(LRST)를 통해 그 게이트에 리셋 신호가 공급됨으로써, 플로팅 디퓨전(FD)의 전위를 전원선(LVDD)의 전위로 리셋한다.

플로팅 디퓨전(FD)에는 증폭 트랜지스터(14)의 게이트가 접속되어 있다. 증폭 트랜지스터(14)는 선택 트랜지스터(15)를 통하여 출력 신호선(16)에 접속되어 있다. 증폭 트랜지스터(14)와 화소 어레이 외부의 정전류원은 소스 폴로어(source follower)를 구성한다.

선택 제어선(LSEL)을 통하여 어드레스 신호(선택 신호)가 선택 트랜지스터(15)의 게이트에 공급되어 선택 트랜지스터(15)가 온(on)되면, 증폭 트랜지스터(14)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 따른 전압을 출력 신호선(16)에 출력한다. 출력 신호선(16)을 통하여 각 화소로부터 출력된 전압은, 열회로(column circuit)(열처리 회로)에 출력된다.

이 화소의 리셋 동작은, 전송 트랜지스터(12)가 온되어 광전 변환 소자(11)에 축적된 전하를 플로팅 디퓨전(FD)에 전송하여, 광전 변환 소자(11)에 축적되어 있는 전하를 방전(방출)시키는 것이다.

이 경우에, 플로팅 디퓨전(FD)은 사전에 광전 변환 소자(11)의 전하를 수취할 수 있도록, 사전에 리셋 트랜지스터(13)를 온시켜 전하를 전원 측으로 폐기한다. 또는, 전송 트랜지스터(12)가 온되어 있는 동안에, 리셋 트랜지스터(13)를 동시에 온시켜 직접 전원에 전하를 폐기할 수 있다.

이 일련의 동작을 단순하게 "화소 리셋 동작(pixel reset operation)"이라고 할 수 있다.

한편, 판독 동작 시에는, 먼저 리셋 트랜지스터(13)를 온시켜 플로팅 디퓨전(FD)을 리셋하고, 그 상태로 온되어 있는 선택 트랜지스터(15)를 통해 출력 신호선(16)에 출력한다. 이것을 P상 출력(P phase output)이라고 한다.

다음에, 전송 트랜지스터(12)를 온시켜 광전 변환 소자(11)에 축적된 전하를 플로팅 디퓨전(FD)에 전송하고, 그 출력을 출력 신호선(16)에 출력한다. 이것을 D상 출력(D phase output)이라고 한다.

화소 회로 외부에서 D상 출력과 P상 출력의 차(difference)를 구하여, 플로팅 디퓨전(FD)의 리셋 노이즈를 제거하여 화상 신호로 한다.

단순화하여, 이 일련의 동작을 단순하게 "화소 판독 동작(pixel readout operation)"이라고 할 수 있다.

도 2는, 도 1의 화소를 2차원 어레이 형태로 배치한 CMOS 이미지 센서(고체 촬상 소자)의 일반적인 예를 나타낸 도면이다.

도 2의 CMOS 이미지 센서(20)는, 도 1에 나타낸 바와 같은 화소 회로가 2차원 어레이 형태로 배치된 화소 어레이 유닛(21), 화소 구동 회로(수직 구동 회 로)(22), 및 열회로(열처리 회로)(23)를 포함한다.

화소 구동 회로(22)는, 각 행의 화소의 전송 트랜지스터(12), 리셋 트랜지스터(13), 및 선택 트랜지스터(15)의 온/오프를 제어한다.

열회로(23)는 화소 구동 회로(22)에 의해 판독 제어되는 화소행(pixel row)의 데이터를 수신하여, 그 데이터를 후단의 신호 처리 회로에 전송한다.

도 3은 도 2에 나타낸 바와 같은 회로의 롤링 셔터 동작의 타이밍 차트를 나타낸 차트이다.

도 3에 나타낸 바와 같이, 각각의 행에 대하여 차례로 화소 리셋 동작을 수행하고, 이어서 각각의 행에 대하여 차례로 화소 판독 동작을 수행한다.

각 행의 화소는, 화소 리셋 동작과 화소 판독 동작 동안에, 광전 변환 소자의 신호를 저장하고, 이 신호를 화소 판독 동작으로 판독한다.

하지만, 도 3으로부터 알 수 있는 바와 같이, 각 행의 신호 저장 기간의 길이는 같지만, 저장 시간은 다르다.

따라서, 이동 물체를 촬상한 경우에, 이동 물체의 화상이 왜곡된다는 문제가 있다.

화소 리셋 동작을 화소 판독 동작과 동기시켜야 하므로, 이 저장 시간차는 일반적으로 화소 판독 동작에 따른 속도에 의해 결정된다(rate-determined).

이 화상 왜곡의 문제에 대처하기 위하여, 롤링 셔터와 메커니컬 셔터(mechanical-shutter)를 병용할 수 있다.

도 4는 롤링 셔터와 메커니컬 셔터를 병용한 때의 타이밍 차트의 일례를 나타낸 차트이다.

이 동작에서는, 모든 화소가 동시에 화소 리셋 동작을 수행한다(노광 개시). 노광 시간 후에, 메커니컬 셔터를 닫고(노광 종료), 그 후 판독 동작을 수행한다.

이 동작에서는 노광 개시 및 종료의 타이밍이 모든 화소에 동시에 일어나므로, 화상 왜곡의 문제는 없다.

그러나, 이 경우, 모든 화소가 동시에 화소 리셋 동작을 수행하므로, 순간적으로 대량의 전류가 센서에 흐른다.

예를 들면, 이 순간 전류에 대응할 수 있도록 센서 내부의 전원 배선폭을 충분히 크게 해야 하는 등, 센서의 전원 설계가 곤란하다. 또, 센서에 전원을 공급하는 외부 전원도 이 큰 순간 전류에 대응할 수 있도록 설계하여야 한다.

이와 같이, 기존의 기술에는, 롤링 셔터 동작으로 인해 화상이 왜곡되는 불리한 점이 있으며, 이를 회피하기 위해 메커니컬 셔터를 병용하더라도 대량의 순간 전류에 대응하기 위한 센서 및 시스템의 전원 설계에 어려움 발생한다.

본 발명은, 설계의 곤란성을 초래하지 않고, 리셋 동작 시의 순간 전류를 억제할 수 있고, 따라서 소비 전력을 감소시킬 수 있는 고체 촬상 소자 및 카메라 시스템을 제공한다.

본 발명의 제1 관점에 따른 고체 촬상 소자는, 행렬(matrix)로 배열된 복수의 화소 회로를 포함하고, 각각의 화소 회로는 광신호를 전기 신호로 변환하여 상기 전기 신호를 노광 시간에 따라 저장하는, 화소 어레이(pixel array); 및 상기 화소 어레이를 구동하여 상기 화소 어레이의 리셋, 신호 저장 및 출력 동작을 수행하도록 구성된 화소 구동 유닛을 포함한다. 상기 화소 구동 유닛은, 복수 행의 상기 화소 회로에 화소를 리셋하는 신호를 공급하는 화소 리셋 제어를 수행한다. 상기 화소 리셋 제어는, 1회의 리셋행 변경 동작(reset row change operation)에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재하고, 2회 이상의 리셋행 변경 동작 동안에는, 리셋 신호가 계속하여 공급되는 행이 존재하도록, 수행된다.

바람직하게는, 상기 화소 구동 유닛의 리셋 제어에 있어서, 리셋행 변경 동작의 시간 간격은 일정하다.

또한, 상기 화소 구동 유닛의 리셋 제어에 있어서, 리셋행 변경 동작의 시간 간격이 가변이다..

또, 바람직하게는, 상기 화소 구동 유닛의 리셋 제어에 있어서, 리셋행 변경 동작의 시간 간격이 일정하지 않다.

또한, 바람직하게는, 상기 화소 구동 유닛의 리셋 제어에 있어서, 리셋행 변경 동작의 시간 간격이 일부 또는 전부 가변이다.

바람직하게는, 상기 화소 구동 유닛은 리셋행을 지정하기 위한 시프트 레지스터(shift register)를 포함하고, 상기 시프트 레지스터는 연속된 행 지정 신호(row designating signal)를 입력함으로써 복수의 리셋행을 지정하며, 상기 리셋행 변경 동작은 상기 시프트 레지스터의 시프트 동작(shift operation)이다.

바람직하게는, 상기 화소 구동 유닛은, 시프트 클록에 동기하여 상기 시프트 레지스터에 상기 행 지정 신호를 시프트인(shift-in)하여 차례로 시프트하며, 1회의 리셋행 변경 동작에 있어서, 상기 리셋 신호가 해제되는 행과 상기 리셋 신호가 계속되는 행이 항상 존재할 수 있고, 2회 이상의 리셋행 변경 동작 동안에, 상기 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록, 상기 화소를 리셋하는 신호의 출력 제어를 행한다.

바람직하게는, 상기 화소 구동 유닛은, 단일 또는 복수의 행어드레스(row address)를 지정하는 회로를 포함하고, 상기 회로로부터 출력되는 지정 신호를 다른 행으로 전파시켜 복수의 리셋행을 지정한다.

바람직하게는, 상기 행어드레스를 지정하는 상기 회로가 시프트 레지스터를 포함한다.

또한, 바람직하게는, 상기 행어드레스를 지정하는 상기 회로가 조합 논리 회 로(combination logic circuit)로 이루어진 어드레스 디코더(address decoder)를 포함한다.

본 발명의 제2 관점에 따른 카메라 시스템은, 고체 촬상 소자; 상기 촬상 소자에 사진용의 피사체상(photographic subject image)을 결상하는 광학계(optical system); 및 상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 포함한다. 상기 고체 촬상 소자는, 행렬로 배열된 복수의 화소 회로를 포함하고, 각각의 화소 회로는 광신호를 전기 신호로 변환하여 상기 전기 신호를 노광 시간에 따라 저장하는, 화소 어레이; 및 상기 화소 어레이를 구동하여 상기 화소 어레이의 리셋, 신호 저장 및 출력 동작을 수행하도록 구성된 화소 구동 유닛을 포함한다. 상기 화소 구동 유닛은, 복수 행의 상기 화소 회로에 화소를 리셋하는 신호를 공급하는 화소 리셋 제어를 수행한다. 상기 화소 리셋 제어부는, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재하도록 수행한다. 또한 상기 화소 리셋 제어부는, 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록 수행한다.

본 발명의 실시예에서, 화소 구동 유닛의 화소 리셋 제어에 의해, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재한다. 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재한다.

본 발명에 의하면, 설계의 곤란성을 초래하지 않고, 리셋 동작 시의 순간 전류를 억제할 수 있으며, 따라서 소비 전력을 감소시킬 수 있다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

＜제1 실시예＞

도 5는 본 발명의 실시예에 따른 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 나타낸 도면이다.

이 CMOS 이미지 센서(100)는 화소 어레이 유닛(101), 화소 구동 유닛인 화소 구동 회로(수직 구동 회로)(102), 시프트 클록 생성 회로(103), 및 열회로(열처리 회로)(104)를 포함한다.

화소 어레이 유닛(101)에는, 복수의 화소 회로(101A)가 2차원 형태(행렬)로 배열되어 있다.

도 6은 본 실시예에 따른 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소의 일례를 나타낸 도면이다.

이 화소 회로(101A)는, 예를 들면, 포토 다이오드로 이루어지는 광전 변환 소자(111)을 포함한다. 각각의 광전 변환 소자(111)는 능동 소자로서 4개의 트랜지스터, 즉 전송 트랜지스터(112), 리셋 트랜지스터(113), 증폭 트랜지스터(114), 및 선택 트랜지스터(115)를 포함한다.

본 실시예에서는, 4개의 능동 소자 중, 전송 트랜지스터(112)와 리셋 트랜지스터(113)로 리셋 회로(110)가 구성되어 있다.

즉, 본 실시예에서, 전송 트랜지스터(112) 및 리셋 트랜지스터(113)를 온시키는 것은, 넓은 의미에서 본 발명의 실시예에서 화상을 리셋하는 동작에 상당하 여, 전송 트랜지스터(112)를 온/오프 제어하는 제어 신호(Tx), 및 리셋 트랜지스터(113)를 온/오프 제어하는 제어 신호(RST) 중 어느 한쪽 또는 모두가, 넓은 의미에서 본 발명의 실시예에서 화소를 리셋하는 신호에 상당한다.

광전 변환 소자(111)는, 입사광을 그 광량에 따른 양의 전하(여기서는 전자)로 광전 변환한다.

전송 트랜지스터(112)는, 광전 변환 소자(111)와 플로팅 디퓨전(FD) 사이에 접속되어 있다. 전송 제어선(LTx)을 통하여 전송 트랜지스터(112)의 게이트(전송 게이트)에 제어 신호(Tx)가 공급되면, 광전 변환 소자(111)에 의한 광전 변환으로 생긴 전자를 플로팅 디퓨전(FD)에 전송한다.

리셋 트랜지스터(113)는, 전원선(LVDD)과 플로팅 디퓨전(FD) 사이에 접속되어 있다. 리셋 제어선(LRST)를 통하여 리셋 트랜지스터(113)의 게이트에 제어 신호(RST)가 공급되면, 플로팅 디퓨전(FD)의 전위를 전원선(LVDD)의 전위로 리셋한다.

플로팅 디퓨전(FD)에는 증폭 트랜지스터(114)의 게이트가 접속되어 있다. 증폭 트랜지스터(114)는, 선택 트랜지스터(115)를 통하여 신호선(LSGN)에 접속되어 있다. 증폭 트랜지스터(114)와 화소 어레이 외부의 정전류원이 소스 폴로어를 구성한다.

선택 제어선(LSEL)을 통해 제어 신호(어드레스 신호 또는 선택 신호)(SEL)가 선택 트랜지스터(115)의 게이트에 공급되어 선택 트랜지스터(115)가 온되면, 증폭 트랜지스터(114)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 따른 전압을 신호선(LSGN)에 출력한다. 신호선(LSGN)를 통하여 각 화소로부터 출력된 전압은, 열회로(104)에 출력된다.

전송 트랜지스터(112), 리셋 트랜지스터(113), 및 선택 트랜지스터(115)의 각 게이트가 행 단위로 접속되어 있으므로, 이들 동작은 1행의 각 화소에 대하여 동시에 수행된다.

화소 어레이 유닛(101)에 배선되어 있는 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)는 1세트로서 화소 배열의 각 행 단위로 작용하도록(operatively) 접속되어 있다.

리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)은 화소 구동 회로(102)에 의해 구동된다.

화소 어레이 유닛(101) 전체를 리셋할 때, 화소 구동 회로(102)는 리셋의 면 동시성(plane synchronicity)을 확보하면서, 리셋 동작에 필요한 순간 전류를 억제하도록 화소 리셋을 제어한다.

화소 구동 회로(102)는 각 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)이 접속되는 제어선에 각 제어 신호를 출력하는, 예를 들면 복수의 시프트 레지스터를 포함한다.

제어 신호(CTL)에 따른 제어 시스템(도시하지 않음)의 제어 하에, 화소 구동 회로(102)는, 시프트 클록 생성 회로(103)로부터의 시프트 클록(SCK)에 동기하여, 시프트 레지스터에 행 지정 신호를 시프트인(shift-in)하여 차례로 시프트하고, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되 는 행이 항상 존재할 수 있고, 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록, 전송 제어선(LTx) 및 리셋 제어선(LRST)에 대한 제어 신호(Tx, RST)의 출력 제어를 행한다.

또한, 화소 구동 회로(102)는, 제어 신호(CTL)에 따라, 리셋행 변경 동작의 시간 간격을 일정하도록, 또는 가변하도록, 또는 일정하지 않도록, 또는 리셋행 변경 동작의 일부 또는 전부가 가변하도록 제어할 수 있다.

제1 실시예의 화소 구동 회로(102)에서는, 리셋행을 지정하기 위해 시프트 레지스터를 사용한다. 시프트 레지스터에 연속된 행 지정 신호(시프트인 펄스 신호)를 입력함으로써, 복수의 리셋행을 지정할 수 있다. 또, 리셋행 변경 동작은 시프트 레지스터의 시프트 동작이다.

이 화소 구동 회로(102)의 화소 리셋 제어에 대하여는 나중에 더욱 상세하게 설명한다.

시프트 클록 생성 회로(103)은, 예를 들면 주파수 200MHz의 시프트 클록(SCK)을 생성하여 화소 구동 회로(102)에 공급한다.

열회로(104)는, 화소 구동 회로(102)에 의해 판독이 제어되는(readout-controlled) 화소행의 데이터를 수신하고, 그 데이터를 후단에 배치된 신호 처리 회로에 전송한다.

이하, 본 실시예의 특징적인 기능인 화소 리셋 제어에 대하여 더욱 상세하게 설명한다.

도 7은 본 실시예에 따른 화소 리셋 제어부의 구성예를 나타낸 도면이다.

도 7은 화소가 2차원 행렬로 배치된 화소 어레이 유닛(101), 화소 구동 회로(102) 내에서 화소 리셋 제어부를 구성하는 전송 트랜지스터(112)의 제어 신호(Tx) 및 리셋 트랜지스터(113)의 제어 신호(RST)를 생성하는 시프트 레지스터(1021, 1022), 및 시프트 레지스터(1021, 1022)로 하여금 시프트 동작을 하도록 하는 시프트 클록(SCK)을 생성하는 시프트 클록 생성 회로(103)를 선택적으로 나타낸다.

따라서, 도 7에서는, 화소 판독 동작을 위한 선택 트랜지스터(115)의 제어 신호(SEL)(필요한 경우, 이에 더해, 화소 판독 동작을 위해 전송 트랜지스터의 제어 신호 및 리셋 트랜지스터의 제어 신호)를 생성하는 회로, 및 화소 출력 데이터를 수신하는 열회로는 생략하고 있다.

도 7에서는, 도면의 간략화하고 이해를 용이하게 하기 위하여, 도면의 화소 어레이 유닛(101)의 우측에 전송 트랜지스터 제어용 시프트 레지스터(1021)가 배치되고, 도면의 좌측에 리셋 트랜지스터 제어용 시프트 레지스터(1022)가 배치되어 있다.

또한, 본 실시예에서는, 시프트 클록 생성 회로(103)를 칩 내에 제공하지만, 외부로부터 시프트 클록을 공급할 수도 있다.

시프트 레지스터(1021)의 출력 유닛은, 화소 배열의 각 행에 대응하여 배선된 각 전송 제어선(LTx)에 작용하도록 접속되어 있다.

시프트 레지스터(1021)는, 시프트 클록 생성 회로(103)로부터의 시프트 클록(SCK)에 동기하여, 시프트 레지스터에 대해 행 지정 신호를 시프트인하여 차례로 시프트하고, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재할 수 있고, 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록, 제어신호 Tx[0]∼ Tx[L]의 전송 제어선(LTx)로의 출력을 제어한다.

또한, 시프트 레지스터(1022)의 출력 유닛은, 화소 배열의 각 행에 대응하여 배선된 각 리셋 제어선(LRST)에 작용하도록 접속되어 있다.

시프트 레지스터(1021)는, 시프트 클록 생성 회로(103)로부터의 시프트 클록(SCK)에 동기하여, 미리 정해진 시프트인 펄스 신호(SIRST)를 시프트인하여 1행씩 시프트할 수 있고, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재할 수 있고, 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록 제어 신호 RST[0]∼RST[L]의 리셋 제어선(LRST)로의 출력을 제어한다.

다음에, 본 실시예에 따른 화소 리셋 제어부의 동작을 설명한다.

도 8은 본 실시예에 따른 화소 리셋 제어부의 동작의 타이밍 차트를 나타낸 도면이다.

시프트 레지스터(1021, 1022)에 시프트 클록(SCK)을 공급하고, 시프트 레지스터(1021, 1022)에 시프트인 펄스 신호(SITx, SIRST)를 각각 시프트 시킨다.

이때, 시프트 레지스터(1021)로의 시프트인 펄스 신호(SITx)의 시간 길이는 광전 변환 소자(111)의 전하를 폐기하는데 충분한 시간 길이보다 커도록 설정되어 있다.

이 시프트인 펄스 신호 (SITx)에 의해, 시프트 레지스터(1021) 내의 연속된 Ntx [비트]를 "1"로 하면, 관계는 다음과 같이 표현된다:

[식 1]

SITx의 폭 = Ntx × Tck ≥ 광전 변환 소자의

전하 폐기를 개시하는데 필요한 시간

위 식에서, Tck는 시프트 클록 사이클이다.

유의할 것은, 도 8에서는, 시프트인 펄스 신호(SIRST)는 시프트인 펄스 신호 (SITx)를 포함하는 폭의 펄스로 되지만, 광전 변환 소자(111)로부터의 전하 폐기, 및 신호 저장 개시의 타이밍은 전송 트랜지스터의 제어 신호(Tx)의 해제의 타이밍에 의해 결정된다.

따라서, 도 9에 나타낸 바와 같이, 예를 들면 리셋 트랜지스터의 제어 신호(RST)를 "활성(active)" 상태(도 9의 예에서는 고레벨)로 고정할 수 있다.

이때, 임의의 제n 행에 공급되는 제어 신호 Tx[n]의 펄스폭은 시프트인 펄스 신호(SITx)의 폭과 동등하고, 이는 그 행의 포토 다이오드(광전 변환 소자)(111)의 전하를 폐기하는데 충분한 시간이어서, 화소는 리셋된다.

한편, 화면 내의 저장 시간차는, 다음과 같다:

[식 2]

Tck × L

위의 식에서, L은 화소 어레이의 행의 개수이다.

예를 들면, 1행의 리셋에 필요한 시간을 500ns, L = 1000, Tck = 5ns(시프트 클록(SCK)의 주파수가 200MHz)로 설정한 경우, 본 실시예에서는 위의 식 (2)로부터 노광 개시 시각의 차는 5μs로 설정된다.

한편, 노광 종료 시각은 메커니컬 셔터의 동작 시간에 의해 결정되며, 대략 수 ms이다. 따라서, 노광 개시 시각의 차는 이에 비해 충분히 작고, 노광 시각의 차는 메커니컬 셔터의 동작에 의해 결정되며, 노광 시각은 동시로 개시되는 것으로 간주할 수 있다.

또한, 동시에 동작하는 행의 개수는 기껏해야 2행, 시프트 레지스터(1021) 및 시프트 레지스터(1022)의 내부를 주사하는 펄스의 개시 행과 최종 행일 수 있다.

예를 들면, 1000행의 화소 어레이인 경우, 모든 화소의 동시 리셋 시에 기존에 비해 순간 소비 전류는 대략 2/1000 = 1/500이 될 수 있을 것으로 기대된다.

실제로는 소비 전류의 비는 신호의 지연 등의 고려해야 하지만, 이는 전술한 바와 같이 매우 작다.

본 실시예에서는, 일정한 시프트 클록(SCK)을 사용하지만, 노광 개시 시각을 동시로 간주하는 2가지 조건은, 노광 개시 시각 차가 메커니컬 셔터의 동작 시간에 비해 충분히 작고, 포토 다이오드(광전 변환 소자)의 전하를 폐기하기에 충분한 펄스를 화소에 공급하는 것이다. 이 조건들을 충족하면, 시프트 클록의 사이클은 일정하지 않아도 된다.

또한, 메커니컬 셔터의 동작 속도, 시스템 내에서 공급되는 클록 신호 등에 따라, 시프트 클록을 변경하는 것도 가능하다.

예를 들면, 본 실시예에서는, 시프트 클록(SCK)의 주파수는 200MHz로 설명된다. 하지만, 시스템 내의 클록 신호의 주파수가 100MHz이면, 그보다 작은 주파수의 클록, 예를 들면, 50MHz에 변경해도, 노광 개시 시각의 차는 대략 20μs이며, 이것은 메커니컬 셔터의 동작 속도에 비하여 충분히 작다는 것을 의미한다. 따라서, 노광 개시 시각이 동시라고 간주하는 것이 가능하다.

롤링 셔터 동작에서는, 각 행의 리셋 동작에 필요한 시간을 할당하면서, 차례로 리셋을 행한다. 따라서, 리셋 동작이 화면 내를 주사하는 속도를, 리셋 동작에 필요한 시간보다 작은 단위로 제어하는 것은 곤란하다. 하지만, 본 실시예에서는 클록 신호를 더욱 고속의 단위로 제어할 수 있다.

＜제2 실시예＞

전술한 제1 실시예에서의 효과와 동등한 효과를 얻기 위하여, 반드시 시프트 레지스터 내의 연속된 비트에 "1"을 제공할 필요는 없으며, 1비트에만 "1"을 입력하고, 그 전후의 Ntx 비트에 걸쳐 전송 트랜지스터의 제어 신호(Tx)를 전파시킬 수 있다.

이 경우의 전송 트랜지스터용 제어 신호 생성 회로의 실시예를 도 10 (A)에 나타낸다.

도 10 (A)에서는, 간략하게, Ntx = 3인 경우를 나타낸다. 하지만, Ntx가 3 이외인 경우에도 마찬가지로 구성할 수 있다.

도 10 (A)의 실시예에서는, 시프트 레지스터(SR)의 각 출력단에 3-입력 OR 게이트 OR[0]∼OR[3](OR[L]까지)을 배치하고, 1비트에만 "1"을 입력하여, 그 전후 의 Ntx 비트에 걸쳐 전송 트랜지스터의 제어 신호(Tx)를 전파시키도록 구성되어 있다.

또한, 도 10 (A)의 시프트 레지스터(SR)가, 도 10 (B)에 나타낸 바와 같이 어드레스 디코더(ADEC)인 경우에도 동일한 효과가 얻어지는 것은 분명하다.

제2 실시예 이후에서는, 간략하게, 전송 트랜지스터용 제어 신호 생성 회로의 예만을 나타낸다는 것에 유의하기 바란다. 하지만, 제어 신호 생성 회로는 리셋 트랜지스터용 제어 신호 생성 회로도 마찬가지인 것은 분명하다.

＜제3 실시예＞

제1 실시예 및 제2 실시예에서는, 리셋 동작이 화면을 주사하는 방향이 일정하지만, 반드시 일정할 필요는 없다.

예를 들면, 도 11에 나타낸 바와 같이, 화면 중앙에서 시프트인을 개시하고, 각각 화면 위와 화면 아래를 향해 리셋 동작이 화면을 주사하는 경우에도 동등한 효과를 얻는다.

도 11에서는, 간략하게, 전송 트랜지스터의 제어 신호(Tx)만을 나타내지만, 리셋 트랜지스터의 제어 신호(RST)도 완전히 동일하다.

＜제4 실시예＞

도 12는 화면 전체의 리셋 동작의 주사 시간의 단축을 도모하여 시프트 레지스터를 분할하는 방법을 나타낸다.

도 12의 예에서는, 짝수행과 홀수행에 대한 전송 트랜지스터의 제어 신호(Tx)를 생성하기 위한 시프트 레지스터(SRE, SRO)를 별개로 제공한다.

이와 같이, 절반의 시프트 클록수로 화면 전체의 리셋 동작을 완료할 수 있다.

본 제4 실시예에서는, 시프트 레지스터를 2개에 분할하지만, 분할의 수를 증가시킴으로써 주사 시간을 더욱 단축할 수 있다.

＜제5 실시예＞

위의 제1 실시예 내지 제4 실시예에서는, 일단 시프트 동작이 개시되면, 주사 방향은 일정하다. 하지만, 주사하는 동안에 주사 방향이 바뀌어도 동일한 효과를 얻을 수 있다.

도 13은 지그재그로 주사하는 회로의 예를 나타낸다.

도 13의 실시예의 회로는, 예를 들면, R행 중 2행을 판독하여 가산한 다음에, B행 중 2행을 판독하여 가산하고, 그 결과를 출력하는 경우에 사용될 수 있다. 예를 들면, 화소가 바이어 배열(Bayer arrangement)인 경우에 바람직하다.

예를 들면, 시프트 레지스터의 접속 관계를 전환하는 스위치를 제공함으로써 제1 실시예의 동작과 제5 실시예의 동작을 전환하는 회로를 구성하는 것도 가능하다.

＜제6 실시예＞

도 14에 나타낸 바와 같이, 시프트 레지스터의 1비트로 2행의 화소 리셋 동작을 수행할 수도 있다.

마찬가지로, 1비트의 시프트 레지스터로 복수 행의 리셋 동작 제어 신호를 생성함으로써 리셋 동작의 화면 주사 시간을 단축할 수 있다.

복수 행을 동시에 리셋하는 동작은 다른 실시예에도 마찬가지로 적용할 수 있다.

＜제7 실시예＞

제1 실시예에서 설명한 도 7 및 도 8의 예와 같이, 리셋의 타이밍은 전송 트랜지스터의 제어 신호(Tx)에 의해 결정된다. 따라서, 본 제7 실시예에서는 리셋 트랜지스터의 제어 신호(RST)는 생략한다.

제1 실시예에서는, 도 15 (A)에 나타낸 바와 같이 일정한 단위로 시프트 동작을 행한다. 하지만, 도 15 (B)에 나타낸 바와 같이, 시프트 클록의 주기를 크게 하여 시프트 속도를 줄일 수 있다.

소비 전력의 감소 등의 목적으로, 예를 들면 저장 시간이 길어, 행마다의 저장 시간차가 그다지 문제가 되지 않는 경우, 필요에 따라 도 15 (A)에 도시된 시프트 속도에서, 도 15 (B)에 도시된 시프트 속도로 전환할 수 있다.

또한, 도 15 (C)에 나타낸 바와 같이, 시프트 클록의 간격을 한 번의 전체 화면 주사 동안에 하나씩 전환할 수도 있다.

이와 같이, 본 발명의 실시예의 기능을 구비한 시스템의 다른 부분과 동기를 취하기 위해서는, 주사 속도의 동적으로 변경할 수 있다.

이상 설명한 바와 같이, 본 발명의 실시예에 따르면, 제어 신호(CTL)에 따른 제어 시스템(도시하지 않음)의 제어 하에, 화소 구동 회로(102)는 시프트 클록 생성 회로(103)로부터의 시프트 클록(SCK)에 동기하여, 이들 시프트 레지스터에 미리 정해진 행 지정 신호를 시프트인하여 차례로 시프트할 수 있고, 1회의 리셋행 변경 동작에 있어서, 리셋 신호가 해제되는 행과 리셋 신호가 계속되는 행이 항상 존재할 수 있고, 2회 이상의 리셋행 변경 동작 동안에, 리셋 신호가 계속하여 공급되는 행이 존재할 수 있도록, 전송 제어선(LTx) 및 리셋 제어선(LRST)로의 제어 신호(Tx, RST)의 출력 제어를 행한다. 따라서, 화소 어레이의 리셋 동작의 면 동시성을 확보하면서, 순간 전류를 억제할 수 있고, 시스템 및 칩의 전원 설계를 용이하게 할 수 있다.

또한, 화소 리셋에 필요한 시간보다 작은 시간 단위로 리셋 동작의 화면 조작 시간을 제어할 수 있으므로, 섬세한 리셋 타이밍의 조정이 가능하다.

각 실시예에 따른 CMOS 이미지 센서는 특히 한정되지 않지만, 예를 들면, 열 병렬형의 아날로그-디지털 변환 장치(이하, ADC(Analog-to-Digital converter)를구비한 CMOS 이미지 센서로서 구성하는 것도 가능하다.

이와 같은 효과를 가지는 고체 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스에 적용될 수 있다.

도 16은 본 발명의 실시예에 따른 고체 촬상 소자가 적용되는 카메라 시스템의 구성예를 나타낸 도면이다.

도 16에 나타낸 바와 같이, 본 카메라 시스템(200)은 본 실시예에 따른 CMOS 이미지 센서(고체 촬상 소자)(100)를 적용할 수 있는 촬상 디바이스(210), 촬상 디바이스(210)의 화소 영역에 입사광을 안내하는(사진용의 피사체상을 결상하는) 광학계, 예를 들면, 입사광(상광(image light))으로 상면(image plane) 상에 결상시키는 렌즈(220), 촬상 디바이스(210)를 구동하는 구동 회로(DRV)(230), 및 촬상 디 바이스(210)의 출력 신호를 처리하는 신호 처리 회로(PRC)(240)를 포함한다.

구동 회로(230)는 촬상 디바이스(210) 내의 회로를 구동하는 개시 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 생성기(도시하지 않음)를 포함하고, 미리 정해진 타이밍 신호로 촬상 디바이스(210)를 구동한다.

또한, 신호 처리 회로(240)는 촬상 디바이스(210)의 출력 신호에 대하여 CDS(Correla ted Double Sampling: 상관 이중 샘플링) 등의 신호 처리를 행한다.

신호 처리 회로(240)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피(hard-copy)된다. 또한, 신호 처리 회로(240)에서 처리된 화상 신호는 액정 디스플레이 등으로 구성된 모니터에 동영상으로서 디스플레이된다.

전술한 바와 같이, 디지털 스틸 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(210)로서 전술한 고체 촬상 소자(100)을 탑재함으로써, 저소비 전력의 고정밀 카메라를 실현할 수 있다.

각 실시예에 나타낸 특정한 형태, 각종 부품의 구성, 수치값 및 상기한 수의 예는 본 발명의 실시예를 구현하기 위한 예로서 주어진 것일 뿐이다. 따라서, 본 발명의 기술적 범위는 상기한 것들에 의해 결코 한정되어서는 안 된다는 것을 알아야 한다.

도 1은 4개의 트랜지스터로 구성되는 CMOS 이미지 센서의 화소의 일례를 나타낸 도면이다.

도 2는, 도 1의 화소를 2차원 어레이로 배열한 CMOS 이미지 센서(고체 촬상 소자)의 일반적인 구성예를 나타낸 도면이다.

도 3은, 도 2에 나타낸 바와 같은 회로의 롤링 셔터 동작의 타이밍 차트를 나타낸 차트이다.

도 4는 롤링 셔터 및 메커니컬 셔터를 사용한 경우의 타이밍 차트의 일례를 나타낸 차트이다.

도 7은 제1 실시예에 따른 화소 리셋 제어부의 구성예를 나타낸 도면이다.

도 8은 제1 실시예에 따른 화소 리셋 제어부의 동작의 타이밍 차트를 나타낸 차트이다.

도 9는 제1 실시예에 따른 화소 리셋 제어부의 동작의 다른 타이밍 차트를 나타낸 차트이다.

도 10은 제2 실시예를 설명하기 위한 도면이다.

도 11은 제3 실시예를 설명하기 위한 도면이다.

도 12는 제4 실시예를 설명하기 위한 도면이다.

도 13은 제5 실시예를 설명하기 위한 도면이다.

도 14는 제6 실시예를 설명하기 위한 도면이다.

도 15는 제7 실시예를 설명하기 위한 그래프이다.

Claims

행렬(matrix)로 배열된 복수의 화소 회로를 포함하고, 각각의 화소 회로는 광신호를 전기 신호로 변환하여 상기 전기 신호를 노광 시간에 따라 저장하는, 화소 어레이(pixel array); 및

상기 화소 어레이를 구동하여, 상기 화소 어레이의 리셋, 신호 저장 및 출력 동작을 수행하도록 구성된 화소 구동 유닛

을 포함하고,

상기 화소 구동 유닛은, 복수 행의 상기 화소 회로에 화소를 리셋하는 신호를 공급하는 화소 리셋 제어부를 포함하고,

상기 화소 리셋 제어부는, 1회의 리셋행 변경 동작(reset row change operation)에 있어서, 상기 리셋 신호가 해제되는 행과 상기 리셋 신호가 계속되는 행이 항상 존재하고, 2회 이상의 리셋행 변경 동작 동안에는, 상기 리셋 신호가 계속하여 공급되는 행이 존재하도록, 리셋 제어를 수행하는,

고체 촬상 소자.
제1항에 있어서,

상기 리셋 제어에 있어, 상기 리셋행 변경 동작의 시간 간격이 일정한, 고체 촬상 소자.
제1항에 있어서,

상기 리셋 제어에 있어, 상기 리셋행 변경 동작의 시간 간격이 변화하는, 고체 촬상 소자.
제1항에 있어서,

상기 리셋 제어에 있어, 상기 리셋행 변경 동작의 시간 간격이 일정하지 않은, 고체 촬상 소자.
제1항에 있어서,

상기 리셋 제어에 있어, 상기 리셋행 변경 동작의 시간 간격이 일부 또는 전부 변화하는, 고체 촬상 소자.
제1항에 있어서,

상기 화소 구동 유닛은 리셋행을 지정하기 위한 시프트 레지스터(shift register)를 포함하고,

상기 시프트 레지스터는 연속된 행 지정 신호(row designating signal)를 입력함으로써 복수의 리셋행을 지정하며,

상기 리셋행 변경 동작은 상기 시프트 레지스터의 시프트 동작(shift operation)인, 고체 촬상 소자.
제6항에 있어서,

상기 화소 구동 유닛은, 시프트 클록에 동기하여 상기 시프트 레지스터에 상기 행 지정 신호를 시프트인(shift-in)하여 차례로 시프트하며, 1회의 리셋행 변경 동작에 있어서, 상기 리셋 신호가 해제되는 행과 상기 리셋 신호가 계속되는 행이 항상 존재하고, 2회 이상의 리셋행 변경 동작 동안에, 상기 리셋 신호가 계속하여 공급되는 행이 존재하도록, 상기 화소를 리셋하는 신호의 출력 제어를 수행하는, 고체 촬상 소자.
제1항에 있어서,

상기 화소 구동 유닛은, 단일 또는 복수의 행어드레스(row address)를 지정하는 회로를 포함하고,

상기 회로에 의해 출력되는 지정 신호를 다른 행으로 전파시켜 복수의 리셋행을 지정하는, 고체 촬상 소자.
제8항에 있어서,

상기 행어드레스를 지정하는 상기 회로가 시프트 레지스터를 포함하는, 고체 촬상 소자.
제8항에 있어서,

상기 행 어드레스를 지정하는 회로가 조합 논리 회로(combination logic circuit)로 이루어진 어드레스 디코더(address decoder)를 포함하는, 고체 촬상 소자.
고체 촬상 소자;

상기 촬상 소자에 사진용의 피사체상(photographic subject image)을 결상하는 광학계(optical system); 및

상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로

를 포함하고,

상기 고체 촬상 소자는, 행렬로 배열된 복수의 화소 회로를 포함하고, 각각의 화소 회로는 광신호를 전기 신호로 변환하여 상기 전기 신호를 노광 시간에 따라 저장하는, 화소 어레이; 및 상기 화소 어레이를 구동하여, 상기 화소 어레이의 리셋, 신호 저장 및 출력 동작을 수행하도록 구성된 화소 구동 유닛을 포함하며,

상기 화소 구동 유닛은, 복수 행의 상기 화소 회로에 화소를 리셋하는 신호를 공급하는 화소 리셋 제어부를 포함하고,

상기 화소 리셋 제어부는, 1회의 리셋행 변경 동작에 있어서, 상기 리셋 신호가 해제되는 행과 상기 리셋 신호가 계속되는 행이 항상 존재하고, 2회 이상의 리셋행 변경 동작 동안에, 상기 리셋 신호가 계속하여 공급되는 행이 존재하도록 하는,

카메라 시스템.