JP2012114524A - 固体撮像装置 - Google Patents

Abstract

【課題】被写体に応じてダイナミックレンジを可変でき、かつ、解像度とモアレを調整することが可能な固体撮像装置を提供する。
【解決手段】複数の画素部２と、複数の画素部２を行方向に有する画素行を選択し選択した画素行の複数の画素部２に蓄積された信号電荷を読み出す行選択回路３と、選択した画素行の複数の画素部２の信号電荷をリセットする行選択回路群４と、行選択回路３および行選択回路群４を制御して画素行を選択させる制御部９とを備え、制御部９は、行選択回路群４により選択された第１画素行を、行選択回路群４による第１画素行の選択から第１期間後に行選択回路３に選択させるように行選択回路３および行選択回路群４を制御する。
【選択図】図１

Description

本発明は、入射された光を光電変換する画素部が半導体基板上に二次元状に配置された固体撮像装置に関する。

ＭＯＳ型イメージセンサは高速、高感度など優れた特徴があり、ＭＯＳ型イメージセンサを搭載したデジタル一眼カメラの市場は近年急速に拡大している（例えば、特許文献１参照）。デジタル一眼カメラにおいて、当初のＭＯＳ型イメージセンサは静止画撮影にのみ特化され、撮影時の被写体の確認には、従来の銀塩一眼レフカメラにも搭載されていた光学ファインダが用いられていた。最近はカメラボディの小型化が重視されるようになり、ＭＯＳ型イメージセンサの画像をカメラボディに搭載された液晶ディスプレイにリアルタイムに表示するライブビュー機能を搭載し光学ファインダを省略した構成が主流になりつつある。また、ＨＤ動画機能を有するカメラも増えてきている。前記のような場合、各々の機能に応じて静止画素数から必要な画素数を抜き出し、かつ、静止画よりも高速な読み出しフレームレートでＭＯＳ型イメージセンサを駆動し画素信号を出力する必要がある。

例えば、ＨＤ動画を記録するには、フルＨＤ規格であれば必要な画素数は１９２０×１０８０、読み出しフレームレートは３０もしくは６０ｆｐｓが必要となる。またライブビュー機能であれば、搭載された液晶ディスプレイの表示画素数に応じた画素数を、コマ落ちして視認が困難にならない程度のフレームレート（例えば１５〜３０、６０ｆｐｓ等）で出力する必要がある。デジタル一眼カメラの静止画記録画素数はメガピクセル、読み出しフレームレートは３〜６ｆｐｓが主流であるから、前記モードを実現するには、ＭＯＳ型イメージセンサの静止画記録画素数から画素を間引いた「間引き駆動」を用いられることが主流となっている。但し、単純な間引き駆動の場合、被写体の解像度と記録画素ピッチによる空間周波数のズレによって縞模様が発生するモアレ（折り返しノイズの一種）が発生する場合があるため、最近では画素を間引くのではなく、隣接する画素を混合して出力する「画素混合駆動」も採用されつつある。

以下に、画素混合駆動を採用した固体撮像装置の従来例を示す。

特許文献１に記載されている従来の固体撮像装置は、撮像部と、画素部と、行選択回路と、クランプ回路と、Ｓ／Ｈ（サンプルホールド）回路と、ＭＵＸ（マルチプレクサ）と、列選択回路と、制御部と、出力アンプとを備えている。

図２２は、従来の固体撮像装置５００の撮像部の詳細を示す回路図である。図２２に示すように、画素部５０２は、フォトダイオード（ＰＤ）５１１と、フローティングディフュージョン（ＦＤ）５１３と、リセットトランジスタ５１４と、転送トランジスタ５１２と、増幅トランジスタ５１５と、選択トランジスタ５１６と、初期電圧供給線５１７、垂直信号線５１９とで構成されている。

行選択回路５０３は、１行毎にＲＳＴ、ＴＲＡＮ、ＳＥＬの計３本の制御線を備え、撮像部の各画素部５０２に対して、行単位でそれぞれ画素部５０２に蓄積された電荷のリセット、画素部５０２に蓄積された信号電荷の読み出し、および、行選択を制御する。

近年、ＭＯＳ型イメージセンサのように、ソースフォロア回路の入力部が信号を取り出す状態で電気的に浮遊している状態など、回路の電流が大きい場合、効果的に加算平均できることが判明している。一つのソースフォロア回路の入力電荷（信号電荷）は自身のソースフォロア回路のゲートチャネル間の容量を介し、同時にアクセスしている他のソースフォロア回路のゲートチャネル間容量を通じ、他のソースフォロア回路の入力信号を変調する。すなわち、アクセスしている複数のソースフォロア回路の複数の入力信号電荷同士が相互に変調しあっている。したがって、基本的にはソースフォロア回路に流れる信号電流が小さい時に複数の信号電圧を加算平均してもある程度の効果が期待できるので、特許文献１に記載されている従来の固体撮像装置のような加算平均が有効となる。

特開２０１０−２５９０２７号公報

しかしながら、特許文献１に示されるような従来の固体撮像装置では、混合する画素は同一の条件にて電荷蓄積されるので、各行の画素のダイナミックレンジは一行ずつ読み出した場合と同一となる。特許文献１で示された従来技術では、同時に複数行の画素行を選択し、画素からの信号を垂直信号線上で混合している。この場合のダイナミックレンジは、画素混合した場合としない場合とで同一となる。

また、複数の隣接画素の画素信号を混合するので、間引き駆動時に比べて多少は解像度が劣化する場合がある。逆に間引き駆動を選択すると、発生していなかったモアレが目立つ場合もある。つまり、被写体によっては、解像度とモアレがトレードオフとなる場合がある。

そこで、本発明は、被写体に応じてダイナミックレンジを可変でき、かつ、解像度とモアレを調整することが可能な固体撮像装置を提供することを目的とする。

上記目的を達成するために、本発明に係る固体撮像装置は、二次元状に配列され、受光量に応じた信号を出力する複数の画素部と、前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部に蓄積された信号電荷を読み出す第１の行選択回路と、前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部の信号電荷をリセットする第２の行選択回路と、前記第１の行選択回路および前記第２の行選択回路を制御して、前記画素行を選択させる制御部とを備え、前記制御部は、前記第２の行選択回路による前記第１画素行の選択から第１期間後に前記第１の行選択回路に前記第１画素行を選択させるように前記第１の行選択回路および前記第２の行選択回路を制御する。

この構成によれば、第１および第２の行選択回路を制御して第１期間の長さを調整することにより、画素部への電荷蓄積時間を調整することができる。これにより、被写体に応じて電荷蓄積時間を調整してダイナミックレンジを変更することができ、かつ、解像度とモアレを調整することができる。

また、前記第１の行選択回路は、前記第１画素行を選択するのと同時に前記第１画素行と異なる第２画素行を選択し、前記制御部は、さらに、前記第２の行選択回路による前記第２画素行の選択から第２期間後に前記第１の行選択回路に前記第２画素行を選択させるように前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、画素混合する各々の行毎に、第１および第２の行選択回路を制御して第１期間および第２期間の長さを調整することができる。つまり、第１画素行および第２画素行の画素部の電荷蓄積時間を、第１期間および第２期間の長さの設定により調整することができる。これにより、互いに異なる蓄積時間に制御された画素行の信号電荷を画素混合することで、画素混合比率を適宜可変させることができる。したがって、被写体に応じて解像度を優先したり、モアレ低減を優先させたり、可変して調節することができる。

また、前記第２の行選択回路は、前記第１画素行および前記第２画素行を同時に選択し、前記制御部は、前記第１期間の長さと前記第２期間の長さが同一となるように、前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、第１画素行および第２画素行の蓄積時間が同一に設定されるので、画素混合比率は対等となる。これにより、被写体に応じてモアレの発生を低減することができる。

また、前記制御部は、前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路によりそれぞれ異なる第１期間前に前記Ｎ行の前記第１画素行が選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、Ｎ行の画素部の画素信号を同時に読み出し、Ｎ行の画素部を異なる時間にリセットすることができる。

また、前記制御部は、前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路により前記Ｎ行のうちのＭ行（Ｍは１以上の自然数）が、前記第１の行選択回路により選択された前記第１画素行のうちの前記Ｍ行以外の（Ｎ−Ｍ）行と異なる第１期間前に選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、Ｎ行の画素部の画素信号を同時に読み出し、Ｍ行の画素部を、他の（Ｎ−Ｍ）行と異なる時間にリセットすることができる。

また、前記制御部は、前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路により同時に前記Ｎ行の前記第１画素行が選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、Ｎ行の画素部の画素信号を同時に読み出し、Ｎ行の画素部を異なる時間にリセットすることができる。

また、前記制御部は、さらに、前記選択した画素行に配置された前記複数の画素部の信号電荷の蓄積時間を変更するように、前記第１の行選択回路および前記第２の行選択回路を制御することが好ましい。

この構成によれば、互いに異なる蓄積時間に制御された画素行の信号電荷を画素混合することで、画素混合比率を適宜可変させることができる。したがって、被写体に応じて解像度を優先したり、モアレ低減を優先させたり、可変して調節することができる。

また、前記第１の行選択回路および前記第２の行選択回路は、シフトレジスタで構成されていることが好ましい。

また、列回路に複数のＡＤ変換器を備えていることが好ましい。

また、ＡＤ変換後のデータに対し混合処理を行うデジタル回路を備えていることが好ましい。

この構成によれば、より高精細な固体撮像装置を提供することができる。

本発明によれば、被写体に応じてダイナミックレンジを可変でき、かつ、解像度とモアレを調整することが可能な固体撮像装置を提供することができる。

本発明の第１の実施の形態における固体撮像装置の概略構成図である。 本発明の第１の実施の形態における固体撮像装置の詳細回路図である。 本発明の第１の実施の形態における固体撮像装置の詳細回路図である。 本発明の第１の実施の形態における全画素読み出し駆動時の固体撮像装置の動作を示すタイミングチャートである。 本発明の第１の実施の形態における画素混合駆動時の固体撮像装置の動作を示すタイミングチャートである。 本発明の第１の実施の形態における固体撮像装置のシフトレジスタ回路を採用したＭＯＳ型イメージセンサの行選択回路の回路図である。 シフトレジスタ回路を採用した一般的なＭＯＳ型イメージセンサの行選択回路の回路図である。 一般的なＭＯＳ型イメージセンサの行選択回路の全画素読み出し駆動時の駆動例を示すタイミングチャートである。 一般的なＭＯＳ型イメージセンサの行選択回路の画素混合駆動時の駆動例を示すタイミングチャートである。 本発明の第１の実施の形態における固体撮像装置の行選択回路の全画素読み出し駆動時の駆動例を示すタイミングチャートである。 本発明の第１の実施の形態における固体撮像装置の行選択回路の画素混合駆動時の駆動例を示すタイミングチャートである。 奇数行の電荷蓄積時間が３Ｈ、偶数行の電荷蓄積時間が２Ｈの場合の加算平均の場合の被写体の光量に応じた画素出力のグラフである。 本発明の第１の実施の形態における固体撮像装置において奇数行、偶数行の電荷蓄積時間の調節を可変させた場合の例である。 本発明の第２の実施の形態における固体撮像装置の概略構成図である。 本発明の第２の実施の形態における固体撮像装置の撮像部の詳細回路図である。 本発明の第２の実施の形態における固体撮像装置のシフトレジスタ回路を採用したＭＯＳ型イメージセンサの行選択回路の回路図である。 本発明の第２の実施の形態における固体撮像装置の行選択回路の全画素読み出し駆動の駆動例を示すタイミングチャートである。 本発明の第２の実施の形態における固体撮像装置の行選択回路の画素混合駆動の駆動例を示すタイミングチャートである。 本発明の第３の実施の形態における固体撮像装置の概略構成図である。 本発明の第３の実施の形態における固体撮像装置のカラムＡＤＣの詳細回路である。 本発明の第３の実施の形態における固体撮像装置のカラムＡＤＣの駆動例を示すタイミングチャートである。 特許文献１に記載されている従来の固体撮像装置の概略構成図である。

以下、本発明に係る固体撮像装置の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。

本実施の形態に係る固体撮像装置は、二次元状に配列され、受光量に応じた信号を出力する複数の画素部と、前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部に蓄積された信号電荷を読み出す第１の行選択回路と、前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部の信号電荷をリセットする第２の行選択回路と、前記第１の行選択回路および前記第２の行選択回路を制御して、前記画素行を選択させる制御部とを備え、前記制御部は、前記第２の行選択回路による前記第１画素行の選択から第１期間後に前記第１の行選択回路に前記第１画素行を選択させるように前記第１の行選択回路および前記第２の行選択回路を制御する。このような構成により、第１および第２の行選択回路を制御して第１期間の長さを調整することにより、画素部への電荷蓄積時間を調整することができる。これにより、被写体に応じて電荷蓄積時間を調整してダイナミックレンジを変更することができ、かつ、解像度とモアレを調整することができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態における固体撮像装置１００の概略構成図である。

固体撮像装置１００は、撮像部１と、画素部２と、行選択回路３と、行選択回路群４と、クランプ回路５と、サンプルホールド（Ｓ／Ｈ）回路６と、マルチプレクサ（ＭＵＸ）７と、列選択回路８と、制御部９と、出力アンプ１０とを備えている。

図２は、本実施の形態における固体撮像装置１００の構成の詳細回路図である。図２では、画素部２の構成を詳細に示している。

画素部２は、初期化時の電圧を増幅したリセット電圧と読み出し時の電圧を増幅したリード電圧とを垂直信号線２８に出力することを特徴とする。画素部２は、図２に示すように、入射した光を光電変換し電荷を生成するフォトダイオード（ＰＤ）２１と、ＰＤ２１により発生した電荷を蓄積し、蓄積した電荷量に応じて電圧が変化するフローティングディフュージョン（ＦＤ）２２と、ＦＤ２２の示す電圧が初期電圧供給線２７により供給される初期電圧（ここではＶＤＤ）になるようにリセットするリセットトランジスタ（リセットＴｒ）２３と、ＰＤ２１で生成した電荷をＦＤ２２に供給する転送トランジスタ（転送Ｔｒ）２４と、ＦＤ２２の示す電圧に追従して変化する電圧を出力する増幅トランジスタ（増幅Ｔｒ）２５と、行選択回路３からラインセレクト信号を受けたときに増幅Ｔｒ２５の出力を垂直信号線２８に接続する選択トランジスタ（選択Ｔｒ）２６とを含む。

なお、本実施の形態では、それぞれのＰＤ２１に対しＦＤ２２、リセットＴｒ２３、転送Ｔｒ２４、増幅Ｔｒ２５および選択Ｔｒ２６が一つずつ存在するが、複数のＰＤ２１および転送Ｔｒ２４が、ＦＤ２２、リセットＴｒ２３、増幅Ｔｒ２５および選択Ｔｒ２６等を共有するような構成であってもよい。

行選択回路３と行選択回路群４は、１行毎にＲＳＴ、ＴＲＡＮ、ＳＥＬの計３本の制御線を備え、撮像部１の各画素部２に対して行単位でそれぞれ画素部２の信号電荷のリセット、画素部２に蓄積された信号電荷の読み出し、および行選択を制御する。ここで、「信号電荷を読み出す」とは、ＰＤ２１からＦＤ２２に信号電荷を転送するために、転送Ｔｒ２４をオンにすることをいう。また、「信号電荷をリセットする」とは、ＦＤ２２から垂直信号線２８へ電荷を排出するためにリセットＴｒ２３をオンにすることをいう。

行選択回路３は、画素部２の蓄積電荷読み出し用、行選択回路群４は画素の蓄積電荷を排出するための電子シャッタ用行選択回路群である。行選択回路群４は、図２に示すように、行選択回路４ａと、行選択回路４ｂとを備えている。行選択回路３、行選択回路４ａおよび行選択回路４ｂは、制御部９からの駆動制御信号で制御され、各々独立に制御を行う。なお、行選択回路３が本発明における第１の行選択回路、行選択回路４ａ、４ｂが本発明における第２の行選択回路に相当する。

図３は、本実施の形態における固体撮像装置１００の構成の詳細回路図である。図３では、クランプ回路５、Ｓ／Ｈ回路６、ＭＵＸ７、列選択回路８を含む列回路の構成を詳細に示している。

列回路の機能は、画素部２から出力されるリセット電圧と読み出し電圧との差分を示す信号すなわち画素信号を一時保持した後にＭＵＸ７に出力することである。

クランプ回路５は、サンプリングＴｒ５ａと、画素部２から出力される画素信号を求めるクランプ容量５ｂ（容量値Ｃｃｌ）と、該クランプ容量５ｂの画素部２と接続された側とは反対側の端子電位をクランプ電位（ＶＣＬ）に設定するためのクランプ電圧入力端子５ｃと、ゲートにクランプ信号が供給されるクランプＴｒ５ｄとを含む。

Ｓ／Ｈ回路６は、ゲートに供給されるＳ／Ｈ容量入力信号に応じて画素信号を一時保持する容量値ＣｓｈのＳ／Ｈ容量６ｂと、Ｓ／Ｈ容量６ｂに画素信号を入力するＳ／Ｈ容量入力Ｔｒ６ｃとを含む。Ｓ／Ｈ回路６は、画素部２の各列に対応して設けられ、対応する列の画素信号を一時保持する基本単位６ａが複数並んで構成されている。

ＭＵＸ７は、図３に示すように、各Ｓ／Ｈ容量６ｂと水平共通信号線２９との間に配置された列選択Ｔｒ７ｂを含んでいる。列選択Ｔｒ７ｂは、列選択信号線３０を介してゲートに供給される列選択信号（Ｈ［ｎ］）に応じてＳ／Ｈ容量６ｂに保持された信号を水平共通信号線２９に順次出力する。水平共通信号線２９は異なる垂直信号線２８に出力された信号を伝達し、水平共通信号線２９を介して出力アンプ１０に供給された信号は増幅された後にチップ外部に出力される。ＭＵＸ７は、画素部２の各列に対応して設けられ、対応する列の画素信号の水平共通信号線２９への出力タイミングを制御する基本単位７ａが複数並んで構成されている。ＭＵＸ７は、異なる垂直信号線２８に出力された画素信号を混合する。

ここで、画素部２には、画素リセット信号（ＲＳＴ〔ｎ〕）、電荷転送信号（ＴＲＡＮ〔ｎ〕）および行選択信号（ＳＥＬ〔ｎ〕）が決められたタイミングで供給される。さらに、ＭＵＸ７および列選択回路８には、クランプ信号、Ｓ／Ｈ容量入力信号および列選択信号（Ｈ［ｎ］）が決められたタイミングで供給される。そして、画素部２、ＭＵＸ７および列選択回路８では、これら各制御信号にそれぞれ対応するトランジスタが開閉（オンオフ）する。

また、制御部９は、行選択回路３と行選択回路群４の行選択回路を制御して、画素行を選択させる。ここで、画素信号の読み出し動作のモードは、撮像部１の全画素部２の画素信号をそれぞれ読み出す全画素読み出しモードと、隣接する複数の画素部２の画素信号を混合して読み出す画素混合モードがある。

本発明の固体撮像装置１００は、全画素読み出しモードによる全画素読み出し駆動と画像混合モードによる画素混合駆動が可能であり、行選択回路３と行選択回路群４の駆動方法に特徴がある。図４は、全画素読み出し駆動時の固体撮像装置１００の動作を示すタイミングチャート、図５は画素混合駆動時の固体撮像装置１００の動作を示すタイミングチャートである。

図４に示すように、全画素読み出し駆動では、まず、行選択回路３により撮像部１の１行目（本発明における第１画素行）が選択される。タイミングｔ１において１行目の画素部２の転送トランジスタ２４はオフで、リセットトランジスタ２３はオンであり、１行目のＦＤ２２の電位は初期電圧供給線２７から供給されるリセット電圧ＶＦＤｒｓｔ(＝ＶＤＤ)に初期化される。

次に、タイミングｔ３において転送トランジスタ２４がオンになると、ＰＤ２１に蓄積された電荷がＦＤ２２に転送される。ＦＤ２２のＦＤ電位Ｖｆｄは、リセット電圧ＶＦＤｓｔから読み出された信号電荷量に応じた電圧ＶＦＤｓｉｇだけ低下し、Ｖｆｄ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇとなる。

次に、選択トランジスタ２６がオンになると、垂直信号線２８から出力される読み出し電位Ｖｓｆは、ＦＤ電圧Ｖｆｄ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇから増幅トランジスタ２５のしきい値電圧Ｖｔｈを差し引いた電圧Ｖｓｆ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ−Ｖｔｈとなる。

画素部２から行単位で読み出された信号は、クランプ回路５で固定パターンノイズ（以下、ＦＰＮと称す）除去された後に、Ｓ／Ｈ回路６のＳ／Ｈ容量６ｂに保持される。Ｓ／Ｈ容量６ｂに保持された各電荷信号は、列選択回路８を一列毎に選択してゆくことで、ＭＵＸ７にて選択され、出力アンプ１０を介して１つずつ順次チップ外部に出力される。これを画素部２の行数分だけ繰り返せば、撮像部１の全画素の信号が読み出される。

次に、画素混合モードの動作について説明する。混合する画素同士の蓄積時間は、上記した全画素読み出し駆動の場合と同じである。本実施の形態では２行画素混合の場合について説明するが、本発明は２行画素混合に限られない。

図５に示すように、画素混合駆動では、まず、行選択回路３で撮像部１の画素部２の１行目（本発明における第１画素行）と２行目（本発明における第２画素行）を選択する。タイミングｔ１において１行目と２行目の転送トランジスタ２４はオフでリセットトランジスタ２３はオンであり、１行目と２行目のＦＤ２２の電圧は初期電圧供給線２７から供給されるリセット電位ＶＦＤｒｓｔ(＝ＶＤＤ)に初期化される。

次に、タイミングｔ３において１行目と２行目の転送トランジスタ２４がオンになると、１行目と２行目のＰＤ２１に蓄積された電荷がＦＤ２２に転送される。１行目と２行目のそれぞれのＦＤ電位Ｖｆｄ１、Ｖｆｄ２は、リセット電位ＶＦＤｒｓｔからこの信号電荷量に応じた電圧ＶＦＤｓｉｇ１、ＶＦＤｓｉｇ２だけそれぞれ低下し、Ｖｆｄ１＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ１、Ｖｆｄ２＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ２となる。

次に、１行目と２行目の選択トランジスタ２６がオンになると、ＶＦＤｓｉｇ１とＶＦＤｓｉｇ２の平均値をＶＦＤｓｉｇ−ａｖｅとしたときに、垂直信号線２８から出力される読み出し電位Ｖｓｆは、ＦＤ電圧ＶＦＤｒｓｔ−ＶＦＤｓｉｇ−ａｖｅから増幅トランジスタ２５のしきい値電圧Ｖｔｈを差し引いた、Ｖｓｆ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ−ａｖｅ−Ｖｔｈとなる。この読み出し電位は、１行目と２行目の混合信号に相当する。画素から２行単位で読み出された２行の平均化信号は、クランプ回路５でＦＰＮ除去された後に、Ｓ／Ｈ回路６のＳ／Ｈ容量６ｂに保持される。Ｓ／Ｈ容量６ｂに保持された各電荷信号は、列選択回路８を１行ずつ選択してゆくことで、ＭＵＸ７にて選択され、出力アンプ１０を介して１列ずつ順次出力アンプ１０から出力される。

上記のようにして行選択回路にて２行ずつ選択し、順次読み出す動作を画素部２の行数の１／２だけ繰り返せば、画素部２全体の２行画素混合信号が読み出される。また、前記列選択回路８で２列毎に画素信号を選択すると、隣接２列の画素信号を加算することとなり、２列ずつ画素信号が外部に出力される。この場合、２×２画素混合駆動となる。

次に、本発明の第１の実施の形態における固体撮像装置１００の行選択回路３と行選択回路群４の動作について説明する。図６は、本実施の形態における行選択回路３および行選択回路群４の回路例である。図６における行選択回路３および行選択回路群４はシフトレジスタを採用した場合である。

まず、ＭＯＳ型イメージセンサの行選択回路にシフトレジスタを採用した場合の固体撮像装置の動作について説明する。

一般的なＭＯＳ型イメージセンサでは、電荷排出用と読み出し用の一組の行選択回路を有することで電子シャッタ機能による電荷蓄積時間の制御を行っている。まず、電荷排出用行選択回路で先に電荷を排出し、その後、読み出し用行選択回路にて電荷を読み出す。すなわち、電荷排出用行選択回路により画素部が選択されてから、読み出し用行選択回路により当該画素部が選択されるまでの期間が電荷蓄積時間となる。

図７は、シフトレジスタ回路を採用したＭＯＳ型イメージセンサの行選択回路である。

図７において、電荷読み出し用の行選択回路３はシフトレジスタＡで構成され、電荷排出用の行選択回路４ｃは、シフトレジスタＢで構成されている。各々のシフトレジスタには、Ｖｔｒｉｇ１〜２で示される個別のトリガパルスが入力される。Ｖｔｒｉｇ１〜２各々のトリガパルスをＶｃｋ１、Ｖｃｋ２で示されるクロックで順次一行ずつシフトしてゆく。このシフト動作により、１クロックあたり１行ずつ順次撮像部１の各画素行が選択される。

行選択回路３を構成するシフトレジスタＡは、シフト動作して選択された各行の画素部２から画素信号の読み出し動作を行う。行選択回路４ｃを構成するシフトレジスタＢは、シフト動作して選択された各行の電荷排出動作を行う。

図８と図９において、図７に示すシフトレジスタを採用した行選択回路３、４ｃの駆動タイミングについて説明する。図８、９では、電荷蓄積時間を３Ｈに設定した場合を例に示している。

図８は、ＭＯＳ型イメージセンサの行選択回路３、４ｃの全画素読み出し駆動時の駆動例を示すタイミングチャートである。

シフトレジスタＡ、Ｂは、行選択用（読み出し用）のシフトレジスタＡと電荷排出用のシフトレジスタＢとで構成され、各々のＶｔｒｉｇ１、Ｖｔｒｉｇ２で示されるトリガパルスをＶｃｋ１、Ｖｃｋ２で示されるクロックで順次一行ずつシフトしてゆく。図８では、電荷蓄積時間を３Ｈに設定した場合を示しており、行選択用のシフトレジスタＡのＶｔｒｉｇ１よりも３Ｈ前に電荷排出用のシフトレジスタＢにＶｔｒｉｇ２を入力すると、各々の行では行選択される３Ｈ前に電荷排出され、その後３Ｈ期間電荷蓄積された後（本発明における第１の期間後）、行選択用のシフトレジスタＡで選択されて各行３Ｈ期間蓄積された蓄積電荷が転送される。

図９は、ＭＯＳ型イメージセンサの行選択回路３、４ｃの画素混合駆動時の駆動例を示すタイミングチャートである。図７に示すように、全画素駆動時の場合とは異なり、１Ｈ期間に２回シフトレジスタＡ、ＢにＶｃｋ１、Ｖｃｋ２で示されるクロック信号が入力される。Ｖｃｋ１、Ｖｃｋ２にクロック信号が２回入力されている期間に、行選択用のシフトレジスタＡにＶｔｒｉｇ１を、電荷排出用のシフトレジスタＢにＶｔｒｉｇ２を入力させることで、２行同時に選択させることができる。図９に示すように、Ｖｔｒｉｇ１よりもＶｔｒｉｇ２よりも３Ｈ前に電荷排出用のシフトレジスタＢにＶｔｒｉｇ２を入力すると、各々の行では行選択される３Ｈ前に電荷排出され、その後３Ｈ期間電荷蓄積された後（本発明における第１の期間後）、行選択用のシフトレジスタＡで選択されて各行３Ｈ期間蓄積された蓄積電荷が転送される。

本発明の第１の実施の形態における固体撮像装置１００の行選択回路３と行選択回路群４の回路例を示した図６において、行選択回路３は１組のシフトレジスタＡで構成され、行選択回路群４は、２組のシフトレジスタＢおよびＣで構成されている。各々のシフトレジスタにはＶｔｒｉｇ１〜Ｖｔｒｉｇ３で示される個別のトリガパルスが入力される。Ｖｔｒｉｇ１〜Ｖｔｒｉｇ３各々のトリガパルスをＶｃｋ１〜Ｖｃｋ３で示されるクロックで順次一行ずつシフトしてゆく。このシフト動作により、１クロックあたり１行ずつ順次撮像部１の各画素行が選択される。

行選択回路３を構成するシフトレジスタＡは、シフト動作して選択された各行の画素部２から画素信号の読み出し動作を行う。行選択回路群４を構成する２組のシフトレジスタＢ、シフト動作して選択された各行について、シフトレジスタＢが奇数行の画素の電荷排出を行う。また、シフトレジスタＣは、シフト動作して選択された各行について、偶数行の電荷排出を行う。

図６で示される行選択回路の動作を図１０および図１１にて説明する。

図１０は、図６に示すシフトレジスタを採用した本実施の形態における行選択回路３の全画素駆動時の駆動例を示すタイミングチャートである。図１０では、電荷蓄積時間を３Ｈに設定した場合を例に示している。ここで、Ｈはシフトレジスタが一行選択し選択行分の蓄積電荷信号を画素部２から全て出力した後、次の行に移動するまでの単位期間を示す。

本駆動例では、各シフトレジスタへ入力するパルスについて、
Ｖｔｒｉｇ１≠Ｖｔｒｉｇ２＝Ｖｔｒｉｇ３、
Ｖｃｋ１＝Ｖｃｋ２＝Ｖｃｋ３（Ｖｃｋは１Ｈに１クロックずつ入力する）
とすることで、１Ｈに１行ずつ選択動作をシフトしてゆく設定にて説明する。

まず、行選択回路群４のシフトレジスタＢおよびＣのＶｔｒｉｇ２とＶｔｒｉｇ３に同一のトリガパルスをＶｃｋ２とＶｃｋ３の１クロックに同期して入力し、クロックが入力される毎にシフトしながら選択された各行の蓄積電荷を排出してゆく。次に、３Ｈ期間後に行選択回路３のシフトレジスタＡのＶｔｒｉｇ１にトリガパルスをＶｃｋ１の１クロックに同期して入力し、クロックが入力される毎にシフトしながら選択された各行の蓄積電荷を垂直信号線２８へ読み出してゆく。信号電荷を読み出される選択行の画素部２は、読み出される時の３Ｈ期間前（本発明における第１の期間前）に行選択回路群４のシフトレジスタＢおよびＣにて選択され、電荷排出されているので、その３Ｈ期間後（本発明における第１の期間後）に読み出される時の蓄積電荷量は３Ｈ期間分となる。つまり、本構成は、２行の画素部２の画素信号が同時に読み出され、２行の画素部２が同時にリセットされる構成である。また、行選択回路３および行選択回路群４が動作する時間により、画素部の信号電荷の蓄積時間が変更される。なお、画素信号の読み出しおよびリセットがされる画素部２は２つに限らず、変更してもよく、Ｎ行の画素部２の画素信号が同時に読み出され、Ｎ行の画素部２が同時にリセットされる構成である。

次に、図１１は、図６に示すシフトレジスタを採用した本実施の形態における行選択回路の画素混合時の駆動例を示すタイミングチャートである。２行画素混合の設定にて、奇数行の電荷蓄積時間を３Ｈ、偶数行の電荷蓄積時間を２Ｈに設定した場合を例に示している。つまり、混合する画素同士の蓄積時間は異なる。なお、本実施の形態では、奇数行のうちの一が本発明における第１画素行、偶数行のうちの一が本発明における第２画素行に相当する。

本駆動例では、各シフトレジスタへ入力するパルスについて、
Ｖｔｒｉｇ１≠Ｖｔｒｉｇ２≠Ｖｔｒｉｇ３、
Ｖｃｋ１＝Ｖｃｋ２＝Ｖｃｋ３、Ｖｃｋは１Ｈに２クロックずつ入力する）
とすることで、１Ｈに２行ずつ選択動作をシフトしてゆく設定にて説明する。

まず、行選択回路群４のシフトレジスタＢのＶｔｒｉｇ２にトリガパルスをＶｃｋ２の１Ｈ期間内２クロック目に同期して入力し、クロックが入力される毎にシフトしながら、選択された各行の蓄積電荷を排出する。トリガパルスは、Ｖｃｋ２の１Ｈ期間内２クロック目に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行１→行３→行５→・・・→奇数行とシフトしてゆく。次に、Ｖｔｒｉｇ２にトリガパルスが入力された１Ｈ後に行選択回路群４のシフトレジスタＣのＶｔｒｉｇ３に、トリガパルスをＶｃｋ３の１Ｈ期間内１クロック目に同期して入力し、クロックが入力される毎にシフトしながら、選択された各行の蓄積電荷を排出してゆく。トリガパルスは、Ｖｃｋ３の１Ｈ期間内１クロック目に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行２→行４→行６→・・・→偶数行とシフトしてゆく。

次に、Ｖｔｒｉｇ３にトリガパルスが入力された２Ｈ後（通算Ｖｔｒｉｇ２にトリガパルスが入力された３Ｈ後）に行選択回路３のシフトレジスタＡのＶｔｒｉｇ１にトリガパルスをＶｃｋ１の１Ｈ期間内１クロック目および２クロック目の両方に同期して入力し、クロックが入力される毎にシフトしながら、選択された各行の蓄積電荷を読み出す。トリガパルスは、Ｖｃｋ１の１Ｈ期間内１クロック目と２クロック目の両方に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行１および２→行３および４→行５および６→・・・→偶奇２行ずつ行を選択しシフトする。信号電荷が読み出される選択奇数行の画素部２は、読み出される時の３Ｈ期間前（本発明における第１の期間前）に行選択回路群４のシフトレジスタＢにて選択され、電荷排出されているので、読み出される時の蓄積電荷量は３Ｈ期間分となる。また、信号電荷が読み出される選択偶数行の画素部２は、読み出される時の２Ｈ期間前（本発明における第２の期間前）に行選択回路群４のシフトレジスタＣにて選択され、電荷排出されているので、読み出される時の蓄積電荷量は２Ｈ期間分となる。

偶奇２行の画素信号は、行選択回路３にて同時に選択されて選択トランジスタ２６を介して垂直信号線２８に出力されるが、その出力値Ｖｓｆは、Ｖｓｆ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ−ａｖｅ−Ｖｔｈであるから、蓄積時間の異なる状態で加算平均される。

図１２は、奇数行の電荷蓄積時間が３Ｈ、偶数行の電荷蓄積時間が２Ｈの場合の加算平均の場合の被写体の光量に応じた画素出力のグラフである。

図１２において、同図（ａ）、は奇数行出力である３Ｈ期間蓄積した場合の光量に応じた画素出力直線グラフである。同図（ｂ）は、偶数行出力である２Ｈ期間蓄積した場合の光量に応じた画素出力直線グラフである。また、同図（ｃ）は、偶奇行の加算平均後の光量に応じた画素出力直線グラフである。

図１２（ａ）に示すように、偶数行、奇数行各々に同一の被写体を撮像したとして、３Ｈ期間電荷蓄積した場合は、被写体が必要とするダイナミックレンジの約半分以上の領域が飽和しており、半分の領域しか扱えない。逆に、同図（ｂ）に示すように、２Ｈ期間電荷蓄積した場合は、被写体が必要とするダイナミックレンジにおいて飽和領域まで達しないために、画素の有するダイナミックレンジを十分に使い切れていない。また、同図（ｃ）に示すように、３Ｈ蓄積した奇数行の光量と２Ｈ期間蓄積した偶数行の光量とを垂直信号線２８において加算平均させると、各々の中間値となるダイナミックレンジをもつ光量に応じた画素出力直線グラフとなる。この場合、被写体が必要とするダイナミックレンジをほぼ網羅した画素出力直線となる。すなわち、奇数行と偶数行の電荷蓄積時間を各々に調節することで、画素混合駆動時に被写体に適したダイナミックレンジに設定することができる。

次に、図１３では奇数行、偶数行の電荷蓄積時間の調節を可変させた場合の例を示す。

同図（ａ）に示すグラフは、奇数行に対し、偶数行の電荷蓄積時間を極端に小さくした場合である。この場合、加算平均される偶数行の割合は極端に小さくなり、偶数行の電荷蓄積時間をほぼゼロにすれば、加算平均時には奇数行のみ選択された間引き駆動と同じ状態となる。前記設定では、隣接行の画素を混合しないため、解像度は画素混合時よりも良くなるが、モアレが発生しやすくなる。

次に、図１３（ｂ）に示すグラフは、偶数行と奇数行の電荷蓄積時間を全く同一にした場合である。この場合、電荷蓄積時間が５０：５０の同等の割合で偶数行と奇数行の電荷が加算平均されるので、画素混合時と同一となる。前記設定では、隣接行の偶奇行の画素を均等に加算平均するので、モアレの発生を低減することができるが、解像度は同図（ａ）に示す間引き駆動時に近い設定時よりも低下する。左右は解像度とモアレがトレードオフとなる設定であるが、偶奇行の蓄積時間を左右の設定の間で調整することにより、被写体に応じて解像度を優先したり、モアレ低減を優先させたり、可変して調節することができる。

本構成は、２行の画素部２の画素信号が同時に読み出され、２行の画素部２が異なる時間にリセットされる構成である。なお、画素信号の読み出しおよびリセットがされる画素部２は２つに限らず、変更してもよい。例えば、行選択回路４ａ、４ｂのそれぞれについて、異なる時間に２つのクロックを与えることにより、異なる時間に４つの画素部２をリセットすることも可能である。つまり、Ｎ行の画素部２の画素信号が同時に読み出され、Ｎ行の画素部２が異なる時間にリセットされる構成であってもよい。また、Ｎ行の画素部２の画素信号が同時に読み出され、読み出されたＮ行のうちのＭ行の画素部２が、他の（Ｎ−Ｍ）行と異なる時間にリセットされる構成であってもよい。

（第２の実施の形態）
図１４から図１８を用いて、本発明の第２の実施の形態における固体撮像装置について説明する。本実施の形態における固体撮像装置が第１の実施の形態に示した固体撮像装置１００と異なる点は、第１の行選択回路と第２の行選択回路とを備えている点である。つまり、第１の実施の形態における固体撮像装置の行選択回路群から、１の電荷排出用のシフトレジスタを削減した構成である。

図１４は、本発明の第２の実施の形態に係る固体撮像装置２００の概略構成図である。

図１４に示すように、固体撮像装置２００は、撮像部３１と、画素部３２と、第１の行選択回路３３と、第２の行選択回路３４と、クランプ回路３６と、Ｓ／Ｈ回路３７と、ＭＵＸ３８と、列選択回路３９と、制御部４０と、出力アンプ４１とを備えている。

図１５は、本実施の形態における固体撮像装置２００の撮像部３１の詳細回路図である。図１５に示すように、撮像部３１は、フォトダイオード（ＰＤ）５１と、フローティングディフュージョン（ＦＤ）５２と、リセットトランジスタ（リセットＴｒ）５３と、転送トランジスタ（転送Ｔｒ）５４と、増幅トランジスタ（増幅Ｔｒ）５５と、選択トランジスタ（選択Ｔｒ）５６と、初期電圧供給線５７と、垂直信号線５８とを備えている。

図１６は、本発明の第２の実施の形態における固体撮像装置２００の行選択回路３３と行選択回路３４の回路例である。図１６に示した行選択回路３３、行選択回路３４は、シフトレジスタを採用した場合である。

図１６において、行選択回路３３は、行選択用（読み出し用）シフトレジスタＡで構成され、行選択回路３４は、電荷排出用のシフトレジスタＢで構成される。各々のシフトレジスタは、Ｖｔｒｉｇ１〜２で示される個別のトリガパルスが入力される。Ｖｔｒｉｇ１〜２各々のトリガパルスをＶｃｋ１〜２で示されるクロックで順次一行ずつシフトしてゆく。このシフト動作により、１クロックあたり１行ずつ順次撮像部１の各画素行が選択される。

行選択回路３３を構成するシフトレジスタＡは、シフト動作して選択された各行の読み出し動作を行う。行選択回路３４を構成するシフトレジスタは、シフト動作して選択された各行の電荷排出を行う。

図１６で示される行選択回路の動作を図１７および図１８にて説明する。

図１７は、図１６に示すシフトレジスタを採用した行選択回路の全画素読み出し駆動時の駆動例を示すタイミングチャートである。図１７では、電荷蓄積時間を３Ｈに設定した場合を例に示している。

本駆動例では、各シフトレジスタへ入力するパルスについて、
Ｖｔｒｉｇ１≠Ｖｔｒｉｇ２、
Ｖｃｋ１＝Ｖｃｋ２、（Ｖｃｋは１Ｈに１クロックずつ入力する）
とすることで、１Ｈに１行ずつ選択動作をシフトしてゆく設定にて説明する。

まず、行選択回路３４のシフトレジスタＢに、Ｖｔｒｉｇ２で示されるトリガパルスをＶｃｋ２で示される１クロックに同期して入力し、クロックが入力される毎に順次一行ずつシフトしながら選択された各行の蓄積電荷を排出してゆく。次に、３Ｈ期間後に行選択回路３３のシフトレジスタＡのＶｔｒｉｇ１で示されるトリガパルスをＶｃｋ１で示される１クロックに同期して入力し、クロックが入力される毎に順次一行ずつシフトしながら、選択された各行の蓄積電荷を垂直信号線５８へ読み出してゆく。

信号電荷を読み出される選択行の画素は、３Ｈ期間前に行選択回路３４のシフトレジスタＢにて電荷排出されているので、読み出される時の蓄積電荷量は３Ｈ期間分となる。

次に、図１８は、図１６に示すシフトレジスタＢを採用した行選択回路３３、３４の画素混合時の駆動例を示すタイミングチャートである。２行画素混合の設定にて、奇数行の電荷蓄積時間を３Ｈ、偶数行の電荷蓄積時間を２Ｈに設定した場合を例に示している。

本駆動例では、各シフトレジスタＡ、Ｂへ入力するパルスについて、
Ｖｔｒｉｇ１≠Ｖｔｒｉｇ２、
Ｖｃｋ１＝Ｖｃｋ２、（Ｖｃｋは１Ｈに２クロックずつ入力する）
とすることで、１Ｈに２行ずつ選択動作をシフトしてゆく設定にて説明する。

まず、行選択回路３４のシフトレジスタＢに、Ｖｔｒｉｇ２で示されるトリガパルスをＶｃｋ２の１Ｈ期間内２クロック目に同期して入力し、クロックが入力される毎に順次一行ずつシフトしながら、選択された各行の蓄積電荷を排出してゆく。トリガパルスは、Ｖｃｋ２の１Ｈ期間内２クロック目に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行１→行３→行５→・・・→奇数行とシフトしてゆく。

次に、１Ｈ後にＶｔｒｉｇ２で示されるトリガパルスをＶｃｋ２の１Ｈ期間内１クロック目に同期して入力し、クロックが入力される毎に順次一行ずつシフトしながら、選択された各行の蓄積電荷を排出してゆく。トリガパルスは、Ｖｃｋ２の１Ｈ期間内１クロック目に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行２→行４→行６→・・・→偶数行とシフトしてゆく。次に、２Ｈ後に行選択回路３３のシフトレジスタＡに、Ｖｔｒｉｇ１で示されるトリガパルスをＶｃｋ１の１Ｈ期間内１クロック目および２クロック目の両方に同期して入力し、クロックが入力される毎にシフトしながら、選択された各行の蓄積電荷を読み出してゆく。トリガパルスはＶｃｋ１の１Ｈ期間内１クロック目と２クロック目の両方に同期しているので、１Ｈ期間内に２クロック入力されるたびに、行１および２→行３および４→行５および６→・・・→偶奇２行ずつ行を選択しシフトしてゆく。信号電荷が読み出される選択奇数行の画素は３Ｈ期間前に行選択回路３４のシフトレジスタＢにて電荷排出されているので、３Ｈ期間後（本発明における第１の期間後）に読み出される時の蓄積電荷量は３Ｈ期間分となる。また、信号電荷が読み出される選択偶数行の画素部２は、読み出される時の２Ｈ期間前に行選択回路３４のシフトレジスタＢにて選択され、電荷排出されているので、２Ｈ期間後（本発明における第２の期間後）に読み出される時の蓄積電荷量は２Ｈ期間分となる。

偶奇２行の画素信号は、行選択回路３にて同時に選択されて選択トランジスタ２６を介して垂直信号線２８に出力されるが、その出力値Ｖｓｆは、Ｖｓｆ＝ＶＦＤｒｓｔ−ＶＦＤｓｉｇ−ａｖｅ−Ｖｔｈであるから、蓄積時間の異なる状態で加算平均される。

本構成の場合、Ｖｔｒｉｇ２に入力するパルスを図１７、１８のように工夫することで、第１の実施の形態より１の電荷排出用のシフトレジスタを削減した構成で、第１の実施の形態とほぼ同等の機能を実現できる。つまり、本構成は、２行の画素部２の画素信号が同時に読み出され、２行の画素部２が異なる時間にリセットされる構成である。なお、画素信号の読み出しおよびリセットがされる画素部２は２つに限らず、変更してもよく、Ｎ行の画素部２の画素信号が同時に読み出され、Ｎ行の画素部２が異なる時間にリセットされる構成である。

本構成では、蓄積時間の設定や複数のトリガパルスを不規則に入力する必要があるため、第１の実施の形態の行選択回路よりも設定可能な蓄積時間が制限されたり、カウンタノイズに起因したＦＰＮ等のノイズ発生に対して防止・低減対策が必要となる場合がある。

（第３の実施の形態）
図１９から図２１を用いて、本発明の第３の実施の形態における固体撮像装置について説明する。本実施の形態における固体撮像装置が第１の実施の形態に示した固体撮像装置１００と異なる点は、第１の実施の形態における固体撮像装置１００がＭＵＸ７と列選択回路８とを備えていたのに対し、本実施の形態における固体撮像装置はでは、カラムＡＤＣ６７とデジタル混合器６８とを備えている点である。

図１９は、本発明の第３の実施の形態における固体撮像装置３００の概略構成図である。

固体撮像装置３００は、撮像部６１と、画素部６２と、第１の行選択回路６３と、行選択回路群６４と、クランプ回路６５と、Ｓ／Ｈ回路６６と、カラムＡＤＣ６７と、デジタル混合器６８と、制御部６９と、出力アンプ７０とを備えている。行選択回路群６４は、第１の実施の形態と同様に、さらに複数の行選択回路（図示せず）を備えている。

カラムＡＤＣ６７は、列方向に並んだ基本単位７１を備え、Ｓ／Ｈ回路６６で保持された行単位のアナログ画素信号をデジタル信号に変換する。

デジタル混合器６８は、列方向に並んだ基本単位を備え、カラムＡＤＣ６７の出力データの混合を行う。

撮像部６１、制御部６９、クランプ回路６５、Ｓ／Ｈ回路６６の回路構成および駆動方法は、本発明の第１の実施の形態と同一でも構わない。

図２０は、本実施の形態における固体撮像装置３００のカラムＡＤＣ６７の詳細回路である。図２０に示すように、カラムＡＤＣ６７は、列方向に並んだ基本単位７１と、入力端子７２と、ランプ波形生成回路７４とを備えている。また、基本単位７１は、コンパレータ７３と比較器７５とを備えている。

カラムＡＤＣ６７の入力端子７２には、Ｓ／Ｈ回路６６からの画素信号が入力される。つまり、Ｓ／Ｈ回路６６からの信号はコンパレータ７３に入力され、ＡＤ変換後のデジタル値のビット数に応じたカウントアップを行うカウンタ７６に同期して、ランプ波形生成回路７４にて生成し出力されるランプ波形との比較が行われる。ランプ波形が画素信号よりも低い時はｈｉｇｈ（ＶＤＤ）レベル、高い時はＬｏｗ（ＧＮＤ）レベルを比較器７５から出力する。比較器７５とコンパレータ７３は、各列単位で水平方向に基本単位を有している。

次に、カラムＡＤＣ６７のＡＤ変換動作について図２１のタイミングチャートを参照して説明する。まず、タイミングｔ０で画素信号を入力し、ランプ波形は画素信号の最小値に、カウンタは０に設定する。この時、ランプ波形は画素信号より低いレベルなので比較器からの出力信号はｈｉｇｈ（ＶＤＤ）レベルである。次に、タイミングｔ１で、ランプ波形のレベルは上昇し始める。上昇の傾きは、タイミングｔ３で画素信号の最大値に達するように設定する。カウンタもランプ波形の上昇に同期させてカウントアップさせる。タイミングｔ２では、ランプ波形が画素信号より大きくなるので、比較器７５からの出力信号がＬｏｗ（ＧＮＤ）レベルに切り替わり、その時のカウンタ値が書き込まれる。ランプ波形の上昇とカウントアップは同期しているので、書き込まれたデジタル値は画素信号に対応した値になっている。以上の動作は、各列で並列に行われており、１行分のアナログ画素信号が並列にＡＤ変換され、各列のデジタル出力値として保持される。

本発明の第３の実施の形態における固体撮像装置３００は、本発明の第１および第２の実施の形態における固体撮像装置と同様に、全画素読み出しモードと画素混合モードを備えている。以下に、それぞれの信号読み出し動作を説明する。前述の通り、撮像部６１、制御部６９、クランプ回路６５、Ｓ／Ｈ回路６６の駆動方法は、本発明の第１の実施の形態と同一でも構わない。

全画素読み出しモードでは、まず撮像部６１から１行分の画素信号を読み出しＳ／Ｈ回路６６に保持する。次に、カラムＡＤＣ６７で一行分の画素信号を、前述図２１の通りにデジタル変換する。最後に、出力アンプ７０からこれらのデジタル信号は順次チップ外部に出力する。以上の動作を撮像部６１に配置された画素部６２の行数だけ繰り返せば、撮像部６１全体の画素部６２の信号が出力される。

画素混合モードでも、まず撮像部６１で複数行を同時選択して画素信号を読み出し、垂直信号線で混合された信号をＳ／Ｈ回路６６に保持する。次に、カラムＡＤＣ６７で混合した画素信号を前述図２１の通りにデジタル変換する。続いて、デジタル混合器６８で複数列のデジタル画素信号の加算を行う。最後に、出力アンプ７０からこれらのデジタル混合信号は順次チップ外部に出力する。以上の動作を画素部６２の行数／垂直混合数だけ繰り返せば、撮像部６１全体に配置された画素部６２の信号が出力される。

本発明に係る固体撮像装置に使用される複数の行選択回路について、シフトレジスタを例に説明したが、画素部の行を一行もしくは複数行同時に選択する機能をもつカウンタ類であればその効果は同一である。

本発明に係る固体撮像装置について、単一もしくは複数の行選択回路によって行選択され、垂直信号線に信号電圧が読み出された後に、Ｓ／Ｈ回路でＦＰＮ除去された後にＭＵＸと列選択回路を用いて出力アンプから画素信号が順次出力される構成を説明したが、垂直信号線に信号電圧が読み出された後の回路構成についてはどのような構成であっても構わない。

なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。

例えば、撮像部に配置される画素部の個数や配置は、適宜変更してもよい。

また、画素混合モードにおける画素信号の読み出しは、上記した実施の形態に示した読み出し方法に限らず、その他の方法であってもよい。例えば、垂直２画素の画素信号を混合した画素混合モードに限らず、垂直２画素水平２画素の画素信号を混合した画素混合モードとしてもよい。また、上記した実施の形態に示した第１画素行、第２画素行は、それぞれ複数であってもよいし単数であってもよい。また、画素信号を混合して読み出す行の組み合わせは、上記した実施の形態に限らずどのような組み合わせであってもよい。つまり、上記した実施の形態に示した第１画素行、第２画素行は、隣り合うものでなくてもよいし、一定の行数毎に設けられたり、任意に設けられたりしてもよい。

また、本発明に係る固体撮像装置の構成は、上記した実施の形態に限らず、どのような構成であってもよい。例えば、画素電流源回路、クランプ回路、サンプルホールド回路、マルチプレクサ、列選択回路、カラムＡＤＣ、デジタル混合器の構成やこれらの組み合わせを変更した構成であってもよい。

また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。

本発明に係る固体撮像装置は、デジタル一眼カメラ、高級コンパクトカメラなどで高精細なライブビュー機能やＨＤ動画記録に代表される動画機能を求められる撮像機器向けイメージセンサとして有用である。

１、３１、６１ 撮像部
２、３２、６２、５０２ 画素部
３、３３、６３ 行選択回路（第１の行選択回路、シフトレジスタ）
４、６４ 行選択回路群
４ａ、４ｂ、４ｃ、３４ 行選択回路（第２の行選択回路、シフトレジスタ）
９、４０、６９ 制御部
６７ カラムＡＤＣ
６８ デジタル混合器
１００、２００、３００、５００ 固体撮像装置
５０３ 行選択回路

Claims (10)

1. 二次元状に配列され、受光量に応じた信号を出力する複数の画素部と、
   前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部に蓄積された信号電荷を読み出す第１の行選択回路と、
   前記複数の画素部の一部を行方向に有する画素行を選択し、選択した前記画素行に属する前記複数の画素部の信号電荷をリセットする第２の行選択回路と、
   前記第１の行選択回路および前記第２の行選択回路を制御して、前記画素行を選択させる制御部とを備え、
   前記制御部は、
   前記第２の行選択回路による前記第１画素行の選択から第１期間後に前記第１の行選択回路に前記第１画素行を選択させるように前記第１の行選択回路および前記第２の行選択回路を制御する
   固体撮像装置。
2. 前記第１の行選択回路は、前記第１画素行を選択するのと同時に前記第１画素行と異なる第２画素行を選択し、
   前記制御部は、さらに、
   前記第２の行選択回路による前記第２画素行の選択から第２期間後に前記第１の行選択回路に前記第２画素行を選択させるように前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項１に記載の固体撮像装置。
3. 前記第２の行選択回路は、前記第１画素行および前記第２画素行を同時に選択し、
   前記制御部は、
   前記第１期間の長さと前記第２期間の長さが同一となるように、前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項２に記載の固体撮像装置。
4. 前記制御部は、
   前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路によりそれぞれ異なる第１期間前に前記Ｎ行の前記第１画素行が選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項２に記載の固体撮像装置。
5. 前記制御部は、
   前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路により前記Ｎ行のうちのＭ行（Ｍは１以上の自然数）が、前記第１の行選択回路により選択された前記第１画素行のうちの前記Ｍ行以外の（Ｎ−Ｍ）行と異なる第１期間前に選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項２に記載の固体撮像装置。
6. 前記制御部は、
   前記第１の行選択回路により同時にＮ行（Ｎは２以上の自然数）の前記第１画素行が選択され、前記第２の行選択回路により同時に前記Ｎ行の前記第１画素行が選択されているように、前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項２に記載の固体撮像装置。
7. 前記制御部は、さらに、
   前記選択した画素行に配置された前記複数の画素部の信号電荷の蓄積時間を変更するように、前記第１の行選択回路および前記第２の行選択回路を制御する
   請求項１〜６のいずれかに記載の固体撮像装置。
8. 前記第１の行選択回路および前記第２の行選択回路は、シフトレジスタで構成されている
   請求項１〜７のいずれかに記載の固体撮像装置。
9. 列回路に複数のＡＤ変換器を備えている
   請求項１〜８のいずれかに記載の固体撮像装置。
10. ＡＤ変換後のデータに対し混合処理を行うデジタル回路を備えている
    請求項１〜９のいずれかに記載の固体撮像装置。

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