KR101574798B1 - 고체 촬상 장치, 및 고체 촬상 장치의 구동 방법 - Google Patents

고체 촬상 장치, 및 고체 촬상 장치의 구동 방법 Download PDF

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Abstract

고체 촬상 장치는 2차원 매트릭스 형상으로 배열된 단위 화소를 갖는 화소 어레이부를 포함한다. 각 단위 화소는 신호 전하를 생성하는 전하 생성부, 전하 생성부에 의해 생성된 신호 전하를 전송하는 전하 전송부, 및 전하 생성부에 의하여 생성된 신호 전하에 대응하여 대상 신호를 생성하여 출력하는 신호 출력부를 포함한다. 복수의 전하 전송부는 전하 생성부의 각각에 대해서 제공된다. 복수의 전하 전송부는 전하 생성부의 반대측 상에 서로 다른 행의 신호 출력부에 접속되어 있다.
고체 촬상 장치, 신호 전하, 전하 축적부, 화소 신호 전압, 능동 소자

Description

고체 촬상 장치, 및 고체 촬상 장치의 구동 방법{SOLID-STATE IMAGING DEVICE, AND DRIVING METHOD OF SOLID-STATE IMAGING DEVICE}
본 발명은, 고체 촬상 장치, 촬상 장치, 및 고체 촬상 장치의 구동 방법에 관한 것이다. 보다 상세하게는, 본 발명은 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응하는 복수의 단위 화소의 배열을 포함하며, 단위 구성 요소에 의해 전기 신호로 변환된 물리량 분포를, 어드레스 제어에 의해 임의 선택하여 전기 신호로서 읽어내기 가능한, 고체 촬상 장치와 같은, 물리량 분포를 검출하는 반도체 장치나 그 밖의 전자 기기에 이용하기에 적합한 화소 구동 기술에 관한 것이다.
물리량 분포를 검출하는 반도체 장치가 다양한 분야에서 다양한 애플리케이션으로 발견된다. 그러한 장치는 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응하는 단위 구성 요소(예를 들면, 화소)를 라인 형상 혹은 매트릭스 형상으로 복수개 배열하여 이루어진다.
예를 들면, 영상 기기의 분야에서는, 물리량 중의 광(전자파의 일례)을 검지 하는 CCD(Charge Coupled Device) 혹은 MOS(Metal Oxide Semiconductor) 및 CMOS(Complementary Metal-Oxide Semiconductor) 고체 촬상 장치가 사용되고 있다. 이들은, 단위 구성 요소(고체 촬상 장치에 있어서는 화소)에 의해 전기 신호로 변환된 물리량 분포를 전기 신호로서 읽어낸다.
일부 고체 촬상 장치는 증폭 장치이다. 이러한 장치는, 화소 신호 생성부 내에서, 각각이 증폭형 구동 트랜지스터를 갖는 고체 촬상 소자(APS; Active Pixel Sensor, '게인 셀'이라고도 함)로서 구성된 화소를 포함한다. 화소 신호 생성부는 전하 생성부에 의해 생성된 신호 전하와 대응하는 화소 신호를 생성한다. 예를 들면, 다수의 CMOS 고체 촬상 장치는 그러한 방식으로 구성된다.
이와 같은 증폭형 고체 촬상 장치로부터 화소 신호를 외부로 읽어내기 위해서는, 복수의 단위 화소가 배열되어 있는 화소부에 대하여 어드레스 제어를 하여, 개개의 단위 화소로부터의 신호를 임의로 선택하여 읽어낼 수 있다. 즉, 증폭형 고체 촬상 장치는, 어드레스 제어형 고체 촬상 장치의 일례이다.
단위 화소를 매트릭스 형상으로 배열한 X-Y 어드레스형의 고체 촬상 장치에서는, 화소를 선택하는 스위칭 소자나 신호 전하를 읽어내는 스위칭 소자 등의 능동 소자로서 예를 들면 MOS 트랜지스터가 이용되고 있다. 또한, 수평 및 수직 주사 회로에 MOS 트랜지스터가 이용되고, 스위칭 소자와 화소부를 일련의 구성으로 제조를 행할 수 있는 이점을 갖고 있다.
단위 화소는 전화 생성부 및 신호 출력부를 포함한다. 전하 생성부는 신호 전하를 생성한다. 신호 출력부는 전하 생성부에 의해 생성된 신호 전하와 대응하 는 대상 신호를 생성하여 출력하는 트랜지스터를 갖는다. 예를 들면, 전하 생성부는 광전 변환을 행하는 포토다이오드를 갖는다. 신호 출력부는 읽어내기(read out) 선택용 트랜지스터, 증폭용 트랜지스터, 리셋 트랜지스터 및 선택용 트랜지스터를 갖는다. 읽어내기 선택 트랜지스터는 포토다이오드에 의해 생성된 신호 전하를 읽어낸다. 증폭형 트랜지스터는 읽어낸 신호 전하를 화소 신호로 변환한다. 리셋 트랜지스터는 신호 전하를 리셋한다. 선택용 트랜지스터는 읽어낼 화소를 선택한다. 포토다이오드에 축적된 신호 전하(광전자 또는 홀)는 신호 생성부의 능동 소자에 의해서 증폭되고 화상 정보로서 읽어낸다.
덧붙여, 전자적인 노광 시간 제어는 이 고체 촬상 장치에서 행해진다. 촬상 장치에서, 화소부는 2차원 매트릭스 형상으로 배열된 다수의 화소 트랜지스터를 포함한다. 입사광에 대응하는 신호 전하의 축적은 화소마다 또는 라인(행)마다 개시된다. 축적된 신호 전하에 기초한 전류 또는 전압 신호는 어드레스 지정을 통해서 촬상부내의 화소로부터 순서대로 읽힌다. 이것을 광의의 전자 셔터 기능이라고 한다. 여기서, 화소 신호는 화소를 동시에 액세스함으로써 행마다 화소부로부터 읽힌다. 어드레스 제어의 본 예(이하 행 단위 읽어내기(row-by row readout) 또는 컬럼 읽어내기 방식(column readout scheme)이라고 지칭)는 MOS(CMOS를 포함함) 고체 촬상 장치에서 공통적이다.
일부 X-Y 어드레스형의 고체 촬상 장치에서도, 노광 시간을 통상의 노광 시간과는 다른 시간에 전자적으로 설정하는 협의의 전자 셔터 기능의 실현을 위해, 예를 들면 신호 전하의 읽어내기가 행해지지 않는 수평 블랭킹 기간에, 1행분의 화 소로부터 불필요한 신호 전하를 신호선에 리셋(신호선에 배출)한다는 것에 유의해야 한다. 이 전자 셔터 기능은 통상 노광 시간과 다른 노광 시간으로 특징지어진다.
X-Y 어드레스형의 고체 촬상 장치에서는, 전자 셔터의 셔터 속도에 대응하는 노광 시간, 즉 화소의 축적 시간에 상당하는 시간은, 신호 전하의 배출 시점으로부터 신호 전하의 읽어내기 시점까지로 결정된다. 따라서, 축적 및 순차 읽어내기 방식은 각 화소의 노출 시간(축적 프레임 시간)마다 화소 신호를 읽어내는데 사용된다.
예를 들면, CMOS 고체 촬상 장치를 이용한 경우, 일반적으로는, 그 기본적인 동작 방식으로부터, 신호를 출력한 화소는 그 시점으로부터 다시 광전 변환하여 얻은 신호 전하의 축적을 개시한다. 이 때문에, 촬상면의 주사 타이밍에 따라서 축적의 기간이 어긋나고, 즉 주사선마다 주사하는 시간만큼 축적 기간이 서로 어긋나, 소위 라인 노광(line exposure)으로 된다. CCD(charge-coupled device)형 고체 촬상 장치와는 달리, 글로벌 노광(global exposure)은 사용되지 않는다. 글로벌 노광은 동일한 기간 내에 광전 변환 소자에 입사한 광을 신호 전하로서 축적하고, 전체 화소로부터 동시에 수직 CCD로 읽어냄으로써 축적의 동시성을 만족한다. 행 단위로 구동 펄스를 공급하므로, 축적 동시화 읽어내기 방식, 즉 글로벌 노광으로 되는 CCD형과는 크게 다르며, 라인 노광(롤링 셔터(Rolling Shutter) 혹은 포컬 플레인 축적(focal plnae accumulation)이라고도 함)으로 된다.
셔터 속도가 느려서 화소의 축적 시간이 충분히 길게 설정되어 있을 때에는 축적 기간의 어긋남은 무시할 수 있지만, 셔터 속도가 수평 주사 기간으로 되어 변하지 않을 만큼 빠르게 설정되면, 물체의 수평 방향의 움직임과 스캔 시점(축적 기간)의 차에 기인하여, 축적 기간의 차가 라인 방향(행 방향; 수평 주사 방향)의 시간 셰이딩 왜곡으로 되어, 화상에 움직임 왜곡으로서 나타나 문제로 된다.
정지 화상 촬상 시 전자 셔터와 메커니컬 셔터를 병용하는 것도 이 문제점에 대한 가능한 하나의 해결책이 될 수 있다. 전자 셔터 동작을 행하였을 때의 각 화소의 노광 축적 기간이 일정하게 되도록 하는(동시각 노광함) 글로벌 셔터 기능을 실현하는 구조를 사용하는 것은 다른 해결책이 될 수 있다.
그러나, 동화상 촬상 시에는 메카니컬 셔터를 병용하는 구조를 채용하는 것은 곤란하다. 또한, 현재 고려되고 있는 일반적인 글로벌 셔터 기능에서는, 신호 전하를 전하 축적부(예컨대, 플로팅 퓨전(floating fusion))에 축적한 후, 최대 1 프레임간의 전하를 유지하기 때문에, 암전류 노이즈에 의한 특성 악화의 문제가 생긴다.
라인 노광에 수반하는 움직임 왜곡을 개선하는데 있어서, 글로벌 셔터에 의한 암전류 노이즈 없이 동화상 촬상에 대응할 수 있는 한 방법으로서, 아날로그 방송파의 영상 신호 등에서 채용되어 있는 인터레이스 주사를 행하는 것이 고려된다. 예를 들면, 인터 라인 전송 CCD에서는 프레임 축적과 필드 축적의 2개의 구동 방법이 있다.
프레임 축적에서의 인터레이스 주사에서는, 홀수 필드 시에는 홀수행의 전하 생성부의 신호 전하만을 수직 CCD에 전송하고, 짝수 필드 시에는 짝수행의 전하 생성부의 신호 전하만을 수직 CCD에 전송한다. 홀수행만으로 구성된 홀수 필드와 짝수행만으로 구성된 짝수 필드에서는, 각 전하 생성부의 축적 시간은 프레임 주기 분으로 되므로 움직임이 빠른 피사체를 촬상하면 프레임 잔상이 많은 화상으로 된다.
반대로, 필드 축적에서의 인터레이스 주사에서는, 홀수 필드 시에는 홀수행과 다음 짝수행의 각 전하 생성부의 신호 전하를 동시에 수직 CCD에 전송하고 가산하여 읽어내고, 다음 짝수 필드 시에는 가산의 조합을 바꿔, 짝수행과 다음 홀수행의 각 전하 생성부의 신호 전하를 동시에 수직 CCD에 전송하고 가산하여 읽어낸다. 전하 생성부의 전체 화소의 신호가 필드마다 읽어내어진다. 각 필드에서는, 각 전하 생성부의 축적 시간은 필드 주기분(즉, 프레임 주기의 절반)으로 되므로, 움직임이 빠른 피사체를 촬상하여도 잔상이 적은 화상으로 된다. 따라서, CMOS형의 고체 촬상 장치 등의 X-Y 어드레스형의 고체 촬상 장치에서도, 인터 라인 전송 CCD에서의 필드 축적에 상당하는 구동 방법을 채용함으로써, 라인 노광에 수반하는 움직임 왜곡을 개선하는 것이 고려된다.
그러나, 일반적인 CMOS형의 고체 촬상 장치에서는, 인터 라인 전송 CCD에서의 필드 축적에 상당하는 인터레이스 주사를 행할 수 없다. 복수행의 전하 생성부의 신호 전하(2 필드/1 프레임의 경우, 통상적으로는 상하의 화소)를 가산할 필요가 있다. 또한, 필드에 의해 가산하는 전하 생성부의 조합이 서로 다르다. CCD형 의 고체 촬상 장치의 경우에는, 가산하는 전하 생성부의 조합이 서로 다르더라도, 수직 CCD에서 전하 상태에서의 신호 가산이 가능하다. 한편, 일반적인 CMOS형의 고체 촬상 장치에서는, 전하 생성부와 화소 신호 생성부가 일대일이며, 전하 상태에서의 신호 가산은 일반적으로 불가능하다.
가능한 대책으로서는, 예를 들면, 신호 전하를 유지해 두기 위한 화소 내 메모리를 형성하는 것이 고려된다(일본 특허 공개 제2007-150008호 공보(특허 문헌 1) 및 일본 특허 공개 평 06-334920호 공보(특허 문헌 2)). 그러나, 칩 면적이 증대하거나 혹은 포화 신호량이 적어지는 등의 폐해가 발생한다.
예를 들면, 특허 문헌 1에는, 플로팅 디퓨전에서 신호 전하를 가산하는 것을 가능하게 하는 구조가 제안되어 있다. 그러나, 그 구조에서 인터레이스 주사를 실현시키기 위해서는, 열 방향의 모든 플로팅 디퓨전을 공유할 필요가 있고, 플로팅 디퓨전의 기생 용량이 증대한다. 그것에 의해, 변환 효율이 현저하게 저하되어, 실용적이지 않다. 화소 어레이부에 전하 저장부를 플로팅 디퓨전과는 별도로 형성하는 구조로 되어 있으며, 그만큼 전하 생성부가 작아지게 되어, 포화 신호량의 저하를 초래한다.
한편, 특허 문헌 2에는, 상·하의 화소를 MOS 트랜지스터에 의해 연결하여, 전하 상태에서의 신호 가산을 가능하게 하는 구조가 제안되어 있다. 그러나, 용량도 2배로 증가하게 되어, 전압은 결국 평균화된다고 하는 결점이 있다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로, 칩 사이즈 증대나 포화 신호량 저하 등을 초래하지 않고, 라인 노광에 수반하는 화상의 움직임 왜곡을 인 터레이스 주사에 의해 억제할 수 있는 구조를 제공하는 것을 목적으로 한다.
우선, 본 발명은 화소 어레이부를 포함한다. 화소 어레이부는 2차원 매트릭스 형상으로 배열된 단위 화소를 포함한다. 각 단위 화소는 전하 생성부, 전하 전송부 및 신호 출력부를 포함한다. 전하 생성부는 신호 전하를 생성한다. 전하 전송부는 전하 생성부에 의해 생성된 신호 전하를 전송한다. 전하 전달부는 전하 생성부에 의해 생성된 신호 전하를 전송한다. 신호 출력부는 전하 생성부에 의해 생성된 신호 전하와 대응하는 대상 신호를 생성하여 출력한다.
복수의 전하 전달부는 각 전하 생성부에 대해서 제공된다.
더욱이, 본 발명의 일 실시예에서, 각 전하 생성부에 제공된 복수의 전하 전송부는, 전하 생성부의 반대 측 상에 다른 행 내의 신호 출력부에 접속된다. 각 전하 생성부는 복수의 전하 전송부를 통해서 다른 행의 신호 출력부에 접속될 수 있다.
다른 관점에서 바라본 본 발명의 다른 실시예에서, 각 행의 신호 출력부는 2개의 동작 사이에서 절환할 수 있으며, 하나는 복수의 전하 전송부의 선택적인 온/오프 동작에 의해 어느 하나의 행의 전하 생성부로부터 신호 전하를 수신하며, 다른 하나는 신호 출력부가 속하는 자신의 행 내의 전하 생성부로부터 또는 자신의 행과 다른 한 행의 전하 생성부로부터 신호 전하를 수신하도록 구성되는 2개의 동작들 간에 절환될 수 있다.
복수의 전하 전송부는 각 전하 생성부에 대해서 제공된다. 전하 전송부는 다른 행 내의 신호 출력부에 접속된다. 이것은 인터레이스 주사가 복수의 전하 생성부의 신호 전하의 가산에 수반될 것을 허용한다. 다른 행 내의 전하 생성부는 매 필드 가산에 조합된다. 인터레이스 주사는 복수의 전하 전송부의 선택적인 온/오프 동작에 의해 가능하다(전하 전송부 중의 하나만이 활성화되는 동작). 이는 모든 화소에 대한 전하 생성부의 신호 전하를 읽어내는 인터레이스 주사를 허용한다. 물론, 일반적인 CMOS 센서에 의한 화상 취득과 마찬가지로 프로그레시브 주사도 가능하다.
이와 같은 구조를 적용한 고체 촬상 장치는, 단일 칩 또는 화소 어레이부(촬상부)와 신호 처리부 또는 광학계가 모여서 패키징된 촬상 기능을 갖는 모듈 형상의 형태이어도 된다. 또한, 고체 촬상 장치만이 아니라, 촬상 장치에도 적용 가능하다. 이 경우, 촬상 장치는 고체 촬상 장치와 마찬가지의 효과가 얻어진다. 여기에서, 촬상 장치는, 예를 들면, 카메라(혹은 카메라 시스템)를 나타낸다. 한편, 용어 "촬상"은 통상의 카메라 촬영시의 상의 포착뿐만 아니라, 광의의 의미로서, 지문 검출 등도 포함하는 것이다.
본 발명의 일 실시예는 각 전하 생성부에 제공된 복수의 전하 전송부를 가지므로, 각 전하 생성부가 다른 행 내의 신호 출력부와 접속할 수 있도록 한다. 이것은, 인터레이스 주사에 맞춰 활성화된 전하 전송부를 선택함으로써 신호 출력부가 신호 전하와 함께 가산할 수 있게 한다.
인터레이스 주사는 매 필드 상의 모든 화소에 대해서 전하 생성부의 신호 전 하를 읽어내므로, 라인 노광에 수반하는 화상의 움직임 왜곡을 억제할 수 있다. 또한, 기존의 전하 축적부 이외에 가산용 전하 축적부가 불필요하여, 칩 면적 증가, 변환 요율 저하, 포화 신호 레벨 감소 없이, 신호 전하 가산에 의해 S/N비가 향상된다.
이하, 본 발명의 도면을 참조하여 본 발명의 바람직한 실시예가 도시된다. 각 기능 요소에 대하여 실시예별로 구별할 때에는, A, B, C 등의 대문자 참조 번호를 붙여 기재한다. 특별히 구별하지 않고 설명할 때에는 이 참조 번호를 생략하고 기재한다. 도면에서도 마찬가지이다.
이하에서는, X-Y 어드레스형의 고체 촬상 장치의 일례인, CMOS형 고체 촬상 장치를 디바이스로서 사용한 경우를 예로 설명함에 유의한다. 또한, 특정하지 않는 한, CMOS형의 고체 촬상 장치는, 모든 단위 화소가 NMOS(n채널형의 MOS)로 이루어지고, 신호 전하는 음전하(전자)인 것으로서 설명한다. 단, 이것은 일례이며, 대상으로 되는 디바이스는 MOS형의 고체 촬상 장치에 한하지 않고, 단위 화소가 PMOS(p채널형의 MOS)로 구성되어 있어도 되며, 신호 전하는 양전하(홀)이어도 된다. 광이나 방사선 등의 외부로부터 입력되는 전자파에 대하여 감응하는 단위 화소를 라인 형상 혹은 매트릭스 형상으로 복수 개 배열하여 이루어지며 어드레스 제어를 통해 신호를 읽어내는 물리량 분포 검지용의 반도체 장치의 전체에, 후술하는 모든 실시예가 마찬가지로 적용될 수 있다.
<고체 촬상 장치: 기본 구성>
도 1은, 본 발명에 따른 고체 촬상 장치의 일 실시예인 CMOS형의 고체 촬상 장치(CMOS 이미지 센서)의 기본 구성도이다.
고체 촬상 장치(1)는, 복수 개의 단위 화소(3)가 2차원 매트릭스 형상으로 배열된 화소 어레이부(10)를 갖는다. 장치(1)는, 예를 들면 R, G, B의 색 필터가 베이어 배열(Bayer pattern)로 되어 있는 색 분해(색 분리) 필터를 사용함으로써, 화소 어레이부(10)를 컬러 촬상 대응으로 할 수 있다.
도 1에서는, 간단화를 위해 행 및 열의 일부를 생략하여 나타내고 있지만, 현실적으로는, 각 행이나 각 열에는, 수십 내지 수천의 단위 화소(3)가 배치된다. 후술하는 바와 같이, 단위 화소(3)는 검지부의 일례인 수광 소자(전하 생성부)로서의 포토다이오드 외에 예를 들면, 전하 전송용이나 리셋용이나 증폭용 등의 3개 혹은 4개의 트랜지스터를 갖는 화소 내 앰프를 갖는다. 단위 화소(3)로부터는, 열마다 수직 신호선(19)을 통해서 화소 신호 전압 Vx가 출력된다. 화소 신호 전압 Vx는, 리셋 레벨 Srst(P상 성분)과 신호 레벨 Ssig(D상 성분)을 포함한다.
고체 촬상 장치(1)는 또한 컬럼 AD 변환부(26)를 갖는다. AD 변환부(26)는 열 병렬(column-parllel) 방식으로 배열된 AD 변환부(250)를 갖는다. AD 변환부(250)는 CDS(Correlated Double Sampling) 처리 및 디지털 변환을 다룬다. 용어 "열 병렬"은 수직 열의 수직 신호선(19)(열 신호선의 일례)에 대해서 실질적으로 복수의 CDS 처리 기능부, 디지털 기능부(AD 변환부) 및 다른 부는 병렬로 제공된다는 것을 나타낸다. 그러한 읽어내기 방식은 컬럼 읽어내기 방식이라고 한다.
고체 촬상 장치(1)는 또한, 구동 제어부(7), 읽어내기 전류 제어부(24), 참 조 신호 생성부(27) 및 출력부(28)를 포함한다. 읽어내기 전류 제어부(24)는 화소 신호를 읽어내기 위한 동작 전류(읽어내기 전류)를 단위 화소(3)에 공급한다. 참조 신호 생성부(27)는 AD 변환용 참조 신호 SLP_ADC를 컬럼 AD 변환부(26)에 공급한다.
구동 제어부(7)는, 화소 어레이부(10)의 신호를 순차적으로 읽어내기 위한 제어 회로 기능의 실현을 위해 수평 주사부(12)(열 주사 회로), 수직 주사부(14)(행 주사 회로) 및 통신/타이밍 제어부(20)를 포함하고 있다.
수평 주사부(12)는, 수직 어드레스 설정부(12a), 수평 구동부(12b) 등을 갖는다. 수평 어드레스 설정부(12a)는 열 어드레스 및 열 주사를 제어한다. 수직 주사부(14)는 수직 어드레스 설정부(14a), 수직 구동부(14b) 등을 갖는다. 수직 어드레스 설정부(14a)는 행 어드레스 및 행 주사를 제어한다. 수평 및 수직 주사부(12 및 14)는, 통신/타이밍 제어부(20)로부터 공급된 제어 신호 CN1 및 CN2에 응답하여 행 및 열 선택(주사)을 개시한다
통신/타이밍 제어부(20)는 타이밍 제너레이터(읽어내기 어드레스 제어 장치의 일례)이 기능적 블록을 포함한다. 이 기능 블록은, 단자(5a)를 통해서 입력되는 마스터 클럭 CLK0에 동기한 클럭을 디바이스 내의 각 부(수평 주사부(12), 수직 주사부(14), 및 컬럼 AD 변환부(26))에 공급한다. 동일한 부(20)는 통신 인터페이스 기능 블록을 더 포함한다. 이 기능 블록은 단자(5a)를 통해서 외부의 주 제어부로부터 마스터 클럭 CLK0을 수신한다. 동일한 기능 블록은 또한, 예컨대 사용될 동작 모드를 특정하도록 적용된 데이터를 단자(5a)를 통해서 외부의 주 제어부로부 터 수신한다. 이 기능 블록 또한, 고체 촬상 장치(1)에 관한 정보를 포함하는 데이터를 외부의 주 제어부에 출력한다.
예를 들면, 통신/타이밍 제어부(20)는, 내부 클럭을 생성하는 클럭 변환부의 기능을 갖는 클럭 변환부(20a) 및 통신 기능이나 각 부를 제어하는 기능을 갖는 시스템 제어부(20b) 등을 갖는다. 클럭 변환부(20a)는, 단자(5a)를 통해서 입력되는 마스터 클럭 CLK0에 기초하여, 마스터 클럭 CLK0보다도 고속 주파수의 펄스를 생성하는 주파수 체배기(frequency multiplier)를 내장하고 있으며, 카운트 클럭 CKcnt1 및 CKdac1 등의 내부 클럭을 생성한다.
출력부(28)는, 센스 앰프(28a)(S·A) 및 인터페이스부(28b)(IF 부)를 갖는다. 센스 앰프(28a)는 수평 신호선(18) 상에서 신호(디지털 데이터이지만 소진폭)를 검출한다. 인터페이스부(28b)는 고체 촬상 장치(1)와 외부 장치 사이의 인터페이스 기능을 다룬다. 인터페이스부(28)의 출력은, 영상 데이터가 후단 회로에 출력되도록 출력 단자(5c)에 접속된다. 출력부(28)는 센스 앰프(28a)와 인터페이스부(28b) 사이에 각종 디지털 연산 처리를 행하는 디지털 연산부를 가질 수 있다.
단위 화소(3)는, 행 선택을 위한 행 제어선(15)을 통해서 수직 주사부(14), 및 수직 신호선(19)을 통해서 컬럼 AD 변환부(26)의 수직열마다 형성되어 있는 AD 변환부(250)와, 각각 접속되어 있다. 여기에서, 행 제어선(15)은 수직 주사부(14)로부터 화소에 들어가는 배선 전반을 나타낸다.
수직 주사부(14)는, 화소 어레이부(10)의 행을 선택하고, 그 행에 필요한 펄스를 공급하는 것이다. 수직 어드레스 설정부(14a)는, 신호를 읽어내는 행(읽어내 기행: 선택행이나 신호 출력행이라고도 함) 외에, 전자 셔터용의 행 등도 선택한다.
여기에서, 고체 촬상 장치(1)와 같이, X-Y 어드레스형의 촬상 장치에서는 각 화소의 축적 프레임 시간마다 읽어내는 축적 순차 읽어내기 방식으로 되고, 여기에서는 행 단위로 구동 펄스를 공급한다. 그 결과, 라인 노광(롤링 셔터(rolling shutter) 또는 포컬 플레인 축적(focal plane accumulation)이라고도 함)은 행마다 전하를 축적하고 읽어내는데 사용된다. 이것은 축적 및 동시화 읽어내기 방식, 즉 글로벌 노광을 이용하여 그 CCD형과는 상당히 다르다. 글로벌 노광은, 동일한 기간 동안에 광전 변환 소자에 입사한 광을 신호 전하로서 축적하고, 전체 화소로부터 동시에 수직 CCD로 읽어냄으로써 축적의 동시성을 충족한다.
라인 노광 방식의 전자 셔터 동작에서는, 임의의 읽어내기행이 셔터 동작의 행(셔터 동작행)으로 설정되어 단위 화소(3)를 구성하는 광전 변환 소자(검지부)에 대한 리셋 처리가 이루어진 시점으로부터, 그 읽어내기행이 읽어내기 동작의 행(읽어내기 동작행)으로 설정되어 실제로 신호 전하를 수직 신호선(19) 측으로 읽어낼 때까지의 시간이 노광 시간으로 된다.
상세 내용은 후술하지만, 이 라인 노광 방식에서는, 움직이는 피사체의 촬상시에, 시간 셰이딩의 왜곡이 크다고 하는 문제점이 있다. 그 대책의 한가지 안으로서, 본 실시예에서는, 프로그레시브 주사 대신에, 인터레이스 주사를 행한다. 인터레이스 주사시에는, 복수의 전하 생성부가 1개의 화소 신호 생성부를 공유하는 단위 화소군(2)을 구성하도록 하고, 그들 복수의 전하 생성부에 의해 생성된 신호 전하를 화소 신호 생성부에 의해 가산하여 처리 대상 신호를 컬럼 AD 변환부(26)로 읽어내도록 한다.
AD 변환부(250)에서의 AD 변환 방식으로서는, 회로 규모나 처리 속도(고속화)나 분해능 등의 관점으로부터 다양한 방식이 고려되어 있지만, 일례로서, 참조 신호 비교형, 슬로프 적분형, 혹은 램프 신호 비교형 등이라고 불리는 AD 변환 방식을 채용한다. 참조 신호 비교형의 AD 변환에 있어서는, 변환 개시(비교 처리의 개시)로부터 변환 종료(비교 처리의 종료)까지의 시간에 기초하여 카운트 동작 유효 기간을 결정하고, 그 기간을 나타내는 카운트 인에이블 신호 EN에 기초하여 아날로그 대상 신호를 디지털 데이터로 변환한다.
이 때문에, 참조 신호 생성부(27)는, DA 변환부(270)(DAC; Digital Analog Converter)를 갖고, 통신/타이밍 제어부(20)로부터의 제어 데이터 CN4로 나타내지는 초기값으로부터 카운트 클럭 CKdac1에 동기하여, 제어 데이터 CN4로 나타내지는 기울기(변화율)의 참조 신호 SLP_ADC를 생성한다. 카운트 클럭 CKdac1은 카운터부(254)용의 카운트 클럭 CKcnt1과 동일하게 하여도 된다.
AD 변환부(250)는, 비교부(252)(COMP)와 업카운트 모드와 다운카운트 모드를 전환 가능한 카운터부(254)를 포함한다. 본 예에서는 또한, 카운터부(254)의 후단에, 스위치부(258)와 데이터 기억부(256)를 포함한다. 비교부(252)는, 참조 신호 생성부(27)에 의해 생성되는 참조 신호 SLP_ADC와, 선택행의 단위 화소(3)로부터 수직 신호선(19)(H1, H2, …, Hh)을 경유하여 얻어지는 아날로그의 화소 신호 전압 Vx를 비교한다. 카운터부(254)는, 비교부(252)의 비교 출력 Co와 일정한 관계를 갖는 카운트 인에이블 신호 EN의 액티브 기간을 카운트 클럭 CKcnt1에서 카운트하고, 카운트 결과를 유지한다.
통신/타이밍 제어부(20)는 제어 신호 CN5를 각 AD 변환부(250)의 카운터부(254)에 공급한다. 제어 신호는 제어 정보를 특정한다. 그러한 제어 정보는 카운터부(254)가 P 및 D 상의 카운트 처리를 다운 카운트 또는 업 카운트 모드로 동작하는지를 포함한다. 그러한 제어 정보는 또한 P 상의 카운팅에서의 초기 값 Dini의 설정 및 리셋 등을 포함한다.
비교부(252)의 한쪽의 입력 단자(+)는, 다른 비교부(252)의 입력 단자(+)와 공통으로, 참조 신호 생성부(27)에 의해 생성되는 참조 신호 SLP_ADC가 입력되고, 다른 쪽의 입력 단자(-)에는, 각각 대응하는 수직열의 수직 신호선(19)이 접속되고, 화소 어레이부(10)로부터의 화소 신호 전압 Vx가 개개로 입력된다.
카운터부(254)의 클럭 단자 CK에는, 다른 카운터부(254)의 클럭 단자 CK와 공통으로, 통신/타이밍 제어부(20)로부터 카운트 클럭 CKcnt1이 입력되어 있다. 데이터 기억부(256)를 형성하지 않은 경우, 카운터부(254)에는, 수평 주사부(12)로부터 제어선(12c)을 통해서 제어 펄스가 입력된다. 각 카운터부(254)는, 카운트 결과를 유지하는 래치(latching) 기능을 갖고 있으며, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터 출력값을 유지한다.
본 실시예에서는, AD 변환부(250)에서 CDS 처리를 완결시켜 두지만, 리셋 레벨 Srst의 P상 데이터와 신호 레벨 Ssig의 D상 데이터를 개별로 출력부(28) 측으로 전송하고, AD 변환부(250)의 후단의 디지털 연산부에서 CDS 처리를 행하여도 된다. 본 출원인은, AD 변환부(250)에 의해 AD 변환과 CDS 처리를 행하는 참조 신호 비교형의 AD 변환 방식을 다양하게 제안하고 있어, 그들도 기본적으로는 각 실시예에서 채용할 수 있는 것이다.
본 실시예에 따른 고체 촬상 장치(1)는, 수평 주사부 및 수직 주사부(12 및 14)와 같은 구동 제어부(7)의 각 요소는, 화소 어레이부(10)와 함께, 반도체 집적 회로 제조 기술과 마찬가지의 기술을 이용하여 단결정 실리콘 등의 반도체 영역에 일체적으로 형성된 소위 1칩(동일한 반도체 기판상에 형성되어 있는 것)으로 구성된다.
고체 촬상 장치(1)는, 상술한 바와 같이 반도체 영역에 일체적으로 형성된 구성요소를 갖는 단일 칩의 형태일 수 있다. 대안적으로, 그러나 장치(1)는, 도시는 생략하지만, 화소 어레이부(10), 구동 제어부(7), 컬럼 AD 변환부(26) 등의 각종 신호 처리부 외에, 촬영 렌즈, 광학 로우 패스 필터 혹은 적외광 커트 필터 등의 광학계도 포함하는 상태에서, 이들을 모아서 패키징된 촬상 기능을 갖는 모듈 형상의 형태로 하여도 된다.
개개의 AD 변환부(250)의 출력 측은, 예를 들면, 카운터부(254)의 출력을 수평 신호선(18)에 접속할 수 있다. 혹은, 도 1에 도시된 바와 같이, 카운터부(254)의 후단에, 카운터부(254)의 유지한 카운트 결과를 유지하는 래치를 구비한 메모리 장치로서의 데이터 기억부(256)와, 카운터부(254)와 데이터 기억부(256) 사이에 배치된 스위치부(258)를 구비하는 구성을 채용할 수도 있다. 스위치부(258)는, 수직열마다 스위치 SW를 갖는다.
데이터 기억부(256)를 포함하는 구성을 채용하는 경우, 스위치 SW에는, 다른 수직열의 스위치 SW와 공통으로, 통신/타이밍 제어부(20)로부터, 소정의 타이밍에서, 제어 펄스로서의 메모리 전송 지시 펄스 CN8이 공급된다. 스위치부(258)의 각 스위치 SW는, 메모리 전송 지시 펄스 CN8이 공급되면, 대응하는 카운터부(254)의 카운트값을 데이터 기억부(256)에 전송한다. 데이터 기억부(256)는 전송된 카운트값을 유지 및 기억한다. 데이터 기억부(256)에는, 수평 주사부(12)로부터 제어선(12c)을 통해서 제어 펄스가 입력된다. 데이터 기억부(256)는, 제어선(12c)을 통한 제어 펄스에 의한 지시가 있을 때까지는, 카운터부(254)로부터 취득한 카운트값을 유지한다.
수평 주사부(12)는, 컬럼 AD 변환부(26)의 각 비교부(252)와 카운터부(254)가, 각각이 담당하는 처리를 행하는 것과 병행하여, 각 데이터 기억부(256)가 유지하고 있던 카운트값을 읽어내는 읽어내기 주사부의 기능을 갖는다. 데이터 기억부(256)의 출력은, 수평 신호선(18)에 접속되어 있다. 수평 신호선(18)은, AD 변환부(250)의 비트폭분 혹은 그 2배 폭분(예를 들면, 상보 출력이라고 할 때)의 신호선을 갖고, 각각의 출력선에 대응한 센스 앰프(28a)를 갖는 출력부(28)에 접속된다. 카운터부(254), 데이터 기억부(256), 스위치부(258) 및 수평 신호선(18)은 각각, n비트에 대응한 구성을 채용하고 있음에 유의한다.
<노광 시간 제어 기능에 대하여>
도 2 내지 도 4c는, 일반적인 X-Y 어드레스형의 촬상 장치에서의 노광 제어(전자 셔터) 기능을 설명하는 도면이다. 도 2에 도시한 바와 같이, 수직 주사 부(414)의 수직 어드레스 설정부(414x)는, 통상의 읽어내기 대상의 행 어드레스
Figure 112009032668323-pat00001
를 지정하는 기능 외에, 셔터 대상의 단위 화소(403)(셔터 화소)의 행 어드레스, 즉 셔터 화소 위치를 지정하는 어드레스 정보(구체적으로는 구동 펄스로서의 전송 게이트 펄스 TGs)를 생성하는 기능도 갖고 있다.
X-Y 어드레스형 촬상 장치에서도, 협의의 전자 셔터 기능의 실현을 위해, 예를 들면 신호 전하의 읽어내기가 행해지지 않는 수평 블랭킹 기간에, 1행분의 화소로부터 불필요한 신호 전하를 신호선에 리셋(배출)하는 것도 있다. 이 전자 셔터는 노광 시간을 통상의 노광 시간과는 다른 시간에 전자적으로 설정한다.
여기에서, X-Y어드레스형의 촬상 장치에서는, 전자 셔터의 셔터 속도에 대응하는 노광 시간 즉 화소의 축적 시간에 상당하는 시간은, 신호 전하의 배출 시점으로부터 신호 전하의 읽어내기 시점까지로 결정되고, 화소 신호는 각 화소의 노출 시간(축적 프레임 시간)마다 읽어내어지므로, 축적 순차 읽어내기 방식으로 된다. 이 때문에, 면 내에 배치된 화소의 노출에 시간차가 발생한다. 이와 같은 읽어내기 형식이 사용되는 경우, 피사체에 움직임이 있으면, 화소마다의 광을 포착하는 시간에 어긋남이 생기고, 1 화면 내에서 움직임 왜곡(motion distortion)이 생긴다. 이러한 관점에서 축적 및 순차적인 읽어내기 방식은 축적 및 동시화 읽어내기 방식과 상당히 다르다. 전하 결합형의 촬상 소자에 채용된 후술하는 방식은, 신호를 유지하여 전송을 지연하므로, 모든 화소의 동시 노광을 허용하여 단일 화면상의 "움직임 왜곡"을 방지한다.
예를 들면, 컬럼 읽어내기 방식(행 단위 읽어내기 방식)에서는, 수평 주사선마다 주사하는 시간만큼 축적 기간이 어긋나기 때문에, 수평 방향의 우측과 좌측에서 축적 시간이 행(수평 주사선)에 의해 서로 다르게 된다고 하는 문제가 있다. 이것에 의해, 움직임이 빠른 피사체가 왜곡되어 촬상되는 시간 셰이딩 왜곡(움직임 왜곡)의 문제가 생긴다.
즉, 수직 어드레스 설정부(414x)의 셔터 타이밍 제어 기능 요소로부터는 셔터 대상의 행 어드레스를 지정하는 구동 펄스
Figure 112009032668323-pat00002
가 동일 행의 전체 단위 화소(403)에 공급되도록 하는 배선 구성을 채용한다. 이것에 의해, 구동 펄스
Figure 112009032668323-pat00003
로 지정된 행의 단위 화소(403)가 셔터 화소로서 지정된다.
CMOS 고체 촬상 장치를 이용한 경우, 일반적으로는, 그 기본적인 동작 방식으로부터, 신호를 출력한 화소는 그 시점으로부터 다시 광전 변환하여 얻은 신호 전하의 축적을 개시한다. 이 때문에, 촬상면의 주사 타이밍에 따라서 축적의 기간이 어긋나고, 즉 주사선마다 주사하는 시간만 축적 기간이 어긋나며, 소위 라인 노광이 된다. CCD(charge-coupled device)형과는 달리, 동일한 기간 동안에 광전 변환 소자에 입사한 광을 신호 전하로서 축적하고, 전화소로부터 동시에 수직 CCD로 읽어냄으로써 축적의 동시성을 충족하는 글로벌 노광으로는 되어 있지 않다.
여기에서, 예를 들면, 도 2에 도시한 바와 같이, 촬상 영역에서, 읽어내기행 n과 셔터행 ns를 Δs행만큼 분리하는 경우를 고려한다. 전자 셔터의 지시를 받은 행 ns의 대상열의 화소가 리셋되고 나서 다시 신호 전하의 축적을 개시하므로, 예 를 들면 촬상면의 주사 방향이 위로부터 아래로 되어 있는 경우, 행 n과 행 n+Δs의 시간차는 프레임 레이트와 주사선 수 사이에서 소정의 관계를 갖고, 읽어내기행 n과 셔터행 ns의 간격을 조정함으로써, CMOS형의 고체 촬상 장치로부터 읽어내어지는 신호의 축적 시간을, 라인 주기(1 수평 주사 기간)를 조정 단위로서 바꿀 수 있다.
종래의 CMOS 센서에서는, 1 화면의 촬상 시에는, 읽어내기행 n이나 셔터행ns를 1개로 함으로써, 전자 셔터 제어를 행 단위로 행하도록 한다. 수직 어드레스 설정부(414x)에서 설정된 임의의 시점의 읽어내기행 n에 대하여, 수직 어드레스 설정부(414x)의 셔터 타이밍 제어 기능 요소에서, 전체 열(H1, H2, …, Hh)의 화소에 관하여, 읽어내기행 n을 제외한 어느 하나의 행 위치, 즉 Δs행만큼 떨어진 위치(시점)에서 셔터행 ns를 설정한다. 이 조건에서, 셔터 타이밍 제어 기능 요소는 화소를 리셋한다. 이 리셋 동작은, 셔터 타이밍 이전에 광전 변환 소자에 축적된 전하를 소취함으로써로 실현할 수 있고, CMOS형의 고체 촬상 장치의 경우, 예를 들면 전송 게이트와 리셋 게이트를 온 시킴으로써 실현할 수 있다.
셔터행 ns의 화소가 수직 어드레스 설정부(414x)에 의해 다음에 읽어내기행 n으로 설정될 때까지의 시간이 축적 시간으로 되는, 즉 읽어내기행 n과 셔터행 ns와의 시간 간격이 축적 시간으로 된다. 이와 같이 함으로써, 결과적으로는, 행 단위에서 축적 시간을 제어할 수 있다. 통상의 축적 시간(노광 시간) 설정에 있어서는, 셔터행 ns에 대한 액세스를 행하지 않고, 프레임 레이트분의 시간만큼 전하의 축적이 행해진다.
상술한 바와 같이, CMOS형의 고체 촬상 장치가 갖는 라인 노광의 특질을 이용하여, 전자 셔터용의 구동 펄스
Figure 112009032668323-pat00004
를 행 단위에서, 그 행의 각 단위 화소(403)에 공급함으로써, 읽어내기행 n과 셔터행 n+Δs의 시간차를, 행 단위에서 각 단위 화소(403)에 설정할 수 있어, 행마다 축적 시간을 간단하게 제어할 수 있다.
단, 전술한 바와 같이, X-Y 어드레스형 촬상 장치에서는 각 화소의 축적 프레임 시간마다 읽어내어지는 축적 및 순차 읽어내기 방식을 사용함에 유의한다. 이 방식은 각 면적 요소의 축적 프레임 타임마다 화소 신호를 읽어낸다. 그러한 장치에서, 구동 펄스
Figure 112014047567390-pat00005
는 행마다 공급된다. 그 결과, 라인 노광(롤링 셔터 또는 포컬 플레인 축적으로도 함)(도 3b 및 도 3c)이 사용된다. 이것은 축적 및 동시화 읽어내기 방식, 즉 글로벌 노광(도 3a 참조)에 기초하여 CCD 형과는 상당히 다르다.
셔터 속도가 느리고 상당히 긴 화소 축적 시간이 설정되는 경우, 축적 기간의 어긋남은 무시할 수 있다. 하지만, 셔터 속도가 수평 주사 기간으로 되어 변하지 않을 만큼 빠르게 설정되면, 물체의 수평 방향의 움직임과 스캔 시점(축적 기간)의 차(도 4b 참조)에 기인하여, 축적 기간의 차가 라인 방향(행 방향; 수평 주사 방향)의 시간 셰이딩 왜곡으로 되어, 화상에 움직임 왜곡으로서 나타나 문제로 된다(도 4c).
이 문제를 해결하기 위해서는, 한가지 안으로서, 인터레이스 주사를 행하는 것이 고려된다. 인터레이스 주사시에는, 복수행의 화소를 가산하고 필드에 의해 가산하는 화소의 조합이 서로 다르다. CCD형의 고체 촬상 장치의 경우에는, 가산하는 화소의 조합이 서로 다르더라도, 수직 레지스터에서 전하 상태에서의 신호 가산이 가능하다. 한편, 일반적인 CMOS형의 고체 촬상 장치에서는, 전하 생성부(32)와 화소 신호 생성부(5)가 일대일이며, 전하 상태에서의 신호 가산은 일반적으로 할 수 없다.
따라서, 본 실시예에서는, 라인 노광에 의한 축적 기간 차가 라인 방향의 시간 셰이딩 왜곡으로 되어 화상에 움직임 왜곡으로서 나타나는 문제를 개선할 수 있는 새로운 구조를 채용한다.
그 구조를 위해서, 우선, 화소 어레이부(10)는, 1개의 전하 생성부(32)에 대하여 복수의 읽어내기 선택용 트랜지스터(34)가 전하 전송부(전송 게이트)로서 형성되고, 그들이 각각 서로 다른 행의 화소 신호 생성부(5)(읽어내기 선택용 트랜지스터(34)는 제외함), 즉 신호 출력부(6)에 접속되도록 하고 있다. 동일한 전하 생성부(32)에 형성되어 있는 복수의 읽어내기 선택용 트랜지스터(34)는, 선택적으로 온/오프 동작이 가능하며, 신호 전하의 전송 시에는 어느 한쪽만이 액티브되도록 수직 주사부(14)는 제어한다. 수직 주사부(14)는, 그 복수의 읽어내기 선택용 트랜지스터(34)의 행을 구분하여 사용하고, 프로그레시브 주사와 인터레이스 주사 중 어느 것에 대응하도록 되어 있다.
인터레이스 주사시에는, 단위 화소군(2)이 형성된다. 단위 화소군(2)의 각각에서, 복수의 전하 생성부(32)는 1개의 화소 신호 생성부(5)를 공유한다. 복수 의 전하 생성부(32)에 의해 생성된 신호 전하는 화소 신호 생성부(5)에 의해서 가산되고, 가산된 결과의 대상 신호를 읽어낸다. 이 구조는, 인터 라인 전송 CCD에서의 필드 축적에 상당하는 구동 방법이며, 전하 가산을 병용한 인터레이스 주사라고 한다. 후술하는 각 실시예에서는 "전하 가산을 병용하였다"를 생략하여 기록하는 경우도 있지만, 각 인터레이스 주사는, 모두 이 전하 가산을 병용한 인터레이스 주사이다.
프로그레시브 주사는, 1 화면(프레임)의 수직 주사선(본 실시예에서는 화소 신호 생성부(5)나 신호 출력부(6)의 행)의 신호 출력부(6)로부터 처리 대상 신호를 순서대로 읽어내는 방식이다. 인터레이스 주사는, 화면의 각 수직 주사선을 N개 걸러 읽어냄으로써 1 화면을 N매의 화상(N 필드)으로 분할하여 읽어내는 방식으로 나눈다. 환언하면, 인터레이스 주사는 N 단계에서 각각 다른 위치에서 1/N개의 주사선을 갖는 화면(필드)을 읽어낸다. 전하 가산을 병용한 인터레이스 주사에서는, 각 필드 화상은 수직 해상도가 프로그레시브 주사에 비교하여 1/N배로 되고 또한 필드간에서 시간 차를 갖지만, 매초당 화면 수가 프로그레시브 주사에 비하여 N배로 되고 전하 축적 시간은 1/N배로 되므로, 움직이는 피사체의 움직임의 묘사가 원활하게 되어 시간 해상도가 향상한다. 라인 노광에 수반하는 시간 셰이딩 왜곡을 완화할 수 있어, 동화상으로서의 움직임의 원활함이 열화하지 않는다고 하는 이점이 있다. 또한, 정지 화상 촬상시에 인터레이스 주사로 하는 것을 부정하는 것은 아니지만, 이 경우, 각 필드 화상은 시간 차를 가지므로, 움직이는 피사체의 경우에는 흔들림이 발생한다.
이하, 구체적으로 설명한다. 또한, 용어 "1 필드 주기"는 촬상면 상을 2차원 주사하여 화상을 읽어내는 기간(구체적으로는 1 수직 주사 주기)이며, 용어 "1 프레임 주기"는 촬상면 상의 전체 화소에서 화상을 형성하는 것에 요하는 기간이다. 모든 행을 순서대로 수직 방향으로 주사하는 순차 주사에 적용된 프로그레시브 주사를 행하는 경우에는, "1 필드 주기"가 "1 프레임 주기"로 된다. 이것에 대하여, 한쪽의 수직 주사시에는 행을 씨닝하여 순서대로 수직 방향으로 주사함과 함께, 다른 쪽의 수직 주사시에는 한쪽의 수직 주사시에 씨닝한 행을 보완하도록 수직 방향으로 주사하는 비월 주사(인터레이스 주사)를 행하는 경우에는, "K 필드"가 "1 프레임"으로 된다. "K"는 씨닝의 정도에 의한 것으로, 통상적으로는, K=2로 한다. 또한, 순차적으로 주사인지 비월 주사인지에 상관없이, 촬상면 상을 2차원 주사하여 화상을 읽어내는 1 수직 주사 주기를, 광의의 "1 프레임'이라고 하는 경우도 있다.
<화소 어레이부: 제1 실시예>
도 5는, 비교예의 화소 어레이부(10Z)를 설명하는 도면이다. 도 6는 제1 실시예의 화소 어레이부(10A)를 설명하는 도면이다.
신호 전하를 생성하는 포토다이오드 등의 전하 생성부(32)가 2차원 매트릭스 형상으로 배치되어 있다. 단위 화소(3)는 일례로서, 전하 생성부(32) 외에, 각각 서로 다른 기능을 하는 4개의 트랜지스터(읽어내기 선택용 트랜지스터(34), 리셋 트랜지스터(36), 수직 선택용 트랜지스터(40), 증폭용 트랜지스터(42)를 기본 소자로서 구비하는 4-트랜지스터 구성의 것이다. 읽어내기 선택용 트랜지스터(34), 리 셋 트랜지스터(36), 증폭용 트랜지스터(42)는 플로팅 디퓨전(38)과 함께 화소 신호 생성부(5)를 구성한다. 그리고, 화소 신호 생성부(5)와 수직 선택용 트랜지스터(40)에 의해, 전하 생성부(32)에 의해 생성된 신호 전하에 대응하는 화소 신호 전압 Vx를 생성하여 출력하는 신호 출력부(6)가 구성된다. 각 트랜지스터(34, 36, 40, 42)를 모아 화소 트랜지스터라고도 한다.
전송부를 구성하는 읽어내기 선택용 트랜지스터(34)(전송 트랜지스터/읽어내기 트랜지스터)의 게이트는, 동일 행의 해당 게이트와 공통으로 전송 배선(54)에 접속되고, 전송 구동 버퍼 BFT로부터의 전송 신호 TRG에 의해 구동된다. 초기화부를 구성하는 리셋 트랜지스터(36)의 게이트는, 동일 행의 해당 게이트와 공통으로 리셋 배선(56)에 접속되고, 리셋 구동 버퍼 BF2로부터의 리셋 신호 RST에서 구동된다. 수직 선택용 트랜지스터(40)(셀렉트 트랜지스터)의 게이트는, 동일 행의 해당 게이트와 공통으로 수직 선택선(58)에 접속되고, 선택 구동 버퍼 BF3으로부터의 수직 선택 신호 VSEL에서 구동된다. 전송 배선(54), 리셋 배선(56) 및 수직 선택선(58)이, 도 1의 행 제어선(15)이다.
모든 트랜지스터는 n채널형의 MOS 트랜지스터이다. 전송 신호 TRG, 리셋 신호 RST 및 수직 선택 신호 VSEL은, 일반적으로는, 어느 것이나 액티브 하이 레벨(전원 전압 레벨)이고 인액티브 로우 레벨(기준 레벨)의 2값 펄스가 사용된다. 전원 전압 레벨은 예를 들면 3V 정도로 한다. 기준 레벨은, 예를 들면, 0.4∼0.7V 혹은 접지 레벨의 0V로 하지만, 경우에 따라서는, 일부 혹은 전부의 펄스에 대해서는, -1V 정도의 네거티브 전위로 하는 경우도 있다.
포토다이오드 PD 등의 수광 소자 DET에서 구성되는 검지부의 일례인 전하 생성부(32)는, 수광 소자 DET의 일단(애노드측)이 저전위측의 기준 전위 Vss(네거티브 전위, 예를 들면, 약 -1V)에 접속되고, 타단(캐소드측)이 읽어내기 선택용 트랜지스터(34)의 입력단(전형적으로는 소스)에 접속되어 있다. 기준전위 Vss는 접지 전위 GND로 하여도 된다. 읽어내기 선택용 트랜지스터(34)는, 출력단(전형적으로는 드레인)이 리셋 트랜지스터(36)와 플로팅 디퓨전(38)과 증폭용 트랜지스터(42)가 접속되는 접속 노드에 접속된다. 리셋 트랜지스터(36)는, 소스가 플로팅 디퓨전(38)에, 드레인이 리셋 전원 Vrd(통상은 전원 Vdd와 공통으로 함)에 각각 접속된다.
수직 선택용 트랜지스터(40)는, 예를 들어, 증폭용 트랜지스터(42)의 소스에 접속된 드레인, 화소선(51)에 접속된 소스, 및 수직 선택선(58)에 접속된 게이트(특히, 수직 선택 게이트 SELV이라고 함)를 갖는다. 화소선(51)은 동일렬의 해당 화소선(51)과 공통으로 수직 신호선(19)에 접속된다. 증폭용 트랜지스터(42)는, 게이트가 플로팅 디퓨전(38)에 접속되고, 드레인이 전원 Vdd에, 소스는 수직 선택용 트랜지스터(40)를 통해서 화소선(51)에 접속되며, 또한 수직 신호선(19)에 접속 되도록 되어 있다. 또한 이와 같은 접속 구성에 한하지 않고, 수직 선택용 트랜지스터(40)와 증폭용 트랜지스터(42)의 배치를 반대로 하고, 수직 선택용 트랜지스터(40)는, 드레인이 전원 Vdd에, 소스가 증폭용 트랜지스터(42)의 드레인에 접속되어, 증폭용 트랜지스터(42)의 소스가 화소선(51)에 접속되도록 하여도 된다.
수직 신호선(19)은 그 일단이 컬럼 AD 변환부(26) 측으로 연장함과 함께, 그 경로에 따라 읽어내기 전류 제어부(24)가 접속된다. 읽어내기 전류 제어부(24)는 그 상세 내용은 도시를 생략하지만, 각 수직열에 대하여 부하 MOS 트랜지스터를 갖고, 기준 전류원부와 트랜지스터 사이에서 게이트끼리 접속되어 커런트 미러 회로를 구성하고, 수직 신호선(19)에 대하여 전류원으로서 기능하게 되어 있다. 그리고, 증폭용 트랜지스터(42) 사이에서, 대략 일정한 동작 전류(읽어내기 전류)가 공급되는 소스 팔로워(source follower) 구성이 채용되게 되고 있다.
여기에서, 제1 실시예에 따른 화소 어레이부(10)는, 단위 화소(3) 내의 일부의 요소를 복수의 단위 화소(3)로 공유한 구성을 갖는 화소 공유 구조로 되어 있다. 화소 어레이부(10) 내의 단위 화소군(2)을 구성하는 단위 화소(3)의 구성은, 통상의 CMOS 이미지 센서와 마찬가지이다. 여기에서는, 화소 공유 구조의 일례로서, 공유 대상의 화소는 행 방향(수직 방향)에 2개의 단위 화소(3)가 공유되어 1개의 단위 화소군(2)이 구성되는 2화소 공유의 경우에서 나타낸다. 단위 화소(3)나 그것을 조합한 단위 화소군(2)의 구성은 일례이며, 여기에서 나타내는 것에는 한정되지 않는다. 예를 들면, 2개의 단위 화소(3)로 1개단위 화소군(2)을 구성하지만, 이것에 한하지 않고, 예를 들면, 3개나 4개나 8개의 단위 화소(3)로 1개 단위 화소군(2)을 구성하여도 된다.
회로 구성의 관점에서는, 단위 화소군(2)은 2개의 전하 생성부(32)를 갖고, 읽어내기 선택용 트랜지스터(34)를 제외한, 리셋 트랜지스터(36), 플로팅 디퓨전(38), 증폭용 트랜지스터(42)를 공유하는 구성으로 되어 있다. 다만, 도 5에 나타내는 비교예의 화소 공유 구조와는 달리, 도 6에 도시한 제1 실시예의 화소 공유 구조에서는, 인터레이스 주사시에는 공유 대상의 전하 생성부(32)가 필드마다 절환 가능하게 읽어내기 선택용 트랜지스터(34)가 형성되어 있다.
즉, 도 5에 도시한 비교예의 경우, 수직 방향에 2화소 가산을 행하는 화소 공유 구조이다. 2개의 전하 생성부(32a, 32b)에 축적된 각 신호 전하 Qa, Qb를 공통의 화소 신호 생성부(5)에 이송하는 수단으로서 기능하기 위해서, 독립적으로 읽어내기 선택용 트랜지스터(34a, 34b), 전송 배선(54a, 54b), 전송 구동 버퍼(BF1a, BF1b)가 형성된다. 전하 생성부(32a)와 읽어내기 선택용 트랜지스터(34a)와 화소 신호 생성부(5)에서 제1 단위 화소(3a)가 구성되고, 전하 생성부(32b)와 읽어내기 선택용 트랜지스터(34b)와 화소 신호 생성부(5)에서 제2 단위 화소(3b)가 구성된다고 볼 수 있다. 전체로서는, 5개의 트랜지스터에서 단위 화소군(2)이 구성되어 있지만, 각각의 전하 생성부(32a, 32b)로부터 본 경우에는, 4개의 트랜지스터에서 단위 화소(3)가 구성된 4-트랜지스터 구성이다.
한편, 도 6에 도시한 제1 실시예의 경우에서, 단위 화소군(2)은, 각 전하 생성부(32)에 대해서는, N개(도 6에서는 상·하로 2개)의 읽어내기 선택용 트랜지스터(34U, 34D)를 갖는다. 읽어내기 선택용 트랜지스터(34U)의 게이트는 전송 배선(54U)에 접속되어 전송 구동 버퍼 BF1U로 구동되며, 읽어내기 선택용 트랜지스터(34D)의 게이트는 전송 배선(54D)에 접속되어 전송 구동 버퍼 BF1D로 구동된다.
동일한 전하 생성부(32)의 각 읽어내기 선택용 트랜지스터(34U, 34D)는, 각각 서로 다른 행의 화소 신호 생성부(5)에 접속되어 있다. 예를 들면, 2n행(n은 1 이상의 양의 정수)의 화소 신호 생성부(5_2n)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 2n행의 읽어내기 선택용 트랜지스터(34D_2n)와 2n+1행의 읽어내기 선택용 트랜지스터(34U_2n+1_)가 접속되어 있다. 2n-1의 화소 신호 생성부(5_2n_1)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 2n-1의 읽어내기 선택용 트랜지스터(34D_2n-1)와 2n행의 읽어내기 선택용 트랜지스터(34U_2n)가 접속되어 있다.
상·하의 전하 생성부(32) 각각이, 1개의 리셋 트랜지스터(36), 플로팅 디퓨전(38), 수직 선택용 트랜지스터(40), 증폭용 트랜지스터(42)를 공유하는 구조이다. 게다가, 단위 화소군(2)으로서는, 필드마다, 읽어내기 선택용 트랜지스터(34U, 34D)에 의한 행 선택의 절환에 의해, 공유 대상의 전하 생성부(32)를 절환 가능한 구조이다.
주사 형태 즉, 프로그레시브 주사와 인터레이스 주사에 맞춰, 액티브로 되는 읽어내기 선택용 트랜지스터(34U, 34D)의 행을 선택 가능하게 되어 있다. 인터레이스 주사시에는 읽어내기 대상행의 화소 신호 생성부(5)와 접속되어 있는 상·하 2개의 읽어내기 선택용 트랜지스터(34D, 34U)를 온시킴으로써, 플로팅 디퓨전(38)을 통해 2개의 전하 생성부(32)의 신호 전하를 가산하게 되어 있다.
각 2개의 전하 생성부(32) 및 읽어내기 선택용 트랜지스터(34)와 화소 신호 생성부(5)에서 제1 단위 화소(3)가 구성되고, 각 2개의 전하 생성부(32) 및 읽어내기 선택용 트랜지스터(34)와 화소 신호 생성부(5)에서 제2 단위 화소(3)가 구성되어 단위 화소군(2)으로 되는 점에서는 비교예와 유사하다. 그러나, 비교예의 화소 공유 구조에서는 공유 대상의 전하 생성부(32)가 결정되어 있다. 이것에 대하여, 제1 실시예의 화소 공유 구조에서는, 후술하는 바와 같이, 인터레이스 주사시에는, 읽어내기 선택용 트랜지스터(34U, 34D)에 의한 전하 생성부(32)의 절환에 의해, 홀수 필드와 짝수 필드에서 공유 대상의 전하 생성부(32)를 절환 가능하게 되어 있는 것이 큰 차이점이다.
<인터레이스 주사: 제1 실시예>
도 7 내지 도12b-2는, 제1 실시예에서의 인터레이스 주사를 설명하는 도면이다. 여기에서 도 7은, 인터레이스 주사에서의 전하 생성부(32)과 화소 트랜지스터의 조합(단위 화소군(2)의 형성이 되는 방법)을 설명하는 도면이다. 도 8은, 제1 실시예에서 인터레이스 주사시에서의 홀수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 9는, 제1 실시예에서 인터레이스 주사시에서의 홀수 필드의 읽어내기 이미지 도면이다. 도 10은, 제1 실시예에서 인터레이스 주사시에서의 짝수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 11은, 제1 실시예에서 인터레이스 주사시에서의 짝수 필드의 읽어내기 이미지 도면이다. 도 12a 및 도 12b는, 인터레이스 주사에 의해, 라인 노광에 수반하는 시간 셰이딩 왜곡이 완화되는 효과를 설명하는 도면이다.
제1 실시예의 인터레이스 주사는, 1 화면의 각 수직 주사선(본 실시예에서는 화소 신호 생성부(5)나 신호 출력부(6)의 행)을 2개 걸러 읽어냄으로써 1 화면을 2매의 화상(짝수 필드와 홀수 필드)으로 분할하여 2회로 나누어 읽어내는 방식을 채용한다.
우선, 홀수행(2n-1: n은 1 이상의 양의 정수)의 각 신호 출력부(6)로부터의 화소 신호에서 홀수 필드를 구성하는 경우에 대하여 설명한다. 도 7에 도시한 바와 같이, 2n-1행의 전하 생성부(32_2n-1)와 2n행의 전하 생성부(32_2n)가 2n-1행의 화소 신호 생성부(5_2n-1)를 공유하는 바와 같이, 2n-1행의 읽어내기 선택용 트랜지스터(34D_2n-1)와 2n행의 읽어내기 선택용 트랜지스터(34U_2n)의 조합에서 사용된다.
이 경우, 도 8에 도시한 바와 같이, 수직 선택용 트랜지스터(40_2n-1)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_2n-1, 34U_2n)가 모두 액티브로 된다. 이것에 의해, 전하 생성부(32_2n-1, 32_2n)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_2n-1)을 통해 가산되고, 화소 신호 생성부(5_2n-1)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측에 보내진다.
도 9에 도시한 바와 같이, 중앙부의 화소에 주목하면, 상측의 전하 생성부(32_2n-1)와 공유하고 있는 플로팅 디퓨전(38_2n-1)에, 읽어내기 선택용 트랜지스터(34U_2n)를 온시킴으로써 하측의 전하 생성부(32_2n)로부터 신호 전하를 읽어낸다. 플로팅 디퓨전(38_2n-1)에는 상측의 전하 생성부(32_2n-1)로부터도 신호 전하가 읽어내어지고, 플로팅 디퓨전(38_2n-1)을 통해, 각 신호 전하가 가산된다.
다음으로, 짝수행(2n: n은 1 이상의 양의 정수)의 각 신호 출력부(6)로부터의 화소 신호에서 짝수 필드를 구성하는 경우에 대하여 설명한다. 도 7에 도시한 바와 같이, 2n행의 전하 생성부(32_2n)와 2n+1행의 전하 생성부(32_2n+1)가 2n행의 화소 신호 생성부(5_2n)를 공유하는 바와 같이, 2n행의 읽어내기 선택용 트랜지스 터(34D_2n) 및 "2n+1"행의 읽어내기 선택용 트랜지스터(34U_2n+1)의 조합으로 사용된다.
이 경우, 도 10에 도시한 바와 같이, 수직 선택용 트랜지스터(40_2n)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_2n, 34U_2n+1)가 모두 액티브로 된다. 이것에 의해, 전하 생성부(32_2n, 32_2n+1)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_2n)을 통해 가산되고, 화소 신호 생성부(5_2n)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
도 11에 도시한 바와 같이, 중앙부의 화소에 주목하면, 하측의 전하 생성부(32_2n+1)와 공유하고 있는 플로팅 디퓨전(38_2n)에, 읽어내기 선택용 트랜지스터(34D_2n)를 온 시킴으로써 상측의 전하 생성부(32_2n)로부터 신호 전하를 읽어낸다. 그 플로팅 디퓨전(38_2n)에는 하측의 전하 생성부(32_2n+1)로부터도 신호 전하가 읽어내어지고, 플로팅 디퓨전(38_2n)을 통해, 각 신호 전하가 가산된다.
상술한 바와 같이, 인터레이스 주사시에는, 필드(Field)마다 읽어내기 선택용 트랜지스터(34)(읽어내기 게이트)를 바꿈으로써, 신호 전하를 읽어내는 화소 신호 생성부(5)(예컨대, 플로팅 디퓨전(38) 등)를 선택한다.
각 전하 생성부(32)에 대하여 2개의 읽어내기 선택용 트랜지스터(34D, 34U)가 제공된다. 읽어내기 선택용 트랜지스터(34D, 34U)의 선택적인 조합에 의해, 복수의 전하 생성부(32)가 1개의 화소 신호 생성부(5)(읽어내기 선택용 트랜지스터(34)를 제외한 플로팅 디퓨전(38) 등)를 공유하고 있다. 액티브로 되는 읽어내기 선택용 트랜지스터(34D, 34U)의 행을 인터레이스 주사에 맞춰 선택함으로써, 플 로팅 디퓨전(38)에서, 전하 상태에서 신호를 가산할 수 있다. 그 때문에, 신호 가산용의 메모리를 화소부에 가질 필요가 없고, 칩 면적을 증대시키는 일은 없다. 플로팅 디퓨전(38)이 복수의 전하 생성부(32), 읽어내기 선택용 트랜지스터(34)에 공유되는 구조이기는 하지만, 플로팅 디퓨전(38)의 기생 용량의 증대는 거의 없어, 변환 효율이 현저하게 저하하는 일도 없다.
본 실시예는 메모리부에서의 신호 가산을 행하는 종래 기술에 비하여, S/N비는 N배의 개선이 예상된다. N은, 가산 대상의 전하 생성부(32)의 수이며, 이때, 전하 생성부(32)에 대한 읽어내기 선택용 트랜지스터(34)의 수도 N개로 된다.
제1 실시예: S=2배, N=1배 ⇒ S/N=2
종래기술: S=1배, N=1배 ⇒ S/N=1
(종래기술의 S, N을 1배로 함)
또한, 화소 어레이부(10)에 전하를 일시 저장하기 위한 전하 저장부를 플로팅 디퓨전(38) 이외에 별도 형성할 필요가 없고, 전하 생성부(32)의 사이즈를 작게 할 필요는 없으므로, 포화 신호량의 저하를 초래하지 않는 구조로 되어 있다. 복수의 읽어내기 선택용 트랜지스터(34U, 34D)를 형성할 필요는 있지만, 화소 신호 생성부(5)(신호 출력부(6))가 갖는 기존의 전하 축적부(플로팅 디퓨전(38)) 이외에 전하를 일시 저장하기 위한 다른 전하 축적부를 형성하는 경우에 비하면 전하 생성부(32)의 협소화는 적어, 포화 신호량의 저하는 초래하지 않는다.
게다가, 본 실시예는 플로팅 디퓨전(38)을 통해 신호 전하를 가산한다. 신호 레벨의 증가는 화소 신호 전압 Vx에서의 증가로 "있는 그대로(as-is)" 해석한 다. 이것은 증가된 신호 레벨에 대응하는 개선된 S/N 비를 제공한다.
1개의 전하 생성부(32)에 N개(전례에서는 2개)의 읽어내기 선택용 트랜지스터(34)를 갖고 있으므로, 읽어내기시 및/또는 전자 셔터시에서, 신호 전하를 전송하는 쪽으로서 사용하지 않는 다른 쪽의 읽어내기 선택용 트랜지스터(34)의 게이트의 인액티브 레벨을 통상 레벨보다 낮게 할 수 있다. 본 예의 경우, 통상의 인액티브 레벨이 접지 레벨이면 네거티브 전위로 할 수 있고, 통상의 인액티브 레벨이 네거티브 전위이면, 네거티브 전압 레벨을 보다 낮게 할 수 있다. 이것을, 도 9 및 도 11에서는 동그라미를 가하여 "-"로 나타낸다. 그 결과, 전송 방향에 대하여, 효과적인 전위 구배를 붙일 수 있다. 전하 전송에 효과적인 전위 구배를 전하 생성부(32) 내에 붙일 수 있어, 신호 전하를 전송하는 쪽의 읽어내기 선택용 트랜지스터(34)의 전송 효율이 향상한다.
반면, 도 12a의 1 및 도 12b의 1에 도시된 바와 같이, 인터레이스 주사시, 홀수 필드에서 각 쌍의 전하 생성부(32)의 신호 전하, 홀수 행 및 다음 짝수 행의 하나씩이 가산되고, 홀수 행이 신호 출력부(6)(도면의 검은 점)으로부터 대상 신호를 읽어낸다. 짝수 필드에서는 짝수행과 다음 홀수행의 각 전하 생성부(32)의 신호 전하를 가산하여 짝수행의 신호 출력부(6)(도면에서의 검은 점)로부터 대상 신호를 읽어낸다. 각 필드 화상은 인터레이스 주사에 의해 수직 주사선이 1개씩 씨닝된 상태로 되지만, 필드 주기는 종래의 프레임 주기의 절반으로 된다. 이 때문에, 각 필드 모두 시간 셰이딩 왜곡(움직임 왜곡)은 종래의 절반으로 되어, 라인 노광에 수반하는 시간 셰이딩 왜곡이 완화된다. 도 12a의 2 및 도 12b의 2에 도시 한 바와 같이, 각 필드 모두 고속으로 이동하고 있는 피사체의 움직임 왜곡이 도 4c보다도 적어지고 있는 것을 알 수 있다.
단, 2개의 필드 화상은 필드 주기분의 시간차를 갖고 촬상되므로, 2개의 필드 화상을 합성해서 정지 화상을 생성하면, 움직이는 피사체의 경우에는 흔들림이 발생한다. 즉, 인터레이스 방식의 짝홀수 필드를 합성하여 1매의 화상으로 하면, 움직임이 있는 피사체에서는 주사선의 짝홀수로 어긋난 화상으로 된다. 동화상의 경우에는, 이 어긋남은 거의 문제로 되지 않지만 정지 화상의 경우는 문제로 되는 경우도 있다. 따라서, 정지 화상 촬상 시에는, 프로그레시브 주사에 의한 라인 노광에 수반하는 움직임 왜곡과 인터레이스 주사에 의한 짝홀수의 어긋남과의 관계에서, 어느 방식의 화상 쪽이 바람직할지에 따라, 어떠한 방식으로 촬상할지를 정하면 된다. 물론, 정지 화상 촬상시에는 메카니컬 셔터를 병용한 프로그레시브 주사로 하여도 된다.
<프로그레시브 주사: 제1 실시예>
도 13은, 제1 실시예에서, 프로그레시브 주사에서의 전하 생성부(32)와 화소 트랜지스터의 조합을 설명하는 도면이다. 도 14는, 제1 실시예에서, 프로그레시브 주사의 읽어내기시의 신호의 흐름의 제1 예를 설명하는 도면이다. 도 15는, 제1 실시예에서, 프로그레시브 주사의 읽어내기시의 신호의 흐름의 제2 예를 설명하는 도면이다.
1개의 전하 생성부(32)에 대하여 복수(전례에서는 2개)의 읽어내기 선택용 트랜지스터(34)을 갖고 있으므로, 그 읽어내기 선택용 트랜지스터(34)로서 어느 1 개의 위치의 것을 사용할지에 의해, 복수의 읽어내기 방법이 고려된다. 1개의 전하 생성부(32)에 대해서는 2개의 읽어내기 선택용 트랜지스터(34U, 34D)의 어느 하나가 사용되도록 하면 된다. 예를 들면 기본적으로는, 도 13에 도시한 바와 같이, k행(k는 양의 정수)의 전하 생성부(32_k) 및 읽어내기 선택용 트랜지스터(34D_k)와 k행의 화소 신호 생성부(5_k)의 조합에서 사용하는 제1 예와, "k+1"행(k는 양의 정수)의 전하 생성부(32_k+1) 및 읽어내기 선택용 트랜지스터(34U_k+1)와 k행의 화소 신호 생성부(5_k)의 조합에서 사용하는 제2 예가 생각된다. 물론, 읽어내기 행마다 제1 예와 제2 예를 바꾸는 등의 변형도 가능하다.
제1 예의 경우, 도 14에 도시한 바와 같이, 수직 선택용 트랜지스터(40_k)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_k)가 액티브로 된다. 이것에 의해, 전하 생성부(32_k)에 의해 생성된 신호 전하가 플로팅 디퓨전(38_k)으로 읽어내어지고, 화소 신호 생성부(5_k)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
제2 예의 경우, 도 15에 도시한 바와 같이, 수직 선택용 트랜지스터(40_k)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34U_k+1)가 액티브로 된다. 이것에 의해, 전하 생성부(32_k+1)에 의해 생성된 신호 전하가 플로팅 디퓨전(38_k)으로 읽어내어지고, 화소 신호 생성부(5_k)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
상술한 바와 같이, 제1 실시예에 따른 화소 회로 구조에서는, 인터레이스 주사만이 아니라, 통상의 프로그레시브 주사도 가능하다.
<화소 어레이부: 제2 실시예>
도 16은, 제2 실시예에 따른 화소 어레이부(10B)를 설명하는 도면이다. 제2 실시예는, 단위 화소(3)를, 4-트랜지스터 구성으로부터 3-트랜지스터 구성으로 변형한 것이다. 3-트랜지스터 구성에서는, 4-트랜지스터 구성에 대하여, 수직 선택용 트랜지스터(40)를 제거한 구성이다. 그 밖의 점은, 제1 실시예와 마찬가지로서, 1개의 전하 생성부(32)에 대하여 N개의 읽어내기 선택용 트랜지스터(도면에서는 34U, 34D의 2개)를 갖고, 액티브로 되는 읽어내기 선택용 트랜지스터(34U, 34D)를 프로그레시브 주사와 인터레이스 주사의 각각에 맞춰서 행을 선택 가능하게 되어 있다.
제1 실시예와 마찬가지로, 플로팅 디퓨전(38)은 증폭용 트랜지스터(42)의 게이트에 접속되어 있으므로, 증폭용 트랜지스터(42)는 플로팅 디퓨전(38)의 전위에 대응한 신호를 수직 신호선(19)에 출력한다.
리셋 트랜지스터(36)는, 리셋 배선(56)이 행 방향으로 연장되어 있고, 드레인선(59)은 대부분의 화소에 공통으로 되어 있다. 드레인선(59)은 드레인 구동 버퍼(BF4)로부터의 전원 전압에 의해 구동된다. 리셋 트랜지스터(36)는 리셋 구동 버퍼(BF2)에 의해 구동되고, 플로팅 디퓨전(38)의 전위를 제어한다. 여기에서, 드레인선(59)이 행 방향으로 분리되어 있지만, 실질적으로는 전체 행 공통의 배선으로 된다.
상술한 바와 같이, 3-트랜지스터 구성의 경우, 4-트랜지스터 구성의 경우와는 달리, 증폭용 트랜지스터(42)와 직렬로 접속되는 수직 선택용 트랜지스터(40)가 형성되어 있지 않고, 화소 신호 생성부(5)가 그대로 신호 출력부(6)로 된다. 수직 신호선(19)에는 다수의 화소가 접속되어 있지만, 화소의 선택은, 수직 선택용 트랜지스터(40)가 아니라, FD 전위의 제어에 의해 행한다. 통상적으로는, FD 전위를 로우(Low)로 하고 있다. 화소를 선택할 때는, 선택 화소의 FD 전위를 하이(High)로 함으로써, 선택 화소의 신호를 수직 신호선(19)으로 읽어낸다. 그 후, 선택 화소의 FD 전위를 로우로 되돌아간다. 이 조작은 1 행분의 화소에 대하여 동시에 행해진다.
상술한 바와 같이 FD 전위를 제어하기 위해서는, 1) 선택행 FD 전위를 하이로 할 때에, 드레인선(59)을 하이로 하고, 선택행의 리셋 트랜지스터(36)를 통과시키고, 그 FD 전위를 하이로 하고, 2) 선택행 FD 전위를 로우로 되돌아갈 때에, 드레인선(59)을 로우로 하고, 선택행의 리셋 트랜지스터(36)를 통하여, 그 FD전위를 로우로 한다고 하는 동작을 행한다.
한편, 각 전하 생성부(32)의 신호 전하를 플로팅 디퓨전(38)으로 읽어내는 처리는 읽어내기 선택용 트랜지스터(34)에 의해 이루어지므로, 4-트랜지스터 구성과 3-트랜지스터 구성에는 차이점이 없다. 따라서, 인터레이스 주사나 프로그레시브 주사에서의 읽어내기 선택용 트랜지스터(34)의 절환에 대하여, 제1 실시예에서 설명한 것이 그대로 적용된다.
<화소 어레이부: 제3 실시예>
도 17은, 제3 실시예의 화소 어레이부(10C)를 설명하는 도면이다. 제3 실시예는, 수평 방향의 복수열분도 공유 대상으로 하는 대응을 채용한 것이다. 수직 방향으로 화소 가산을 행하지 않는 통상의 화소 구조에 대해서는, 인터레이스 주사시에 수직 방향으로 2 화소 가산을 행하도록 하지만, 그것이 복수열분 존재하므로, 2행×M열의 가산 모드에의 대응으로 된다. 이하에서는, 설명의 간략화를 위해서, M=2의 경우로 설명한다.
제1 실시예와 마찬가지로, 단위 화소군(2)은 각 전하 생성부(32)에 대해서는, 2개의 읽어내기 선택용 트랜지스터(34U, 34D)를 갖는다. 한편, 제1 실시예와는 달리, 2열분씩 1개의 화소 신호 생성부(5)(읽어내기 선택용 트랜지스터(34)는 제외함)이 공유되도록 하고 있다. 도시하지 않지만, 홀수열과 짝수열의 각 읽어내기 선택용 트랜지스터(34U)의 게이트는 각각 서로 다른 전송 배선(54U)에 접속되어 개별의 전송 구동 버퍼 BF1U로 구동되고, 홀수열과 짝수열의 각 읽어내기 선택용 트랜지스터(34)D의 게이트는 각각 서로 다른 전송 배선(54D)에 접속되어 개별의 전송 구동 버퍼 BF1D로 구동된다.
동일한 전하 생성부(32)의 각 읽어내기 선택용 트랜지스터(34U, 34D)는, 각각 서로 다른 행의 화소 신호 생성부(5)에 접속되어 있지만, 쌍을 이루는 홀수열과 짝수열의 각 전하 생성부(32)의 각 읽어내기 선택용 트랜지스터(34U) 혹은 각 읽어내기 선택용 트랜지스터(34D)는, 각각 동일행의 화소 신호 생성부(5)에 접속되어 있다.
이것에 의해, 1개의 플로팅 디퓨전(38)을, 4개의 전하 생성부(32), 즉 좌상부, 좌하부, 우상부, 우하부의 각 전하 생성부(32)가 공유하는 구조로 된다. 즉, 4개의 전하 생성부(32) 각각이, 1개의 리셋 트랜지스터(36), 플로팅 디퓨전(38), 수직 선택용 트랜지스터(40), 증폭용 트랜지스터(42)를 공유하는 구조이다.
제1 실시예와 마찬가지로, 액티브로 되는 읽어내기 선택용 트랜지스터(34U, 34D)를 프로그레시브 주사와 인터레이스 주사의 각각에 맞춰 행을 선택 가능하게 되어 있다. 인터레이스 주사시에는, 2m-1 행렬과 2m 열째(m은 1 이상의 양의 정수)의 계 2열분의 각 상·하 2개의 읽어내기 선택용 트랜지스터(34D, 34U)를 온 시킴으로써, 플로팅 디퓨전(38)을 통해 4개의 전하 생성부(32)의 신호 전하를 가산하도록 되어 있다. 상·하의 전하 생성부(32)에 대하여, 인터레이스 주사시에는, 읽어내기 선택용 트랜지스터(34)의 절환에 의해, 홀수 필드와 짝수 필드에서 공유 대상의 전하 생성부(32)를 절환 가능하게 되어 있는 것은 제1 실시예와 마찬가지이다.
<인터레이스 주사: 제3 실시예>
도 18a∼도 22는, 제3 실시예에서의 인터레이스 주사나 프로그레시브 주사를 설명하는 도면이다. 여기에서, 도 18a 및 18b는, 인터레이스 주사나 프로그레시브 주사에서의 전하 생성부(32)와 화소 트랜지스터의 조합을 설명하는 도면이다. 도 19는, 인터레이스 주사시에서의 홀수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 20은 인터레이스 주사시에서의 홀수 필드의 읽어내기 이미지 도면이다. 도 21은 인터레이스 주사시에서의 짝수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 22는 인터레이스 주사시에서의 짝수 필드의 읽어내기 이미지 도면이다.
우선, 홀수행(2n-1: n은 1 이상의 양의 정수)의 각 신호 출력부(6)로부터의 화소 신호에서 홀수 필드를 구성할 경우에 대해서 설명한다. 도 18a에 도시한 바와 같이, "2m-1"열째(m은 1 이상의 양의 정수)의 "2n-1" 행의 전하 생성부(32_2n-1, 2m-1) 및 2n행의 전하 생성부(32_2n, 2m-1) 및 2m열째의 "2n-1"행의 전하 생성부(32_2n-1, 2m) 및 2n행의 전하 생성부(32_2n, 2m)가 홀수행의 화소 신호 생성부(5_2n-1, 2m)를 공유하도록 한다. 이 때문에, "2m-1"열째의 "2n-1"행의 읽어내기 선택용 트랜지스터(34D_2n-1, 2m-1) 및 2n행의 읽어내기 선택용 트랜지스터(34U_2n, 2m-1)와 2m열째의 "2n-1"행의 읽어내기 선택용 트랜지스터(34D_2n-1, 2m) 및 2n행의 읽어내기 선택용 트랜지스터(34U_2n, 2m)의 조합으로 사용된다.
이 경우, 도 19에 도시한 바와 같이, 수직 선택용 트랜지스터(40_2n-1, 2m)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_2n-1, 2m-1, 34U_2n, 2m-1, 34D_2n-1,2m, 34U_2n, 2m)가 모두 액티브로 된다. 이것에 의해, 전하 생성부(32_2n-1, 2m-1 ,32_2n, 2m-1, 32_2n-1, 2m, 32_2n, 2m)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_2n-1, 2m)을 통해 가산되고, 화소 신호 생성부(5_2n-1, 2m)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측에 보내진다.
도 20에 도시한 바와 같이, 2m-1열째의 하측으로부터 2번째의 전하 생성부(32_2n, 2m-1)에 주목한다. 상측의 전하 생성부(32_2n-1, 2m-1), 우측의 전하 생성부(32_2n, 2m), 우상측의 전하 생성부(32_2n-1, 2m)와 공유하고 있는 플로팅 디퓨전(38_2n-1, 2m)에, 읽어내기 선택용 트랜지스터(34U_2n, 2m-1)를 온 시킴으로써 전하 생성부(32_2n, 2m-1)로부터 신호 전하를 읽어낸다. 그 플로팅 디퓨 전(38_2n-1, 2m)에는 상측, 우측, 우상측의 전하 생성부(32_2n-1, 2m-1, 32_2n, 2m, 32_2n-1, 2m)로부터도 신호 전하가 읽어내어지고, 플로팅 디퓨전(38_2n-1, 2m)을 통해, 각 신호 전하가 가산된다.
다음으로, 짝수행(2n: n은 1 이상의 양의 정수)의 각 신호 출력부(6)로부터의 화소 신호에서 짝수 필드를 구성할 경우에 대해서 설명한다. 도 18a에 도시한 바와 같이, 2m-1열째의 2n행의 전하 생성부(32_2n, 2m-1), 및 2n+1행의 전하 생성부(32_2n+1, 2m-1), 2m열째의 2n행의 전하 생성부(32_2n, 2m), 및 2n+1행의 전하 생성부(32_2n+1, 2m)가 짝수행의 화소 신호 생성부(5_2n, 2m)를 공유하도록 한다. 이 때문에, 2m-1열째의 2n행의 읽어내기 선택용 트랜지스터(34D_2n, 2m-1) 및 2n+1행의 읽어내기 선택용 트랜지스터(34U_2n+1, 2m-1)와, 2m열째의 2n행의 읽어내기 선택용 트랜지스터(34D_2n, 2m) 및 2n+1행의 읽어내기 선택용 트랜지스터(34U_2n+1, 2m)의 조합으로 사용된다.
이 경우, 도 21에 도시한 바와 같이, 수직 선택용 트랜지스터(40_2n, 2m)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_2n, 2m-1, 34U_2n+1, 2m-1, 34D_2n, 2m, 34U_2n+1, 2m)가 모두 액티브로 된다. 이것에 의해, 전하 생성부(32_2n, 2m-1, 32_2n+1, 2m-1, 32_2n, 2m, 32_2n+1, 2m)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_2n, 2m)을 통해 가산되어, 화소 신호 생성부(5_2n, 2m)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
도 22에 도시한 바와 같이, 2m-1열째의 하측으로부터 2번째의 전하 생성 부(32_2n, 2m-1)에 주목한다. 하측의 전하 생성부(32_2n+1, 2m-1), 우측의 전하 생성부(32_2n, 2m), 우하측의 전하 생성부(32_2n+1, 2m)와 공유하고 있는 플로팅 디퓨전(38_2n, 2m)을 통해, 읽어내기 선택용 트랜지스터(34D_2n, 2m-1)를 온 시킴으로써 전하 생성부(32_2n, 2m-1)로부터 신호 전하를 읽어낸다. 그 플로팅 디퓨전(38_2n, 2m)에는 하측, 우측, 우하측의 전하 생성부(32_2n+1, 2m-1, 32_2n, 2m, 32_2n+1, 2m)로부터도 신호 전하가 읽어내어지고, 플로팅 디퓨전(38_2n, 2m)을 통해, 각 신호 전하가 가산된다.
상술한 바와 같이, 인터레이스 주사시에는, 필드마다 읽어내기 선택용 트랜지스터(34)(읽어내기 게이트)를 바꿈으로써, 2×2 가산에 대응한 제2 실시예에서도, 신호 전하를 읽어내는 화소 신호 생성부(5)(플로팅 디퓨전(38) 등)를 선택한다.
제3 실시예는 수평 방향에도 복수 개(전례에서는 2개)의 화소를 가산하도록 하고 있는 점에서 제1 실시예와는 다르지만, 수직 방향에 대해서는 제1 실시예와 같아서, 제1 실시예와 마찬가지의 효과를 향수할 수 있다. 읽어내기시 및/또는 전자 셔터시에서, 신호 전하를 전송하는 쪽으로서 사용하지 않는 다른 쪽의 읽어내기 선택용 트랜지스터(34)의 게이트의 인액티브 레벨을 통상 레벨보다 낮게 하는 점도 제1 실시예와 마찬가지이다. 이것을, 도 20 및 도 22에는 동그라미를 가한 "-"로 나타낸다.
제3 실시예의 화소 구조의 경우의 프로그레시브 주사시의 신호의 흐름에 대해서는, 도시를 생략하지만, 제1 실시예와 마찬가지이다. 도 18b에 도시한 바와 같이, k행(k는 양의 정수)의 전하 생성부(32_k, 2m-1, 32_k, 2m)와 k행의 화소 신호 생성부(5_k, 2m)의 조합에서 사용하는 제1 예와, k+1행(k는 양의 정수)의 전하 생성부(32_k+1, 2m-1, 32_k+1, 2m)와 k행의 화소 신호 생성부(5_k, 2m)의 조합으로 사용하는 제2 예가 고려된다. 물론, 읽어내기행마다 제1 예와 제2 예를 바꾸는 등의 변형도 가능하다.
<화소 어레이부: 제4 실시예>
도 23은, 제4 실시예의 화소 어레이부(10D)를 설명하는 도면이다. 제4 실시예는, 제1 실시예의 화소 배열 구조를, 경사 45도로 기울인 구성이다. 지면을 경사 45도 기울여 생각하면 되며, 인터레이스 주사 및 프로그레시브 주사 중 어느 것에 대해서도, 제1 실시예와 마찬가지의 방법이 적용되어, 마찬가지의 효과를 향수할 수 있다.
도시를 생략하지만, 그 밖에, 예를 들면 벌집(honeycomb) 배열 등에도, 마찬가지로 적용할 수 있고, 마찬가지의 효과를 향수할 수 있는 것이 추측될 것이다.
<화소 어레이부: 제5 실시예>
도 24는 제5 실시예의 화소 어레이부(10E)를 설명하는 도면이다. 제5 실시예의 단위 화소군(2)은, 각 전하 생성부(32)에 대하여, 3개의 읽어내기 선택용 트랜지스터(34U, 34M, 34D)를 갖는다. 동일한 전하 생성부(32)의 각 읽어내기 선택용 트랜지스터(34U, 34M, 34D)는, 각각 서로 다른 행의 화소 신호 생성부(5)에 접속되어 있다.
예를 들면, 3n행(n은 1 이상의 양의 정수)의 화소 신호 생성부(5_3n)(읽어내 기 선택용 트랜지스터(34)를 제외함)에는, 3n행의 읽어내기 선택용 트랜지스터(34M_3n)와 3n-1행의 읽어내기 선택용 트랜지스터(34D_3n-1)와 3n+1행의 읽어내기 선택용 트랜지스터(34U_3n+1)가 접속되어 있다. 3n+1행의 화소 신호 생성부(5_3n+1)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 3n+1행의 읽어내기 선택용 트랜지스터(34M_3n+1)와 3n행의 읽어내기 선택용 트랜지스터(34D_3n)와 3n+2행의 읽어내기 선택용 트랜지스터(34U_3n+2)가 접속되어 있다. 3n+2행의 화소 신호 생성부(5_3n+2)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 3n+2행의 읽어내기 선택용 트랜지스터(34M_3n+2)와 3n+1행의 읽어내기 선택용 트랜지스터(34D_3n+1)와 3n+3행의 읽어내기 선택용 트랜지스터(34U_3n+3)가 접속되어 있다. 상·중·하의 전하 생성부(32) 각각이, 1개의 리셋 트랜지스터(36), 플로팅 디퓨전(38), 수직 선택용 트랜지스터(40), 증폭용 트랜지스터(42)를 공유하는 구조이다.
제5 실시예는 프로그레시브 주사와 인터레이스 주사의 각각에 맞춰, 액티브로 되는 읽어내기 선택용 트랜지스터(34U, 34M, 34D)의 행을 선택 가능하게 되어 있는 것은 제1 실시예와 마찬가지이다. 인터레이스 주사 시에는 읽어내기 대상행의 화소 신호 생성부(5)와 접속되어 있는 상·중·하 3개의 읽어내기 선택용 트랜지스터(34U, 34M, 34D)를 온 시킴으로써, 플로팅 디퓨전(38)을 통해 3개의 전하 생성부(32)의 신호 전하를 가산하도록 되어 있다.
<인터레이스 주사: 제5 실시예>
도 25a 및 25b는, 제5 실시예에서 인터레이스 주사나 프로그레시브 주사에서 의 전하 생성부(32)와 화소 트랜지스터의 조합을 설명하는 도면이다. 도 26은 제5 실시예에서, 인터레이스 주사 시에 있어서의 제1 필드(주사선이 3n행째의 조합)의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 27은, 제5 실시예에서, 인터레이스 주사 시에서의 제2 필드(주사선이 3n+1행째의 조합)의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 28은, 제5 실시예에서, 인터레이스 주사 시에서의 제3 필드(주사선이 3n+2행째의 조합)의 읽어내기시의 신호의 흐름을 설명하는 도면이다.
제5 실시예의 경우의 인터레이스 주사는, 1 화면의 각 수직 주사선(본 실시예에서는 화소 신호 생성부(5)나 신호 출력부(6)의 행)을 3개 걸러 읽어냄으로써 1 화면을 3매의 화상(제1·제2·제3 각 필드)으로 분할하여 3회로 나누어 읽어내는 방식을 채용한다.
우선, 주사선이 3n행째의 각 신호 출력부(6)로부터의 화소 신호에서 제1 필드를 구성하는 경우에 대하여 설명한다. 도 25a에 도시한 바와 같이, 3n-1행의 전하 생성부(32_3n-1)와 3n행의 전하 생성부(32_3n)와 3n+1행의 전하 생성부(32_3n+1)가 3n행의 화소 신호 생성부(5_3n)를 공유하도록, 3n-1행의 읽어내기 선택용 트랜지스터(34D_3n-1), 3n행의 읽어내기 선택용 트랜지스터(34M_3n), 3n+1행의 읽어내기 선택용 트랜지스터(34U_3n+1)의 조합으로 사용된다.
이 경우, 도 26에 도시한 바와 같이, 수직 선택용 트랜지스터(40_3n)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_3n-1, 34M_3n, 34U_3n+1)가 모두 액티브로 된다. 이것에 의해， 전하 생성부(32_3n-1, 32_3n，32_3n+1)에 의해 생성 된 각 신호 전하가 플로팅 디퓨전(38_3n)을 통해 가산되어, 화소 신호 생성부(5_3n)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
다음으로，주사선이 3n+1행째의 각 신호 출력부(6)로부터의 화소 신호에서 제2 필드를 구성하는 경우에 대하여 설명한다. 도 25a에 도시한 바와 같이, 3n행의 전하 생성부(32_3n)와 3n+1행의 전하 생성부(32_3n+1)와 3n+2행의 전하 생성부(32_3n+2)가 3n+1행의 화소 신호 생성부(5_3n+1)를 공유하도록, 3n행의 읽어내기 선택용 트랜지스터(34D_3n), 3n+1행의 읽어내기 선택용 트랜지스터(34M_3n+1), 3n+2행의 읽어내기 선택용 트랜지스터(34U_3n+2)의 조합으로 사용된다.
이 경우, 도 27에 도시한 바와 같이, 수직 선택용 트랜지스터(40_3n+1)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_3n, 34M_3n+1, 34U_3n+2)가 모두 액티브로 된다. 이것에 의해，전하 생성부(32_3n，32_3n+1, 32_3n+2)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_3n+1)을 통해 가산되어, 화소 신호 생성부(5_3n+1)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
다음으로，주사선이 3n+2행째의 각 신호 출력부(6)로부터의 화소 신호에서 제3 필드를 구성하는 경우에 대하여 설명한다. 도 25a에 도시한 바와 같이, 3n+1행의 전하 생성부(32_3n+1)와 3n+2행의 전하 생성부(32_3n+2)와 3n+3행의 전하 생성부(32_3n+3)가 3n+2행의 화소 신호 생성부(5_3n+2)를 공유하도록, 3n+1행의 읽어내기 선택용 트랜지스터(34D_3n+1), 3n+2행의 읽어내기 선택용 트랜지스 터(34M_3n+2), 3n+3행의 읽어내기 선택용 트랜지스터(34U_3n+3)의 조합으로 사용된다.
이 경우, 도 28에 도시한 바와 같이, 수직 선택용 트랜지스터(40_3n+2)가 액티브로 될 때, 읽어내기 선택용 트랜지스터(34D_3n+1, 34M_3n+2, 34U_3n+3)가 모두 액티브로 된다. 이것에 의해，전하 생성부(32_3n+1, 32_3n+2, 32_3n+3)에 의해 생성된 각 신호 전하가 플로팅 디퓨전(38_3n+2)을 통해 가산되어, 화소신호 생성부(5_3n+2)에서 화소 신호 전압 Vx로 변환된 후, 수직 신호선(19)을 통해서 컬럼 AD 변환부(26) 측으로 보내진다.
상술한 바와 같이, 제5 실시예에서도, 인터레이스 주사 시에는, 필드마다 읽어내기 선택용 트랜지스터(34)(읽어내기 게이트)를 바꿈으로써, 신호 전하를 읽어내는 화소 신호 생성부(5)(플로팅 디퓨전(38) 등)를 선택한다. 1개의 전하 생성부(32)에 대하여 3개의 읽어내기 선택용 트랜지스터(34U, 34M, 34D)를 갖고，읽어내기 선택용 트랜지스터(34U, 34M, 34D)의 선택적인 조합에 의해, 복수의 전하 생성부(32)가 1개의 화소 신호 생성부(5)(읽어내기 선택용 트랜지스터(34)를 제외한 플로팅 디퓨전(38) 등)를 공유하고 있다. 액티브로 되는 읽어내기 선택용 트랜지스터(34U, 34M, 34D)의 행을 인터레이스 주사에 맞춰 선택함으로써, 플로팅 디퓨전(38)을 통해, 전하 상태에서 신호를 가산할 수 있다.
제5 실시예는 신호 생성부(32)의 시놓 전하가 수직 방향으로 가산되고 또한 스크린이 분할되는 방식이라는 점에서 제1 실시예와 다르다. 즉, 제5 실시예는 2생분의 전하 생성부(32)의 신호 전하를 가산하여 신호 출력부(6)의 2행 걸러 읽음 으로써 2매의 화상으로 스크린을 나눈다. 이에 대해서, 제1 실시예는 3행분의 전하 생성부(32)의 신호 전하를 가산하여 신호 출력부(6)의 3행 걸러 읽음으로써 3매의 화상으로 스크린을 나눈다. 그러나, 두 실시예는 기본적으로 동일한 구조이다. 따라서, 제5 실시예는 제1 실시예와 동일한 이점을 제공한다. 제5 실시예는 가산될 3개의 전하 생성부(32)로 인해서 관련 기술과 비교하면 S/N비가 3배로 향항되낟. 제5 실시예는 또한, 읽어내기 시 및/또는 전자 셔터 시 신호 전하 전송에 사용되지 않는 다른 읽어내기 선택용 트랜지스터(34)의 게이트의 인액티브 레벨이 통상 레벨보다 낮은 레벨로 감소될 수 있다는 점에서 제1 실시예와 유사하다.
제5 실시예의 화소 구조의 경우의 프로그레시브 주사시의 신호의 흐름에 대해서는, 도시를 생략하지만, 제1 실시예와 마찬가지이다. 도 25b에 도시한 바와 같이, k행(k는 양의 정수)의 전하 생성부(32_k) 및 읽어내기 선택용 트랜지스터(34M_k)와 k행의 화소 신호 생성부(5_k)의 조합으로 사용하는 제1 예와, "k-1"의 전하 생성부(32_k-1) 및 읽어내기 선택용 트랜지스터(34D_k-1)와 k행의 화소 신호 생성부(5_k)의 조합으로 사용하는 제2 예와, "k＋1"행의 전하 생성부(32_k+1) 및 읽어내기 선택용 트랜지스터(34U_k+1)와 k행의 화소 신호 생성부(5_k)의 조합으로 사용하는 제3 예가 생각된다. 물론, 읽어내기행마다 제1 예와 제2 예와 제3 예를 바꾸는 등의 변형도 가능하다.
<화소 어레이부: 제6 실시예>
도 29는, 제6 실시예의 화소 어레이부(10F)를 설명하는 도면이다. 제6 실시예의 단위 화소군(2)은, 수직 방향에 2화소 가산을 행하는 도 5에 도시한 비교예의 2 화소 공유 구조에 대하여, 인터레이스 주사 대응을 채용한 것이다. 수직 방향에 화소 가산을 행하지 않는 통상의 화소 구조에 대해서는, 인터레이스 주사시에 수직 방향에 2화소 가산을 행하도록 한다. 그 사고 방식을 발전시켜, 수직 방향에 2화소 가산을 행하는 화소 공유 구조에 대해서는, 인터레이스 주사시에 수직 방향에 4화소 가산을 행하도록 한다.
우선, 2화소 공유 구조로는 1개의 화소 신호 생성부(5)에 대하여, 전하 생성부(32a) 및 읽어내기 선택용 트랜지스터(34a)와, 전하 생성부(32b) 및 읽어내기 선택용 트랜지스터(34b)가 형성되어 있다. 제6 실시예에서는, 이것을 기초로 하고, 전하 생성부(32a)에 대하여 읽어내기 선택용 트랜지스터(34aU, 34aD)를, 전하 생성부(32b)에 대하여 읽어내기 선택용 트랜지스터(34bU, 34bD)가 형성된다. 도 29에서는, 쌍을 이루는 전하 생성부(32a, 32b)를 편의적으로(도면 기재의 용이함을 위해) 가로 방향으로 어긋나게 하여 나타내고 있지만, 그들은 동일한 열의 것으로 한다.
동일한 전하 생성부(32a)의 각 읽어내기 선택용 트랜지스터(34aU, 34aD)는, 각각 서로 다른 행의 화소 신호 생성부(5)에 접속되고, 동일한 전하 생성부(32b)의 각 읽어내기 선택용 트랜지스터(34bU, 34bD)는, 각각 서로 다른 행의 화소 신호 생성부(5)에 접속된다. 한편，쌍을 이루는 전하 생성부(32a, 32b)와 대응하는 읽어내기 선택용 트랜지스터(34aU, 34bU)는 동일 행의 화소 신호 생성부(5)에 접속되고, 읽어내기 선택용 트랜지스터(34aD, 34bD)는 동일행의 화소 신호 생성부(5)에 접속된다.
따라서, 예를 들면, 2n행(n은 1 이상의 양의 정수)의 화소 신호 생성부(5_2n)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 2n행의 읽어내기 선택용 트랜지스터(34aD_2n，34bD_2n)와 2n+1행의 읽어내기 선택용 트랜지스터(34aU_2n+1, 34bU_2n+1)가 접속되어 있다. 2n-1의 화소 신호 생성부(5_2n_1)(읽어내기 선택용 트랜지스터(34)를 제외함)에는, 2n-1의 읽어내기 선택용 트랜지스터(34aD_2n-1, 34bD_2n-1)와 2n행의 읽어내기 선택용 트랜지스터(34aU_2n, 34bU_2n)가 접속되어 있다. 상·하의 전하 생성부(32a, 32b) 각각이, 1개의 리셋 트랜지스터(36), 플로팅 디퓨전(38), 수직 선택용 트랜지스터(40), 증폭용 트랜지스터(42)를 공유하는 구조이다.
제6 실시예에서, 읽어내기 선택용 트랜지스터(34aU, 34bU)의 쌍, 읽어내기 선택용 트랜지스터(34aD, 34bD)의 쌍으로, 프로그레시브 주사와 인터레이스 주사의 각각에 맞춰 액티브로 되는 읽어내기 선택용 트랜지스터(34aU, 34bU)나 읽어내기 선택용 트랜지스터(34aD，34bD)의 행을 선택 가능하도록 되어 있는 것은 제1 실시예와 마찬가지이다. 인터레이스 주사 시에는 읽어내기 대상행의 화소 신호 생성부(5)와 접속되어 있는 상·하 2조의 읽어내기 선택용 트랜지스터(34aU, 34bU, 34aD, 34bD)를 온시킴으로써, 플로팅 디퓨전(38)을 통해 4개의 전하 생성부(32)의 신호 전하를 가산하도록 되어 있다.
<인터레이스 주사: 제6 실시예>
도 30a 및 30b는, 제6 실시예에서, 인터레이스 주사나 프로그레시브 주사에서의 전하 생성부(32)와 화소 트랜지스터의 조합을 설명하는 도면이다. 도 31은 제6 실시예에서, 인터레이스 주사 시에서의 홀수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다. 도 32는 제6 실시예에서, 인터레이스 주사 시에서의 짝수 필드의 읽어내기시의 신호의 흐름을 설명하는 도면이다.
제6 실시예의 경우의 인터레이스 주사는, 1화면의 각 수직 주사선(본 실시예에서는 화소 신호 생성부(5)나 신호 출력부(6)의 행)을 2개 걸러 읽어냄으로써 1 화면을 2매의 화상(짝수 필드와 홀수 필드)으로 분할하여 2회로 나누어 읽어내는 방식을 채용한다. 상세한 설명은 생략하지만, 도 30a로부터 추측되는 바와 같이, 각각 1개의 전하 생성부(32), 읽어내기 선택용 트랜지스터(34)를 갖는 제1 실시예에 대하여, 각각 2개의 전하 생성부(32a, 32b), 읽어내기 선택용 트랜지스터(34a, 34b)로 나눈 것이라고 생각하면 된다. 읽어내기시 및/또는 전자 셔터시에서, 신호 전하를 전송하는 측으로서 사용하지 않는 다른 쪽의 읽어내기 선택용 트랜지스터(34)의 게이트의 인액티브 레벨을 통상 레벨보다 낮게 하는 점도 제1 실시예와 마찬가지이다.
제6 실시예의 화소 구조의 경우의 프로그레시브 주사시의 신호의 흐름에 대해서는, 도시를 생략하지만, 제1 실시예와 마찬가지이다. 도 30b에 도시한 바와 같이, k행(k는 양의 정수)의 전하 생성부(32a_k) 및 읽어내기 선택용 트랜지스터(34aD_k), 전하 생성부(32b_k) 및 읽어내기 선택용 트랜지스터(34bD_k)와 k의 화소 신호 생성부(5_k)의 조합으로 사용하는 제1 예와, k+1행(k는 양의 정수)의 전하 생성부(32a_k+1) 및 읽어내기 선택용 트랜지스터(34aU_k+1), 전하 생성부(32b_k+1) 및 읽어내기 선택용 트랜지스터(34bU_k+1)와 k행의 화소 신호 생성부(5_k)의 조합 으로 사용하는 제2 예가 생각된다. 물론, 읽어내기 행마다 제1 예와 제2 예를 절환하는 등의 변형도 가능하다.
<촬상 장치: 제7 실시예>
도 33은 제7 실시예를 설명하는 도면이다. 제7 실시예는, 전술한 고체 촬상 장치(1)의 각 실시예에 채용하고 있던 인터레이스 주사와 프로그레시브 주사의 구조를, 물리 정보 취득 장치의 일례인 촬상 장치에 적용한 것이다. 도 33은 그 촬상 장치(8)의 개략 구성도이다.
촬상 장치로서도, 인터레이스 주사와 프로그레시브 주사 중 어느 것에도 대응가능해서, 예를 들면 동화상 촬상시에 인터레이스 주사를 행함으로써, 움직이는 피사체의 움직임의 묘사가 원활하여 시간 해상도를 향상시키는 구조를 실현할 수 있게 된다. 이때, 예를 들면 적어도, 주사 방식에 관하는 제어는, 외부의 주 제어부에서, 제어용의 지시 정보를 통신/타이밍 제어부(20)에 대한 데이터 설정으로 임의로 지정할 수 있게 한다.
좀더 구체적으로는，촬상 장치(8)는, 촬영 렌즈(802), 광학 로우 패스 필터(804), 색 필터군(812), 화소 어레이부(10), 구동 제어부(7), 컬럼 AD 변환부(26), 참조 신호 생성부(27), 카메라 신호 처리부(810)를 포함하고 있다. 도 33에서 점선으로 나타내는 바와 같이, 광학 로우 패스 필터(804)와 맞춰, 적외광 커트 필터(805)를 형성할 수도 있다. 동일한 필터(805)는 적외선 성분을 줄이도록 설계된다.
또한，본 실시예에서는, 플러스 전원(302)이나 마이너스 전원(304)을 갖는 전원부(300)를, 화소 어레이부(10), 구동 제어부(7), 컬럼 AD 변환부(26) 및 참조 신호 생성부(27)가 형성되는 반도체 영역(반도체 칩)과는 별도로 형성하고 있다.
촬영 렌즈(802)는, 형광등이나 태양광 등의 조명 아래로 있는 피사체 Z의 상을 담지하는 광 L을 촬상 장치측에 도광하여 결상시킨다. 색 필터군(812)은, 예를 들면 R, G, B의 색 필터가 베이어 배열로 되어 있다. 구동 제어부(7)는, 화소 어레이부(10)를 구동한다. 읽어내기 전류 제어부(24)는, 화소 어레이부(10)로부터 출력되는 화소 신호의 동작 전류를 제어한다. 컬럼 AD 변환부(26)는, 화소 어레이부(10)로부터 출력된 화소 신호에 대하여 CDS 처리나 AD 변환 처리 등을 실시한다. 참조 신호 생성부(27)는, 컬럼 AD 변환부(26)에 참조 신호 SLP_ADC를 공급한다. 카메라 신호 처리부(810)는, 컬럼 AD 변환부(26)로부터 출력된 촬상 신호를 처리한다.
컬럼 AD 변환부(26)의 후단에 형성된 카메라 신호 처리부(810)는, 촬상 신호 처리부(820)와, 촬상 장치(8)의 전체를 제어하는 주 제어부로서 기능하는 카메라 제어부(900)를 갖는다. 촬상 신호 처리부(820)는, 신호 분리부(822), 색신호 처리부(830), 휘도 신호 처리부(840), 및 인코더부(860)를 갖는다.
신호 분리부(822)는, 색 필터로서 원색 필터 이외의 것이 사용되고 있을 때에 컬럼 AD 변환부(26)의 AD 변환 기능부에서 공급되는 디지털 촬상 신호를 R(적)，G(녹), B(청)의 원색 신호로 분리하는 원색 분리 기능을 갖는다. 색 신호 처리부(830)는, 신호 분리부(822)에 의해 분리된 원색 신호 R, G, B에 기초하여 색 신호 C에 관한 신호 처리를 행한다. 휘도 신호 처리부(840)는, 신호 분리부(822)에 의해 분리된 원색 신호 R, G, B에 기초하여 휘도 신호 Y에 관한 신호 처리를 행한다. 인코더부(860)는, 휘도 신호 Y/색 신호 C에 기초하여 영상 신호 VD를 생성한다.
색 신호 처리부(830)는, 도시를 생략하지만, 예를 들면, 화이트 밸런스 앰프, 감마 보정부, 색차 매트릭스부 등을 갖는다. 휘도 신호 처리부(840)는, 도시를 생략하지만, 예를 들면, 고주파 휘도 신호 생성부와, 저주파 휘도 신호 생성부와, 휘도 신호 생성부를 갖는다. 고주파 휘도 신호 생성부는, 신호 분리부(822)의 원색 분리기로부터 공급되는 원색 신호에 기초하여 비교적 주파수가 높은 성분마저도 포함하는 휘도 신호 YH를 생성한다. 저주파 휘도 신호 생성부는, 화이트 밸런스 앰프로부터 공급되는 화이트 밸런스가 조정된 원색 신호에 기초하여 비교적 주파수가 낮은 성분만을 포함하는 휘도 신호 YL을 생성한다. 휘도 신호 생성부는, 2종류의 휘도 신호 YH, YL에 기초하여 휘도 신호 Y를 생성해 인코더부(860)에 공급한다. 휘도 신호 YL은 노광 제어에도 이용된다.
인코더부(860)는, 색 신호부 반송파에 대응하는 디지털 신호에서 색차 신호 R-Y, B-Y를 디지털 변조 한 후, 휘도 신호 처리부(840)에 의해 생성된 휘도 신호 Y와 합성하고, 디지털 영상 신호 VD(=Y+S+C; S는 동기 신호, C는 크로마(chroma) 신호)로 변환한다. 인코더부(860)로부터 출력된 디지털 영상 신호 VD는, 후단의 도시를 더 생략한 카메라 신호 출력부에 공급되고, 모니터 출력이나 기록 미디어에의 데이터 기록 등에 제공된다. 이때, 필요에 따라서, DA 변환에 의해 디지털 영상 신호 VD가 아날로그 영상 신호 V로 변환된다.
본 실시예에 따른 카메라 제어부(900)는, 마이크로프로세서(microprocessor)(902), 읽어내기 전용의 기억부인 ROM(Read　Only　Memory) (904), RAM(Random　Access　Me　mory)(906), 도시를 생략한 그 밖의 주변 부재를 갖고 있다. 마이크로프로세서(902)는, 컴퓨터가 행하는 연산과 제어의 기능을 초소형의 집적 회로에 집약시킨 CPU(Central　Processing　Unit)를 대표예로 하는 전자 계산기의 중추를 이루는 것과 마찬가지의 것이다. 참조 번호 906은, 수시 기입 및 읽어내기가 가능함과 함께 휘발성의 기억부의 일례이다. 마이크로프로세서(902), ROM(904) 및 RAM(906)을 모아, 마이크로컴퓨터(microcomputer)라고도 한다.
카메라 제어부(900)는, 시스템 전체를 제어하는 것이며, 본 실시예에서는 특히, 인터레이스 주사나 프로그레시브 주사를 제어하는 기능을 갖는다. 이 기능과의 관계에서는，카메라 제어부(900)는, 어느 하나의 주사 방식으로 할지의 지시 정보를 구동 제어부(7)에 공급한다. ROM(904)에는 카메라 제어부(900)의 제어 프로그램 등이 저장되어 있지만, 특히 본 예에서는, 카메라 제어부(900)에서, 인터레이스 주사나 프로그레시브 주사를 제어하기 위한 프로그램이 저장되어 있다. RAM(906)에는 카메라 제어부(900)가 각종 처리를 행하기 위한 데이터 등이 저장되어 있다.
또한，카메라 제어부(900)는, 메모리 카드 등의 기록 매체(924)를 착탈 가능하게 구성하고, 또한 인터넷 등의 통신망과의 접속이 가능하게 구성하고 있다. 예를 들면, 카메라 제어부(900)는, 마이크로프로세서(902), ROM(904) 및 RAM(906) 외 에, 메모리 읽어내기부(907) 및 통신IF(인터페이스)(908)를 구비한다.
기록 매체(924)는, 예를 들면, 마이크로프로세서(902)에 소프트웨어 처리를 시키기 위한 프로그램 데이터나, 휘도 신호 처리부(840)로부터의 휘도계 신호에 기초하는 측광 데이터 DL의 수속 범위나 노광 제어 처리(전자 셔터 제어를 포함함)를 위한 각종 제어 정보의 설정값 등의 다양한 데이터를 등록하는 등을 위해 이용된다.
메모리 읽어내기부(907)는, 기록 매체(924)로부터 읽어낸 데이터를 RAM(906)에 저장(인스톨)한다. 통신 IF(908)는, 인터넷 등의 통신망 사이의 통신 데이터 교환을 중개한다.
촬상 장치(8)는, 구동 제어부(7) 및 컬럼 AD 변환부(26)를, 화소 어레이부(10)와 별개로 하여 모듈 형상의 것으로 나타내고 있지만, 고체 촬상 장치(1)에 대하여 설명한 바와 같이, 이것들이 화소 어레이부(10)와 동일한 반도체 기판 상에 일체적으로 형성된 원 칩인 고체 촬상 장치(1)를 이용하여도 되는 것은 물론이다. 또한，도 33에서는, 화소 어레이부(10)나 구동 제어부(7)나 컬럼 AD 변환부(26)나 참조 신호 생성부(27)나 카메라 신호 처리부(810) 외에, 촬영 렌즈(802), 광학 로우 패스 필터(804), 혹은 적외광 커트 필터(805) 등의 광학계도 포함하는 상태에서, 촬상 장치(8)를 나타내고 있고, 이 실시예는, 이들을 모아서 패키징된 촬상 기능을 갖는 모듈 형상의 형태로 하는 경우에 바람직하다.
여기에서, 전술한 고체 촬상 장치(1)와 모듈과의 관계에서와 같이, 동일 장치(1)는 촬상가능한 모듈의 형태로 제공될 수 있다. 본 모듈은, 도 33에 도시된 바와 같이, 화소 어레이부(10)와 밀접하게 관련된 CDS(conversion and difference) 처리 기능을 갖는 컬럼 AD 변환부(26)와 같은 신호 처리부(컬럼 AD　변환부(26)의 후단의 카메라 신호 처리부는 제외함)와 함께 패키징된 화소 어레이부(10)(촬상부)를 갖는다. 그리고, 남은 신호 처리부인 카메라 신호 처리 블록(810)은 모듈의 형태로 제공된 고체 촬상 장치(1)의 후단에 제공된다. 고체 촬상 장치(1) 및 카메라 신호 처리 블록(810)은 전체로서 촬상 장치(8)를 만든다.
또는, 도시를 생략하지만, 화소 어레이부(10)와 촬영 렌즈(802) 등의 광학계가 모여 패키징된 상태에서 촬상 기능을 갖는 모듈 형상의 형태에서 고체 촬상 장치(1)를 제공하도록 하고, 그 모듈 형상의 형태에서 제공된 고체 촬상 장치(1) 외에，카메라 신호 처리부(810)도 모듈 내에 형성하고, 촬상 장치(8)의 전체를 구성하도록 하여도 된다. 또한，고체 촬상 장치(1)에서의 모듈의 형태로서, 카메라 신호 처리부(810)를 포함시켜도 되고, 이 경우에는, 사실상, 고체촬상 장치(1)와 촬상 장치(8)가 동일한 것으로 간주할 수도 있다. 이와 같은 촬상 장치(8)는, "촬상"을 행하기 위한, 예를 들면, 카메라나 촬상 기능을 갖는 휴대 기기로서 제공된다. 또한，"촬상"은, 통상의 카메라 촬영시의 상의 포착뿐만 아니라, 광의의 의미로서, 지문 검출 등도 포함하는 것이다.
상술한 구성의 촬상 장치(8)에서는，전술한 고체 촬상 장치(1)의 모든 기능을 포함하여 구성되어 있으며, 전술한 고체 촬상 장치(1)의 기본적인 구성 및 동작과 마찬가지로 할 수 있다. 특히, 동화상 촬상시에 인터레이스 주사로 함으로써, 움직이는 피사체의 움직임의 묘사가 원활한 화상을 취득할 수 있고, 칩 면적 증대 ·변환 효율 저하·포화 신호량 저하가 없어, 신호 전하 가산에 의해 S/N비가 향상한다.
상술한 바와 같이, 본 발명에 대하여 실시예를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 발명의 요지를 일탈하지 않는 범위에서 상기 실시예에 다양한 변경 또는 개량을 가할 수 있고, 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다.
또한，상기한 실시예는, 클레임(청구항)에 이러한 발명을 한정하는 것은 아니며, 또한 실시예 내에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다. 상기 실시예에는 다양한 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 바람직한 조합에 의해 다양한 발명을 추출할 수 있다. 실시예에 나타내지는 전체 구성 요건으로부터 몇 개인가의 구성 요건이 삭제되어도, 효과가 얻어지는 한, 몇몇의 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
예를 들면, 상기 실시예에서는, 2 필드나 3 필드로 나눈 인터레이스 주사에 대하여 구체적으로 설명하였지만, 필드 수는 4 이상으로 할 수도 있다. 1개의 전하 생성부(32)에 대하여 N개의 읽어내기 선택용 트랜지스터(34)를 형성하고, 그들을 다른 행의 화소 신호 생성부(5)에 접속하는 구성으로 하면 되며, 기본적인 사고 방식은 상기 실시예와 마찬가지이다.
또한, 본 출원의 제6 실시예에서는, 신호 출력부(6)가 4개의 트랜지스터(34, 36, 40, 42)를 갖는 화소 공유에의 인터레이스 주사의 적용에 대해서 설명했지만, 수직 선택용 트랜지스터(40)를 구비하지 않는 3-트랜지스터 구성의 화소에 대해서도, 제6 실시예에서 설명한 바와 마찬가지의 작용·효과를 향수할 수 있다. 이 경우에서도, 예를 들면, 2개의 포토다이오드(전하 생성부(32))에 대하여 각각 복수의 읽어내기 선택용 트랜지스터(34)를 형성하여 인터레이스 주사 대응을 채용하는 등, 원리적으로 동일한 동작의 화소에 대해서도 마찬가지로 제6 실시예의 구조를 적용할 수 있다.
컬러 화상 촬상에 본 발명의 적용에 있어서는, 인터 라인 전송 CCD에서의 필드 축적에 대응한 컬러 필터 배열로 하면 된다.
상기 실시예에서는, 각각이 NMOS로 구성되어 있는 단위 화소로 구성된 센서를 일례에 설명하였지만, 이것에 한하지 않고, PMOS로 이루어지는 화소의 것에 대해서도, 신호 전하나 트랜지스터의 극성에 따라서 제어 신호의 전위 관계를 반전(전위의 포지티브와 네거티브를 반대로)하여 생각함으로써, 상기 실시예에서 설명한 바와 마찬가지의 작용 및 효과를 향수할 수 있다.
즉, 신호 전하를 홀(hole)로 한 MOS형의 고체 촬상 장치에서는, 적어도 읽어내기 선택용 트랜지스터(34)는 상기 실시예와는 반대 도전형의 PMOS 트랜지스터가 이용된다. 이 경우에서도, 복수의 PMOS의 읽어내기 선택용 트랜지스터(34)를 각 전하 생성부(32)에 대하여 복수 개 형성하고, 이들을 다른 행의 화소 신호 생성부(5) 및 신호 출력부(6)에 접속하여 인터레이스 주사 대응을 채용하면 된다.
단위 화소(3)의 구성은, 상기 실시예에서 나타낸 상태에서, 기판이나 반도체 영역의 도전형을 모두 반대 도전형으로 치환한 구성으로 할 수 있다. 이 경우에도, 신호 전하나 제어 신호의 전위 관계를, 필요에 따라서 반전(전위의 포지티브 네거티브를 반대로)하도록 변형을 가하면 된다.
본 출원은 2008년 5월 30일 일본특허청에 제출된 일본 우선권 특허출원 제2008-142336호에 개시된 것과 관련된 기술 내용을 포함하며, 그 전체 내용은 본 명세서에 참조로서 포함된다.
도 1은 고체 촬상 장치의 일 실시예인 CMOS형의 고체 촬상 장치(CMOS 이미지 센서)의 기본 구성도.
도 2는 X-Y 어드레스형의 촬상 장치에서의 전자 셔터 기능을 도시하는 도면 1.
도 3a 내지 도 3c는, X-Y 어드레스형의 촬상 장치에서의 전자 셔터 기능을 도시하는 도면 2.
도 4a 내지 도 4c는, X-Y 어드레스형의 촬상 장치에서의 전자 셔터 기능을 도시하는 도면 3.
도 5는 비교예로서 화소 어레이를 도시하는 도면.
도 6은 제1 실시예에 따른 화소 어레이부를 도시하는 도면.
도 7은, 제1 실시예에서 인터레이스 주사에 대해서 전하 생성부와 화소 트랜지스터의 조합을 도시하는 도면.
도 8은 제1 실시예에서 인터레이스 주사 내의 홀수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 9는 제1 실시예에서 인터레이스 주사시 홀수 필드 읽어내기의 개념도.
도 10은 제1 실시예네어 인터레이스 주사시 짝수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 11은 제1 실시예에서 인터레이스 주사로 짝수 필드 읽어내기의 개념도.
도 12a 및 12b는, 인터레이스 주사로 인한 라인 노광에 대응하는 타임 셰이 딩 왜곡(time shading distortion)을 경감하는 효과를 도시하는 도면.
도 13은, 제1 실시예에서 프로그레시브 주사에 대한 전하 생성부와 화소 트랜지스터의 조합을 도시하는 도면.
도 14는, 제1 실시예에서 프로그레시브 주사로 읽어내기 시 신호 흐름의 제1 예를 도시하는 도면.
도 15는, 제1 실시예에서 프로그레시브 주사로 읽어내기 시 신호 흐름의 제2 예를 도시하는 도면.
도 16은 제2 실시예에 다른 화소 어레이부를 도시하는 도면.
도 17은 제3 실시예에 다른 화소 어레이부를 도시하는 도면.
도 18a 및 18b는, 제3 실시예에서 인터레이스 및 프로그레시브 주사에 대한 전하 생성부와 화소 트랜지스터의 조합을 도시하는 도면.
도 19는 제3 실시예에서 인터레이스 주사로 홀수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 20은 제3 실시예에서 인터레이스 주사로 홀수 필드 읽어내기 시 개념도.
도 21은, 제3 실시예에서 인터레이스 주사로 짝수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 22는, 제3 실시예에서 인터레이스 주사로 짝수 필드 읽어내기의 개념도.
도 23은 제4 실시예에 따른 화소 어레이부를 도시하는 도면.
도 24는 제5 실시예에 따른 화소 어레이부를 도시하는 도면.
도 25a 및 도 25b는, 제5 실시예에서 인터레이스 및 프로그레시브 주사에 대 한 전하 생성부와 화소 트랜지스터의 조합을 도시하는 도면.
도 26은, 제5 실시예에서 인터레이스 주사로 제1 필드(주사선 3n번째 행의 조합)의 읽어내기 시 신호 흐름을 도시하는 도면.
도 27은, 제5 실시예에서 인터레이스 주사로 제2 필드(주사선 3n+1번째 행의 조합)의 읽어내기 시 신호 흐름을 도시하는 도면.
도 28은, 제5 실시예에서 인터레이스 주사로 제3 필드(주사선 3n+2번째 행의 조합)의 읽어내기 시 신호 흐름을 도시하는 도면.
도 29는 제6 실시예에 따른 화소 어레이부를 도시하는 도면.
도 30a 및 30b는, 제6 실시예에서 인터레이스 및 프로그레시브 주사에 대한 전화 생성부와 화소 트랜지스터의 조합을 도시하는 도면.
도 31은, 제6 실시예에서 인터레이스 주사로 홀수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 32는, 제6 실시예에서 인터레이스 주사로 짝수 필드 읽어내기 시 신호 흐름을 도시하는 도면.
도 33은 촬상 장치(제7 실시예)의 개략적 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1: 고체 촬상 장치
10: 화소 어레이부
12: 수평 주사부
14: 수직 주사부
15: 행 제어선
18: 수평 신호선
19: 수직 신호선
2: 단위 화소군
20: 통신/타이밍 제어부
24: 읽어내기 전류 제어부
250: AD 변환부
252: 비교부
254: 카운터부
256: 데이터 기억부
258: 스위치부
26: 컬럼 AD 변환부
27: 참조 신호 생성부
270: DA 변환부
28: 출력부
3: 단위 화소
32: 전하 생성부
34: 읽어내기 선택용 트랜지스터
36: 리셋 트랜지스터
38: 플로팅 디퓨전
40: 수직 선택용 트랜지스터
42: 증폭용 트랜지스터
5: 화소 신호 생성부
51: 화소선
54: 전송 배선
56: 리셋 배선
58: 수직 선택선
59: 드레인선
6: 신호 출력선
7: 구동 제어부
8: 촬상 장치
900: 카메라 제어부(주 제어부)

Claims (10)

  1. 삭제
  2. 고체 촬상 장치로서,
    신호 전하를 생성하는 전하 생성부, 상기 전하 생성부에 의해 생성된 신호 전하를 전송하는 전하 전송부, 및 상기 전하 생성부에 의해 생성된 신호 전하에 대응하는 대상(target) 신호를 생성하여 출력하는 신호 출력부를 각각이 포함하는 단위 화소들이, 2차원 매트릭스 형상으로 배열되어 있는 화소 어레이부와,
    복수의 상기 전하 전송부와 상기 신호 출력부의 동작을 제어하는 구동 제어부를 포함하며,
    상기 전하 생성부 각각에 대하여 상기 복수의 전하 전송부가 제공되고,
    상기 복수의 전하 전송부는, 상기 전하 생성부의 반대측 상에서 다른 행의 상기 신호 출력부에 접속되고,
    상기 구동 제어부는, 스크린의 필드들을 읽어냄으로써 대상 신호를 읽어내도록 인터레이스 주사를 행하고, 상기 필드들 각각은 N개의 단계에서, 상기 신호 출력부의 서로 다른 위치에서의 1/N 행으로 이루어지고,
    상기 구동 제어부는, 각 필드에서, 상이한 행 내의 N개의 전하 생성부에 의해 생성된 신호 전하를 동일한 행 내의 신호 출력부로 전송하여, N개의 신호 전하를 합성하여 얻어진 대상 신호를 생성하고 출력하고,
    상기 구동 제어부는, 상기 N개의 전하 전송부의 행의 조합이 필드간에 서로 다르도록, 상기 전하 전송부 및 신호 출력부를 제어하는 고체 촬상 장치.
  3. 제2항에 있어서,
    상기 구동 제어부는, 신호 전하 읽어내기 시 또는 전자 셔터 시에, 상기 신호 전하 전송에 사용되지 않는 상기 전하 전송부의 인액티브(inactive) 레벨이 통상 레벨보다 낮은 레벨(lower-than-normal level)로 감소될 수 있도록 제어를 행하는 고체 촬상 장치.
  4. 제2항에 있어서,
    상기 구동 제어부는, 상기 신호 전하가 상기 복수의 전하 전송부 중 한쪽에 의해서 전송되도록, 상기 전하 전송부를 제어함으로써 상기 신호 출력부로부터 행 순으로 대상 신호를 순차적으로 읽어내는 프로그레시브 주사(progressive scan)를 행하는 고체 촬상 장치.
  5. 삭제
  6. 고체 촬상 장치로서,
    신호 전하를 생성하는 전하 생성부, 상기 전하 생성부에 의해 생성된 상기 신호 전하를 전송하는 전하 전송부, 및 상기 전하 생성부에 의해 생성된 상기 신호 전하에 대응하는 대상 신호를 생성하여 출력하는 신호 출력부를 각각이 포함하는 단위 화소들이 2차원 매트릭스 형상으로 배열되어 있는 화소 어레이부와,
    복수의 상기 전하 전송부와 상기 신호 출력부의 동작을 제어하는 구동 제어부를 포함하며,
    상기 전하 생성부 각각에 상기 복수의 전하 전송부가 제공되고,
    각 행의 신호 출력부는, 행들 중의 하나의 전하 생성부로부터 신호 전하를 수신하는 하나의 동작과, 상기 신호 출력부가 속하는 자신의 행 내의 전하 생성부로부터 또는 자신의 행과 다른 행 내의 전하 생성부로부터 신호 전하를 수신하는 동작인, 2개의 동작들 간에 절환될 수 있고,
    상기 구동 제어부는, 스크린의 필드들을 읽어냄으로써 대상 신호를 읽어내도록 인터레이스 주사를 행하고, 상기 필드들 각각은 N개의 단계에서, 상기 신호 출력부의 서로 다른 위치에서의 1/N 행으로 이루어지고,
    상기 구동 제어부는, 각 필드에서, 상이한 행 내의 N개의 전하 생성부에 의해 생성된 신호 전하를 동일한 행 내의 신호 출력부로 전송하여, N개의 신호 전하를 합성하여 얻어진 대상 신호를 생성하여 출력하고,
    상기 구동 제어부는, 상기 N개의 전하 전송부의 행의 조합이 필드간에 서로 다르도록, 상기 전하 전송부 및 신호 출력부를 제어하는 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 구동 제어부는, 신호 전하 읽어내기 시 또는 전자 셔터 시에, 상기 신호 전하 전송에 사용되지 않는 상기 전하 전송부의 인액티브 레벨이 통상 레벨보다 낮은 레벨로 감소될 수 있도록 제어를 행하는 고체 촬상 장치.
  8. 제6항에 있어서,
    상기 구동 제어부는, 상기 신호 전하가 상기 복수의 전하 전송부 중 한쪽에 의해서 전송되도록, 상기 전하 전송부를 제어함으로써 상기 신호 출력부로부터 행 순으로 대상 신호를 순차적으로 읽어내는 프로그레시브 주사를 행하는 고체 촬상 장치.
  9. 삭제
  10. 전하 생성부, 상기 전하 생성부 각각에 대한 복수의 전하 전송부 - 각각의 전하 전송부는 상기 전하 생성부에 의해 생성된 신호 전하를 전송함 - , 및 상기 전하 생성부에 의해 생성된 상기 신호 전하에 대응하는 대상 신호를 생성하여 출력하는 신호 출력부를 각각이 포함하는 단위 화소들이 2차원 매트릭스 형상으로 배열되어 있는 화소 어레이부를 포함하는 고체 촬상 장치의 구동 방법으로서,
    스크린의 필드들을 읽어냄으로써 대상 신호를 읽어내도록 인터레이스 주사를 행하는 단계 - 상기 필드들 각각은 N개의 단계에서, 상기 신호 출력부의 서로 다른 위치에서의 1/N 행으로 이루어짐 - 와,
    각 필드에서, 상이한 행 내의 N개의 전하 생성부에 의해 생성된 신호 전하를 동일한 행 내의 신호 출력부로 전송하여, N개의 신호 전하를 합성하여 얻어진 대상 신호를 생성하여 출력하는 단계와,
    상기 N개의 전하 전송부의 행의 조합이 필드간에 서로 다르도록, 상기 전하 전송부 및 신호 출력부를 제어하는 단계
    를 포함하는 고체 촬상 장치의 구동 방법.
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