JP2011124946A - 固体撮像素子およびこれを備えたカメラ - Google Patents

固体撮像素子およびこれを備えたカメラ Download PDF

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Abstract

【課題】半導体基板裏面を入射光の受光面とする裏面照射型固体撮像素子において、残像による画質劣化を抑制する。
【解決手段】半導体基板１１に複数の単位セル２が行列状に配列されてなり、単位セル２はｎ型の光電変換層１２と、ｎ型の電荷蓄積層１３と、ｐ型の転送経路電位障壁層１９と、半導体基板１１表面上における電荷蓄積層１３に対応する位置に絶縁層を介して設けられ、光電変換層１２に蓄積された信号電荷を電荷蓄積層１３に転送するための転送電圧が印加されたときに、転送電圧が印加されないときよりも半導体基板１１の裏面の電位に対して電荷蓄積層１３の電位井戸の深さを深くするとともに転送経路電位障壁層１９の電位障壁を消滅させる転送電極２５とを備える。
【選択図】図２

Description

本発明は、ビデオカメラやデジタルスチルカメラに用いられる固体撮像素子、特に裏面照射型固体撮像素子に関する。
ＣＭＯＳイメージセンサやＣＣＤイメージセンサに代表される固体撮像素子の単位セルは、光電変換層や信号電荷を読み出す読み出し回路等から構成される。現在では、半導体基板において読み出し回路等のデバイスが形成される面側、すなわち表面側に光電変換層を設ける構造の、いわゆる表面照射型固体撮像素子が主流である。
一方、近年の固体撮像素子の小型化の要求により、単位セルサイズは縮小される傾向にあり、それに伴い単位セルサイズに対する光電変換層の開口面積（開口率）が低下する弊害があった。これを回避するため、回路等のデバイスが形成される面とは反対側の面、すなわち裏面側に光電変換層を設けた、いわゆる裏面照射型固体撮像素子が活発に研究されている（例えば特許文献１、２）。
図１４は特許文献２に係る固体撮像素子の単位セルの要部断面図である。半導体基板５１の表面（同図上側面）上には配線層５６が設けられている。また、裏面（同図下側面）から光が入射する構造としており、半導体基板５１内の裏面側から表面側に向かって、ｐ型ホール蓄積層５５、ｎ−拡散層５２（光電変換層に相当）、信号電荷読み出し経路となるｎ型拡散層５４、蓄積拡散層５３が設けられている。各単位セルはトレンチ素子分離層層５８およびｐ型素子分離拡散層５９によって区画分離されている。素子分離拡散層５９の内部には、ｐ型不純物濃度が高い領域であるｐ型の埋め込み拡散層５７が形成されている。
さらに、ｎ−拡散層５２に蓄積された信号電荷を蓄積拡散層５３に読み出すために、埋め込み拡散層５７をゲート電極として、ｎ−拡散層５２、ｎ型拡散層５４および蓄積拡散層５３とで、埋め込みの読み出しトランジスタを構成している。
特開２００３−３１７８５号公報 特開２００５−３５３９９４号公報
しかしながら、特許文献２の固体撮像素子では、光電変換層（特許文献２ではｎ−拡散層）から電荷蓄積層（特許文献２では蓄積拡散層）への転送経路が同極性で構成されているため、電荷転送を行うのに適切な電位勾配を形成することが困難である。このため、限られた転送期間内に、光電変換層に蓄積された信号電荷を完全に電荷蓄積層に転送できない可能性がある。光電変換層に信号電荷が残されたままでは、次フレームの信号電荷を蓄積する際に残像が生じることによる画質劣化を引き起こしてしまう。
ここで、電荷転送を行うのに適切な電位勾配を確保するために、光電変換層の不純物濃度を下げる構成をとることもできるが、この構成では光電変換層の電位井戸が浅くなることで信号電荷を蓄積する機能が低下するため、光電変換層から溢れた信号電荷が隣接する画素に漏れ込むことによるクロストークが発生しやすくなるという問題を抱えている。
本発明は上記の問題点を鑑みてなされたものであり、従来よりも残像による画質劣化を抑制することができる固体撮像素子を提供することを目的とする。
上記目的を達成するため、本発明に係る固体撮像素子は、半導体基板に複数の単位セルが行列状に配列されてなり、かつ、前記半導体基板の裏面を受光面とする裏面照射型固体撮像素子であって、前記各単位セルは、前記半導体基板内に設けられ、前記裏面から入射した光を光電変換し、当該光電変換により得られる信号電荷を蓄積する第１導電型の光電変換層と、前記半導体基板内において前記光電変換層よりも前記半導体基板の表面側に設けられ、前記光電変換層から転送される信号電荷を蓄積する第１導電型の電荷蓄積層と、前記半導体基板内において前記光電変換層から前記電荷蓄積層への信号電荷の転送経路に介在する第２導電型の転送経路電位障壁層と、前記半導体基板表面上における前記電荷蓄積層に対応する位置に絶縁層を介して設けられ、前記光電変換層に蓄積された信号電荷を前記電荷蓄積層に転送するための転送電圧が印加されたときに、前記転送電圧が印加されないときよりも前記半導体基板の裏面の電位に対して前記電荷蓄積層の電位井戸の深さを深くするとともに前記転送経路電位障壁層の電位障壁を消滅させる転送電極とを備えることを特徴とする。
課題を解決するための手段に記載の構成によれば、光電変換層から電荷蓄積層に信号電荷を転送する転送期間においては、転送電極に転送電圧が印加されることで電荷蓄積層の電位井戸の深さを深くすることができる。それに伴い転送経路電位障壁層の電位障壁が消滅することとなり、信号電荷はこの転送経路電位障壁層を経て電荷蓄積層に転送される。このとき、電荷蓄積層に形成される電位井戸の深さを深くし、信号電荷転送経路の電位勾配を急勾配にすることで転送速度を上昇させ、その結果、転送時間内に電荷蓄積層への信号電荷の転送を行わせることができる。これに対し、特許文献２の構成では、電荷蓄積層に形成される電位井戸の深さは、電荷転送を行う時、行わない時を通じ変化しない。そのため、電荷転送時の転送経路の電位勾配は緩やかなものとなり、転送時間内に電荷蓄積層への信号電荷の転送を行わせることが困難である。したがって、本発明の構成によれば、従来と比較して光電変換層に信号電荷が残存しにくくなるため、残像による画質劣化を抑制することができる。
また、前記各単位セルは、さらに、前記半導体基板内において前記光電変換層よりも前記裏面側に設けられた第２導電型の裏面側白キズ低減層と、前記半導体基板裏面上に設けられ、前記電荷蓄積層への信号電荷の転送を補助するための転送補助電圧が印加されたときに、前記転送補助電圧が印加されないときよりも前記裏面側白キズ低減層の電位障壁の高さを高くする補助電極を備えることとしてもよい。
裏面側白キズ低減層により、半導体基板の裏面側の界面付近で発生する界面準位に起因する暗電流を抑制することができる。さらに、補助電極を備えることで、光電変換層から電荷蓄積層への電荷転送時における転送経路の電位勾配をさらに急勾配にすることができ、よりスムーズな電荷転送が可能となる。
また、前記各単位セルは、さらに、前記半導体基板内において基板厚み方向に対し直交方向に前記電荷蓄積層から離間して設けられ、前記光電変換層から転送される不要な信号電荷を前記半導体基板表面に排出する第１導電型の電荷排出層と、前記半導体基板内において前記光電変換層から前記電荷排出層への信号電荷の排出経路に介在する第２導電型の排出経路電位障壁層と、前記半導体基板表面側に設けられ、前記光電変換層に蓄積された不要な信号電荷を前記電荷排出層に排出するための排出電圧が印加されたときに、前記排出電圧が印加されないときよりも前記半導体基板の裏面の電位に対して前記電荷排出層の電位井戸の深さを深くするとともに前記排出経路電位障壁層の電位障壁を消滅させる排出電極を備えることとしてもよい。
光電変換層から電荷蓄積層への転送経路とは別個に、光電変換層から電荷排出層への排出経路を設けることにより、不要な信号電荷を電荷蓄積層に転送できない期間であっても、光電変換層に蓄積された不要な信号電荷を半導体基板表面に排出することができる。この構成は、例えば以下のような場合において有効である。固体撮像素子においては、信号電荷が電荷蓄積層に転送された後、１行目の単位セルにおいて信号電荷の読み出しが開始されてから、最終行目の単位セルにおいて信号電荷の読み出しが開始されるまでの待機時間が存在する。光電変換層に形成される電位井戸の容量を超える信号電荷が、この待機時間内に発生した場合においても、別個に排出経路を備えたことにより、この不要な信号電荷を電荷蓄積層に蓄積されている読み出されるべき信号電荷に流入させることなく電荷排出層に排出できる。特に、全画素同時に電荷蓄積層から浮遊拡散層への信号電荷を読み出す、いわゆるグローバルシャッタモードのように、高速で動作する被写体の撮影や待機時間が長時間に及ぶ撮影モードにおいてこれらの構成が有効である。
また、前記補助電極は、さらに、前記排出電極に排出電圧が印加されるのに伴って、前記電荷排出層への信号電荷の排出を補助するための排出補助電圧が印加されたときに、前記排出補助電圧が印加されないときよりも、前記裏面側白キズ低減層の電位障壁の高さを高くすることとしてもよい。
光電変換層から電荷蓄積層への転送経路だけでなく、光電変換層から電荷排出層への排出経路においてもより急勾配な排出経路を構成することで、スムーズに不要な信号電荷を排出することができる。
また、前記各単位セルは、さらに、前記半導体基板内において基板厚み方向に対し直交方向に前記電荷蓄積層と前記電荷排出層との間に、かつ、前記電荷蓄積層と前記電荷排出層から離間して設けられ、前記電荷蓄積層から転送される信号電荷を蓄積する第１導電型の浮遊拡散層と、前記半導体基板表面上における前記電荷蓄積層と前記浮遊拡散層との間に対応する位置に絶縁層を介して設けられ、前記電荷蓄積層に蓄積された信号電荷を前記浮遊拡散層に転送するための読み出し電圧が印加されたときに、前記電荷蓄積層に蓄積された信号電荷を前記浮遊拡散層に転送させる読み出し電極を備えることとしてもよい。
さらに、前記補助電極は、前記半導体基板裏面上における前記光電変換層に対応する部分を除く領域に設けられることとしてもよい。
補助電極を、例えば金属のように透光性のない部材で構成した場合であっても、光電変換層への光入射を妨げることなく、補助電極としての機能を果たすことができる。
また、前記補助電極は金属膜であって遮光膜を兼ねていることとしてもよい。
この構成により、半導体基板裏面に斜め方向から入射した光が、隣接する単位セルに侵入することによる偽信号を低減することができる。
また、前記光電変換層と、前記転送経路電位障壁層と、前記電荷蓄積層とが埋め込みバイポーラトランジスタを構成していることとしてもよい。
ここで、前記転送経路電位障壁層における第２導電型の不純物濃度は、前記排出経路電位障壁層における不純物濃度より高濃度であることとしてもよい。
これにより、転送経路電位障壁層の電位障壁を排出経路電位障壁層の電位障壁よりも高くすることができ、光電変換層で信号電荷が飽和した場合であっても、信号電荷が電荷蓄積層へ流れずに電荷排出層へと流れる構成とすることができる。よって、不要な信号電荷を電荷蓄積層に蓄積されている読み出されるべき信号電荷に流入させることなく、適正に信号電荷を読み出すことができる。
また、前記光電変換層と、前記排出経路電位障壁層と、前記電荷排出層とが埋め込みバイポーラトランジスタを構成していることとしてもよい。
また、前記各単位セルは、さらに、前記半導体基板内において前記電荷蓄積層よりも前記表面側に、第２導電型の表面側白キズ低減層を備えることとしてもよい
表面側白キズ低減層により、半導体基板の表面側の界面付近で発生する界面準位に起因する暗電流を抑制することができる。
また、前記光電変換層と、当該光電変換層を含む単位セルに隣接する単位セル内の光電変換層との間に、単位セルの一部として第２導電型の光電変換層分離帯を備えることとしてもよい。
このように、隣接する光電変換層をそれとは逆極性の第２導電型の光電変換層分離帯で区画分離することにより、隣接する光電変換層間に電位障壁を形成することができ、光電変換層に蓄積された信号電荷が隣接する単位セルに漏れ込むことによるクロストークを低減することが可能である。
また、前記電荷蓄積層と、当該電荷蓄積層を含む単位セルに隣接する単位セル内の電荷蓄積層との間に、単位セルの一部として絶縁層および第２導電型の素子分離帯を備えることとしてもよい。
素子分離帯により、転送中の信号電荷および電荷蓄積層に蓄積された信号電荷が隣接画素へ漏れることによるクロストークを低減することができる。
また、前記転送経路電位障壁層と前記排出経路電位障壁層を、シリコンとゲルマニウムの両方を含む化合物層により形成することとしてもよい。
ゲルマニウムの６００ｎｍ〜１０００ｎｍの波長の光に対する吸収係数は、シリコンの１０倍以上である。したがって、転送経路電位障壁層および排出経路電位障壁層をシリコンとゲルマニウムを含む化合物層で形成することで、長波長の可視光（６００ｎｍ〜７８０ｎｍ付近）が光電変換層を越えて電荷蓄積層に入射することを抑えることができる。これにより、シリコンのみで障壁層を形成した場合よりも、電荷蓄積層で光電変換が起こることによる偽信号の発生を低減することができる。
また、前記半導体基板内において前記光電変換層よりも前記表面側の領域を、シリコンとゲルマニウムの両方を含む化合物層により形成することとしてもよい。
この構成により、転送経路電位障壁層と排出経路電位障壁層のみをシリコンとゲルマニウムを含む化合物層により形成する場合よりも、半導体基板全体を薄く構成することが可能である。
また、前記半導体基板内において前記光電変換層よりも前記表面側の領域の一部を、歪みシリコンまたは歪みゲルマニウムのどちらか一方を含む化合物層により形成することとしてもよい。
これにより、転送経路における信号電荷の移動度が増大し、回路動作速度が向上する。回路動作速度が向上することにより、高速な信号電荷の読み出しが可能となる。
また、本発明に係るカメラは上記構成の固体撮像素子を備える。これにより、上記と同様の効果が得られるカメラを構成することができる。
第１の実施形態に係る固体撮像素子の全体構成図 第１の実施形態に係る固体撮像素子の単位セルの要部断面図 第１の実施形態に係る固体撮像素子の単位セルの等価回路図 第１の実施形態に係る固体撮像素子の駆動方法を示すタイミングチャート 第１の実施形態に係る固体撮像素子の電位分布図 第２の実施形態に係る固体撮像素子の駆動方法を示すタイミングチャート 第２の実施形態に係る固体撮像素子の電位分布図 第３の実施形態に係る固体撮像素子の要部断面図 半導体の吸収端付近の吸収スペクトル 第４の実施形態に係る固体撮像素子の要部断面図 第５の実施形態に係る固体撮像素子の要部断面図 第６の実施形態に係る固体撮像素子の単位セルの等価回路図 本発明に係る固体撮像素子を備えるカメラの全体構成図 従来の固体撮像素子の単位セルの要部断面図
以下、本発明を実施するための形態を、図面を参照しながら説明する。
〈第１の実施形態〉
図１は、第１の実施形態に係る固体撮像素子の一例を示す全体構成図である。
固体撮像素子１００は、撮像領域１，電流源回路３，垂直走査回路４，水平走査回路５，列読み出し回路６，ＴＧ（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）制御部７，出力回路８を有する。
撮像領域１は、ＣＭＯＳセンサからなる複数の単位セル２が行方向（左右方向）と列方向（上下方向）に複数、行列状に配列されてなる画素アレイであり、単位セル毎に入射光を光電変換して画素信号を生成する。
電流源回路３は、垂直信号線ＶＬ１〜ＶＬｎに定電流を流す回路である。
垂直走査回路４は、水平信号線Ｌ１〜Ｌｎを制御して、各行を順次選択し、選択した行の各単位セル２の画素信号を読み出す。読み出された各単位セル２の画素信号は、垂直信号線ＶＬ１〜ＶＬｎを介して列読み出し回路６に送られる。
列読み出し回路６は、水平走査回路５の制御に基づき、選択行の各単位セル２から送られてくる画素信号を画素単位で順次、出力回路８に出力する。
ＴＧ制御部７は、電流源回路３，垂直走査回路４，水平走査回路５，列読み出し回路６を駆動させるための信号を各回路に供給する。なお、ＴＧ制御部７は、撮像領域と同一の半導体基板に設けられていてもよいし、別の半導体基板に設けられていてもよい。
出力回路８は、列読み出し回路６から送られてくる画素信号を後段に出力する。
図２は、単位セル２の要部断面図の要部断面図である。
図２に示すように、本発明の固体撮像素子は半導体基板１１の裏面側（図面下側）から光が入射する、いわゆる裏面照射型のものである。半導体基板１１の表面側（図面上側）には、配線層２７とその上に張り合わされた支持基板２９が設けられる。配線層２７内には配線２８、読み出し電極２４、転送電極２５、リセット電極２６、表面側補助電極３５が設けられる（これらの各電極の詳細は後述する）。配線２８の部材としては、例えばアルミニウム、銅等の金属等を用いることができる。図２に示した単位セル２の構成は、他の単位セル２についても共通のものである。
半導体基板１１内の単位セル２には、厚み方向に対し裏面側から順に、ｐ型の裏面側白キズ低減層１８，ｎ型の光電変換層１２，ｐ型の転送経路電位障壁層１９，ｎ型の電荷蓄積層１３，ｐ型の表面側白キズ低減層１７が形成されている。なお、図中のｎ型およびｐ型領域に示したｎおよびｐの上ツキの＋および−は、対応する極性の不純物濃度の濃淡を示しており、ｎ型不純物濃度をｎ−＜ｎ＜ｎ＋、ｐ型不純物濃度をｐ−＜ｐ＜ｐ＋とする。
ｐ型の裏面側白キズ低減層１８は、半導体基板１１の裏面側の界面付近で発生する界面準位に起因する暗電流を抑制する。
ｎ型の光電変換層１２は、受光された入射光を光電変換し、この光電変換により得られる信号電荷を蓄積する。
ｐ型の転送経路電位障壁層１９は、光電変換層１２から電荷蓄積層１３へ信号電荷転送経路の一部をなすとともに、電荷蓄積層１３へ信号電荷を転送するとき以外の期間においては、信号電荷に対する電位障壁を形成することにより、信号電荷を電荷蓄積層１３へ転送しないようにする。一方、電荷蓄積層１３へ信号電荷を転送する期間においては、電位障壁を消滅させることにより、信号電荷を電荷蓄積層１３へ転送できるようにする（図５で詳述する）。
ｎ型の電荷蓄積層１３は、転送経路電位障壁層１９を介して光電変換層１２から転送された信号電荷を蓄積する。
ｐ型の表面側白キズ低減層１７は、半導体基板１１の表面側の界面付近で発生する界面準位に起因する暗電流を抑制する。
そして、半導体基板１１内には、電荷蓄積層１３から基板厚み方向に対して直交方向に浮遊拡散層１５（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）および電荷排出層１４が形成されている。浮遊拡散層１５は電荷蓄積層１３から転送される信号電荷を蓄積する。電荷排出層１４は、浮遊拡散層１５および光電変換層１２から転送される信号電荷を画素電源（図３、ＰＶＤＤ）に排出する（光電変換層１２から電荷排出層１４へ至る経路の詳細は後述する）。
さらに、半導体基板１１内には、転送経路電位障壁層１９から基板厚み方向に対して直交方向の、光電変換層１２と電荷排出層１４の間にｐ型の排出経路電位障壁層２０が形成されている。排出経路電位障壁層２０は、光電変換層１２の不要な信号電荷を電荷排出層１４に排出し光電変換層１２を空乏化させる、いわゆる排出経路の一部をなすとともに、電荷排出層１４へ不要な信号電荷を排出するとき以外の期間においては、信号電荷に対する電位障壁を形成することにより、信号電荷を電荷排出層１４へ排出しないようにする。一方、電荷排出層１４へ信号電荷を排出する期間においては、電位障壁を消滅させることにより、信号電荷を電荷排出層１４へ排出できるようにする（図５で詳述する）。
以下、光電変換層１２から転送経路電位障壁層１９を経て電荷蓄積層１３へ至る経路を転送経路、電荷蓄積層１３から浮遊拡散層１５へ至る経路を読み出し経路、浮遊拡散層１５から電荷排出層１４へ至る経路をリセット経路、光電変換層１２から排出経路電位障壁層２０を経て電荷排出層１４へ至る経路を排出経路と称する。
ここで、転送経路電位障壁層１９におけるｐ型不純物濃度を、排出経路電位障壁層２０におけるｐ型不純物濃度よりも高濃度としている。これにより、転送経路電位障壁層１９に形成される電位障壁を排出経路電位障壁層２０よりも高くすることができ、光電変換層１２で信号電荷が飽和した場合であっても、信号電荷が電荷蓄積層１３へ流れずに、電荷排出層１４へ流れる構成とすることができる。よって、不要な信号電荷を電荷蓄積層１３に蓄積されている読み出されるべき信号電荷に流入させることなく電荷排出層１４に排出できる。
各単位セルに含まれる光電変換層１２はｐ型の光電変換層分離帯２１により区画分離されている。同様に、各単位セルに含まれる埋め込み転送トランジスタＱ１、埋め込み排出トランジスタＱ２等の各トランジスタは絶縁層であるトレンチ素子分離層層（ＳＴＩ）２２および素子分離帯１６により区画分離されている。これにより、光電変換層１２で光電変換した信号電荷が隣の画素へ漏れ込むことによるクロストークを防止することができる。
なお、素子分離帯１６および光電変換層分離帯２１は接地電位（グラウンド電位）とする。また、表面側白キズ低減層１７および裏面側白キズ低減層１８は、素子分離帯１６および光電変換層分離帯２１に電気的に接続されている。
半導体基板１１の裏面上の、光電変換層１２に対応する部分以外の領域には、裏面側補助電極２３が設けられている。裏面側補助電極２３は遮光膜を兼ねた金属膜であり、これを単位セル境界の領域に設けることで、半導体基板裏面に斜め方向から入射した光が、隣接する単位セルに侵入することによる偽信号を低減する。裏面側補助電極２３を構成する部材は、電極および遮光膜として機能する部材であれば金属膜に限定されない。また、裏面側補助電極２３は光電変換層分離帯２１を介して裏面側白キズ低減層１８と電気的に接続されている。
半導体基板１１の表面上の素子分離帯１６に対応する領域には、表面側補助電極３５が設けられている。表面側補助電極３５は、素子分離帯１６および光電変換層分離帯２１などのｐ型導電層の電位を固定する電極であり、裏面側補助電極２３と同電位で電気的に接続されている。表面側補助電極３５および裏面側補助電極２３により、素子分離帯１６および光電変換層分離帯２１などのｐ型導電層の電位の固定をより確実にすることができる。
半導体基板１１の裏面にはさらに、絶縁層３０、パッシベーション絶縁膜３１、カラーフィルタ３２、マイクロレンズ３３が順に設けられている。半導体基板裏面から入射した光は、マイクロレンズ３３およびカラーフィルタ３２を経由して光電変換層に導かれる。パッシベーション絶縁膜３１としては、例えばシリコン窒化膜（ＳｉＮ）等を用いることができる。
また、図２に示した単位セルの構造は、ウェハーにエピタキシャル成長を施したのち、フォトリソグラフィ及びイオン注入の組み合わせにより選択的に各導電型層を形成できる。半導体基板１１をＣＭＰ(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)で研磨することにより、半導体基板の厚さを可視光の入射に対して最適な１０μｍ以下程度の厚さに形成することが望ましい。
なお、裏面側白キズ低減層１８は０．２μｍ以下の厚さに形成することが望ましい。このようにすることで、短波長の可視光（３８０ｎｍ〜４６０ｎｍ付近）が光電変換層１２に到達するまでに、裏面側白キズ低減層１８に吸収されることによる、短波長光の感度特性が低下を防止することができる。
図３は、単位セル２の等価回路の一例を示す図である。図３において、図２における光電変換層１２，電荷蓄積層１３，電荷排出層１４，浮遊拡散層１５，表面側白キズ低減層１７，裏面側白キズ低減層１８，裏面側補助電極２３，読み出し電極２４，転送電極２５，リセット電極２６に対応するノードには、同一の番号を付している。
ｎ型の光電変換層１２、ｐ型の転送経路電位障壁層１９、およびｎ型の電荷蓄積層１３は、ｎｐｎ型の埋め込み転送トランジスタＱ１を形成しており、これを動作させるための転送電極２５が、半導体基板表面上における電荷蓄積層１３に対応する位置に絶縁層を介して設けられている。転送電極２５は転送配線ΦＴＲに接続されている。光電変換層１２に信号電荷を蓄積している間には、転送配線ΦＴＲにｌｏｗの電圧が与えられ、光電変換層１２から電荷蓄積層１３への信号電荷の転送時には、転送配線ΦＴＲにｈｉｇｈの電圧が与えられる。
埋め込み転送トランジスタＱ１のベースに相当する転送経路電位障壁層１９は、固体撮像素子の動作状態において、信号電荷が通過するとき以外には空乏化により信号電荷に対する電位障壁として機能する。電位障壁の制御は、転送配線ΦＴＲに印加される電圧を制御することにより行われる。
また、ｎ型の光電変換層１２、ｐ型の排出経路電位障壁層２０、およびｎ型の電荷排出層１４は、ｎｐｎ型の埋め込み排出トランジスタＱ２を形成している。本実施形態において、この埋め込み排出トランジスタＱ２を動作させる電圧は、画素電源ＰＶＤＤを介して与えられる。光電変換層１２に信号電荷を蓄積している間には画素電源ＰＶＤＤをｌｏｗに、光電変換層１２から電荷排出層１４への信号電荷の排出時、いわゆる電子シャッター時には画素電源ＰＶＤＤをｈｉｇｈにする。
そして、ｎ型の電荷蓄積層１３をソース、ｎ型の浮遊拡散層１５をドレイン、読み出し電極２４をゲートとしたＭＯＳ型の読み出しトランジスタＭ１が構成されている。読み出しトランジスタＭ１は、電荷蓄積層１３に蓄積された信号電荷を読み出し、これを画素信号として、増幅トランジスタＭ２、画素選択トランジスタＭ３を介して垂直信号線ＶＬ（図１）により列読み出し回路６（図１）に送る。読み出し電極２４は読み出し配線ΦＲＤに接続されており、電荷蓄積層１３から浮遊拡散層１５への信号電荷読み出し期間には、読み出し配線ΦＲＤにｈｉｇｈの電圧が与えられ、それ以外の期間には読み出し配線ΦＲＤにｌｏｗの電圧が与えられる。
さらに、ｎ型の浮遊拡散層１５をソース、ｎ型の電荷排出層１４をドレイン、リセット電極２６をゲートとしたＭＯＳ型のリセットトランジスタＭ４が構成されている。リセットトランジスタＭ４は、浮遊拡散層１５の電位を画素電源ＰＶＤＤにリセットする。リセット電極２６はリセット配線ΦＲＳに接続されており、浮遊拡散層１５から電荷排出層１４への信号電荷の排出期間には、リセット配線ΦＲＳにｈｉｇｈの電圧が与えられ、それ以外の期間にはリセット配線ΦＲＳにｌｏｗの電圧が与えられる。
光電変換層１２は裏面側白キズ低減層１８とその周辺のｐ型領域とでダイオードＤ１を構成している。電荷蓄積層１３と表面側白キズ低減層１７はダイオードＤ２を構成している。また、埋め込み転送トランジスタＱ１および埋め込み排出トランジスタＱ２のベース抵抗をそれぞれＲ１およびＲ４で示し、表面側白キズ低減層１７と裏面側白キズ低減層１８との間をつなぐ素子分離帯１６，光電変換層分離帯２１は抵抗Ｒ２，Ｒ３で示した。
単位セル２には、さらに、先述したＭＯＳ型の読み出しトランジスタＭ１が設けられ、読み出し電極２４には読み出し配線ΦＲＤが印加される。また、単位セル２はＮ型の浮遊拡散層１５の電位を画素電源ＰＶＤＤの電位にリセットするためのリセット配線ΦＲＳが印加されるＭＯＳ型のリセットトランジスタＭ４、浮遊拡散層１５がゲートに接続された増幅トランジスタＭ２、および選択配線ΦＳＥＬが印加される画素選択トランジスタＭ３を信号読み出し回路として備えている。
読み出し配線ΦＲＤ、リセット配線ΦＲＳ、選択配線ΦＳＥＬには、垂直走査回路２から水平信号線Ｌを介して電圧が印加される。
リセットトランジスタＭ４のドレインと増幅トランジスタＭ２のドレインは、共に画素電源ＰＶＤＤに接続され、増幅トランジスタＭ２は図１の電流源回路３とソースフォロアを構成している。増幅トランジスタＭ２のソースは、画素選択トランジスタＭ３のドレインに接続され、画素選択トランジスタＭ３のソースは、垂直信号線ＶＬを介して列読み出し回路６に接続される。
また、増幅トランジスタＭ２や画素選択トランジスタＭ３については図２で図示していないが、半導体基板１１の表面上の領域に、読み出しトランジスタＭ１およびリセットトランジスタＭ４と同様に形成されている。
なお、図３の単位セルは、単一の画素、読み出しトランジスタ、浮遊拡散層、リセットトランジスタ及び増幅トランジスタをそれぞれ有する構造、いわゆる１画素１セル構造としたが、単位セルが複数の画素を含む、いわゆる多画素１セル構造としても構わない。
次に、本実施形態に係る固体撮像素子の駆動方法について説明する。図４は固体撮像素子の駆動方法を示すタイミングチャートであり、転送配線ΦＴＲ、裏面側補助電極２３（ＡＸ）、画素電源ＰＶＤＤ、選択配線ΦＳＥＬ、リセット配線ΦＲＳ、読み出し配線ΦＲＤ、浮遊拡散層１５（ＦＤ）それぞれの電位変動を示している。転送配線ΦＴＲ、裏面側補助電極２３、画素電源ＰＶＤＤは全画素同時に行われるものであり、選択配線ΦＳＥＬ、リセット配線ΦＲＳ、読み出し配線ΦＲＤ、浮遊拡散層１５（ＦＤ）は１行分の各単位セルについて行われるものである。図４では１行目から２行目までのタイミングのみを図示した。
時刻Ｔ１よりフレームが開始され、フレーム走査が行われる。フレーム走査ではＰＶＤＤをｍｉｄレベル、ΦＲＳ，ΦＲＤをｈｉｇｈレベルにすることで、前フレームでの読み出しを終えた信号電荷がＰＶＤＤに排出され、現在のフレームの信号電荷が転送される電荷蓄積層１３を空乏化状態とする。
時刻Ｔ２からＴ３の期間は、転送経路において信号電荷の転送が行われる転送期間である。ΦＴＲをｈｉｇｈレベルにすることで、前フレームの時刻Ｔ１９から現フレームの時刻Ｔ１までの蓄積期間において光電変換層１２に蓄積された信号電荷を電荷蓄積層１３に転送する。このとき、ＰＶＤＤをｌｏｗレベルにすることで、光電変換層１２に蓄積された信号電荷が、電荷蓄積層１３および浮遊拡散層１５を飛び越えてＰＶＤＤに誘導されるのを防止することができる。
時刻Ｔ４において、読み出しが行われる行が選択される。１行目に属する単位セルのΦＳＥＬをｈｉｇｈレベルにすることで、１行目の読み出し期間が開始される。このとき、ＰＶＤＤをｍｉｄレベルにすることによって、増幅トランジスタＭ２のドレイン電位が上昇し、増幅トランジスタＭ２が図１における電流源回路３とソースフォロアを構成する。これにより、画素信号を垂直信号線ＶＬに出力することができる。すなわち、ＰＶＤＤがｍｉｄレベルであるときは、信号を出力する通常の回路動作を行っていることとなる。
時刻Ｔ５からＴ６の期間はリセット期間である。ΦＲＳをｈｉｇｈレベルにすることで、浮遊拡散層１５の電位が画素電源ＰＶＤＤの電圧にリセットされる。
時刻Ｔ７からＴ８の期間は、読み出し経路において信号電荷の読み出しが行われる読み出し期間である。ΦＲＤをｈｉｇｈレベルにすることで、電荷蓄積層１３に蓄積されている信号電荷が浮遊拡散層１５に読み出される。時刻Ｔ５でリセットされたのちの浮遊拡散層１５の電位と、時刻Ｔ８で読み出されたのちの浮遊拡散層１５の電位の差分が、列読み出し回路６により画素信号として検出される。
時刻Ｔ９において、１行目に属する単位セルのΦＳＥＬをｌｏｗレベルにすることで、１行目の選択が終了する。
時刻Ｔ１０からＴ１１の期間は排出期間である。ＰＶＤＤをｈｉｇｈレベルにすることで、光電変換層１２に蓄積された不要な信号電荷を電荷排出層１４に排出する、電子シャッターが行われる。前述したように、信号電荷が電荷蓄積層１３に転送されてから、浮遊拡散層１５への読み出しが開始されるまでの待機時間おいて、光電変換層１２で発生した不要な電荷を電荷排出層１４に排出する。この電子シャッターは全画素について同時に行われる。なお、1フレーム中に行う電子シャッターの回数は特に限定されない。
時刻Ｔ１２からは２行目の読み出しが開始されるが、動作は１行目と同様であるので説明を省略する。
図５は固体撮像素子の１つの単位セルにおける電位分布図である。図５（ａ）〜（ｄ）は図２のＡ−Ｂ断面に示す転送経路から読み出し経路を経てリセット経路に至る経路の電位分布を、図５（ａ）’〜（ｄ）’は図２のＡ’−Ｂ断面に示す排出経路の電位分布を示している。図５の下部の横軸は、図２における裏面側白キズ低減層１８から電荷排出層１４までの各領域の位置を示している。縦軸は電位を示しており、下側にいくほど電位が高い状態である。図５（ａ）および（ａ）’は、蓄積期間（図４、時刻Ｔ１まで）の電位布を、（ｂ）および（ｂ）’は転送期間（図４の時刻Ｔ２からＴ３）の電位分布を、（ｃ）および（ｃ）’は読み出し期間（図４の時刻Ｔ７からＴ８、Ｔ１５からＴ１６）の電位分布を、（ｄ）および（ｄ）’は電子シャッター期間（図４の時刻Ｔ１０からＴ１１、Ｔ１８からＴ１９）の電位分布をそれぞれ示している。これらの電位分布図を参照しながら、本実施形態の固体撮像素子の動作を説明する。
図５（ａ）および（ａ）’の蓄積期間において、半導体基板１１の裏面側より入射した光は光電変換層１２において光電変換され、発生した信号電荷が光電変換層１２に蓄積される。
図５（ｂ）の転送期間においては、転送配線ΦＴＲをｈｉｇｈレベル（図４の時刻Ｔ２）とすることで、転送電極２５にｈｉｇｈレベルの電圧が印加される。これにより、転送経路の電位分布が点線から実線で示すように変化し、電荷蓄積層１３に形成される電位井戸の底が深くなる。これに伴って転送経路電位障壁層１９の電位障壁が消滅し、光電変換層１２に蓄積されている信号電荷は電荷蓄積層１３に転送される。電荷蓄積層１３に形成される電位井戸の底を深くすることによって、転送経路の電位勾配を急勾配とすることができるため、信号電荷を素早く転送することが可能である。このとき、図５（ｂ）’に示すように排出経路の電位分布は変化せず、排出経路電位障壁層２０の電位障壁は維持されたままである。これにより、光電変換層１２で蓄積されている信号電荷は排出経路に排出されることなく電荷蓄積層１３に転送される。
図５（ｃ）に示す読み出し期間において、読み出し配線ΦＲＤをｈｉｇｈレベル（図４の時刻Ｔ７）とすることにより、読み出し電極２４にｈｉｇｈレベルの電圧が印加される。これにより、読み出し経路の電位分布が点線から実線で示すように変化し、ｐ型拡散層３４の電位障壁が消滅する。したがって、電荷蓄積層１３に蓄積された信号電荷が浮遊拡散層１５に読み出される。図５（ｃ）’に示す排出経路の電位分布は変化しない。
図５（ｄ）’の電子シャッター期間においては、画素電源ＰＶＤＤをｈｉｇｈレベル（図４の時刻Ｔ１０）とすることにより、排出経路の電位分布が点線から実線で示すように変化し、電荷排出層１４に相当する電位井戸の底が深くなる。これに伴って排出経路電位障壁層２０の電位障壁が消滅し、光電変換層１２に蓄積されている不要な信号電荷は電荷排出層１４に排出される。この時、図５（ｄ）に示すように、電荷蓄積層１３周辺の電位障壁は維持されている。したがって、電荷蓄積層１３に蓄積されている信号電荷を保持しつつ、不要な信号電荷を電荷排出層１４に排出することが可能である。これは、例えば、信号電荷が電荷蓄積層に転送された後、一行目の単位セルの信号電荷の読み出しが開始されてから、最終行目の単位セルの信号電荷の読み出しが開始されるまでの待機時間において、信号電荷が光電変換層１２に過剰に蓄積された場合に有効である。別個に排出経路を備えたことにより、この不要な信号電荷を電荷蓄積層１３に蓄積されている読み出されるべき信号電荷に流入させることなく電荷排出層１４に排出できる。
以上説明したように、本実施形態によれば、光電変換層１２から電荷蓄積層１３へ信号電荷を転送する際、電荷蓄積層１３に形成される電位井戸の底を深くすることによって、転送経路の電位勾配を急勾配とすることができる。したがって、転送時間内に信号電荷を転送しきれないことによって光電変換層に信号電荷が残るといったことが生じにくくなり、残像による画質劣化を低減することができる。
〈第２の実施形態〉
第１の実施形態では、裏面側補助電極２３を遮光膜として用いる例を示したが、本実施形態では裏面側補助電極２３をさらに転送時および電子シャッター時の電荷転送および排出を補助するための電圧が印加される電極として用いる例を示す。以下、第１の実施形態と同じ内容についてはその説明を省略する。
第２の実施形態に係る固体撮像素子の単位セルの構造は、第１の実施形態と同様である。図６は第２の実施形態に係る固体撮像素子の駆動方法を示すタイミングチャートである。第１の実施形態と異なる点は、第１の実施形態では固定電位としていた裏面側補助電極２３（ＡＸ）の電位を、転送時および電子シャッター時において、それぞれΦＴＲおよびＰＶＤＤの動作にあわせてｌｏｗレベルにする点、およびそれと同時にＰＶＤＤ，ΦＳＥＬ，ΦＲＳ，ΦＲＤをハイインピーダンスとする点である。
図６の時刻Ｔ２からＴ３の転送期間において、転送経路において信号電荷の転送が行われる転送期間である。ΦＴＲをｈｉｇｈレベルとしたのに合わせて、ＡＸの電位をｌｏｗレベルにする。このとき、ＰＶＤＤ，ΦＳＥＬ，ΦＲＳ，ΦＲＤはいずれもハイインピーダンス（ＨｉＺ）とする。また、本実施形態においては、ＡＸ（裏面側補助電極２３）が表面側補助電極３５と同電位で電気的に接続されていることにより、ＡＸの電位をｌｏｗレベルにする速度を向上させることができる。これにより、時刻Ｔ２からＴ３の転送期間において、光電変換層１２から電荷蓄積層１３への電荷転送を高速化できる。
また、時刻Ｔ１０からＴ１１の排出期間においてＡＸの電位をｌｏｗレベルにする。このとき、ΦＴＲ，ΦＳＥＬ，ΦＲＳ，ΦＲＤはいずれもハイインピーダンス（ＨｉＺ）とする。このときも時刻Ｔ２からＴ３と同様に、表面側補助電極３５が設けられていることにより、ＡＸの電位をｌｏｗレベルにする速度を向上させることができる。よって、光電変換層１２から電荷排出層１４への電荷転送を高速化できる。
図６に示した電位レベルの詳細について、図７を用いて詳述する。
図７は本実施形態に係る固体撮像素子の１つの単位セルにおける電位分布図である。図７（ａ）〜（ｄ）は図２のＡ−Ｂ断面に示す転送経路から読み出し経路を経てリセット経路に至る経路の電位分布を、図７（ａ）’〜（ｄ）’は図２のＡ’−Ｂ断面に示す排出経路の電位分布を示している。図７の下部の横軸は、図２における裏面側白キズ低減層１８から電荷排出層１４までの各領域の位置を示している。縦軸は電位を示しており、下側にいくほど電位が高い状態である。図７（ａ）および（ａ）’は蓄積期間（図６、時刻Ｔ１まで）、（ｂ）および（ｂ）’は転送期間（図６の時刻Ｔ２からＴ３）、（ｃ）および（ｃ）’は読み出し期間（図６の時刻Ｔ７からＴ８、Ｔ１５からＴ１６）、（ｄ）および（ｄ）’は電子シャッター期間（図６の時刻Ｔ１０からＴ１１、Ｔ１８からＴ１９）の電位分布をそれぞれ示している。これらの電位分布図を参照しながら、本実施形態の固体撮像素子の動作を説明する。
図７（ａ）および（ａ）’の蓄積期間は、第１の実施形態と同様である。
図７（ｂ）の転送期間においては、転送電極２５にｈｉｇｈレベルの電圧が印加されたのに合わせて（図６の時刻Ｔ２）、補助電極ＡＸにｌｏｗレベルの電圧が印加される。このとき、転送経路の電位分布が点線から実線で示すように変化し、電荷蓄積層１３に形成される電位井戸の底が深くなるとともに、補助電極ＡＸと電気的に接続されている裏面側白キズ低減層１８の電位障壁の高さが高くなる。これによって、第１の実施形態と比較して、転送経路の電位勾配をより急勾配とすることができるため、信号電荷をより素早く転送することが可能となる。また、ＰＶＤＤ，ΦＳＥＬ，ΦＲＳ，ΦＲＤ，ＦＤはいずれもハイインピーダンスであるため、補助電極ＡＸの電位と連動し、ｐ型拡散層３４から電荷排出層１４の領域における電位障壁および電位井戸の位置は高くなる。一方、図７（ｂ）’に示す排出経路においても、補助電極ＡＸの電位と連動して、電位分布が点線から実線で示すように変化するが、排出経路電位障壁層２０の電位障壁は維持されたままであるため、光電変換層１２で蓄積されている信号電荷は排出経路に排出されることなく電荷蓄積層１３に転送される。
図７（ｃ）および（ｃ）’の読み出し期間は、第１の実施形態と同様である。
図７（ｄ）’の電子シャッター期間においては、補助電極ＡＸの電位をｌｏｗレベルにする。このとき、排出経路の電位分布が点線から実線で示すように変化し、電荷排出層１４に形成される電位井戸の底が深くなるとともに、裏面側白キズ低減層１８の電位障壁の高さが高くなる。これによって、第１の実施形態と比較して、排出経路の電位勾配をより急勾配とすることができるため、不要な信号電荷をより素早く排出することが可能となる。また、本実施形態においては、排出時に補助電極ＡＸの動作を加えたため、第１の実施形態のようにＰＶＤＤをｈｉｇｈレベルとしなくても、ｍｉｄレベルでも電荷排出が可能となる（図６の時刻Ｔ１０からＴ１１）。よって、画素電源ＰＶＤＤに与える電圧を下げることが可能となったことで、半導体基板１１の表面側に設けられた転送電極２５等の各電極を覆う酸化膜の破壊、およびｐ型／ｎ型領域間のジャンクション破壊を起こりにくくすることができる。これにより、酸化膜圧の厚膜化やｐ型／ｎ型領域間の電界緩和といった、素子の信頼性を確保するための対策を減らすことができ、素子の小型化と信頼性の両立が可能となる。
さらにこのとき、ΦＴＲ，ΦＳＥＬ，ΦＲＳ，ΦＲＤ，ＦＤはいずれもハイインピーダンスである。そのため、図７（ｄ）の転送経路における電位障壁および電位井戸の位置は、補助電極ＡＸの電位と連動するため高くなる。
したがって、電荷蓄積層１３周辺の電位障壁は維持されているので、光電変換層１２に蓄積された不要な信号電荷を、電荷蓄積層１３に蓄積されている読み出されるべき信号電荷に流入させることなく電荷排出層１４に排出することが可能である。
以上説明したように、本実施形態によれば、光電変換層１２から電荷蓄積層１３へ信号電荷を転送する際、電荷蓄積層１３に形成される電位井戸の底を深くすることに加え、裏面側補助電極２３にｌｏｗレベルの電圧を印加することで、裏面側補助電極２３を転送補助電極および排出補助電極として動作させることができる。これにより、裏面側白キズ低減層１８の電位障壁の高さを高くし、転送経路の電位勾配をより急勾配とすることができる。よって、第１の実施形態と比較して、残像の発生をより低減することが可能である。さらに、電荷排出時において、画素電源ＰＶＤＤに与える電圧を下げることが可能となったことで、素子の信頼性を確保するための対策を減らすことができ、素子の小型化と信頼性の両立が可能となる。
〈第３の実施形態〉
裏面から入射した長波長の可視光は、短波長の可視光よりも半導体基板の深部に入り込みやすいという性質を有するために、従来の裏面照射型固体撮像素子においては、長波長の可視光が光電変換層を越えて電荷蓄積層に入り込むことによって、電荷蓄積層で光電変換が起こり、その結果、偽信号が発生しやすいという問題点がある。本実施形態はこの問題を解決するためになされたものであり、別途新たな構成を設けることなく、電荷蓄積層で光電変換が起こることによる偽信号が発生を低減できる裏面照射型固体撮像素子を提供するものである。
図８に本実施形態に係る固体撮像素子１３０の構造を示す。第１の実施形態との違いは、転送経路電位障壁層１９および排出経路電位障壁層２０をシリコンゲルマニウム（ＳｉＧｅ）の化合物層で構成した点である。転送経路電位障壁層１９および排出経路電位障壁層２０は、例えば、Ｓｉ原料としてＳｉＨ4、Ｇｅ原料としてＧｅＨ4、ｐ型不純物の原料としてＢ2Ｈ6を用いた化学気相成長法によって、ＳｉＧｅ層の成長と同時にその層内にｐ型不純物をドープしていくことが可能である。
ここで、図９を用いてゲルマニウム（Ｇｅ）の光学特性をシリコン（Ｓｉ）と比較しながら説明する。図９は、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）の吸収端付近の吸収スペクトルを示したものである。横軸に光のエネルギー（ｅＶ）、縦軸に吸収係数（ｃｍ−１）を示す。Ｓｉは１．１５ｅＶ（１０００ｎｍ）〜２．７ｅＶ（４６０ｎｍ）の光に対し、〜１０４の吸収係数を示す。一方、Ｇｅは０．７ｅＶ（１８００ｎｍ）〜２ｅＶ（６００ｎｍ）の光に対し、〜１０５の吸収係数を示す。したがって同図より、６００ｎｍ〜１０００ｎｍの波長の光に対するＧｅの吸収係数は、Ｓｉの１０倍以上であることがわかる。すなわち、ＧｅはＳｉよりも６００ｎｍ〜１０００ｎｍの波長の光を吸収しやすいということを意味する。
よって、ＳｉとＧｅを含む化合物層で転送経路電位障壁層１９および排出経路電位障壁層２０を構成することで、光電変換層１２を越えて侵入してきた長波長（６００ｎｍ〜７８０ｎｍ付近）の可視光を、電荷蓄積層１３よりも裏面側で吸収し、電荷蓄積層１３に入射する光を低減することができる。その結果、電荷蓄積層１３で光電変換が起こることによる偽信号の発生を抑制することが可能である。
なお、Ｇｅの吸収係数がＳｉの吸収係数より１０倍以上高い理由は、Ｓｉのバンドギャップが１．１ｅＶであるのに対し、Ｇｅのバンドギャップが０．６７ｅＶと小さいことによる。
〈第４の実施形態〉
図１０に本実施形態に係る固体撮像素子１４０の構造を示す。第３の実施形態との違いは、ＳｉＧｅの化合物層で形成する領域を、転送経路電位障壁層１９および排出経路電位障壁層２０から半導体基板表面側端面にまで拡張した点である。
図１０に示すように、転送経路電位障壁層１９および排出経路電位障壁層２０においては裏面側から表面側にかけてＧｅ濃度を少しずつ増加させる。電荷蓄積層１３から基板表面側にかけてはＧｅ濃度を一定にすることで、結晶性の良い化合物層を構成する。電荷蓄積層１３から基板表面側にかけての領域に対してもＳｉＧｅ層を適用することで、基板全体を薄く作成しても、第３の実施形態で述べたような電荷蓄積層１３に入射する光の低減効果を維持し、電荷蓄積層１３で光電変換が起こることによる偽信号の発生を低減することが可能である。
また、ＳｉＧｅ層はＳｉ層とは結晶の格子定数が異なることで、Ｓｉ層と比較して格子欠陥による白キズが発生しやすくなる。よって、転送経路電位障壁層１９および排出経路電位障壁層２０の領域においては、格子欠陥が発生しないようにＧｅ濃度を少しずつ上昇させる必要がある。さらに、信頼性を向上させるために、光電変換層１２をｎ型で形成する場合には、ｐ型領域のみをＳｉＧｅ層で形成することが望ましい。
以上述べたように、本実施形態の構成によれば、半導体基板の薄型化と偽信号発生抑制を両立した裏面照射型固体撮像素子を提供することができる。
〈第５の実施形態〉
図１１に本実施形態に係る固体撮像素子１５０の構造を示す。第４の実施形態との違いは、ＳｉＧｅの化合物層を基板表面側端面まで形成せず、基板表面近傍の領域をＳｉもしくはＧｅのみの化合物層で形成する点である。
図１１に示すように、転送経路電位障壁層１９および排出経路電位障壁層２０においては裏面側から表面側にかけてＧｅ濃度を少しずつ増加させる。電荷蓄積層１３から基板表面側にかけてはＧｅ濃度を一定とすることで、第４の実施形態と同様、結晶性の良い化合物層を構成する。そして、ＳｉＧｅ層より表面側の領域をＳｉ層もしくはＧｅ層の化合物層で構成する。
このように、ＳｉＧｅ層上にエピタキシャル成長法等で、例えばＳｉ層を構成する場合、Ｓｉ原子はＳｉＧｅ層の格子間隔を保ったまま成長する。Ｓｉ層はＳｉＧｅ層よりも格子定数が小さいため、Ｓｉ層は引っ張り応力が加わった状態で形成されることになる。この状態のＳｉ層においては電子の散乱が減り、正孔の有効質量が減少するため、両者の移動度が向上する。したがって、信号電荷の移動度が増大し、回路動作速度が向上することにより、高速な信号電荷の読み出しが可能となる。この構成は、例えば、高速な読出し動作が要求される次世代高精細テレビ等で有効である。
〈第６の実施形態〉
図１２に第６の実施形態に係る固体撮像素子の単位セルの等価回路図を示す。第１の実施形態（図３）との違いは、画素選択トランジスタＭ３および選択配線ΦＳＥＬを削除した点である。なお、図１２において図３と同一の構成については同一符号を付して、説明を省略する。
図１２において選択トランジスタＭ３が無い場合の、画素の選択および非選択の動作について説明する。浮遊拡散層１５の電位がｈｉｇｈとなるに伴って、増幅トランジスタＭ２がオンとなることで読み出し行が選択される。一方、浮遊拡散層１５の電位がｌｏｗとなるに伴って、増幅トランジスタＭ２がオフとなることで読み出し行が非選択となる。
よって、他の実施形態で述べた効果はそのまま維持しながら、画素選択トランジスタＭ３および選択配線ΦＳＥＬを削除することで素子の小型化を図ることができる
〈第７の実施形態〉
図１３に本発明に係る固体撮像素子を備えるカメラの全体構成図を示す。図１３を参照しながら、上記実施形態で述べた固体撮像素子を搭載するカメラについて説明する。
カメラ７００は、デジタルスチルカメラ又はデジタルビデオカメラに代表されるカメラである。カメラ７００は、レンズ４０，光学系４１，固体撮像素子１７０，画像信号処理部４３，タイミング制御部４２を備える。
レンズ４０および光学系４１は、外光を集光する。
固体撮像素子１７０は、第１〜第６の実施形態に係る固体撮像素子である。固体撮像素子１７０は図１に示したＴＧ制御部７，撮像領域１，出力回路８から構成される。固体撮像素子１７０は、入射した光を画像信号に変換して画像信号処理部４３に出力する。図４および図６のタイミングチャートで示した電圧パルスはＴＧ制御部７によって制御される。
画像信号処理部４３は、出力回路８からの出力される画像信号を受ける相関二重サンプリング回路（ＣＤＳ）４４，ＯＢＣ（Ｏｐｔｉｃｌ Ｂｌａｃｋ Ｃｌａｍｐ）４５，ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）４６，ＡＤＣ（Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）４７，ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）４８を備えている。画像信号処理部４３は、固体撮像素子１７０から出力された画像信号を処理し、表示装置などの外部機器に処理した信号を出力する。
タイミング制御部４２は固体撮像素子１７０内の回路動作のタイミングを制御するとともに、固体撮像素子１７０及び画像信号処理部４３との間で信号の受け渡しを行う。
このようにすることで、第１から第６の実施形態で述べた効果と同様の効果が得られるカメラを構成することができる。
なお、固体撮像素子１７０、タイミング制御部４２及び画像信号処理部４３は、個別に１チップ化されてもよいし、２つ以上を含むように１チップ化されてもよい。例えば、固体撮像素子１７０と画像信号処理部４３とは、同一半導体チップ上に形成され、タイミング制御部４２は１つの半導体チップ上に形成されることとしてもよい。
なお、図１３では、画像信号処理部４３が固体撮像素子１７０と別個に設けられている例を示しているが、固体撮像素子１７０内に画像信号処理部４３が設けられていてもよい。
本明細書においては、信号電荷を電子、第１導電型をｎ型、２導電型をｐ型として説明したが、これと逆極性の場合、すなわち、信号電荷をホール、第１導電型をｐ型、２導電型をｎ型としても同様の原理で説明できる。
なお、本明細書において用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、ｈｉｇｈ／ｌｏｗにより表される論理レベルは、本発明を具体的に説明するために例示するものであり、例示された論理レベルの異なる組み合わせにより、同等な結果を得ることも可能である。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
なお、本発明は上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で本実施の形態に対して当業者が思いつく範囲内の変更を施した様々な構成が取り得る。
本発明は、例えば、高画質が要求されるデジタルスチルカメラおよびデジタルビデオカメラ等の電子機器に好適に利用可能である。
２ 単位セル
ＶＬ，ＶＬ１,ＶＬ２，…ＶＬｎ 垂直信号線
Ｌ１,Ｌ２，…Ｌｎ 水平信号線
１１ 半導体基板
１２ 光電変換層
１３ 電荷蓄積層
１４ 電荷排出層
１５ 浮遊拡散層（ＦＤ）
１６ 素子分離帯
１７ 表面側白キズ低減層
１８ 裏面側白キズ低減層
１９ 転送経路電位障壁層
２０ 排出経路電位障壁層
２１ 光電変換層分離帯
２２ トレンチ素子分離層（ＳＴＩ）
２３ 補助電極
２４ 読み出し電極
２５ 転送電極
２６ リセット電極
Ｍ１ 読み出しトランジスタ
Ｍ２ 増幅トランジスタ
Ｍ３ 画素選択トランジスタ
Ｍ４ リセットトランジスタ

Claims (19)

  1. 半導体基板に複数の単位セルが行列状に配列されてなり、かつ、前記半導体基板の裏面を受光面とする裏面照射型固体撮像素子であって、
    前記各単位セルは、
    前記半導体基板内に設けられ、前記裏面から入射した光を光電変換し、当該光電変換により得られる信号電荷を蓄積する第１導電型の光電変換層と、
    前記半導体基板内において前記光電変換層よりも前記半導体基板の表面側に設けられ、前記光電変換層から転送される信号電荷を蓄積する第１導電型の電荷蓄積層と、
    前記半導体基板内において前記光電変換層から前記電荷蓄積層への信号電荷の転送経路に介在する第２導電型の転送経路電位障壁層と、
    前記半導体基板表面上における前記電荷蓄積層に対応する位置に絶縁層を介して設けられ、前記光電変換層に蓄積された信号電荷を前記電荷蓄積層に転送するための転送電圧が印加されたときに、前記転送電圧が印加されないときよりも前記半導体基板の裏面の電位に対して前記電荷蓄積層の電位井戸の深さを深くするとともに前記転送経路電位障壁層の電位障壁を消滅させる転送電極と
    を備えることを特徴とする固体撮像素子。
  2. 前記各単位セルは、さらに、
    前記半導体基板内において前記光電変換層よりも前記裏面側に設けられた第２導電型の裏面側白キズ低減層と、
    前記半導体基板裏面上に設けられ、前記電荷蓄積層への信号電荷の転送を補助するための転送補助電圧が印加されたときに、前記転送補助電圧が印加されないときよりも前記裏面側白キズ低減層の電位障壁の高さを高くする補助電極を備えること
    を特徴とする請求項１に記載の固体撮像素子。
  3. 前記各単位セルは、さらに、
    前記半導体基板内において基板厚み方向に対し直交方向に前記電荷蓄積層から離間して設けられ、前記光電変換層から転送される不要な信号電荷を前記半導体基板表面に排出する第１導電型の電荷排出層と、
    前記半導体基板内において前記光電変換層から前記電荷排出層への信号電荷の排出経路に介在する第２導電型の排出経路電位障壁層と、
    前記半導体基板表面側に設けられ、前記光電変換層に蓄積された不要な信号電荷を前記電荷排出層に排出するための排出電圧が印加されたときに、前記排出電圧が印加されないときよりも前記半導体基板の裏面の電位に対して前記電荷排出層の電位井戸の深さを深くするとともに前記排出経路電位障壁層の電位障壁を消滅させる排出電極と
    を備えることを特徴とする請求項２に記載の固体撮像素子。
  4. 前記補助電極は、さらに、
    前記排出電極に排出電圧が印加されるのに伴って、前記電荷排出層への信号電荷の排出を補助するための排出補助電圧が印加されたときに、前記排出補助電圧が印加されないときよりも、前記裏面側白キズ低減層の電位障壁の高さを高くすること
    を特徴とする請求項３に記載の固体撮像素子。
  5. 前記各単位セルは、さらに、
    前記半導体基板内において基板厚み方向に対し直交方向に前記電荷蓄積層と前記電荷排出層との間に、かつ、前記電荷蓄積層と前記電荷排出層から離間して設けられ、前記電荷蓄積層から転送される信号電荷を蓄積する第１導電型の浮遊拡散層と、
    前記半導体基板表面上における前記電荷蓄積層と前記浮遊拡散層との間に対応する位置に絶縁層を介して設けられ、前記電荷蓄積層に蓄積された信号電荷を前記浮遊拡散層に転送するための読み出し電圧が印加されたときに、前記電荷蓄積層に蓄積された信号電荷を前記浮遊拡散層に転送させる読み出し電極と
    を備えることを特徴とする請求項３に記載の固体撮像素子。
  6. 前記補助電極は、
    前記半導体基板裏面上における前記光電変換層に対応する部分を除く領域に設けられることを特徴とする請求項２に記載の固体撮像素子。
  7. 前記補助電極は金属膜であって遮光膜を兼ねていることを特徴とする請求項６に記載の固体撮像素子。
  8. 前記光電変換層と、前記転送経路電位障壁層と、前記電荷蓄積層とが埋め込みバイポーラトランジスタを構成していることを特徴とする請求項１に記載の固体撮像素子。
  9. 前記各単位セルは、さらに、
    前記半導体基板内において基板厚み方向に対し直交方向に前記電荷蓄積層から離間して設けられ、前記光電変換領域から転送される不要な信号電荷を前記半導体基板表面に排出する第１導電型の電荷排出層と、
    前記半導体基板内において前記光電変換層から前記電荷排出層への信号電荷の排出経路に介在する第２導電型の排出経路電位障壁層と、
    前記光電変換層に蓄積された不要な信号電荷を前記電荷排出層に排出するための排出電圧が印加されたときに、前記排出電圧が印加されないときよりも前記半導体基板の裏面の電位に対して前記電荷排出層の電位井戸の深さを深くするとともに前記排出経路電位障壁層の電位障壁を消滅させる排出電極と
    を備えることを特徴とする請求項１に記載の固体撮像素子。
  10. 前記各単位セルにおいて、
    前記排出電極は前記半導体基板表面側に設けられており、さらに、
    前記半導体基板裏面上に設けられ、前記電荷排出層への信号電荷の排出を補助するための排出補助電圧が印加されたときに、前記排出補助電圧が印加されないときよりも前記裏面側白キズ低減層の電位障壁の高さを高くする補助電極
    を備えることを特徴とする請求項９に記載の固体撮像素子。
  11. 前記転送経路電位障壁層における第２導電型の不純物濃度は、前記排出経路電位障壁層における不純物濃度より高濃度であることを特徴とする請求項３および請求項９に記載の固体撮像素子。
  12. 前記光電変換層と、前記排出経路電位障壁層と、前記電荷排出層とが埋め込みバイポーラトランジスタを構成していることを特徴とする請求項３および請求項９に記載の固体撮像素子。
  13. 前記各単位セルは、さらに、
    前記半導体基板内において前記電荷蓄積層よりも前記表面側に、第２導電型の表面側白キズ低減層を備えることを特徴とする請求項１に記載の固体撮像素子。
  14. 前記光電変換層と、当該光電変換層を含む単位セルに隣接する単位セル内の光電変換層との間に、単位セルの一部として第２導電型の光電変換層分離帯を備えることを特徴とする請求項１に記載の固体撮像素子。
  15. 前記電荷蓄積層と、当該電荷蓄積層を含む単位セルに隣接する単位セル内の電荷蓄積層との間に、単位セルの一部として絶縁層および第２導電型の素子分離帯を備えることを特徴とする請求項１に記載の固体撮像素子。
  16. 前記転送経路電位障壁層と前記排出経路電位障壁層を、シリコンとゲルマニウムの両方を含む化合物層により形成することを特徴とする請求項３に記載の固体撮像素子。
  17. 前記半導体基板内において前記光電変換層よりも前記表面側の領域を、シリコンとゲルマニウムの両方を含む化合物層により形成することを特徴とする請求項１に記載の固体撮像素子。
  18. 前記半導体基板内において前記光電変換層よりも前記表面側の領域の一部を、歪みシリコンまたは歪みゲルマニウムのどちらか一方を含む化合物層により形成することを特徴とする請求項１に記載の固体撮像素子。
  19. 請求項１から１８のいずれか一項に記載の固体撮像素子を備えることを特徴とするカメラ。
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