JP2011114292A - 固体撮像素子及びその製造方法、並びに撮像装置、並びに半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】混色を改善すると共に、ブルーミング特性をも改善することができる裏面照射型の固体撮像素子を提供する。
【解決手段】半導体基板３２の裏面側に酸化ハフニウム膜３４を形成し、受光部１５の電荷蓄積領域４１に隣接した厚さが１００ｎｍ以下の領域３３を正電荷蓄積状態に誘電する。また、半導体基板３２の表面側には配線層３８を形成し、配線層３８は二酸化シリコン層１０を介して半導体支持基板３１と貼り合わせる。
【選択図】図３

Description

本発明は固体撮像素子及びその製造方法、並びに撮像装置、並びに半導体素子及びその製造方法に関する。詳しくは、半導体基板の表面に所定の電荷領域を誘電する誘電膜が形成された固体撮像素子及びその製造方法、並びに撮像装置、並びに半導体素子及びその製造方法に係るものである。
半導体デバイスの高集積化に伴い、トランジスタ及び他の半導体素子をより縮小して実装密度を高める傾向にある。そのため、ＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）においても、画素を微細化して素子を高集積化することが求められている。
しかし、従来のＣＭＯＳセンサでは、配線部上に形成されたレンズから、配線層の間を通して受光センサ部に光を照射して検出する構成となっていた。そのために、デバイスの高集積化が進み画素が微細化することに伴って、配線層等の障害物により入射光のケラレが生じ、受光センサ部の開口率が小さくなり、充分な光を受光センサ部に照射することができなくなっていた。このため、感度が低下したり、シェーディングが大きくなったりしていた。
ここで、裏面側（配線部とは反対側）より受光センサ部に光を照射することにより、配線層等の障害物の影響を受けず、実効開口率１００％を達成することが可能となり、大幅に感度を上げることができる。
このことから、裏面側（配線部とは反対側）より受光センサ部に光を照射する構成のＣＭＯＳセンサ、いわゆる裏面照射型ＣＭＯＳセンサの開発が行われている（例えば、特許文献１参照）。
ところで、ＣＭＯＳセンサでは、フォトダイオードにおける結晶欠陥や、シリコン基板に形成された受光部とその上層の絶縁層との界面における界面準位が、暗電流の原因となることが知られている。
即ち、図１３（ａ）に示す様に、フォトダイオードＰＤが形成されたシリコン層１０１と、その上層の絶縁層１０２との界面において、図中の×印で示す界面準位が発生している。そして、この界面準位が暗電流の発生源となり、界面に起源する電子が暗電流となってフォトダイオードＰＤに流れ込むのである。
こうした暗電流を抑制するために、いわゆるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造が提案されている。具体的には、図１３（ｂ）で示す様に、シリコン層１０１の表面付近にｐ型の不純物を導入することでｐ＋の半導体領域を形成して、このｐ＋の半導体領域を正電荷（ホール）を蓄積するための正電荷蓄積領域１０３とするＨＡＤ構造が提案されている。
この様に、界面に正電荷蓄積領域１０３を形成したＨＡＤ構造とすることによって、フォトダイオードＰＤを界面から離すことができ、界面準位を発生源とする暗電流を抑制することができる。
特開２００３−３１７８５号公報
しかしながら、フォトダイオードＰＤ上に正電荷蓄積領域であるＰ型不純物層が存在することで、混色悪化の原因になってしまうと考えられる。
即ち、正電荷蓄積領域（Ｐ型不純物領域）であったとしても、一定確率で光電変換電子が発生し、隣接するフォトダイオードＰＤに伝搬することで混色が発生してしまうと考えられるのである（図１４参照）。
本発明は以上の点に鑑みて創案されたものであって、暗電流を抑制することができると共に混色をも抑制することができる固体撮像素子及びその製造方法、並びに撮像装置を提供することを目的とするものである。
また、光電変換素子等のデバイスのノイズを抑制することができる半導体素子及びその製造方法を提供することを目的とするものである。
上記の目的を達成するために、本発明の固体撮像素子は、光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を有する半導体基板と、該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜とを備える。
また、上記の目的を達成するために、本発明の撮像装置は、光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を含む半導体基板と、該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜を有する固体撮像素子と、該固体撮像素子に被写体からの入射光を導く光学系と、前記固体撮像素子からの出力信号を処理する信号処理回路とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域が存在しないことによって、第２導電型不純物領域が存在することに起因するノイズ（例えば混色）を抑制できる。
また、半導体基板に形成された誘電膜により電荷蓄積領域に隣接する領域に第２導電型領域を誘電することによって、暗電流を抑制できる。
即ち、第１導電型の電荷蓄積領域上に第２導電型不純物領域が存在しないために、界面準位に起因する暗電流の対策を講じる必要があるが、誘電膜により第２導電型領域を誘電することによって暗電流を抑制できる。
同様に、第１導電型の電荷蓄積領域上に第２導電型不純物領域が存在しないために、隣接する電荷蓄積領域同士の分離が弱まることに起因するブルーミング悪化の対策を講じる必要があるが、誘電膜により第２導電型領域を誘電することによってブルーミング悪化をも抑制できる。
なお、第２導電型不純物領域が存在することに起因するノイズを抑制すると共に、ブルーミング悪化をも抑制するためには、誘電膜により誘電される第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、隣り合う電荷蓄積領域の間に設けられた第２導電型の画素分離領域が誘電膜により誘電される第２導電型領域と隣接している場合には、より一層充分にブルーミング悪化を抑制できる。
また、上記の目的を達成するために、本発明の固体撮像素子の製造方法は、半導体基板に光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域を形成する工程と、半導体基板の上層に、前記電荷蓄積領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないことによって、第２導電型不純物領域を形成することに起因するノイズ（例えば混色）を抑制できる。
また、電荷蓄積領域に隣接する領域に第２導電型領域を誘電する誘電膜を半導体基板の上層に形成することによって、暗電流を抑制できる。
即ち、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないために、界面準位に起因する暗電流の対策を講じる必要があるが、誘電膜を形成することにより第２導電型領域を誘電することができ暗電流を抑制できる。
同様に、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないために、隣接する電荷蓄積領域同士の分離が弱まることに起因するブルーミング悪化の対策を講じる必要があるが、誘電膜を形成することにより第２導電型領域を誘電することができブルーミング悪化をも抑制できる。
なお、第２導電型不純物領域を形成することに起因するノイズを抑制すると共に、ブルーミング悪化をも抑制するためには、誘電膜を形成することにより誘電する第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、本発明の固体撮像素子の製造方法は、光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、隣り合う前記電荷蓄積領域の間に設けられた第２導電型の画素分離領域を有する半導体基板を形成する工程と、前記半導体基板の上層に、前記電荷蓄積領域及び前記画素分離領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないことによって、第２導電型不純物領域を形成することに起因するノイズ（例えば混色）を抑制できる。
また、電荷蓄積領域に隣接する領域に第２導電型領域を誘電する誘電膜を半導体基板の上層に形成することによって、暗電流を抑制できる。
即ち、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないために、界面準位に起因する暗電流の対策を講じる必要があるが、誘電膜を形成することにより第２導電型領域を誘電することができ暗電流を抑制できる。
同様に、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないために、隣接する電荷蓄積領域同士の分離が弱まることに起因するブルーミング悪化の対策を講じる必要があるが、誘電膜を形成することにより第２導電型領域を誘電することができブルーミング悪化をも抑制できる。
なお、第２導電型不純物領域を形成することに起因するノイズを抑制すると共に、ブルーミング悪化をも抑制するためには、誘電膜を形成することにより誘電する第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、画素分離領域に隣接する領域に第２導電型領域を誘電することによって、より一層充分にブルーミング悪化を抑制できる。
ここで、電荷蓄積領域と画素分離領域との形成順序は特に限定するものではない。即ち、「半導体基板に電荷蓄積領域を形成し、その後に画素分離領域を形成」しても良いし、「半導体基板に画素分離領域を形成し、その後に電荷蓄積領域を形成」しても良い。
また、上記の目的を達成するために、本発明の半導体素子は、電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスと、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を有する半導体基板と、該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域が存在しないことによって、第２導電型不純物領域が存在することに起因する光電変換素子等のデバイスのノイズを抑制できる。
また、半導体基板に形成された誘電膜により電荷蓄積領域に隣接する領域に第２導電型領域を誘電することによって、第２導電型不純物領域が存在しないことに起因する問題点（例えば、固体撮像素子の場合に第２導電型不純物領域が存在しないために生じる暗電流の問題やブルーミング悪化の問題等）を解消できる。
なお、第２導電型不純物領域が存在することに起因するデバイスのノイズを抑制すると共に、第２導電型不純物領域が存在しないことに起因する問題点をも解消するためには、誘電膜により誘電される第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、隣り合うデバイスの間に設けられた第２導電型の画素分離領域が誘電膜により誘電される第２導電型領域と隣接している場合には、より一層充分にデバイスのノイズを抑制できる。
また、上記の目的を達成するために、本発明の半導体素子の製造方法は、半導体基板に電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスを形成する工程と、半導体基板の上層に、前記電荷蓄積領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないことによって、第２導電型不純物領域を形成することに起因する光電変換素子等のデバイスのノイズを抑制できる。
また、電荷蓄積領域に隣接する領域に第２導電型領域を誘電する誘電膜を半導体基板の上層に形成することによって、第２導電型不純物領域が存在しないことに起因する問題点（例えば、固体撮像素子の場合に第２導電型不純物領域が存在しないために生じる暗電流の問題やブルーミング特性の悪化の問題等）を解消できる。
なお、第２導電型不純物領域を形成することに起因するデバイスのノイズを抑制すると共に、第２導電型不純物領域を形成しないことに起因する問題点をも解消するためには、誘電膜を形成することにより誘電する第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、本発明の半導体素子の製造方法は、電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスと、隣り合う前記デバイスの間に設けられた第２導電型の画素分離領域を有する半導体基板を形成する工程と、前記半導体基板の上層に、前記電荷蓄積領域及び前記画素分離領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える。
ここで、第１導電型の電荷蓄積領域上に第２導電型不純物領域を形成しないことによって、第２導電型不純物領域を形成することに起因する光電変換素子等のデバイスのノイズを抑制できる。
また、電荷蓄積領域に隣接する領域に第２導電型領域を誘電する誘電膜を半導体基板の上層に形成することによって、第２導電型不純物領域が存在しないことに起因する問題点（例えば、固体撮像素子の場合に第２導電型不純物領域が存在しないために生じる暗電流の問題やブルーミング特性の悪化の問題等）を解消できる。
なお、第２導電型不純物領域を形成することに起因するデバイスのノイズを抑制すると共に、第２導電型不純物領域を形成しないことに起因する問題点をも解消するためには、誘電膜を形成することにより誘電する第２導電型領域を１００ｎｍ以下の厚さとする必要がある。
また、画素分離領域に隣接する領域に第２導電型領域を誘電することによって、より一層充分にデバイスのノイズを抑制できる。
ここで、デバイスと画素分離領域との形成順序は特に限定するものではない。即ち、「半導体基板にデバイスを形成し、その後に画素分離領域を形成」しても良いし、「半導体基板に画素分離領域を形成し、その後にデバイスを形成」しても良い。
本発明の固体撮像素子及びその製造方法、並びに撮像装置では、暗電流を抑制すると共に混色をも抑制できる。また、本発明の半導体素子及びその製造方法では、光電変換素子等のデバイスのノイズを抑制できる。
本発明を適用した固体撮像素子の一例である裏面照射型の固体撮像素子を説明するための概略模式図である。 画素部の単位画素の回路構成の一例を説明するための模式図である。 本発明を適用した固体撮像素子の一例である裏面照射型の固体撮像素子を説明するための模式的な断面図である。 従来の固体撮像素子を説明するための模式的な断面図である。 半導体基板の画素部の要部断面図である。 本発明を適用した固体撮像素子の製造方法の一例を説明するための模式図である。 第１の実施の形態に係る固体撮像素子の特性を説明するためのグラフである。 本発明を適用した半導体素子の一例を説明するための模式的な断面図である。 本発明を適用した半導体素子の製造方法の一例を説明するための模式図である。 本発明を適用した撮像装置の一例であるカメラを説明するための模式図である。 第１の実施の形態の固体撮像素子の変形例を説明するための模式図である。 有機光電変換膜と有機カラーフィルタ層の平面的配置（コーディング）の一例を説明するための模式図である。 暗電流の発生及びその対策を説明するための模式図である。 混色発生のメカニズムを説明するための模式図である。 ブルーミングのメカニズムを説明するための模式図である。 ブルーミング対策を説明するための模式図である。
以下、本発明を実施するための形態（以下、「実施の形態」と称する）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（固体撮像素子の場合）
２．第２の実施の形態（半導体素子の場合）
３．第３の実施の形態（撮像装置の場合）
４．変形例
＜１．第１の実施の形態＞
［固体撮像素子の構成］
図１は本発明を適用した固体撮像素子の一例である裏面照射型の固体撮像素子を説明するための概略模式図である。
ここで示す固体撮像素子１は、画素部２と、周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。第１の実施の形態では、周辺回路部として、垂直選択回路３と、サンプルホールド相関二重サンプリング（Ｓ／Ｈ・ＣＤＳ回路）４と、水平選択回路５と、タイミングジェネレータ（ＴＧ）６と、ＡＧＣ回路７と、Ａ／Ｄ変換回路８と、デジタルアンプ９とを有する。
画素部２には、後述する単位画素が行列状に多数配置されており、行単位でアドレス線等が、列単位で信号線等がそれぞれ設けられている。
垂直選択回路３は、画素を行単位で順に選択し、各画素の信号を垂直信号線を通して画素列毎にＳ／Ｈ・ＣＤＳ回路４に読み出す。Ｓ／Ｈ・ＣＤＳ回路４は、各画素列から読み出された画素信号に対し、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）等の信号処理を行う。
水平選択回路５は、Ｓ／Ｈ・ＣＤＳ回路４に保持されている画素信号を順に取り出し、ＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒａｌ）回路７に出力する。ＡＧＣ回路７は、水平選択回路５から入力した信号を適当なゲインで増幅し、Ａ／Ｄ変換回路８に出力する。
Ａ／Ｄ変換回路８は、ＡＧＣ回路７から入力したアナログ信号をデジタル信号に変換し、デジタルアンプ９に出力する。デジタルアンプ９は、Ａ／Ｄ変換回路８から入力したデジタル信号を適当に増幅して、パッド（端子）より出力する。
なお、垂直選択回路３、Ｓ／Ｈ・ＣＤＳ回路４、水平選択回路５、ＡＧＣ回路７、Ａ／Ｄ変換回路８及びデジタルアンプ９の各動作は、タイミングジェネレータ６から出力される各種のタイミング信号に基づいて行われる。
図２は画素部２の単位画素の回路構成の一例を説明するための模式図である。
単位画素は、光電変換素子として例えばフォトダイオード２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５の４つのトランジスタを能動素子として有する。
フォトダイオード２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１とフローティングディフュージョンＦＤとの間に接続されている。そして、駆動配線２６を通じて転送トランジスタのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤには、増幅トランジスタ２３のゲートが接続されている。増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。駆動配線２８を通してアドレス信号がアドレストランジスタ２４のゲートに与えられ、アドレストランジスタ２４がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７を通じて、各画素から出力された電圧はＳ／Ｈ・ＣＤＳ回路４に出力される。
リセットトランジスタ２５は、電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続されている。駆動配線２９を通してリセットトランジスタ２５のゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源電位Ｖｄｄにリセットする。
これらの動作は、転送トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われることとなる。
図３は本発明を適用した固体撮像素子の一例である裏面照射型の固体撮像素子を説明するための模式的な断面図である。
なお、裏面照射型の固体撮像素子では、配線層３８が形成された面（以下、半導体基板の「表面」と称する）とは反対側の面（以下、半導体基板の「裏面」と称する）から光を受光する。
図３で示す固体撮像素子１は、主として半導体支持基板３１と、半導体基板３２と、酸化ハフニウム膜３４と、パッシベーション膜３５と、カラーフィルタ３６と、マイクロレンズ３７によって構成されている。
半導体基板３２はｎ型シリコンから構成されている。また、半導体基板３２は、単位画素を構成する複数の受光部１５及び受光部で光電変換された信号電荷を電気信号に変換して出力するＭＯＳトランジスタ等の能動素子（図示せず）が形成されている素子形成層３９を有する。
なお、受光部１５は、図２に示すフォトダイオード２１に相当し、半導体基板３２中のｐｎ接合により構成される。
ここで、半導体基板３２は、裏面から光を入射し得る様に、シリコンウェハを薄膜化することにより形成される。
なお、半導体基板３２の厚さは、固体撮像素子の種類にもよるが、２．５μｍ程度であり、後述する酸化ハフニウム膜３４によって正電荷蓄積状態とされる領域３３が後述するｎ型の電荷蓄積領域４１と隣接する厚さとなるまで薄膜化する。
なお、シリコンウェハの膜厚が大きい場合には、即ち、薄膜化の度合いが充分でない場合には、酸化ハフニウム膜３４によって正電荷蓄積状態とされる領域３３とｎ型の電荷蓄積領域４１との間隙に素子形成層３９が介在することとなる。
そして、そのことに起因してブルーミング悪化の問題が懸念されることとなる（図１５参照）。
従って、ブルーミング悪化を抑止するためにも、酸化ハフニウム膜３４によって正電荷蓄積状態とされる領域３３とｎ型の電荷蓄積領域４１とが隣接する程度まで、シリコンウェハを薄膜化することが求められる。
ここで、ブルーミング悪化を抑制するためには、図１６で示す様に、受光部１５同士の間隙のみに深い画素分離領域４２を形成するという対応も考えることができる。しかし、深い画素分離領域４２を形成するためには、深い領域までイオン注入をする必要があり、アスペクト比との関係から、深い領域までイオン注入を行うためには画素分離領域４２の幅が大きくならざるを得ない。そうすると、受光部領域の縮小化を招く結果となってしまう。
従って、本発明では、ブルーミング悪化の抑制を実現すると共に、受光部領域の確保という観点をも考慮して、酸化ハフニウム膜３４によって正電荷蓄積状態とされる領域３３と電荷蓄積領域４１とを隣接させている。
また、半導体基板３２の表面には、ＭＯＳトランジスタ等の能動素子に対して電気的配線を多層に行う配線層３８が形成されている。配線層３８には二酸化シリコン層１０を介して半導体支持基板３１が貼り合わせられている。
なお、半導体支持基板３１は、半導体基板３２の強度を補強するために設けられており、例えばシリコン基板から構成されている。
また、半導体基板３２の裏面には酸化ハフニウム膜３４が形成されている。なお、酸化ハフニウム膜３４は誘電膜の一例であり、半導体基板３２の表面近傍（図中符号３３で示す領域）を正電荷蓄積状態としている。
ここで、従来の固体撮像素子では、図４で示す様に、半導体基板３２中の受光部１５上にＰ型不純物領域３０が形成されていたものの、第１の実施の形態の固体撮像素子では、こうしたＰ型不純物領域が設けられていない。
ところで、Ｐ型不純物領域３０が形成されていなかったとしても、酸化ハフニウム膜３４で誘電される領域３３の厚みが大きくなると、Ｐ型不純物領域３０が形成された場合と同様に、混色が発生してしまう。そのため、酸化ハフニウム膜３４で誘電される領域３３の厚みは１００ｎｍ以下とする必要がある。
また、酸化ハフニウム膜３４の上層には受光部に対応する領域に可視光導入開口部が設けられた遮光膜１３が形成され、遮光膜１３の上層にはパッシベーション膜３５が形成されている。
更に、可視光導入開口部と対応する領域にカラーフィルタ３６及びマイクロレンズ３７が形成されている。
カラーフィルタ３６は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色からなる色フィルター（ＲＧＢベイヤー配列である）を用いて、空間的に色分解を行っている。
なお、こうしたカラーフィルタの分光特性を任意に調整することによって、良好な色再現を達成することが可能となる。
また、酸化ハフニウム膜３４は反射防止膜としても機能するために、酸化ハフニウム膜３４を形成することで、別途反射防止膜を形成する必要がない。
図５は半導体基板３２の画素部の要部断面図である。
受光部１５の領域には、半導体基板３２にｎ型の電荷蓄積領域４１が形成されている。
なお、信号電荷を蓄積する領域を半導体基板３２の表面側に近づけるために、半導体基板３２の表面側に行くに従って不純物濃度が高くなる様に電荷蓄積領域４１が形成されている方が好ましい。
また、入射光を効率良く取り込むために、半導体基板３２の裏面側に行くに従って面積が大きくなる様に電荷蓄積領域４１を形成しても良い。
更に、半導体基板３２中であって、電荷蓄積領域４１の周囲には、画素分離領域４２が形成されている。また、半導体基板３２の表面側であって、受光部１５の領域には、浅いｐ型の正孔蓄積領域４４が形成されている。
また、半導体基板３２の表面側には、ｎ型のフローティングディフュージョン（ＦＤ）４５が形成されている。なお、フローティングディフュージョン４５と電荷蓄積領域４１との間には、ｐ型領域４６が形成されており、両者は電気的に分離されている。
ここで、第１の実施の形態では、酸化ハフニウム膜３４が半導体基板３２の全面に形成された場合を例に挙げて説明を行っている。
しかし、酸化ハフニウム膜３４は半導体基板３２の表面近傍を正電荷蓄積状態にすれば充分であり、必ずしも半導体基板３２の全面に形成される必要は無く、半導体基板３２の上層に部分的に形成されていても良い。
また、第１の実施の形態では、酸化ハフニウム膜３４が形成された場合を例に挙げて説明を行っているが、半導体基板３２の表面近傍を正電荷蓄積状態にすることができれば充分であり、必ずしも酸化ハフニウム膜３４である必要はない。
なお、負の固定電荷を有する膜としては、酸化ハフニウム膜の他にも、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜が考えられる。
また、第１の実施の形態では、受光部１５（電荷蓄積領域４１）がｎ型領域であるために、半導体基板３２の表面近傍を正電荷蓄積状態とすべく、半導体基板３２の上層に酸化ハフニウム膜３４を形成している。
しかし、受光部１５がｐ型領域である場合には、半導体基板３２の表面近傍を負電荷蓄積状態とする必要が生じるために、半導体基板３２の上層には、半導体基板３２の表面近傍を負電荷蓄積状態とする誘電膜を形成することとなる。
［固体撮像素子の動作］
以下、上記の様に構成された固体撮像素子の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板３２の裏面側から入射した光は、受光部１５により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域４１中をドリフトし、電荷蓄積領域４１中であって正孔蓄積領域４４付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ２２のゲート電極には負電圧が印加されており、転送トランジスタ２２はオフの状態となっている。
次に、読み出し時には、転送トランジスタ２２のゲート電極に正電圧が印加され、転送トランジスタ２２がオンの状態となる。その結果、受光部１５に蓄積された信号電荷は、フローティングディフュージョン４５に転送される。
ここで、フローティングディフュージョン４５に転送された信号電荷の量に従って、フローティングディフュージョン４５の電位が変化する。そして、フローティングディフュージョン４５の電位は、増幅トランジスタ２３により増幅され、その電位に応じた電圧が垂直信号線２７に出力されることとなる。
続いて、リセット時には、リセットトランジスタ２５のゲート電極に正電圧が印加され、フローティングディフュージョン４５は電源Ｖｄｄの電圧にリセットされる。このとき、転送トランジスタ２２のゲート電極に負電圧を印加することによって、転送トランジスタ２２はオフの状態とする。
上記した電荷蓄積期間、読み出し動作及びリセット動作を繰り返し行うこととなる。
［固体撮像素子の製造方法］
以下、上記の様に構成された固体撮像素子の製造方法について説明を行う。即ち、本発明を適用した固体撮像素子の製造方法の一例について説明を行う。
本発明を適用した固体撮像素子の製造方法では、先ず、図６（ａ）で示す様に、素子形成層３９と薄膜化用除去層５０を有する半導体基板（例えば、ｎ型のシリコン基板）３２に、画素分離領域形成用レジスト５１を塗布する。
次に、汎用のフォトリソグラフィー技術及びエッチング技術を用いてレジスト開口領域を形成する。続いて、イオン注入法によって画素分離領域４２を形成する。
ここで、画素分離領域４２の深さによってイオン注入のエネルギーが異なることとなる。また、イオン注入のエネルギーに応じて画素分離領域形成用レジスト５１の厚さが異なることとなる。即ち、画素分離領域４２の深さに応じて画素分離領域形成用レジスト５１の厚さが異なることとなる。
そして、一般にレジスト開口幅はレジスト膜厚によって限界値が設定される。
従って、画素分離領域４２の幅を狭くすることで受光部１５の拡大を実現するためにも、イオン注入のエネルギーに合わせて最適なレジスト膜厚とレジスト開口幅とすることが好ましい。
また、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成する。
なお、図６では、ｎ型の電荷蓄積領域４１、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６の記載は省略している。また、各領域の形成順序に特段の限定はない。
次に、半導体基板３２の表面に、絶縁膜の形状及び配線の形成を繰り返し行うことによって、配線層３８を形成する。その後、配線層３８に二酸化シリコン層１０を介してシリコンからなる半導体支持基板３１を貼り合わせる（図６（ｂ）参照）。
続いて、図６（ｃ）で示す様に、薄膜化用除去層５０をＣＭＰ法やドライエッチングまたはウェットエッチング法により除去することによって、半導体基板３２を薄膜化する。
具体的には、後述する工程で形成する酸化ハフニウム膜３４によって正電荷蓄積状態とされる領域３３が電荷蓄積領域４１と隣接する厚さとなる様に、例えば、半導体基板３２の厚さを１〜２０μｍ、特に、赤外線を受光部で光電変換できるような厚さである１〜５μｍ、例えば、２．５μｍ程度に薄膜化する。
ここで、半導体基板３２はｎ型基板上にエピタクシャル成長でｎ型のＳｉ層を形成したもの、ｐ型基板上にエピタクシャル成長でｎ型のＳｉ層を形成したもの、ｎ型基板上にエピタクシャル成長でｐ型のＳｉ層を形成したもの、ｐ型基板上にエピタクシャル成長でｐ型のＳｉ層を形成したもののいずれを用いてもよい。
しかし、薄膜化用除去層５０として第一導電型のＳｉを採用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜として用いる場合は、第一導電型のＳｉ基板５０上にエピタクシャル成長で第一導電型とは異なる第二導電型のＳｉ層３９を形成したものがより好ましい。半導体基板３２を光照射面側からグラインディングにより裏面研削した後に行うＣＭＰ法やウェットエッチング法による第一導電型のＳｉ基板５０除去時に、第一導電型のＳｉ基板５０自体が薄膜化用除去層５０として作用し、ＣＭＰストッパー層又はウェットエッチングのストッパー膜となるので、ＣＭＰ又はエッチングの速度を遅め、ＣＭＰ時間又はエッチング時間を制御しやすくなるからである。
具体的には、薄膜化用除去層５０としてｐ型のＳｉを採用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜として用いる場合は、ｐ型基板５０上にエピタクシャル成長でｎ型のＳｉ層３９を形成したものがより好ましい。半導体基板３２を光照射面側からグラインディングにより裏面研削した後、ｐ型のＳｉ基板５０自体が薄膜化用除去層５０として作用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜となるからである。
半導体基板３２を光照射面側からグラインディングにより裏面研削し、更にＣＭＰまたはドライエッチングまたはウェットエッチングによりＳｉ層３９の厚さの微調節を行った後に、ふっ硝酸及び酢酸の混合液により、ｐ型のＳｉからなる薄膜化用除去層５０を除去し、又は一部を残すことも可能となる。
次に、半導体基板３２の裏面上に酸化ハフニウム膜３４を形成して、半導体基板３２の表面近傍に１００ｎｍ以下の厚さの領域３３を正電荷蓄積状態とする（図６（ｄ）参照）。
なお、酸化ハフニウム膜３４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。
また、酸化ハフニウム膜３４の形成時には半導体基板３２の裏面上に極めて薄いシリコン酸化膜（図示せず）が形成されることとなる。
続いて、酸化ハフニウム膜３４上に、遮光膜１３を形成し、受光部に対応する領域に可視光導入口を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜１３上にパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図３に示す固体撮像素子を得ることができる。
なお、ウェハレベルの半導体基板３２に形成された固体撮像素子は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像素子として構成されることとなる。
本発明を適用した固体撮像素子の一例では、Ｐ型不純物領域が存在しないために混色を改善することができると共に、酸化ハフニウム膜３４で誘電される領域３３と電荷蓄積領域４１が隣接することによってブルーミング特性も改善することができる。
ここで、図７（ａ）は、赤色（ＲＥＤ）、緑色（ＧＲＮ）及び青色（ＢＬＵ）のそれぞれの色について、緑色（ＧＲＮ）のピーク出力を１００として規格化した相対感度を示している。
なお、図中符号ａはＰ型不純物領域３０が設けられた従来の固体撮像素子の相対感度を示しており、具体的には、Ｐ型不純物領域３０の厚さが５００ｎｍである場合の相対感度を示している。また、図中符号ｂは第１の実施の形態の固体撮像素子の相対感度を示しており、具体的には、酸化ハフニウム膜３４で誘電される領域の厚さが１００ｎｍ以下である場合の相対感度を示している。
図７（ａ）から明らかな様に、本発明を適用した固体撮像素子の一例では、混色の改善が実現すると共に、青色（ＢＬＵ）の相対感度の改善が実現している。
また、図７（ｂ）は、強い光が入射した場合に、光が入射した画素（図中"０"で示す画素）からの距離（画素数）と漏れ込んだ光の出力値との関係を示している。
なお、図中符号ａはＰ型不純物領域３０が設けられた固体撮像素子（従来の固体撮像素子）の場合を示し、図中符号ｂ、ｃ及びｄはＰ型不純物領域３０が設けられていない固体撮像素子の場合を示している。
具体的には、図中符号ａは半導体基板３２の厚さが３μｍであり、電荷蓄積領域４１に隣接して５００ｎｍの厚さのＰ型不純物領域３０が設けられた場合を示している。
一方、図中符号ｂは半導体基板３２の厚さが３μｍであり、電荷蓄積領域４１に隣接して５００ｎｍの厚さのＮ−層である素子形成層３９が形成され、更に素子形成層３９に隣接して正電荷蓄積状態とされた領域３３が形成された場合を示している。また、図中符号ｃは半導体基板３２の厚さが２．７５μｍであり、電荷蓄積領域４１に隣接して２５０ｎｍの厚さのＮ−層である素子形成層３９が形成され、更に素子形成層３９に隣接して正電荷蓄積状態とされた領域３３が形成された場合を示している。また、図中符号ｄは半導体基板３２の厚さが２．５μｍであり、電荷蓄積領域４１に隣接して正電荷蓄積状態とされた領域３３が形成された場合を示している。
図７（ｂ）から明らかな様に、Ｎ−層である素子形成層３９の膜厚が薄くなるにつれて、ブルーミング特性がＰ型不純物領域３３が形成された従来の固体撮像素子に近似している。そして、Ｎ−層が存在しない本発明を適用した固体撮像素子の一例では、Ｐ型不純物領域３３が形成された従来の固体撮像素子と同等のブルーミング特性を実現することができている。
＜２．第２の実施の形態＞
［半導体装置の構成］
図８は本発明を適用した半導体素子の一例を説明するための模式的な断面図である。ここで示す半導体素子６０は、例えばＲＡＭやＲＯＭ、ＬＳＩ等であり、主として半導体支持基板６１と、半導体基板６２と、酸化ハフニウム膜６３によって構成されている。
半導体基板６２はｎ型シリコンから構成されている。また、半導体基板６２は、論理素子、能動素子、受光素子等のｎ型のデバイス６４が形成されている素子形成層６５を有する。
なお、デバイス６４はｎ型の電荷蓄積領域（図示せず）を有している。
ここで、半導体基板６２の厚さは、酸化ハフニウム膜６３によって正電荷蓄積状態とされる領域６６がデバイス６４の有する電荷蓄積領域と隣接する厚さとなるまで薄膜化する。
また、半導体基板６２の一方側の面（図８では下面）には、デバイスに対して電気的配線を多層に行う配線層６７が形成されている。また、配線層６７には二酸化シリコン層６８を介して半導体支持基板６１が貼り合わせられている。
なお、半導体支持基板６１は、半導体基板６２の強度を補強するために用いられており、例えばシリコン基板からなる。
また、半導体基板６２の他方の面（図８では上面）には酸化ハフニウム膜６３が形成されている。なお、酸化ハフニウム膜６３は誘電膜の一例であり、半導体基板６２の表面近傍（図中符号６６で示す領域）を正電荷蓄積状態としている。
ところで、酸化ハフニウム膜６３で誘電される領域６６の厚みが大きくなると、デバイス６４の有する電荷蓄積領域に隣接してＰ型不純物領域が形成された場合と同様にノイズが生じてしまう場合がある。そのため、酸化ハフニウム膜６３で誘電される領域６６の厚みは１００ｎｍ以下とする必要がある。
ここで、第２の実施の形態では、酸化ハフニウム膜６３が半導体基板６２の全面に形成された場合を例に挙げて説明を行っている。しかし、酸化ハフニウム膜６３は半導体基板６２の表面近傍を正電荷蓄積状態にすれば充分であり、必ずしも半導体基板６２の全面に形成される必要は無く、半導体基板６２の上層に部分的に形成されても良い点については、上記した第１の実施の形態と同様である。
また、半導体基板６２の表面近傍を正電荷蓄積状態にすることができるのであれば、必ずしも酸化ハフニウム膜６３である必要がないという点についても、上記した第１の実施の形態と同様である。
なお、第２の実施の形態では、デバイス６４が有する電荷蓄積領域がｎ型であるとして、半導体基板６２の表面近傍を正電荷蓄積状態とすべく酸化ハフニウム膜６３を形成している。しかし、デバイスが有する電荷蓄積領域がｐ型である場合には、半導体基板６２の表面近傍を負電荷蓄積状態とする必要が生じるために、半導体基板６２の上層には、半導体基板６２の表面近傍を負電荷蓄積状態とする誘電膜を形成することとなる。
［半導体素子の製造方法］
以下、上記の様に構成された半導体素子の製造方法について説明を行う。即ち、本発明を適用した半導体素子の製造方法の一例について説明を行う。
本発明を適用した半導体素子の製造方法の一例では、図９（ａ）で示す様に、素子形成層６５と薄膜化用除去層７０を有する半導体基板６２に、ｎ型の電荷蓄積領域を有するデバイス６４を形成する。
次に、半導体基板６２の一方の面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７を形成する。その後、配線層６７に二酸化シリコン層６８を介してシリコンからなる半導体支持基板６１を貼り合わせる（図９（ｂ）参照）。
続いて、図９（ｃ）で示す様に、薄膜化除去層をＣＭＰ法やウェットエッチング法により除去することによって、半導体基板６２を薄膜化する。具体的には、後述する工程で形成する酸化ハフニウム膜６３によって正電荷蓄積状態とされる領域６６がデバイス６４の有する電荷蓄積領域と隣接する厚さとなる様に、例えば、半導体基板６２の厚さを１〜２０μｍ、特に、赤外線を受光部で光電変換できるような厚さである１〜５μｍ、例えば、２．５μｍ程度に薄膜化する。
ここで、半導体基板３２はｎ型基板上にエピタクシャル成長でｎ型のＳｉ層を形成したもの、ｐ型基板上にエピタクシャル成長でｎ型のＳｉ層を形成したもの、ｎ型基板上にエピタクシャル成長でｐ型のＳｉ層を形成したもの、ｐ型基板上にエピタクシャル成長でｐ型のＳｉ層を形成したもののいずれを用いてもよい。
しかし、薄膜化用除去層５０として第一導電型のＳｉを採用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜として用いる場合は、第一導電型のＳｉ基板５０上にエピタクシャル成長で第一導電型とは異なる第二導電型のＳｉ層３９を形成したものがより好ましい。半導体基板３２を光照射面側からグラインディングにより裏面研削した後に行うＣＭＰ法やウェットエッチング法による第一導電型のＳｉ基板５０除去時に、第一導電型のＳｉ基板５０自体が薄膜化用除去層５０として作用し、ＣＭＰストッパー層又はウェットエッチングのストッパー膜となるので、ＣＭＰ又はエッチングの速度を遅め、ＣＭＰ時間又はエッチング時間を制御しやすくなるからである。
具体的には、薄膜化用除去層５０としてｐ型のＳｉを採用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜として用いる場合は、ｐ型基板５０上にエピタクシャル成長でｎ型のＳｉ層３９を形成したものがより好ましい。半導体基板３２を光照射面側からグラインディングにより裏面研削した後、ｐ型のＳｉ基板５０自体が薄膜化用除去層５０として作用し、ＣＭＰ法やドライエッチングまたはウェットエッチング法による除去のＣＭＰストッパー層又はウェットエッチングのストッパー膜となるからである。
半導体基板３２を光照射面側からグラインディングにより裏面研削し、更にＣＭＰまたはドライエッチングまたはウェットエッチングによりＳｉ層３９の厚さの微調節を行った後に、ふっ硝酸及び酢酸の混合液により、ｐ型のＳｉからなる薄膜化用除去層５０を除去し、又は一部を残すことも可能となる。
次に、半導体基板６２の他方の面上に酸化ハフニウム膜６３を形成して、半導体基板６２の表面近傍に１００ｎｍ以下の厚さの領域６６を正電荷蓄積状態とすることによって、図８に示す半導体素子を得ることができる。ここで、酸化ハフニウム膜６３は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法によって形成する。
なお、ウェハレベルの半導体基板６２に形成された半導体素子は、ウェハを１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の半導体素子として構成されることとなる。
本発明を適用した半導体素子の一例では、Ｐ型不純物領域が存在しないために、Ｐ型不純物領域が存在することに起因するデバイスのノイズを抑制することができる。また、酸化ハフニウム膜６３で誘電される領域６６の厚みを１００ｎｍ以下としているために、領域６６が正電荷蓄積状態に誘電されたとしてもノイズが生じ難い。
＜３．第３の実施の形態＞
［カメラの構成］
図１０は本発明を適用した撮像装置の一例であるカメラ７７を説明するための模式図である。そして、ここで示すカメラ７７は、上記した第１の実施の形態の固体撮像素子を撮像デバイスとして用いたものである。
本発明を適用したカメラ７７では、被写体（図示せず）からの光は、レンズ７１等の光学系及びメカニカルシャッタ７２を経て固体撮像素子７３の撮像エリアに入射することとなる。なお、メカニカルシャッタ７２は、固体撮像素子７３の撮像エリアへの光の入射を遮断して露光期間を決めるためのものである。
ここで、固体撮像素子７３は、上記した第１の実施の形態に係る固体撮像素子１が用いられ、タイミング発生回路や駆動系等を含む駆動回路７４によって駆動されることとなる。
また、固体撮像素子７３の出力信号は、次段の信号処理回路７５によって、種々の信号処理が行われた後、撮像信号として外部に導出され、導出された撮像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力されたりすることとなる。
なお、メカニカルシャッタ７２の開閉制御、駆動回路７４の制御、信号処理回路７５の制御等は、システムコントローラ７６によって行われる。
本発明を適用したカメラでは、上述した本発明を適用した固体撮像素子１を採用しているために、混色を改善することができると共にブルーミング特性も改善することができ、高画質の撮像画像を得ることができる。
＜４．変形例＞
［カラーフィルタについて］
上記した第１の実施の形態では、ＲＧＢベイヤー配列されたカラーフィルタ３６を用いた場合を例に挙げて説明を行っているが、色再現性を向上させ、高精細な固体撮像素子１を実現するために、有機光電変換膜を使用しても良い。
図１１は第１の実施の形態の変形例を説明するための模式図である。ここで示す固体撮像素子１は、パッシベーション膜３５の上層に有機光電変換膜８２が形成され、更に分離層８３を介して有機カラーフィルタ層８４が形成されている。
有機カラーフィルタ層８４は、受光部１５に対応させて形成され、例えば、青（Ｂ）と赤（Ｒ）を取り出すために、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃとイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙを市松模様に配置したものからなる。また、各有機カラーフィルタ層８４上には、各受光部１５に入射光を集光させるマイクロレンズ３７が形成されている。
有機光電変換膜８２の緑（Ｇ）系の色素としては、一例として、ローダミン系色素、フタロシアニン誘導体、キナクリドン、エオシン−Ｙ、メラシアニン系色素等がある。
本変形例の固体撮像素子１は、緑（Ｇ）を有機光電変換膜８２から信号を取り出し、青（Ｂ）と赤（Ｒ）をシアン（Ｃｙａｎ）とイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４との組み合わせにて取り出すものである。
以下、有機光電変換膜８２と有機カラーフィルタ層８４の平面的配置（コーディング）の一例を、図１２によって説明する。
図１２（Ａ）に示す様に、有機光電変換膜８２からなる緑（Ｇ）は全画素に配置されている。また、図１２（Ｂ）に示す様に、シアン（Ｃｙａｎ）とイエロー（Ｙｅｌｌｏｗ）は、いわゆる市松模様配列となっている。青（Ｂ）と赤（Ｒ）の分光は、以下の原理で達成する。
即ち、青（Ｂ）は、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃでの吸収で赤（Ｒ）成分が除去され、続く緑（Ｇ）の有機光電変換膜８２による吸収によって、緑（Ｇ）成分が除去され、残った青（Ｂ）成分にて取り出すことができる。
一方、赤（Ｒ）は、イエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙでの吸収で青（Ｂ）成分が除去され、続く緑（Ｇ）の有機光電変換膜８２による吸収によって緑（Ｇ）成分が除去され、残った赤（Ｒ）成分にて取り出すことができる。
以上の構成によって、緑（Ｇ）、青（Ｂ）、赤（Ｒ）の分離された色信号を出力することができる。
なお、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃとイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙが、いわゆる市松模様配列となる様に配置したことで、空間的な輝度やクロマの解像度はやや落ちる。しかし、色再現性は著しく改善することが可能となる。
［固体撮像素子の製造方法について］
上記した第１の実施の形態では、全面ｎ型のシリコン基板を用いる場合を例に挙げて説明を行っているが、必ずしも全面ｎ型のシリコン基板を用いる必要は無く、半導体基板内に酸化膜を挟む構成のＳＯＩ基板を用いても良い。
また、使用する半導体基板についても、必ずしもｎ型である必要は無く、ｐ型の半導体基板を用いて、受光部１５に対応する領域にｎ型不純物を注入することによって固体撮像素子を製造しても良い。
１固体撮像素子
２画素部
３垂直選択回路
４サンプルホールド相関二重サンプリング回路
５水平選択回路
６タイミングジェネレータ
７ＡＧＣ回路
８Ａ／Ｄ変換回路
９デジタルアンプ
１０二酸化シリコン層
１３遮光膜
１５受光部
２１フォトダイオード
２２転送トランジスタ
２３増幅トランジスタ
２４アドレストランジスタ
２５リセットトランジスタ
２６駆動配線
２７垂直信号線
２８駆動配線
２９駆動配線
３０Ｐ型不純物領域
３１半導体支持基板
３２半導体基板
３３酸化ハフニウム膜により誘電される領域
３４酸化ハフニウム膜
３５パッシベーション膜
３６カラーフィルタ
３７マイクロレンズ
３８配線層
３９素子形成層
４１電荷蓄積領域
４２画素分離領域
４４正孔蓄積領域
４５フローティングディフュージョン
４６ｐ型領域
５０薄膜化用除去層
５１画素分離領域形成用レジスト
６０半導体素子
６１半導体支持基板
６２半導体基板
６３酸化ハフニウム膜
６４デバイス
６５素子形成層
６６酸化ハフニウム膜により誘電される領域
６７配線層
６８二酸化シリコン層
７０薄膜化用除去層
７１レンズ
７２メカニカルシャッタ
７３固体撮像素子
７４駆動回路
７５信号処理回路
７６システムコントローラ
７７カメラ
８２有機光電変換膜
８３分離層
８４有機カラーフィルタ層

Claims (15)

  1. 光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を有する半導体基板と、
    該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜とを備える
    固体撮像素子。
  2. 前記半導体基板は、隣り合う前記電荷蓄積領域の間に設けられた第２導電型の画素分離領域を有し、
    前記第２導電型領域は、前記画素分離領域と隣接している
    請求項１に記載の固体撮像素子。
  3. 前記誘電膜は負の固定電荷を有する
    請求項１または請求項２に記載の固体撮像素子。
  4. 前記誘電膜は、少なくとも一部が結晶化した絶縁膜である
    請求項３に記載の固体撮像素子。
  5. 前記誘電膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイドから選ばれた元素の酸化物絶縁膜であり、同膜中の少なくとも一部が結晶化している
    請求項４に記載の固体撮像素子。
  6. 前記誘電膜は反射防止膜として機能する
    請求項１または請求項２に記載の固体撮像素子。
  7. 前記電荷蓄積領域に蓄積された信号電荷を電気信号に変換して出力する能動素子を備えると共に、
    前記半導体基板の前記誘電膜とは反対側の面に積層して設けられ、前記能動素子の配線を行う配線層を備える
    請求項１または請求項２に記載の固体撮像素子。
  8. 前記配線層の前記半導体基板とは反対側の面に設けられた基板支持層を備える
    請求項７に記載の固体撮像素子。
  9. 半導体基板に光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域を形成する工程と、
    半導体基板の上層に、前記電荷蓄積領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像素子の製造方法。
  10. 光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、隣り合う前記電荷蓄積領域の間に設けられた第２導電型の画素分離領域を有する半導体基板を形成する工程と、
    前記半導体基板の上層に、前記電荷蓄積領域及び前記画素分離領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える
    固体撮像素子の製造方法。
  11. 光電変換素子で光電変換された信号電荷を蓄積する第１導電型の電荷蓄積領域と、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を含む半導体基板と、該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜を有する固体撮像素子と、
    該固体撮像素子に被写体からの入射光を導く光学系と、
    前記固体撮像素子からの出力信号を処理する信号処理回路とを備える
    撮像装置。
  12. 電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスと、該電荷蓄積領域の上層に設けられた厚さ１００ｎｍ以下の第２導電型領域を有する半導体基板と、
    該半導体基板の上層に設けられると共に、前記電荷蓄積領域に隣接する領域に前記第２導電型領域を誘電する誘電膜とを備える
    半導体素子。
  13. 前記半導体基板は、隣り合う前記デバイスの間に設けられた第２導電型の画素分離領域を有し、
    前記第２導電型領域は、前記画素分離領域と隣接している
    請求項１２に記載の半導体素子。
  14. 半導体基板に電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスを形成する工程と、
    半導体基板の上層に、前記電荷蓄積領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体素子の製造方法。
  15. 電荷を蓄積する第１導電型の電荷蓄積領域を含むデバイスと、隣り合う前記デバイスの間に設けられた第２導電型の画素分離領域を有する半導体基板を形成する工程と、
    前記半導体基板の上層に、前記電荷蓄積領域及び前記画素分離領域に隣接する領域に厚さ１００ｎｍ以下の第２導電型領域を誘電する誘電膜を形成する工程とを備える
    半導体素子の製造方法。
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