JPH03119874A - 画素増幅型固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画素増幅型固体撮像素子に関し、例えばフ
ォトダイオードの光電変換信号を受けるソースフォロワ
増幅ＭＯＳＦＥＴとスイッチＭＯＳＦＥＴを介してキャ
パシタに読み出す方式の画素増幅型固体撮像素子に利用
して有効な技術に関するものである。

〔従来の技術〕

固体撮像素子の高感度及び高ＳＮ比の要求に答えるもの
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより′形成した光電変換信号をソースフ
ォロワアンプにより直接外部に読み出すものがある。

〔発明が解決しようとする課題〕

上記構成の画素セルでは、フォトダイオードに対してプ
リチャージを行うＭＯＳＦＥＴと、フォトダイオードの
信号を読み出しＭＯＳＦＥＴとが異なるものである。半
導体集積回路に形成されるＭＯＳＦＥＴのコンダクタン
スやしきい値電圧といった素子特性は比較的大きなプロ
セスバラツキを持つ。それ故、各画素からの読み出し信
号が上記素子特性のバラツキの影響を受けるものとなり
、画質劣化をもたらすという問題を有する。

この発明の目的は、プロセスバラツキの影響を受けると
なく、高感度及び高品質の画像信号を得ることができる
画素増幅型固体撮像素子を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミングにおいて縦方向に隣接する
画素信号が混合して加算し、選択された画素セルからの
光電変換信号に対応した電圧をキャパシタに与え、第２
のタイミングにおいて画素セルを構成するフォトダイオ
ードを所定の電位にリセットし、上記読み出しと同じ経
路を経由してリセット電圧をキャパシタに与え、このと
きのリセット電圧を基準としてキャパシタの保持電圧を
出力させる。

〔作　用〕

上記した手段によれば、フォトダイオード内で光電変換
信号を混合して取り出し、フォトダイオードの容量値と
読み出し用のキャパシタとの容量比に従って出力される
画素信号の増幅が行われるとともに、選択経路における
素子の特性のバラツキによる画像への悪影響を防止する
ことができるから高品質の画像信号を得ることができる
。

〔実施例〕

第１図には、この発明が適用された画素増幅型固体撮像
素子の一実施例の要部回路図が示されている。同図では
、代表として例示的に示された３行、２列分の画素アレ
イとその選択回路及び信号読み出し回路が示されている
。上記固体撮像素子を構成する各回路素子は、公知の半
導体集積回路の製造技術によって、特に制限されないが
、単結晶シリンコンのような１個の半導体基板上におい
て形成される。

上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、７ノード側電極が回路の接地電位に結合
されたフォトダイオードＤ１と、そのフォトダイオード
ＤＩのカソード側電極にゲートが結合された増幅ＭＯ５
ＦＥＴＱ２と、上記フォトダイオードＤ１のカソード側
電極にプリチャージ（リセット）電圧を供給するスイッ
チＭＯ３Ｆ　ＥＴＱ　１と縦方向（下側）に隣接する画
素との信号を混合するためのスイッチＭＯＳ　Ｆ　ＥＴ
Ｑ３及び上記増幅ＭＯＳＦＥＴＱ２のソース側に設けら
れた選択用のスイッチＭＯＳＦＥＴＱ４とから構成され
る。

増幅ＭＯＳＦＥＴＱ２のドレインとスイッチＭＯＳＦＥ
ＴＱＩのドレインは、共通にリセット電圧を供給する電
源ラインに接続される。この電源ラインには端子ＰＤＲ
Ｖからリセット電圧が供給される。スイッチＭＯ５ＦＥ
ＴＱ３及びＱ４のゲートは、横方向に延長して配置され
る第２の行選択線（垂直走査線）ＨＬ１２に結合される
。同じ行に配置された他の画素セルの同様なリセットＭ
ＯＳＦＥＴＱ５及び増幅ＭＯＳＦＥＴＱ６のドレインは
上記電源ライン（ＰＤＲＶ）に接続され、スイッチＭＯ
ＳＦＥＴＱ７．Ｑ８のゲートは上記第２の行選択線）Ｉ
Ｌ１２に結合される。プリチャージ用のスイッチＭＯＳ
ＦＥＴＱＩのゲートは、横方向に延長して配置されせる
第１の行選択線（垂直走査線）ＨＬＩＩに結合される。

同様に同じ行に配置された他の画素セルのプリチャージ
用のスイッチＭＯＳＦＥＴＱ５のゲートも上記第１の行
選択線ＨＬＩＩに結合される。

上記読み出し用のスイッチＭＯＳＦＥＴＱ４のソースは
、縦方向に延長して配置される列信号線（垂直信号線）
Ｖｌに結合される。同じ列に配置される他の画素セルの
同様なスイッチＭＯＳＦＥＴのソースも上記列信号線■
１に結合される。このことは、他の列の画素セルにおい
ても、上記読み出し用のスイッチＭＯＳＦＥＴＱ８のソ
ースは、同様な列信号線■２に結合される。

上記各列信号線Ｖｌ、Ｖ２と端子ＶＲＶとの間には、リ
セット用のスイッチＭＯＳＦＥＴＱ２３゜Ｑ２４がそれ
ぞれ設けられる。端子ＶＲＶには、列信号線のリセット
電圧が供給される。これらのリセット用のスイッチＭＯ
ＳＦＥＴＱ２３．Ｑ２４のゲートは、共通接続されて端
子ＶＲＰに結合される。この端子ＶＲＰには、読み出し
用のキャパシタＣＶＩ、ＣＶ２をリセ・ノドさせるリセ
・ソト信号が供給される。

上記代表として例示的に示されている第１の行選択線Ｈ
ＬＩ１．ＨＬ２１及びＨＬ３１は、それぞれスイッチＭ
ＯＳＦＥＴＱＩ　？、Ｑｌ　９及びＱ２１を介して縦方
向に延長されるタイミング信号線に結合される。このタ
イミング信号線は端子ＰＤＲに結合される。この端子Ｐ
ＲＤには、画素セルをリセットさせるリセットタイミン
グ信号が供給される。

上記代表として例示的に示されている第２の行選択線Ｈ
Ｌ１２．ＨＬ２２及びＨＬ３２は、それぞれスイッチＭ
ＯＳＦＥＴＱ１８．Ｑ２０及びＱ２２を介して縦方向に
延長されるタイミング信号線に結合される。このタイミ
ング信号線は端子ＶＤに結合される。この端子ＶＤには
、画素セルの読み出しを行うタイミング信号が供給され
る。

上記同じ行のスイッチＭＯＳＦＥＴＱ１７とＱ１８、Ｑ
１９とＱ２０及びＱ２１とＱ２２のゲートはそれぞれ共
通化されて、垂直シフトレジスタＶＳＲにより形成され
る垂直選択信号ＶＳＩ、ＶＳ２及びＶＳ３が供給される
。

なお、第１図において、上記第３行目に配置される画素
セルを構成する各素子には、図面が複雑になってしまう
のを防止するため、回路記号を付加するのを省略するも
のである。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯＳＦＥＴＱ２
、スイッチＭＯＳＦＥＴＱ４、プリチャージＭＯＳＦＥ
ＴＱＩ及び隣接画素セルとの信号混合を行うＭＯＳＦＥ
ＴＱ３における素子特性のプロセスバラツキの影響を受
けることなく取り出すようにするために、次の読み出し
回路が付加される。

上記各列信号線Ｖ１．Ｖ２は、キャパシタＣ■１、ＣＶ
２の一方の電極に結合される。これらのキャパシタＣＶ
Ｌ、ＣＶ２の他方の電極は、一方においてスイッチＭＯ
ＳＦＥＴＱ２５．Ｑ２６を介して横方向に延長される制
御線に結合される。

この制御線は端子ＣＲＶに結合される。この端子ＣＲ■
には、キャパシタＣＶＩ、ＣＶ２をリセ・ノドするため
と、画素セルからの読み出しをキャパシタＣＶＩ、ＣＶ
２にそれぞれ取り込むための電圧が供給される。上記ス
イッチＭＯＳＦＥＴＱ２５、Ｑ２６のゲートは、共通に
結合されて端子ＣＲＰから供給される制御信号によりス
イ・ソチ制御される。端子ＣＲＰには、上記キャパシタ
ｃｖ　ｉ。

ＣＶ２をリセットさせるためのタイミング信号が供給さ
れる。

上記のキャパシタＣＶＩ、ＣＶ２の他方の電極は、他方
においてスイッチＭＯＳＦＥＴＱ２７゜Ｑ２８を介して
横方向に延長される出力信号線に結合される。この出力
信号線は端子Ｓ１に結合される。この端子Ｓ１から画素
信号が出力される。

上記スイッチＭＯＳＦＥＴＱ２７．Ｑ２８のゲートには
、水平シフトレジスタＨ３Ｒにより形成される水平選択
信号Ｈ３１，Ｈ３２がそれぞれ供給される。

上記第１図の固体撮像素子の読み出し動作の一例を第２
図に示したタイミング図を参照して説明する。

画素セルの読み出しの前に、タイミング信号ＣＲＰとＶ
ＲＰがハイレベルにされ、スイッチＭＯＳＦＥＴＱ２３
．Ｑ２４・・・・とＱ２５．Ｑ２６・・・・がオン状態
にされる。それ故、キャパシタＣ■１の両端には、例え
ば端子ＶＲＶ、ＣＲ■を回路の接地電位に設定すること
により回路の接地電位が与えられリセットされる。これ
により、キャパシタＣＶＩの出力側電極の電位Ｖａは回
路の接地電位にされる。このことは、他の全てのキャパ
シタＣＶ２等においても同様である。

上記タイミング信号ＶＲＰがロウレベルにされてスイッ
チＭＯＳＦＥＴＱ２３がオフ状態にされた後に、タイミ
ング信号ＶＤがハイレベルにされる。このとき、垂直シ
フトレジスタＶＳＲは、第１行目の垂直選択信号ＶＳＩ
をハイレベルにしているものとする。上記タイミング信
号ＶＤのハイレベルに同期して、読み出し用のスイッチ
ＭＯＳＦＥＴＱ４．Ｑ８がオン状態になるとともに、画
素信号混合用ＭＯＳＦＥＴＱ３．Ｑ７もオン状態となる
。したがって、フォトダイオードＤ１及びＤ３に蓄積さ
れた光電変換電圧は、ソースフォロワ増幅ＭＯＳＦＥＴ
Ｑ２のゲート、ソースと、スイッチＭＯＳＦＥＴＱ４及
び出力線Ｖ１を介してキャパシタＣｖ１に伝えられる。

なお、同様に他のキャパシタＣＶ２等においても対応す
る画素セルＤ２とＤ４との混合された光電変換電圧が伝
えられる。

上記キャパシタＣＶＩに取り込まれた光電変換電圧は、
フォトダイオードＤ１及びＤ３に対して行われたプリチ
ャージ動作によるプリチャージ電圧がフォトダイオード
ＤＩ及びＤ３で発生した光電流により放電された残り電
圧に対応したものである。このとき、上記プリチャージ
電圧にはＭＯＳＦＥＴＱＩ等のコンダクタンス特性のバ
ラツキに対応したバラツキが発生するとともに、上記残
り電圧を読み出させる増幅ＭＯＳＦＥＴＱ２等のゲート
、ソース間のしきい値電圧及びスイッチＭＯＳＦＥＴＱ
４等のコンダクタンス特性にバラツキが発生する。それ
故、上記キャパシタＣＶｌに取り込まれた電圧には、上
記のような各素子のプロセスバラツキの影響を受けたも
のとなる。

この実施例では、上記キャパシタＣＶｌに取り込まれた
電圧をそのまま出力させるのではなく、端子ＣＲＰに供
給されるタイミング信号をロウレベルにしてスイッチＭ
ＯＳＦＥＴＱ２５をオフ状態にする。これにより、キャ
パシタＣｖｌの出力側はフローティング状態になる。こ
の後に、端子ＰＤＲＶのプリチャージ電圧を供給するた
め、端子ＰＤＲにハイレベルのタイミング信号を供給す
る。これによって、上記のように垂直選択信号■３１が
ハイレベルであることからスイッチＭＯＳＦＥＴＱ１が
オン状態になり、フォトダイオードＤ１及びＤ３には上
記端子ＰＤＲＶからのプリチャージ電圧が供給される。

したがって、キャパシタＣＶＩの信号線側Ｖｌにはプリ
チャージ電圧に従った電圧となり、これに応じてキャパ
シタＣＶＩの出力側もレベルシフトされる。言い換える
ならば、キャパシタＣＶＩの出力側電極にはフォトダイ
オードＤＩ及びＤ３により形成された光電変換電圧のみ
が現れるものとなる。なぜなら、上記のプリチャージ電
圧を基準にしているため、プリチャージＭＯＳ　Ｆ　Ｅ
ＴＱｌのプロセスバラツキ分が相殺されて零にできる。

また、回路の接地電位ではなく上記のようなプリチャー
ジ電圧を基準電圧として出力信号を形成するため、増幅
ＭＯＳＦＥＴＱ２やスイッチＭＯＳＦＥＴＱ４のプロセ
スバラツキが相殺される。

したがって、水平走査信号Ｈ３ＩによりスイッチＭＯＳ
ＦＥＴＱ２７をオン状態にしたとき、スイッチＭＯＳＦ
ＥＴＱ２７を介して端子Ｓ１には、フォトダイオードＤ
１及びＤ３の混合信号により形成された光電変換電圧の
みが得られるものとなる。上記のように他のキャパシタ
ＣＶ２等にも、上記同様にパラレルに光電変換電圧の読
み出しが行われているから、水平走査信号Ｈ３２等に同
期して、それぞれがシリアルに出力されるものとなる。

なお、上記のようにキャパシタに充電された電荷を電流
として読み出すためには、端子Ｓ１の信号受けるよう外
部に設けられるプリアンプは、その入力インピーダンス
を低くするために帰還型プリアンプとすればよい。

上記のような画素セルからのキャパシタへの信号読み出
し動作は、第２図のタイミング図に示すように、水平帰
線期間において行われる。そして、映像期間に入ると、
水平シフトレジスタＨＳＲが動作状態になって、水平走
査信号Ｈ３Ｉ、Ｈ３２・・・・等を順次形成して、上記
のように水平帰線期間に各列のキャパシタＣＶＩ、ＣＶ
２・・・・等へ読み出された信号の時系列的な出力が行
われるものである。

この実施例の画素セルでは、画素信号の混合を行った後
に増幅ＭＯＳ　Ｆ　ＥＴで読み出しを行うため、端子Ｐ
ＤＲ及びＶＤに供給されるタイミングパルスは、第１フ
イールドでは奇数列Ｌｌ、Ｌ３等に対応したｉ（＋、、
、　１１、ＨＥ１２．ＨＥ３１．ＨＥ１１．・・・・を
ハイレベルとし、第２フイールドでは偶数列し２等に対
応したＨＥ２１．ＨＥ２２、ＨＥ４１．ＨＥ４２　（図
示ぜず）、・・・・をハイレベルとするように２垂直走
査期間（１フレーム）に１度ハイレベルとする。これに
より、第１のフィールドではＬｌとＬ２．Ｌ３とＬ４・
・・の２行の画素信号が混合されて読み出され、第２フ
イールドでみＬ２とＬ３．Ｌ４とＬ５（図示せず）の２
行の画素信号が混合されて読み出される。したがって、
第１と第２のフィールド間で信号の重心が１行シフトす
るというインタレース動作が行われる。

第３図には、カラー化に対応した画素増幅型固体↑最像
素子の一実施例の要部回路図が示されている。この実施
例では、各フォトダイオードに対してカラー化のための
色フィルタがそれぞれ対応するフォトダイオード上に積
層して形成される。すなわち、同図において、各フォト
ダイオードに対応して示した記号Ｗはホワイト、Ｙｅは
イエローＧはグリーン、Ｃｙはイアンの各カラーフィル
タが設けられることを示している。

第３図の固体撮像素子が前記第１図に示した固体撮像素
子と異なる点は、上記のようにカラー化のためにカラー
フィルタをフォトダイオ−トドに積層して形成したこと
の他、出力端子を８１と８２のように２端子設けた点に
ある。

上記のようなカラーフィルタの配置と、前記したような
画素信号の読み出し動作から、第５図のａに示しように
、出力端子Ｓｌからは、ホワイトＷとホワイトＷの加算
信号（Ｗ＋Ｗ）と、ホワイトＷとシアン（Ｃｙ）との加
算信号（Ｗ＋Ｃｙ）の加算信号が水平走査周期毎に交互
に出力される。

また、出力端子Ｓ２からは、第５図のＣに示すようにイ
エローＹｅとグリーンＧの加算信号（Ｙｅ＋Ｇ）と、イ
エローＹｅとイエローＹｅとの加算信号（Ｙｅ＋Ｙｅ）
が水平走査期間毎に交互に出力される。

輝度信号Ｙは、端子Ｓ１と８２から出力される信号を加
算することにより形成することができる。

これに対してカラー信号を構成するための３原色である
レッドＲ、ブルーＢ及びグリーンＧの各カラー信号は、
第４図に示したような信号処理回路により形成すること
ができる。

すなわち、第３図に示した撮像素子の出力端子ＳＬ、Ｓ
２からの信号は、プリアンプによりそれぞれ増幅して出
力される。出力端子Ｓ１に対応したプリアンプの出力信
号ａは、ＩＨ（１水平）期間に対応した遅延回路に供給
されて、その出力から信号すが形成される。また、出力
端子Ｓ２に対応したプリアンプの出力信号Ｃは、ＩＨ（
１水平）期間に対応した遅延回路に供給されて、その出
力から信号ｄが形成される。以上の回路により形成され
た各信号ａ、ｂ、ｃ及びｄは、第５図に示すような信号
が出力される。すなわち、信号すは信号ａに対して１水
平期間遅れた信号とされ、信号ｄは信号Ｃに対して１水
平期間遅れた信号とされる。

信号ａと信号Ｃは、加算回路に供給されて輝度信号Ｙが
形成される。２つの差動回路によりそれぞれ減算された
信号（ａ−ｂ）と（ｄ−ｃ）が加算される。また、２つ
の差動回路によりそれぞれ減算された信号（ｂ−ａ）と
（ｃ−ｄ、）が加算される。上記２つの加算結果は、ス
イッチ回路を介してスイッチ制御パルスＨＰにより交互
に出力されてレッド信号Ｒが形成される。このことを弐
で示すと、次のようになる。

Ｒ＝　（ａ−ｂ）　＋　（ｄ−ｃ）　　　　　・・・ｌ
１ｌＲ−（ｂ−ａ）　＋　（ｃ−ｄ）　　　　　・・・
１２１信号ａとｂ及び信号Ｃとｄは、加算回路によりそ
れぞれ加算（ａ十ｂ）、（ｃ＋ｄ）され、差動回路によ
り減算（ａ＋ｂ）−（ｃ＋ｄ）されてブルーＢが形成さ
れる。すなわち、次式により表される。

Ｂ＝　（ａ＋ｂ）−（ｃ十ｄ）　　　　・・・１３）信
号ａと信号すは、差動回路により減算（ａｂ）され、そ
れと信号ｄとが加算回路により加算（ａ−ｂ）＋ａされ
、信号すと信号ａは、差動回路により減算（ｂ−ａ）さ
れ、それと信号Ｃとが加算回路により加算（ｂ−ａ）＋
ｃされる。上記２つの加算結果は、スイッチ回路を介し
てスイッチ制御パルスＨＰにより交互に出力されてグリ
ーン信号Ｇが形成される。このことを式で示すと、次の
ようになる。

Ｇ＝（ａ−ｂ）＋ｄ　　　　　　　　　・・・・（４）
Ｇ＝（ｂ−ａ）＋Ｃ・・・・（５） 上記式（１）と（２）及び式（４）と（５）のレッド信
号Ｒ及びグリーン信号Ｇは、スイッチ回路の制御パルス
ＨＰにより選択的に出力される。すなわち、レッド信号
Ｒ及びグリーン信号Ｇは、１水平期間毎に演算方向が逆
になるため、スイッチ回路を設けて切り換えることによ
り、絶対値となるようにするものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）フォトダイオードにより光電変換された電圧を受
けるソースフォロワ増幅素子、この増幅素子のソース側
に設けらる読み出し用のスイッチ素子及び上記フォトダ
イオードをプリチャージさせるプリチャージ用スイッチ
素子とを含む画素セルからの読み出しを、第１のタイミ
ングにおいて縦方向に隣接する画素信号を混合し、一方
の電極に所定の電位が与えられた状態で他方の電極に上
記選択された画素セルからの信号が一方の電極に供給さ
れるキャパシタを設け、第２のタイミングで上記画素セ
ルに対してプリチャージを行うものとしてこれを基準電
圧として、上記一方の電極から読み出し信号を得ること
により、読み出し信号にはプリチャージＭＯＳＦＥＴや
増幅ＭＯＳ　Ｆ　ＥＴの素子特性のバラツキによる画質
劣化を伴うことがないから高感度化と高画質化を実現で
きるという効果が得られる。

（２）上記のように増幅トランジスタの出力信号を外部
に送出する構成においては、従来のように信号電荷の転
送に伴う雑音の発生やスメアやブルーミングといった偽
信号の混入を防止できるから、低ノイズ化が可能となり
、上記増幅作用と相俟って低ノイズで高感度化を実現で
きるという効果が得られる。

（３）１行分の画素セルからの画素信号を水平帰線期間
にパラレルに同時に読み出し用のキャパシタに転送させ
るものであるため、水平選択回路の負荷が１つのスイッ
チＭＯＳＦＥＴだけと軽くなり、水平シフトレジスタの
簡素化が可能になるという効果が得られる。

（４）上記のように縦方向に隣接画素信号を混合して読
み出しため、出力信号線数を低減できるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、端子ＶＲＶとＣＲＶは共通化して外部端
子数を減らすものとしてもよい。このように、タイミン
グ１言号や端子の共通化により回路の簡素化が可能とな
る。

また、ＭＯＳＦＥＴはＪＦＥＴやＢＪＴを用いるもので
あってもよい。このように、増幅トランジスタやスイッ
チ素子としては高入力インピーダンスのものであればよ
い。

感度設定用の垂直シフトレジスタを設けて、第１の行選
択線を前記垂直シフトレジスタＶＳＲの選択動作に先行
させて選択状態にしてフォトダイオードのプリチャージ
動作を行うものとしてもよい。これにより、上記両垂直
シフトレジスタの垂直走査時間差がフォトダイオードの
蓄積時間となり、上記感度設定用の垂直シフトレジスタ
の走査タイミングを変更することにより、フォトダイオ
ードの蓄積時間を可変にすることができる。

この発明は、増幅機能を持つ固体撮像素子として広く利
用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、フォトダイオードにより光電変換された電
圧を受けるソースフォロワ増幅素子、この増幅素子のソ
ース側に設けらる読み出し用のスイッチ素子及び上記フ
ォトダイオードをプリチャージさせるプリチャージ用ス
イッチ素子とを含む画素セルからの読み出しを、第１の
タイミングにおいて縦方向に隣接する画素信号を混合し
て一方の電極に所定の電位が与えられた状態で他方の電
極に上記選択された画素セルからの信号が一方の電極に
供給されるキャパシタを設け、第２のタイミングで上記
画素セルに対してプリチャージを行うものとしてこれを
基準電圧として、一方の電極から読み出し信号を得るこ
とにより、キャパシタを介した読み出し信号にはプリチ
ャージＭＯ５ＦＥＴや増幅ＭＯ５ＦＥＴの素子特性のバ
ラツキによる固定パターンのノイズを発生させることな
いから高感度化と高画質化を実現できる。

【図面の簡単な説明】

第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するためのタイミング図、 第３図は、カラー化した画素増幅型固体撮像素子の一実
施例を示す要部回路図、 第４図は、上記カラー化した画素増幅型固体撮像素子を
用いた信号処理回路の一実施例を示すブロック図、 第５図は、上記第４図の画素増幅型固体撮像素子及び信
号処理回路の動作を説明するだの信号波形図である。 ＶＳＲ・・垂直シフトレジスタ、ＨＳ　Ｒ・・水平シフ
トレジスタ

Claims (1)

1. 【特許請求の範囲】 １、第１のタイミングにおいて縦方向に隣接する画素信
   号が混合されるとともに、選択された画素セルからの光
   電変換信号に対応した電圧が与えられるキャパシタと、
   上記キャパシタの電荷をリセットする手段と、画素セル
   を構成するフォトダイオードを所定の電位にリセットす
   る手段とを備え、第２のタイミングでフォトダイオード
   を所定のリセット電圧を与え、このリセット電圧を基準
   にしてキャパシタの保持電圧に基づいて出力信号を形成
   することを特徴とする画素増幅型固体撮像素子。 ２、上記画素セルからの光電変換信号に対応した電圧は
   、ソースフォロワ形態の増幅ＭＯＳＦＥＴ及びそれに直
   列形態に接続されたスイッチＭＯＳＦＥＴを介してキャ
   パシタに与えられるものであることを特徴とする特許請
   求の範囲第１項記載の画素増幅型固体撮像素子。