JPH03220881A

JPH03220881A - 固体撮像素子

Info

Publication number: JPH03220881A
Application number: JP2014948A
Authority: JP
Inventors: Tadashi Baba; 匡史馬場; Shigeki Nishizawa; 重喜西澤; Kayao Takemoto; 一八男竹本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-26
Filing date: 1990-01-26
Publication date: 1991-09-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、固体撮像素子に関し、フォトダイオードの
光電変換信号を増幅する増幅素子とその選択動作とプリ
チャージ動作を行うスイッチ素子をＭＯＳＦＥＴ　（絶
縁ゲート型電界効果トランジスタ）を用いた画素増幅型
固体撮像素子に利用して有効な技術に関するものである
。

〔従来の技術〕

固体撮像素子の高感度及び高ＳＮ比の要求に答えるもの
として、例えば１９８６年のテレビジョン学会全国大会
予稿集ＰＰ、５１−５２で報告されているように、フォ
トダイオードにより形成した充電変換信号をソースフォ
ロワアンプにより直接外部に読み出すものがある。

〔発明が解決しようとする課題〕

上記構成の画素セルでは、フォトダイオードに対してプ
リチャージを行うＭＯＳＦＥＴと、フォトダイオードの
信号を読み出しＭＯＳＦＥＴとが異なるものである。半
導体集積回路に形成されるＭＯＳＦＥＴのコンダクタン
スやしきい４Ｍ電圧といった素子特性は比較的大きなプ
ロセスバラツキを持つ。それ故、各画素からの読み出し
信号が上記素子特性のバラツキの影響を受けるものとな
り、それが画質低下として映像信号に現れてしまうとい
う問題を有する。

この発明の目的は、プロセスバラツキの影響を受けるこ
となく、高感度及び高品質の画像信号を得ることができ
る固体撮像素子を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、第１のタイミングにおいて第１のキャパシタ
の両端に所定の電位を与えておき、第２のタイミングに
おいて上記第１のキャパシタの一方の電極に選択された
画素セルからソースフォロワ増幅素子を介して実質的な
光電変換信号に対応した電圧を与えるとともに、他方の
電極側に第２のキャパシタを直接接続してこの第２のキ
ャパシタからから出力信号を得る。

〔作　用〕

上記した手段によれば、キャパシタを介して光電変換信
号を取り出すものであるため、フォトダイオードの容量
値と上記第１及び第２のキャパシタの直列容量との容量
比に従って出力される画素信号の増幅が行われるととも
とに、スメアかたまり易い信号経路から第２のキャパシ
タを分離できること及び選択経路における素子の特性の
バラツキによる画素信号への悪影響を防止することがで
きる。

〔実施例〕

第１図には、この発明が通用されたカラー用の画素増幅
型固体撮像素子の一実施例の要部回路図が示されている
。同図では、代表として例示的に示された３行、３列分
の画素アレイとその選択回路及び信号読み出し回路が示
されている。上記固体撮像素子を構成する各回路素子は
、公知の半導体集積回路の製造技術によって、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。

上記固体撮像素子は、次の各回路より構成される。１つ
の画素セルは、アノード側電極が回路の接地電位に結合
されたフォトダイオードＤ１と、そのフォトダイオード
Ｄ１のカソード側電極にゲートが結合された増幅ＭＯ３
ＦＥＴＱ２と、上記フォトダイオードＤ１のカソード側
電極にプリチャージ（リセット）電圧を供給するスイッ
チＭＯ３Ｆ　ＥＴＱ　１及び上記増幅ＭＯ３ＦＥＴＱ２
のソース側に設けられた選択用のスイッチＭＯ３ＦＥＴ
Ｑ３とから構成される。

増幅ＭＯ３ＦＥＴＱ２のドレインとスイッチＭＯ３ＦＥ
ＴＱ３のゲートは、横方向に延長して配置される第２の
行選択線（垂直走査線））（Ｌ１２に結合される。同し
行に配置された他の画素セルの同様な増幅ＭＯ３ＦＥＴ
Ｑ５．ＱＢのドレイン及びスイッチＭＯ３ＦＥＴＱ６．
Ｑ９のゲートも上記第２の行選択線ＨＬ１２に結合され
る。プリチャージ用のスイッチＭＯ３ＦＥＴＱＩのゲー
トは、横方向に延長して配置される第１の行選択線（垂
直走査線）ＨＬＩＩに結合される。同様に同じ行に配置
された他の画素セルのプリチャージ用のスイッチＭＯ３
ＦＥＴＱ４及びＱ７も上記第１の行選択線ＨＬＩＩに結
合される。

上記読み出し用のスイッチＭＯ３ＦＥＴＱ３のソースは
、縦方向に延長して配置される列信号線（垂直信号線）
Ｖｌに結合される。同じ列に配置される他の画素セルの
同様なスイッチＭＯ３ＦＥＴのソースも上記列信号線ｖ
１に結合される。このことは、他の列の画素セルにおい
ても、上記読み出し用のスイッチＭＯＳＦＥＴＱ６、Ｑ
９等のソースは、それぞれ同様な列信号線Ｖ２．Ｖ３に
結合される。

特に制限されないが、プリチャージ用のＭＯ３ＦＥＴＱ
１のドレイン側は、縦方向に延長されるプリチャージ線
ＶＰＩに結合される。同し列に配置される他の画素セル
の同様なスイッチＭＯ３ＦＥＴのドレインも上記プリチ
ャージ線ＶＰＩに結合される。このことは、他の列の画
素セルにおいても、上記プリチャージ用のスイッチＭＯ
３ＦＥＴＱ４、Ｑ７等のドレインは、それぞれ同様なプ
リチャージ線ＶＰ２．ＶＰ３に結合される。上記各プリ
チャージ線ＶＰＩ−ＶＰ３は、その上端で横方向に延長
される配線により共通化されて端子ＰＤＲＶに結合され
る。この端子ＰＤＲＶからは上記フォトダイオードＤ１
等をリセット（プリチャージ）させる電圧が供給される
。

上記各列信号線Ｖ１〜ｖ３と端子ＶＲＶとの間には、リ
セット用のスイッチＭＯ３ＦＥＴＱ１６〜Ｑ１８がそれ
ぞれ設けられる。端子ＶＲＶには、リセット電圧が供給
される。これらのリセット用のスイッチＭＯ３ＦＥＴＱ
Ｉ　６〜Ｑ１８のゲートは、共通接続されて端子ＶＲＰ
に結合される。この端子ＶＲＰには、後述する読み出し
用のキャパシタＣｖ１〜ＣＶ３をリセットさせるリセッ
ト信号が供給される。

この実施例の画素セルには、カラー撮影を行うために、
第１行目の第１列目の画素セルにはイエローＹｅのカラ
ーフィルタが形成され、第１行目の第２列目の画素セル
にはシアンＣｙのカラーフィフィルタが形成され、第２
行目の第１列目の画素セルにはグリーンＧのカラーフィ
ルタが形成され、第２行目の第２列目の画素セルにはホ
ワイト（透明）Ｗのフィルタが形成される。上記構成を
基本パターンとして同様なパターンの繰り返してにより
、各カラーフィルタが形成される。

この実施例では、上記のようなカラーフィルタに対応し
た各カラー画素信号の独立読み出しを行うため、上記代
表として例示的に示されている奇数行の第１の行選択線
ＨＬＩ１．ＨＬ３１は、それぞれスイッチＭＯ３ＦＥＴ
ＱＩＯ１Ｑ１４を介して縦方向に延長されるタイ果ング
信号線に結合される。このタイミング信号線は端子ＰＤ
ＲＩに結合される。この端子ＰＤＲ１には、奇数行の画
素セルをリセットさせるリセットタイミング信号が供給
される。上記代表として例示的に示されている偶数行の
第１の行選択ｗＡＨＬ２１は、スイッチＭＯ３ＦＥＴＱ
Ｉ　２を介して縦方向に延長されるタイミング信号線に
結合される。このタイミング信号線は端子ＰＤＲ２に結
合される。この端子ＰＲＤ２には、偶数行の画素セルを
リセットさせるリセットタイミング信号が供給される。

上記代表として例示的に示されている奇数行の第２の行
選択線ＨＬ１２及びＨＬ３２は、それぞれスイッチＭＯ
３ＦＥＴＱＩ　１．Ｑｌ　５を介して縦方向に延長され
るタイミング信号線に結合される。このタイミング信号
線は端子ＶＤＩに結合される。この端子ＶＤＩには、奇
数行の画素セルの読み出しを行うタイミング信号が供給
される。上記代表として例示的に示されている偶数行の
第２の行選択線ＨＬ２２は、スイッチＭＯＳ　Ｆ　ＥＴ
Ｑ１３を介して縦方向に延長されるタイミング信号線に
結合される。このタイミング信号線は端子ＶＤ２に結合
される。この端子ＶＤ２には、偶数行の画素セルの読み
出しを行うタイミング信号が供給される。

上記同じ行のスイッチＭＯ３ＦＥＴＱＩＯ，Ｑ１１、Ｑ
ｌ２．Ｑｌ３及びＱｌ４．Ｑｌ５のゲートは、それぞれ
共通化されて、垂直シフトレジスタＶＳＲにより形成さ
れる垂直選択信号ＶＳ　ｌ。

ＶＳ２及びＶＳ３が供給される。

なお、第１図において、上記第２行目及び第３行目に配
置される画素セルを構成する各素子には、図面が複雑に
なってしまうのを防止するため、回路記号を付加するの
を省略するものである。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯ５ＦＥＴＱ２
、スイッチＭＯＳＦＥＴＱ３及びプリチャージＭＯ３Ｆ
ＥＴＱＩにおける素子特性のプロセスバラツキの影響を
受けることく取り出すために次の読み出し回路が付加さ
れる。

上記各列信号線■１〜ｖ３は、ソースフォロワＭＯ３Ｆ
ＥＴＱ３５〜Ｑ３７のゲートに結合される。これらのＭ
Ｏ３ＦＥＴＱ３５〜Ｑ３７のドレインは、共通に接続さ
れて端子ｖＣ３に結合される。この端子ｖＣ３には、上
記ソースフォロワＭＯＳＦＥＴＱ３５〜Ｑ３７の動作電
圧が供給される。これらのＭＯＳＦＥＴＱ３５〜Ｑ３７
のソースは、キャパシタＣＶＩ〜ＣＶ３の一方の電極に
結合される。上記ＭＯ５ＦＥＴＱ３５〜Ｑ３７のソース
と端子ＣＲＶとの間には、上記キャパシタＣＶＩ〜ＣＶ
３のリセット用のスイッチＭＯ５ＦＥＴＱ３８〜Ｑ４０
がそれぞれ設けられる。これらのリセット用のスイッチ
ＭＯ３ＦＥＴＱ３８〜Ｑ４０のゲートは、共通接続され
て端子ＶＲＰに結合される。

上記キャパシタＣＶＩ〜ＣＶ３の他方の電極は、一方に
おいてスイッチＭＯ３ＦＥＴＱ２０〜Ｑ２２を介して横
方向に延長される制御線に結合される。この制御線は端
子ＣＲＶに結合される。この端子ＣＲＶには、キャパシ
タＣＶ　１〜ＣＶ３をリセットするためと、画素セルか
らの読み出しをキャパシタＣＶ１〜Ｃ■３にそれぞれ取
り込むための電圧が供給される。上記スイッチＭＯＳ　
Ｆ　ＥＴＱ２０−Ｑ２２のゲートは、共通に結合されて
端子ＣＲＰから供給される制御信号によりスイッチ制御
される。端子ＣＲＰには、上記キャパシタＣＶ　１　＝
　ＣＶ　３をフセットさせるためのタイミング信号が供
給される。

上記のキャパシタＣＶ１の他方の電極は、他方において
スイッチＭＯ５ＦＥＴＱ２３とＣ２４をそれぞれ介して
キャパシタＣ３ＩとＣ３２の一方の電極に接続される。

これらのキャパシタＣ５ＩとＣ３２の他方の電極は、上
記端子ＣＲＶに結合された制御線に結合される。上記キ
ャパシタＣ３１とＣ３２の一方の電極は、スイッチＭ　
ＯＳ　Ｆ　ＥＴＱ２９及びＣ３０を介して横方向に延長
される出力信号線にそれぞれ結合される。上記スイッチ
ＭＯ３ＦＥＴＱ２９に対応された出力信号線は、端子Ｓ
１に結合される。端子３１はイエローＹｅのカラー画素
信号を出力する。上記スイッチＭＯ３ＦＥＴＱ３０に対
応された出力信号線は、端子Ｓ２に結合される。端子Ｓ
２はグリーンＧのカラー画素信号を出力する。上記スイ
ッチＭ　ＯＳ　Ｆ　ＥＴＱ２９及びＣ３０のゲートには
、水平シフトレジスタＨ３Ｒにより形成される垂直選択
信号Ｈ３１が供給される。

上記のキャパシタＣＶ２の他方の電極は、他方において
スイッチＭＯ５ＦＥＴＱ２５とＣ２６をそれぞれ介して
キャパシタＣ５３とＣ３４の一方の電極に接続される。

これらのキャパシタＣ３３とＣ３４の他方の電極は、上
記端子ＣＲＶに結合された制御線に結合される。上記キ
ャパシタＣ８３とＣ３４の一方の電極は、スイッチＭＯ
３ＦＥＴＱ３１及びＣ３２を介して横方向に延長される
出力信号線にそれぞれ結合される。上記スイッチＭＯ５
ＦＥＴＱ３１に対応された出力信号線は、端子Ｓ３に結
合される。端子Ｓ３はシアンｃｙのカラー画素信号を出
力する。上記スイッチＭＯ５ＦＥＴＱ３２に対応された
出力信号線は、端子Ｓ４に結合される。端子Ｓ４はホワ
イトＷのカラー画素信号を出力する。上記スイッチＭＯ
ＳＦＥＴＱ３１及びＣ３２のゲートには、水平シフトレ
ジスタＨ３Ｒにより形成される垂直選択信号Ｈ３２が供
給される。

上記キャパシタＣＶ３の他方の電極は、上記キャパシタ
ＣＶＩと同様な回路からなるスイッチＭＯ３ＦＥＴ及び
キャパシタが設けられる。これは、信号線ｖ３が信号線
ｖ１と同様にイエローＹｅとグリーンＧの画素セルが接
続されることに対応している。ただし、出力用のキャパ
シタＣ８５とＣ８６に対応した出カスインチＭＯ５ＦＥ
ＴＱ３３とＣ３４のゲートには、水平シフトレジスタＨ
３Ｒにより形成される垂直選択信号Ｈ３３が供給される
。

上記第１図の固体撮像素子の読み出し動作の一例を第２
図に示した等価回路図と第３図に示したタイミング図を
参照して説明する。

第２図には、フォトダイオードＤ１とＭＯ３ＦＥＴＱ１
ないしＱ３からなる画素セルに着目した読み出し等価回
路図が示されている。この等価回路図では、端子ＶＲＶ
とＣＲＶには、回路の接地電位が与えられ、端子ＶＣＳ
には電源電圧のようなハイレベルが与えられている。

画素セルの読み出しの前に、タイミング信号ＣＲＰとＶ
ＲＰがハイレベルにされ、スイッチＭＯ３ＦＥＴＱ２０
．Ｑｌ　６及びＣ３８がオン状態にされる。それ故、信
号線ｖ１はロウレベルにリセットされてソースフォロワ
ＭＯ３ＦＥＴＱ３５がオフ状態にされ、上記ＭＯ５ＦＥ
ＴＱＩ　６とＣ３８のオン状態により、キャパシタＣＶ
Ｉの両端には回路の接地電位が与えられることによって
リセットされる。これにより、キャパシタＣＶＩの出力
側電極の電位Ｖａは回路の接地電位にされる。

このことは、図示しない他の全てのキャパシタＣＶ２．
ＣＶ３等においても同様である。

上記タイミング信号ＶＲＰがロウレベルにされてスイッ
チＭＯ３ＦＥＴＱＩ　６とＣ３８がオフ状態にされた後
に、タイミング信号ｖＤｌがハイレベルにされる。この
とき、垂直シフトレジスタＶＳＲは、第１行目の垂直選
択信号ＶＳＩをハイレベルにしているものとする。上記
タイミング信号ＶＤＩのハイレベルに同期して、増幅Ｍ
Ｏ３ＦＥＴＱ２のドレインには動作電圧が与えられると
ともに、読み出し用のスイッチＭＯＳＦＥＴＱ３がオン
状態になる。したがって、フォトダイオードＤＩに蓄積
された光電変換電圧は、ソースフォロワ増幅ＭＯ３ＦＥ
ＴＱ２とスイッチＭＯ５ＦＥＴＱ３を介して信号線Ｖｌ
に伝えられる。この信号線■１の信号電圧は、ソースフ
ォロワＭＯ３ＦＥＴＱ３５を介してキャパシタＣＶＩに
伝えられる。

なお、同様に他のキャパシタＣＶ２．ＣＶ３等において
も対応する画素セルの光電変換電圧が伝えられる。

上記キャパシタＣＶＩに取り込まれた光電変換電圧は、
フォトダイオードＤ１に対して行われたプリチャージ動
作によるプリチャージ電圧がフォトダイオードＤ１〜Ｄ
３で発生した光電流により放電された残り電圧に対応し
たものである。このとき、上記プリチャージ電圧にはＭ
ＯＳ　Ｆ　ＥＴＱｌ等のコンダクタンス特性のバラツキ
に対応したバラツキが発生するとともに、上記残り電圧
を読み出させる増幅ＭＯ５ＦＥＴＱ２等のゲート、ソー
ス間のしきい値電圧及びスイッチＭＯＳ　Ｆ　ＥＴＱ３
のコンダクタンス特性並びにソースフォロワＭＯ３ＦＥ
ＴＱ３８等のゲート、ソース間のしきい値電圧等にバラ
ツキが発生する。それ故、上記キャパシタＣ■１に取り
込まれた電圧には、上記のような各素子のプロセスバラ
ツキの影響を受けたものとなる。

この実施例では、上記キャパシタＣＶＩに取り込まれた
電圧をそのまま出力させるのではなく、端子゛ＣＲＰに
供給されるタイミング信号をロウレベルムこしてスイッ
チＭＯ５ＦＥＴＱ２０をオフ状態にする。これにより、
キャパシタＣＶＩの出力側はフローティング状態になる
。この後に、端子ＰＤＲＶにプリチャージ電圧を供給し
、端子ＰＤＲ１にハイレベルのタイミング信号を供給す
る。

これによって、上記のように垂直選択信号ＶＳｌのハイ
レベルであることからスイッチＭＯ３ＦＥＴＱ１がオン
状態になり、フォトダイオードＤＩにはプリチャージ電
圧が供給される。

したがって、キャパシタＣＶｌの信号線側ｖ１には上記
信号電荷の読み出しと同じ経路を通して伝えられたプリ
チャージ電圧に従った電圧となり、これに応じてキャパ
シタＣＶＩの出力側もレベルシフトされる。言い換える
ならば、キャパシタＣＶ１の出力側電極にはフォトダイ
オードＤＩにより形成された光電変換電圧のみが現れる
ものとなる。なぜなら、上記のプリチャージ電圧を基準
にしているため、プリチャージＭＯＳＦＥＴＱＩのプロ
セスバラツキ分が相殺されて零にできる。また、回路の
接地電位ではなく上記のようなプリチャージ電圧を基１
！電圧として出力信号を形成するため、増幅ＭＯ３ＦＥ
ＴＱ２やスイッチＭＯ３ＦＥＴＱ３のプロセスバラツキ
が相殺される。このような光電変換電圧は、上記キャパ
シタＣＶＩと直列形成に接続されるキャパシタＣ３Ｉに
取り込まれるものとなる。

したがって、水平走査信号Ｈ３ＩによりスイッチＭＯ３
ＦＥＴＱ２９をオン状態にしたとき、スイッチＭＯ３Ｆ
ＥＴＱ２９を介して端子Ｓ１には、上記キャパシタＣ３
Ｉに保持されている上記フォトダイオードＤ１により形
成された光電変換電圧のみが得られるものとなる。

キャパシタＣ３Ｉ等は、スイッチＭＯＳ　Ｆ　ＥＴＱ３
等のソース側に結合される。ＭＯＳ　Ｆ　ＥＴのソース
は、寄生フォトダイオードを構成するためスメアといっ
たような偽信号がたまり易い。この実施例では、読み出
し用のキャパシタＣ３Ｉ等を選択的に接続するスイッチ
ＭＯ３ＦＥＴＱ２３を上記信号電荷を取り込んだ後にオ
フ状態にさせることによって、上記偽信号の影響を受け
なくすることができる。

また、高解像度化のためには多数の画素セルがマトリッ
クス状態に配置される。それ故、信号線Ｖ１〜Ｖ３等に
は、多数のスイッチＭＯ３ＦＥＴが接続されることに応
じて、比較的大きな容量値の寄生容量が発生する。一方
、上記画素セルの高密度化のためと、上記読み出し経路
の利得を高くするためには増幅ＭＯ３ＦＥＴＱ２の素子
サイズの小型化は必須である。すなわち、増幅ＭＯ３Ｆ
ＥＴＱ２のサイズを大きくすると、画素セルのイサズが
大型化するとともにそれに応じてフォトダイオードＤ１
の寄生容量値も増大し、上記キャパシタＣｖ１、Ｃ３Ｉ
等との容量比が小さくなってしまうからである。そのた
め、上記画素セルに設けられたソースフォロワ増幅ＭＯ
５ＦＥＴＱ２等により、信号線Ｖ１を介して直接にキャ
パシタＣ３Ｉ等に読み出し電圧を伝える構成では、充電
電流が不足してテレビジョン用のラスクタイミングに対
応した画素信号の読み出しが出来なくなってしまう。

この実施例では、読み出し用のキャパシタＣ３Ｉ等に専
用のソースフォロワＭＯ３ＦＥＴＱ３５等を設けるもの
である。それ故、上記画素セルのソースフォロワＭＯ３
ＦＥＴＱ２等は対応する信号線ｖｌ等を充電するだけで
よくなり、素子サイズの小型化が実現できるものである
。

第２図の等価回路図では、１つの画素セルの読み出しの
説明を行うものであるため、キャパシタＣ３Ｉとキャパ
シタＶＣＩとの間に設けられるスイッチＭＯ３ＦＥＴＱ
２３を省略して示している。

図示しない他のキャパシタＣＶ２、ＣＶ３にも、上記同
様にパラレルに光電変換電圧の読み出しが行われている
から、それと直列に接続さるキャパシタに保持された信
号電圧が水平走査信号Ｈ３２、ＨＳ３に同期して、それ
ぞれがシリアルに出力されるものとなる。

図示しないが、上記画素セルからキャパシタへの信号読
み出しを行う各タイミング信号は、水平帰線期間におい
て発生される。

第４図には、第１図の実施例回路におけるカラー画素の
独立読み出し動作の一例を示すタイミング図が示されて
いる。

上記の４つのカラー画素により１つの画素を槽底するた
め、垂直シフトレジスタＶＳＲは、２つの行Ｌ１とＬ２
を同時選択状態にする。また、垂直シフトレジスタＶＳ
Ｒの出力部にインクレースゲート回路を設けて、奇数フ
ィールドでは上記１行Ｌ１と２行を同時選択し、偶数フ
ィールドでは第２行Ｌ２と第３行Ｌ３を同時選択するも
のとしてもよい。このように奇数フィールドと偶数フィ
ールドとで１本分つらせて一対づつ選択状態にするよう
にし、インクレースに対応した空間的重心が上下に移動
させた画像信号を得ることができるものとなる。

したがって、水平帰線期間の前半において上記同様にタ
イミング信号ＣＤＰＩ、ＶＤＩ及びＰＤＲｌを前記同様
な順序で発生させて第１行目Ｌ１の画素セルの信号をキ
ャパシタＣ３Ｉ、Ｃ３３、Ｃ３５等に保持させる。この
後、タイミング信号ＶＲＰ、ＣＲＰを一端ロウレベルに
した後に再びハイレベルにして前記同様なプリチャージ
動作を行った後に、タイミング信号ＣＤＰ２、ＶＤ２及
びＰＤＲ２を上記同様な順序で発生させる。これにより
、第２行目Ｌ２の信号がキャパシタＣ３２、Ｃ３４及び
Ｃ３６等に保持される。

そして、上記のような水平帰線期間が終了して映像期間
に入ると、水平シフトレジスタＨＳＲのシフト動作に対
応して水平走査信号）ＩＳＩ〜ＨＳ３等が時系列的に形
成される。したがって、水平走査信号Ｈ３Ｉに同期して
端子Ｓ１と８２からキャパシタＣ３１とＣＳ２に保持さ
れていたイエローＹｅとグリーンＧの信号が、水平走査
信号Ｈ３２に同期して端子Ｓ３と８４からキャパシタＣ
８３とＣ３４に保持されていたシアンＣｙとホワイトＷ
の信号が出力される。以下、上記水平走査動作に同期し
て同様な順序で各カラー画素信号がそれぞれ独立して出
力される。

第１図に示した実施例において、フォトダイオードに対
するプリチャージ電圧として第２の行選択線ＨＬ１２の
選択電圧を用いるようにしてもよい。すなわち、第１行
目Ｌ１について説明すると、プリチャージＭＯ３ＦＥＴ
ＱＩ、Ｑ４及びＱ７のドレインを端子ＰＤＲＶに代えて
第２の行選択線ＨＬ１２に結合させる。この槽底では、
画素アレイにおいて縦方向に延長されるプリチャージ線
■Ｐ１等とこれらのプリチャージ線を短絡する横方向に
延長される配線及びプリチャージ電圧を供給する端子Ｐ
ＤＲＶを省略できる。これによって、回路の簡素化が可
能になる。この構成では、プリチャージ電圧が画素セル
の読み出しと同時に行われるが、プリチャージ動作はタ
イミング信号ＰＤＲ１、ＰＤＲ２によって行われるため
何等問題になるものではない。

第１図に示した実施例において、フォトダイオードに対
するプリチャージ電圧と増幅ＭＯＳＦＥＴＱ２等のドレ
イン電圧とを端子ＰＤＲＶから共通に供給する構成とし
もよい。

第１図に示した実施例において、感度可変機能を付加す
るために、感度制御用の垂直シフトレジスタを付加する
ものであってもよい。すなわち、感度可変用の垂直シフ
トレジスタにより、先行してダミーの読み出し動作を行
い、画素セルの信号電荷を掃きだして、フォトダイオー
ドの実質的な蓄積時間を制御することにより、感度可変
を行わせることができる。この感度制御用の垂直シフト
レジスタの出力信号は、前記スイッチＭＯ３ＦＥＴＱＩ
ＯないしＣ１４と同様なスイッチを介して各行における
プリチャージ動作を制御する第１の行選択線に伝えられ
る。タイミング信号ＰＤＲ１とＰＤＲ２は、読み出し用
のものと共通できる。

感度制御用の各回路は、特に制限されないが、第１図に
おいて、上記画素アレイの左側に配置される。この垂直
シフトレジスタは、上記読み出し用の垂直シフトレジス
タＶＳＲと同様な回路により槽底される。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、（１）第１のタイミングにおいて第１のキャパシタの両
端に所定の電位を与えておき、第２のタイミングにおい
て上記第１のキャパシタの一方の電極に選択された画素
セルからソースフォロワ増幅素子を介して実質的な光電
変換信号に対応した電圧を与えるとともに、他方の電極
側に第２のキャパシタを直接接続してこの第２のキャパ
シタから出力信号を得る。この構成では、キャパシタを
介して光電変換信号を取り出すものであるため、フォト
ダイオードの容量値と上記第１及び第２のキャパシタの
直列容量との容量比に従って出力される画素信号の増幅
が行われるとともとに、スメアかたまり易い信号経路か
ら第２のキャパシタを分離できること及び選択経路にお
ける素子の特性のバラツキによる画素信号への悪影響を
防止することができるという効果が得られる。

（２）上記のようなソースフォロワ増幅素子を設けるこ
とにより、画素セルに設けられるソースフォロワ増幅素
子のサイズの小型化が可能となり、画素セルの高密度化
が図られるとともに、画素セルの容量値を小さくでき、
読み出し信号の利得を高くできるという効果が得られる
。

（３）上記のように第２のキャパシタを直列に接続して
画像信号を保持する構成を採ることによって、同じ信号
線から時分割的に２つの信号を取り込むことができる。

これにより、カラー画像信号を独立した端子から出力さ
せることができるという効果が得られる。

（４）上記のように第２のキャパシタを直列に接続して
画像信号を保持する構成を採ることによって、キャパシ
タＣＶＩ等に接続されるスイッチＭＯ３ＦＥＴＱ３等の
ソース側において発生するスメアといったような偽信号
の影響を受けなくすることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の実施例
回路において、出力信号を保持するキャパシタＣ３Ｉや
それに付属するスイッチ回路を省略し、キャパシタＣＶ
１〜Ｃｖ３等の信号を水平シフトレジスタによりスイッ
チ制御されるスイッチ素子を介して時系列的に出力させ
るものであってもよい。また、ＭＯＳＦＥＴはＪＦＥＴ
やＢＪＴを用いるものであってもよい。このように、増
幅トランジスタやスイッチ素子としては高入力インピー
ダンスのものであればよい。

画素セルとしては、前記実施例のように個々の画素セル
に増幅素子を設けた画素増幅型のものの他、スイッチＭ
ＯＳＦＥＴとフォトダイオードとが直列形態にされてプ
リチャージ経路と読み出し経路とが構成される従来のＭ
Ｏ３型固体撮像素子に用いられるものであってもよい。

このような固体撮像素子に対しても、その読み出し出力
部に上記のようなキャパシタ回路を設ける構成としても
よい。この構成においては、上記画素セルの信号電圧を
読み出し用の比較的大きな容量値を持つキャパシタを介
して取り出すものであるため、個々の画素セルに増幅素
子を設けることなく、フォトダイオードの接合容量と読
み出し用の第２のキャパシタとの容量との容量比に対応
した増幅作用を実現することができる。前記実施例では
カラー撮像素子を例にして説明したが、モノクロ撮像素
子として利用するものであってもよい。

この発明は、固体撮像素子として広く利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、第１のタイミングにおいて第１のキャパシ
タの両端に所定の電位を与えておき、第２のタイもング
において上記第１のキャパシタの一方の！極に選択され
た画素セルからソースフォロワ増幅素子を介して実質的
な光電変換信号に対応した電圧を与えるとともに、他方
の電極側に第２のキャパシタを直接接続してこの第２の
キャパシタからから出力信号を得る。この槽底では、キ
ャパシタを介して光電変換信号を取り出すものであるた
め、フォトダイオードの容量値と上記第１及び第２のキ
ャパシタの直列容量との容量比に従って出力される画素
信号の増幅が行われるとともとに、スメアがたまり易い
信号経路から第２のキャパシタを分離できること及び選
択経路における素子の特性のバラツキによる画素信号へ
の悪影響を防止することができる。

【図面の簡単な説明】

第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するための等価回路図、第３図は、その読み出し動作の一例を説明するためのタ
イミング図、第４図は、カラー画像信号の読み出し動作の一例を説明
するためのタイミング図である。５ＶＳＲ・・垂直シフ
トレジスタ、Ｈ３Ｐ・・水平シフトレジスタ

Claims

【特許請求の範囲】１、マトリックス配置された光電変換を行う複数からな
る画素セルと、上記複数の画素セルのうち垂直方向に配
置される複数の画素セルの信号電圧が選択スイッチを介
して共通に伝えられる信号線と、この信号線に伝えられ
た信号電圧を受ける第１のソースフォロワ増幅素子と、
この第１のソースフォロワ増幅素子のソースに一端が接
続される第１のキャパシタとを含むことを特徴とする固
体撮像素子。２、上記第１のキャパシタは、第１のタイミングにおい
て両端に所定の電位が与えられ、第２のタイミングにお
いて第１のソースフォロワ増幅素子から一方の電極に選
択された画素セルの実質的な光電変換信号に対応した電
圧が与えられるとともに上記第２のタイミングにおいて
上記第１のキャパシタの他方の電極側に直列形態に接続
される第２のキャパシタに伝えられた保持電圧に基づい
て出力信号を形成することを特徴とする特許請求の範囲
第１項記載の固体撮像素子。３、上記画素セルは、光電変換用のフォトダイオードと
、このフォトダイオードにより光電変換された電圧を受
ける第２のソースフォロワ増幅素子、この増幅素子のソ
ース側に設けらる読み出し用のスイッチ素子及びフォト
ダイオードをプリチャージさせるプリチャージ用スイッ
チ素子とを含むものであり、第１のタイミングにおいて
上記第１のキャパシタの他方の電極に所定の電位が与え
られた状態で一方の電極に接続された第１のソースフォ
ロワ増幅素子に上記選択された画素セルからの信号電圧
が伝えられ、上記第２のタイミングにおいて上記画素セ
ルのフォトダイオードに対してプリチャージが行われる
ともに、上記第２のキャパシタを上記第１のキャパシタ
の他方の電極側にに直列形態にさせて出力すべき画素信
号を保持させることを特徴とする特許請求の範囲第１又
は第２項記載の固体撮像素子。４、上記画素セルは複数個がマトリックス状に配置され
、同一の横の行に配置される画素セルの読み出し用スイ
ッチ素子とプリチャージ用のスイッチ素子とは垂直シフ
トレジスタの出力信号に基づいて形成される選択信号に
よりそれぞれスイッチ制御され、同一の垂直方向の縦の
列に配置される画素セルの読み出し用スイッチを介した
読み出し端子は、縦方向に走る信号線に共通に接続され
、各別の信号線に対応してそれぞれ上記第１のソースフ
ォロワ増幅素子を介して上記第１及び第２のキャパシタ
が設けられるとともに第２のキャパシタの保持電圧は、
水平シフトレジスタの出力信号に基づいて形成される選
択信号によりスイッチ制御されるスイッチ素子を介して
読み出し信号の出力がなされるものであることを特徴と
する特許請求の範囲第１、第２又は第３項記載の固体撮
像素子。