JPH0461573A - 画素増幅型固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、画素増幅型固体撮像素子に関するもので、
例えば、光電変換素子により形成される画素信号をソー
スフォロワ形態の増幅ＭＯ３ＦＥＴ（絶縁ゲート形電界
効果トランジスタ）を介して取り出す方式のものに利用
して有効な技術に関するものである。

〔従来の技術〕

エリアをンサを構成する固体撮像素子は、半導体集積回
路技術の進展に伴いすでに実用レベルに達している。こ
の固体撮像素子としてはＭＯＳ型、ＣＣＤ型等が開発さ
れている。これらの固体撮像素子では光電変換部で発生
した信号電荷を信号電圧に変換するのに、信号電荷−電
圧変換アンプまで転送する必要がある。このため、その
転送途中で混入する偽信号や雑音のためにＳ／Ｎが劣化
するという問題を抱えている。この問題を解決する方法
として、光電変換部のそれぞれに信号電荷電圧変換アン
プを配置し、信号電荷を転送することなしに直接的に信
号電圧として取り出す方式の、いわゆる画素増幅型固体
撮像素子が提案されている。このような画素増幅型固体
撮像素子に関しては、特願昭６３−１９９４９１号があ
る。

〔発明が解決しようとする課題〕

上記画素増幅型固体撮像素子では、光電変換後の光ダイ
オードの電位から光ダイオードのリセ。

ト後の電位を減算して信号電圧を得るものであるため、
ソースフォロワＭＯ３ＦＥＴのしきい値電圧のバラツキ
を相殺させることができる。しかしながら、光ダイオー
ドのリセット時にその容量値の平方に比例するリセット
雑音が発生する。このため、信号の増幅度を高くしても
感度向上の限界が上記リセット雑音で決定されてしまう
という問題を残している。

この発明の目的は、リセット雑音を抑圧して高感度化を
可能とした画素増幅型固体撮像素子を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、光ダイオードにより形成された信号電荷を電
荷転送電極により増幅素子に転送するとき、第１のタイ
ミングにおいてリセット用スイッチ素子を動作させて上
記増幅素子の入力端子をリセットするとともにそのリセ
ット電圧を読み出し、第２のタイミングにおいて上記電
荷転送電極を制御して上記光ダイオードにより形成され
た信号電荷を増幅素子の入力端子に転送してそれに対応
した信号電圧を読み出し、上記リセット電圧に対応した
電圧と信号電荷に対応した電圧との差分を出力させる。

〔作　用〕

上記した手段によれば、リセット電圧に対応した電圧か
ら信号電荷に対応した電圧を減算するときにリセット雑
音を相殺させることができるから高感度化が可能となる
。

〔実施例〕

第１図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の一実施例の要部回路図が示されている
。同図では、代表として例示的に示された３行、３列分
の画素アレイとその選択回路及び信号読み出し回路が示
されている。また、同様な回路の繰り返しであり、回路
図の簡素化のために、１つの画素セルとその選択回路を
構成する回路素子についてのみ回路記号を付加するもの
である。上記固体撮像素子を構成する各回路素子は、公
知の半導体集積回路の製造技術によって、特に制限され
ないが、単結晶シリンコンのような１個の半導体基板上
において形成される。

上記固体撮像素子は、次の各回路より構成される。代表
として例示的に示された１つの画素セルは、回路的には
アノード側電極が回路の接地電位に結合されたフォトダ
イオードＤＩと、そのフォトダイオードＤ１のカソード
側電極を増幅素子（ＭＯＳＦＥＴ）Ｑ２の入力端子に接
続させるスイッチＭＯ５ＦＥＴＱＩと、上記増幅ＭＯ３
ＦＥＴＱ２の入力端子であるゲートにリセット電圧ＶＲ
５を与えるリセット用ＭＯ３ＦＥＴＱ４と、上記増幅Ｍ
Ｏ３ＦＥＴＱ２のトレインに動作電圧ＶＤＤを与える選
択ＭＯ３ＦＥＴＱ３とから構成される。

上記フォトダイオードＤ１と転送ゲートＭＯ５ＦＥＴＱ
１を含む概略素子構造断面図を第５図に示す。ＭＯ３Ｆ
ＥＴＱＩは、ＭＯ３ＦＥＴＱ４によりＶＲ５電位を印加
することで形成されたポテンシャル井戸に光ダイオード
Ｄ１で形成された信号電荷を転送するために設けられて
いる。また、フォトダイオードＤ１は、その表面にＰ”
が形成された埋め込み型であり、それにより形成された
信号電荷を電荷転送電極を制御して取り出す際に完全空
乏化するよう構成される。このような信号電荷の取り出
しによりフォトダイオードＤ１の実質的なりセントが行
われ、そのリセットの際にはリセット雑音が生しない。

第１図において、上記電荷転送電極を構成するスイッチ
ＭＯ５ＦＥＴＱＩのゲートは、横方向に延長して配置さ
れる第１の行選択線（垂直走査線）ＨＬＩに結合される
。同じ行に配置された他の画素セルの同様なスイッチＭ
ＯＳＦＥＴのゲートも上記第１の行選択線ＨＬＩに共通
に接続される。上記リセットＭＯ５ＦＥＴＱ４のゲート
は、横方向に延長して配置される第２の行選択線（垂直
走査線）ＨＬ２に結合される。同じ行に配置された他の
画素セルの同様なリセットＭＯ３ＦＥＴのゲートも上記
第２の行選択線ＨＬ２に共通に接続される。上記選択Ｍ
ＯＳＦＥＴＱ３のゲートは、横方向に延長して配置され
る第３の行選択線（垂直走査線）ＨＬ３に結合される。

同じ行に配置された他の画素セルの同様な選択ＭＯＳ　
Ｆ　ＥＴのゲートも上記第３の行選択線ＨＬ３に結合さ
れる。

これらの第１〜第３の行選択線ＨＬＩ〜ＨＬ３は、読み
出し用垂直シフトレジスタＶＳＲにより形成された行選
択信号ＶＳＩを共通に受ける行選択ＭＯ３ＦＥＴＱ２０
〜Ｑ２２により選択される。選択ＭＯ３ＦＥＴＱ２０は
電圧ＶＧを伝え、選択ＭＯ５ＦＥＴＱ２１はリセット信
号Ｒ５を伝え、選択ＭＯ３ＦＥＴＱ２２は奇数列選択信
号■３を伝える。このことは、後述するような２行同時
読み出しに対応している。

例示的に示されている残り２つの行においても同様な構
成の画素セルと、その行選択回路が設けられる。これら
の行選択回路には、上記垂直シフトレジスタＶＳＲによ
り形成された行選択信号ＶＳ２．ＶＳ３が供給される。

上記増幅ＭＯ３ＦＥＴＱ２のソースは、縦方向に延長し
て配置される列信号線（垂直信号線）ＶＢ２に結合され
る。同し列に配置される奇数行の画素セルの同様な増幅
ＭＯ３ＦＥＴのソースも上記列信号線ＶＬ３に結合され
る。そして、同じ列に配置される偶数行の画素セルの同
様な増幅ＭＯ３ＦＥＴのソースは、列信号線ＶＬ４に結
合される。このことは、後述するような２行同時読み出
しに対応している。

特に制限されないが、同じ列に配置されるリセット用Ｍ
Ｏ３ＦＥＴＱ４のドレイン側は、縦方向に延長されるリ
セット電圧線Ｖ　Ｌ　１に結合される。

他の同じ列に配置される他の画素セルの同様なり七ノド
ＭＯ３ＦＥＴのドレインもそれぞれの列に対応して縦方
向に延長されるリセット電圧線に接続される。そして、
これらの複数からなるリセット電圧線は、リセット電圧
端子ＶＲ５に共通に接続される。このリセット電圧端子
ＶＲＳには、外部から所定のりセント電圧が供給される
。

特に制限されないが、同し列に配置される選択ＭＯ３Ｆ
ＥＴＱ３のドレイン側は、縦方向に延長される動作電圧
線ＶＬ２に結合される。他の同じ列に配置される他の画
素セルの同様な選択ＭＯ３ＦＥＴのドレインもそれぞれ
の列に対応して縦方向に延長される動作電圧線に接続さ
れる。そして、これらの複数からなる動作電圧線は、動
作電圧端子ＶＤＤに共通に接続される。この動作電圧端
子ＶＤＤには、外部から所定の動作電圧が供給される。

上記代表として例示的に示されている列信号線ＶＬ３と
ＶＢ４は、一端（同図では上側）においてスイッチＭＯ
５ＦＥＴＱＩ６．Ｑ１７を介して回路の接地電位が与え
られる。他の列に対応して設けられる列信号線にも同様
なスイッチＭＯ５ＦＥＴが設けられる。これらのスイッ
チＭＯ３ＦＥＴＱＩ６．Ｑ１７等のゲートは、端子ＣＲ
Ｉに接続される。この端子ＣＲＩには、外部から所定の
タイミングによりキャパシタリセント信号が供給される
。

この実施例の画素セルには、カラー撮影を行うために、
特に制限されないが、第１行目の第１列と２列の画素セ
ルにはグリーンＧとホワイト（透明）Ｗのカラーフィル
タが形成され、第２行目の第１列と第２列の画素セルに
はイエローＹｅとシアンＣｙのカラーフイフィルタが形
成される。上記４つからなる画素セルを構成を基本パタ
ーンとして同様なパターンの繰り返しでにより、各カラ
ーフィルタが形成される。

この実施例では、上記のようなフォトダイオードＤ１等
の光電変換信号をソースフォロワ増幅ＭＯ３ＦＥＴＱ２
やリセットＭＯ５ＦＥＴＱ４における素子特性のプロセ
スバラツキの影響を受けることなく、しかもリセット時
のりセント雑音の影響を受けることなく増幅して出力さ
せるために次のような出力回路か付加される。

上記代表として例示的に示されている列信号線ＶＬ３と
ＶＬ４は、キャパシタＣ１と０２の一方の電極に結合さ
れる。これらのキャパシタＣ１とＣ２の他方の電極は、
一方においてスイッチＭ○５ＦＥＴＱＩ　２とＱ１３を
介して横方向に延長されるバイアス電圧線に結合される
。このバイアス電圧線はバイアス電圧端子■ＳＳに結合
される。

このバイアス電圧端子■ＳＳには、外部から適当なバイ
アス電圧が供給される。上記スイッチＭＯ３ＦＥＴＱＩ
　２とＱ１３のゲートは、共通に結合されて端子ＣＲ２
から供給される制御信号（キャバシタリセント）によ・
リスイッチＭ＜卸される。端子ＣＲ２には、上記キャパ
シタＣ１，Ｃ２等を所定の電位にリセットさせるための
タイミング信号が供給される。

上記のキャパシタＣ１とＣ２の他方の電極は、他方にお
いてスイッチＭＯ３ＦＥＴＱＩＯとＱｌｌをそれぞれ介
してキャパシタＣ３とＣ４の一方の電極に接続される。

これらのキャパシタＣ３とＣ４の他方の電極は回路の接
地電位点に結合される。上記キャパシタＣ３とＣ４に保
持された電圧は、水平選択用のスイッチＭＯ３ＦＥＴＱ
Ｉ　４とＱ１５を介して横方向に延長される出力信号線
にそれぞれ結合される。上記スイッチＭＯＳ　Ｆ　ＥＴ
Ｑ１４に対応された出力信号線は、端子Ｇに結合される
。端子Ｇとグリーンのカラー画素信号を出力する。上記
スイッチＭＯ３ＦＥＴＱ１５に対応された出力信号線は
、端子Ｙｅに結合される。端子Ｙｅはイエローのカラー
画素信号を出力する。

上記スイッチＭＯ３ＦＥＴＱＩ　４及びＱ１５のゲート
には、水平シフトレジスタＨ３Ｒにより形成される水平
選択信号Ｈ３Ｉが供給される。

第２列目の列信号線もそれに対応した２つのキャパシタ
の一方の電極に結合される。これらのキャパシタの他方
の電極は、一方においてスイッチＭＯ３ＦＥＴＱを介し
て上記横方向に延長されるバイアス電圧線に結合される
。上記スイッチＭＯ５ＦＥＴＱのゲートは、共通に結合
されて上記同様に端子ＣＲ２から供給される制御信号に
よりスイッチ制御される。

上記の２つのキャパシタの他方の電極は、他方において
スイッチＭＯＳ　Ｆ　ＥＴをそれぞれ介して出力用の２
つのキャパシタの一方の電極に接続される。これらの出
力用のキャパシタの他方の電極は回路の接地電位点に結
合される。上記出力用のキャパシタに保持された電圧は
、水平選択用のスイッチＭＯ５ＦＥＴを介して横方向に
延長される出力信号線にそれぞれ結合される。奇数行に
対応したスイッチＭＯ５ＦＥＴに対応された出力信号線
は、端子Ｗに結合される。端子Ｗはホワイトのカラー画
素信号を出力する。上記偶数行に対応したスイッチＭＯ
３ＦＥＴに対応された出力信号線は、端子ｃｙに結合さ
れる。端子ｃｙはシアンのカラー画素信号を出力する。

これらのスイッチＭＯ３ＦＥＴのゲートには、水平シフ
トレジスタＨ３Ｒにより形成される水平選択信号Ｈ３２
が供給される。

上記第１図の固体撮像素子の読み出し動作の一例を第２
図に示した等価回路図と第３図に示したタイミング図を
参照して説明する。

第２図には、フォトダイオードＤ１とＭＯ３ＦＥＴＱ１
ないしＱ４からなる画素セルに着目した読み出し等価回
路図が示されている。

フォトダイオードＤ１からの信号電荷の読み出しの前に
、端子ＣＲＩとＣＲ２のキャパシタリセット信号、及び
端子Ｃ３Ｉのタイミング信号がハイレベルにされる。こ
れにより、ＭＯ３ＦＥＴＱ工０、Ｑ１２及びＱ１６がオ
ン状態にされ、列信号線ＶＬ３には回路の接地電位が与
えられるがらキャパシタＣ１と０２にはそれぞれバイア
ス電圧ｖＳＳによりチャージアップされる。これにより
、列信号線ＶＬ３の電位Ｖａ、言い換えるならばキャパ
シタＣＩの入力側電極の電位Ｖａは接地電位ＧＮＤに、
キャパシタｃ３の電圧ｖｂはバイアス電圧ＶＳＳにされ
る。

端子ＣＲＩのキャパシタリセット信号ＣＲＩをロウレヘ
／Ｌ、？こし、端子Ｒ８のリセット信号をハイレベルに
する。これにより、図示しない第１行目の行選択信号Ｖ
ＳＩのハイレベルに応してオン状態にされるスイッチＭ
Ｏ３ＦＥＴＱ２１を介して第２の列選択線ＨＬ２にリセ
ット信号Ｒ３のハイレベルが伝えられる。これにより、
増幅ＭＯ３ＦＥＴＱ２の入力端子（ゲート）における入
力容量ＣＰは電圧ＶＲ３にリセットされる。そして、上
記端子Ｒ３のリセット信号をロウレベルにして、ＭＯＳ
　Ｆ　ＥＴＱ　４をオフ状態にするとき、そのオフ状態
のときにおけるキャパシタＣＰの電位にリセット雑音に
重畳させて保持されてしまう。

次に、タイミング信号Ｖ３がハイレベルにされると、上
記行選択信号ＶＳ１のハイレベルに応じて第３の行選択
線ＨＬ３がハイレベルとなり、画素セルの選択ＭＯ３Ｆ
ＥＴＱ３がオン状態になり、増幅ＭＯ５ＦＥＴＱ２のド
レインに動作電圧ＶＤＤが供給される。これにより、上
記フローティングにされた列信号線ＶＬ３の電位は、上
記リセット電圧ＶＲ５に基づいた読み出し電圧ＶＤＤ’
　にチャージアップされる。

端子ＣＲ２のキャパシタリセット信号と上記タイミング
信号Ｖ３とをロウレベルにし、端子ＣＲ１のキャパシタ
リセット信号をハイレベルにする。

上記端子ＣＲ２のキャパシタリセット信号のロウレベル
により、ＭＯ３ＦＥＴＱＩ　２がオフ状態となり、キャ
パシタＣ１の出力側の電極とキャパシタＣ３の一方の電
極（Ｖｂ）がフローティングにされる。タイミング信号
Ｖ３のロウレベルにより選択ＭＯ５ＦＥＴＱ３がオフ状
態にされる。

そして、上記端子ＣＲＩのキャパシタリセット信号のハ
イレベルに応じてＭＯ３ＦＥＴＱＩ　６がオン状態とな
り、フローティング状態にされた列信号線ＶＬ３の電位
を回路の接地電位にする。これにより、キャパシタＣ１
の入力側の電極の電位Ｖａが回路の接地電位（ＧＮＤ）
となり、それに応じて上記キャパシタＣ１の出力側の電
極及びキャパシタＣ３の保持電圧ｖｂは、上記ＭＯ３Ｆ
ＥＴＱＩＯがまだオン状態を維持するものであるから上
記バイアス電圧■ＳＳからキャパシタＣＩとＣ３の容置
比に応して分割された電圧ＶＤＤ”だけ低下した電圧（
■５Ｓ−ｖＤＤ”）となる。

端子ＣＲＩのキャパシタリセット信号をロウレベルにし
、端子Ｖ３と端子ＶＧのタイミング信号をハイレベルに
する。上記端子ＣＲＩＯロウレヘルレベりＭＯ３ＦＥＴ
Ｑ１６がオフ状態となり、列信号線はフローティング状
態にされる。そして、端子ＶＧのハイレベルにより行選
択信号ＶＳ１のハイレベルにより端子ＶＧのタイミング
信号はそれに対応した第１行目の第１の行選択線ＨＬＩ
に伝えられ、電荷転送電極としてのスイッチＭＯ３ＦＥ
ＴＱＩがオン状態となり、フォトダイオードＤ１に蓄積
された信号電荷を入力容量ＣＰに転送する。ここで、上
記信号電荷量をＱＰとすると、入力容量ＣＰの電位をｖ
ｐとするとＶＰ＝ＱＰ／ＣＰとなる。そして、上記タイ
ミング信号Ｖ３のハイレベルが上記第３の行選択１ＨＬ
３に伝えられ、再び選択ＭＯ３ＦＥＴＱ３がオン状態に
なる。

これにより、上記信号電荷ＱＰに対応した電圧ＶＰが列
信号線ＶＬ３に出力される。

この列信号線ＶＬ３の電圧ＶＰは、上記キャパシタＣＩ
とＣ２の容量比に応して分割された電圧ＶＰＤ”だけキ
ャパシタＣ２の電圧ｖｂを上昇させる。

すなわち、同図に示すようにキャパシタＣ２に取り込ま
れる電圧ｖｂは、ＶＳＳ−（ＶＤＤ”ＶＰＤ”となる。

別の観点から説明すると、キャパシタＣ２に出力される
電圧を■０とし、増幅ＭＯ３ＦＥＴＱ２のゲインをＡと
おくと、次式（１）で表される。

Ｖｏ＝Ａ・　（ＣＩ／Ｃ１＋Ｃ２） Ｘ　（ＶＳＳ−（ＶＤＤ−ＶＰ））　　　（１１ここで
、各信号は、リセット電圧と信号電圧とは完全に同一経
路を通して読み出すものであるため、ソースフォロワア
ンプである増幅ＭＯ３ＦＥＴに係わるしきい値電圧も式
（１）で表されるように差動演算（ＶＤＤ−ＶＰ）によ
り相殺される。現状において、約４０万もの画素で受光
部が構成されるが、製造上のしきい値電圧にバラツキが
生じても映像信号としての問題を完全に無くすことがで
きる。

また、入力容量ＣＰをリセット動作のときには、（ｋＴ
ＣＰ）””で表されるリセット雑音電荷が発生するが、
この雑音は信号電圧ＶＰに含まれるものであるため、上
記同様に式（１１で表されるような差動演算（ＶＤＤ−
ＶＰ）により相殺させることができ、極めてＳ／Ｎの高
い映像信号■０を得ることができる。

列信号線に結合されるキャパシタＣＩ等は、増幅ＭＯ３
ＦＥＴＱ２等のソース側に結合される。

これらのＭＯＳＦＥＴのソースは、寄生フォトダイオー
ドを構成するためスメアといったような偽信号がたまり
易い。この実施例では、読み出し用のキャパシタＣ１で
はなく、出力キャパシタＣ３等に読み出し電圧を保持さ
せて出力させるものであるため、これらの偽信号の影響
を受けなくすることができる。

第３図における上記画素セルからキャパシタへの信号読
み出しを行う各タイミング信号は、水平帰線期間におい
て発生される。

なお、第１図において、行選択線ｖＳＩとｖＳ２とを同
時選択するとともに、タイミング信号Ｖ４をタイミング
信号ｖ３と同時に発生すれば、第１行と第２行の画素信
号の同時読み出しが可能になる。そして、次のフィール
ドでは第２行と第３行とを同時選択するようにすれば、
奇数と偶数フィールドとの空間的重心が１行だけずれる
ものであるからインクレースモードでのカラー映像信号
の読み出しが可能になる。

上記のような行選択信号の同時選択の組み合わせは、イ
ンタレースゲート回路を設けて、垂直シフトレジスタに
より形成された垂直走査選択信号を奇数と偶数フィール
ドとで画素アレイの同時選択行を異ならせるようにする
ことによって簡単に構成できるものである。

第１図の実施例においては、特に制限されないが、感度
可変機能を付加するために、感度制御用の垂直シフトレ
ジスタＶＳＲＥが設けられる。この垂直シフトレジスタ
ＶＳＲＥの出力信号は、前記同様なスイッチＭＯ３ＦＥ
ＴＱＩ　８、Ｃ１９を介して、フォトダイオードの信号
電荷を転送（掃き出し）させる第１の行選択線ＨＬＩと
増幅ＭＯ５ＦＥＴの入力端子に転送された電荷をリセッ
トさせる第２の行選択線ＨＬ２に伝えられる。端子ＶＧ
Ｅと端子ＲＥＳは、これらのリセット動作に対応した電
圧及びタイミング信号が供給される。

なお、上記のように読み出し用の垂直シフトレジスタに
対してインクレースゲート回路が設けられるのなら、そ
れに対応して上記垂直ソフトレジスタＶＳＲＥにも同様
な、インクレースゲート回路が設けられる。これらの感
度制御用の各回路は、特に制限されないが、上記画素ア
レイＰＤに対して右側に配置される。この感度設定用の
垂直シフトレジスタＶＳＲＥは、上記読み出し用の垂直
シフトレジスタＶＳＲと同様な回路により構成される。

この場合、上記読み出し用の垂直シフトレジスタＶＳＲ
と上記感度可変用の垂直シフトレジスタＶ　Ｓ　Ｒ，Ｅ
とを同期したタイミングでのシフト動作を行わせるため
、図示しないが同じクロック信号が供給される。

次に、この実施例の固体撮像装置における感度制御動作
を説明する。

説明を簡単にするために、上記ノンインクレースモード
による垂直走査動作を例にして、以下説明する。例えば
、感度制御用の垂直シフトレジスタＶＳＲＥによって、
読み出し用の垂直シフトレジスタＶＳＲによる第１行目
Ｌ１の読み出しに並行して、第３行目し３０選択動作を
行わせる。これによって、上記水平帰線期間では第１行
目Ｌ１からの読み出しと並行して第３行目Ｌ３の画素セ
ルがリセット（信号電荷の掃き出し）される。

したがって、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタＶＳＲによる第３行目Ｌ３の読み出
し動作は、上記第１行と第２行の読み出し動作の後に行
われるから、第３行目に配置される画素セルのフォトダ
イオードの蓄積時間は２行分の画素セルの読み出し時間
となる。

上記に代えて、感度制御用の垂直シフトレジスタＶＳＲ
Ｅによって、読み出し用の垂直シフトレジスタＶＳＲに
よる第１行目Ｌ１の読み出しに並行して、第２行目Ｌ２
の選択動作を行わせる。これによって、上記水平帰線期
間では第１行目Ｌ１からの読み出しと並行して第２行目
Ｌ２の画素セルかりセットされる。

したがって、上記垂直走査動作によって、読み出し用の
垂直シフトレジスタＶＳＲによる第２行目Ｌ２の読み出
し動作は、上記第１行の読み出し動作の後に行われるか
ら、第２行目に配置される画素セルのフォトダイオード
の蓄積時間は１行分の画素セルの読み出し時間となり、
上記の場合の１／２になり、感度を１／２に低くできる
。

上述のように、感度制御用の垂直シフトレジスタＶＳＲ
Ｅ等の走査回路によって行われる先行する垂直走査動作
によってその行の画素セルがリセットされるから、その
リセット動作から上記読み出し用の走査回路による実際
な読み出しが行われるまでの時間が、フォトダイオード
に対する蓄積時間とされる。したがって、ノンインクレ
ースモードでいうならば、５２５行からなる画素アレイ
にあっては、上記両垂直走査回路による異なるアドレス
指定と共通の水平走査回路による画素セルの選択動作に
よって、１行分の読み出し時間を華位（最小）として最
大５２５までの多段階にわたる蓄積時間、言い換えるな
らば、５２５段階にわたる感度の設定を行うことができ
る。ただし、受光面照度の変化が、上記１画面を構成す
る走査時間に対して無視でき実質的に一定の光がフォト
ダイオードに入射しているものとする。なお、最大感度
（５２５）は、上記感度制御用の走査回路は非動作状態
のときに得られる。

第４図には、この発明が適用されたカラー用の画素増幅
型固体撮像素子の一実施例の要部回路図が示されている
。同図では、代表として例示的に示された３行、３列分
の画素アレイとその選択回路及び信号読み出し回路が示
されている。また、基本的には前記第１図の実施例と同
様であるので、回路素子に対する回路記号を省略するも
のである。

この実施例では、第１図の画素セルにおける選択用ＭＯ
３ＦＥＴＱ３が省略された構成になっている。すなわち
、１つの画素セルは回路的には３つのＭＯＳ　Ｆ　ＥＴ
と１つのフォトダイオードから構成される。この実施例
の行選択動作は、端子Ｒ５（ＰＳＥ）と端子ＶＲ３によ
り行う。すなわち、増幅ＭＯ５ＦＥＴＱ２のゲート電圧
を、非選択期間中にＶＲ３電位により、そのしきい値電
圧以下にリセットすれば、ソースフォロワアンプ（増幅
ＭＯ５ＦＥＴ）Ｑ２の動作を停止させることができ、行
選択が行える。

また、１つの列に並べられる画素セルの増幅ＭＯ３ＦＥ
Ｔのソースは、その左右に縦方向に配置される一対の列
信号線に交互に接続される。これにより、２行同時選択
してカラー画素信号の読み出しが行われる。このときも
、前記のようなインクレースゲート回路により、その組
み合わせを奇数フィールドと偶数フィールドとで異なら
せるようにして、インクレースモードでのカラー画像信
号を得ることができる。

また、読み出し信号は、各列信号線に設けられたキャパ
シタから直接に行うようにするものである。すなわち、
水平帰線期間において列信号線に前記第１の実施例と類
似の動作により、リセット電圧の極性を逆にして列信号
線のキャパシタに取り込み、その後に読み出しと信号電
荷に対応した電圧を取り込むことより差動演算を行った
信号電圧を、映像期間において水平シフトレジスタＨ３
Ｒにより形成される水平走査信号に同期して時系列的に
出力させるものである。

この構成において、出力回路のキャパシタの数やそのリ
セット等のスイッチＭＯＳ　Ｆ　ＥＴが省略できるから
回路素子数の低減を図ることができるものとなる。なお
、この実施例においても前記実施例と同様に感度設定用
の垂直シフトレジスタ■ＳＲＥとそれに対応した行選択
スイッチＭＯ３ＦＥＴが設けられる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）光ダイオードにより形成された信号電荷を電荷転
送電極により増幅素子に転送するとき、第１のタイミン
グにおいてリセット用スイッチ素子を動作させて上記増
幅素子の入力端子をリセットするとともにそのリセット
電圧を読み出し、第２のタイミングにおいて上記電荷転
送電極を制御して上記光ダイオードにより形成された信
号電荷を増幅素子の入力端子に転送してそれに対応した
信号電圧を読み出し、上記リセット電圧に対応した電圧
と信号電荷に対応した電圧との差分を出力させることに
より、同一経路での読み出しにより増幅素子のプロセス
バラツキの影響を排除するとともに、リセット雑音を相
殺させることができるから高感度化が可能となるという
効果が得られる。

（２）出力キャパシタを設けて、画像信号を保持する構
成を採ることによって、差分の電圧信号を形成するキャ
パシタが接続される列信号線における増幅素子等のソー
ス側において発生するスメアといったような偽信号の影
響を受けなくすることができるという効果が得られる。

（３）１行又は２行分の画素セルからの画素信号を水平
３：４線期間にパラレルに同時に読み出し用のキャパシ
タに転送させるものであるため、水平選択回路の負荷が
軽くなり、水平シフトレジスタの簡素化が可能になると
ともに水平シフトレジスタ動作に伴うスイノチノイスの
混入を最小にできるという効果が得られる。

（４）リセット電圧と信号電荷に対応した電圧の差分の
電圧を形成するキャパシタから直接的に出力信号を得る
ことにより、出力回路の簡素化を図ることができるとい
う効果か得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、画素セルに設け
られる増幅素子としてはＭＯＳＦＥＴの他、ＪＦＥＴや
ＢＪＴを用いるものであってもよい。このように、増幅
トランジスタやスイッチ素子としては高入力インピーダ
ンスのものであればよい。

前記実施例ではカラー撮像素子を例にして説明したが、
モノクロ撮像素子として利用するものであってもよい。

また、画素セルを実質的に１行に配置してラインセンサ
を構成するものであってもよい。

この発明は、画素増幅型固体撮像素子としで広く利用で
きるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単ムこ説明すれば、下記の通りであ
る。すなわち、光グイオートにより形成された信号電荷
を電荷転送電極により増幅素子に転送するとき、第１の
タイミングにおいてリセット用スイッチ素子を動作させ
て上記増幅素子の入力端子をリセットするとともにその
リセット電圧を読み出し、第２のタイミングにおいて上
記電荷転送電極を制御して上記光ダイオードにより形成
された信号電荷を増幅素子の入力端子に転送してそれに
対応した信号電圧を読み出し、上記リセット電圧に対応
した電圧と信号電荷に対応した電圧との差分を出力させ
ることにより、同一経路での読み出しにより増幅素子の
プロセスバラツキの影響を排除するとともに、リセット
雑音を相殺させることができるから高感度化が可能とな
る。

【図面の簡単な説明】

第１図は、この発明が適用された画素増幅型固体撮像素
子の一実施例を示す要部回路図、第２図は、その読み出
し動作を説明するための等価回路図、 第３図は、その読み出し動作の一例を説明するためのタ
イミング図、 第４図は、この発明が適用された画素増幅型固体撮像素
子の他の一実施例を示す要部回路図、第５図は、フォト
ダイオードと電荷転送電極の一実施例を示す概略素子構
造断面図である。 ＶＳＲ・・読み出し用垂直シフトレジスタ、ＶＳＲＥ・
・感度設定用の垂直シフトレジスタ、Ｈ３Ｐ・・水平シ
フトレジスタ、ＰＤ・・画素アレイ。

Claims (1)

1. 【特許請求の範囲】 １、光ダイオードにより形成された信号電荷を転送する
   電荷転送電極と、この電荷転送電極により光ダイオード
   から転送された信号電荷を入力端子に受ける増幅素子と
   、この増幅素子の入力端子をリセットするスイッチ素子
   とを含む画素セルを複数個備え、第１のタイミングにお
   いて上記スイッチ素子を動作させて増幅素子の入力端子
   をリセットしてリセット電圧を読み出し、第２のタイミ
   ングにおいて上記電荷転送電極を制御して上記光ダイオ
   ードにより形成された信号電荷を増幅素子の入力端子に
   転送してそれに対応した信号電圧を読み出し、上記リセ
   ット電圧に対応した電圧と信号電荷に対応した電圧との
   差分を出力させる出力回路とを備えてなることを特徴と
   する画素増幅型固体撮像素子。 ２、上記上記リセット電圧に対応した電圧と信号電荷に
   対応した電圧との差分を得る回路は、上記増幅素子の出
   力ノードに一方の電極が接続されたキャパシタを含み、
   上記第１のタイミングにおいてキャパシタの他方の電極
   に所定の電位を与えた状態でリセット電圧に対応した電
   圧を取り込み、上記キャパシタの他方の電極をハイイン
   ピーダンス状態にして一方の電極側を回路の接地電位点
   にした後に上記第２のタイミングで信号電荷に対応した
   電圧を供給して、他方の電極側から出力電圧を得ること
   を特徴とする特許請求の範囲第１項記載の画素増幅型固
   体撮像素子。 ３、上記第２のタイミングにキャパシタの他方の電極か
   ら出力される電圧は、一方の電極が回路の接地電位に結
   合された出力キャパシタに伝えられ、この出力キャパシ
   タに保持された信号電圧が走査回路により形成されたタ
   イミング信号によりスイッチ制御されるスイッチ素子を
   介して時系列的に出力されるものであることを特徴とす
   る特許請求の範囲第２項記載の画素増幅型固体撮像素子
   。