WO2007086175A1 - 固体撮像装置 - Google Patents

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pixel
pixels
solid
imaging device
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Takeshi Sowa
Kunihiko Hara
Makoto Inagaki
Yoshiyuki Matsunaga
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Matsushita Electric Industrial Co., Ltd.
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device in which charge readout from pixels is accelerated.
  • FIG. 6 is a diagram for explaining the detailed circuit configuration of a pixel unit used in the conventional solid-state imaging device described in Patent Document 1. As shown in FIG.
  • the pixel A includes a photodiode 11 la, a transfer transistor 112 a, a reset transistor 113 a, and an amplification transistor 114 a.
  • the pixel B includes a photodiode 11 lb, a transfer transistor 112 b, a reset transistor 113 b, and an amplification transistor 114 b.
  • Photodiodes 11 la and 11 lb generate signal charge.
  • Transfer transistors 112a and 112b are supplied with respective transfer control signals Ta and Tb at their respective gates, and according to the transfer control signals Ta and Tb, the signal charges generated by the photodiodes 11 la and 11 lb are The signal storage units 102a and 102b are respectively transferred (read).
  • each reset control signal Ra and Rb are supplied to the respective gates, and the signal charges stored in the signal storage portions 102a and 102b are provided according to the respective reset control signals Ra and Rb.
  • the amplification transistors 114 a and 114 b respectively amplify the signal charges stored in the signal storage units 102 a and 102 b and output the amplified signal charges to the common output signal line 115.
  • a constant current source 116 is connected to the output signal line 115.
  • the pixel selection signal SEL supplied to the drains of the amplification transistors 114a and 114b outputs a power supply voltage level or a ground level.
  • FIG. 7 is a timing chart for explaining the operation of the conventional solid-state imaging device. This figure 7 At the timing of time tO shown in, the pixel selection signal SEL, reset control signals Ra and Rb, and transfer control signals Ta and Tb are all at ground level, and both pixels A and B are in a non-selected state. There is.
  • the pixel selection signal SEL becomes the power supply voltage level, and the output signal line 115 becomes the power supply voltage level.
  • the reset control signal Ra becomes the power supply voltage level, and the reset transistor 113a is turned on.
  • the pixel A is in the selected state.
  • the reset control signal Ra becomes the ground level, and the reset transistor 113a is turned off.
  • the period from time t3 to time t4 is a readout period of the reset level of the pixel A.
  • the transfer control signal Ta becomes the power supply voltage level, and the transfer transistor 112a is turned on.
  • the transfer control signal Ta becomes the ground level, and the transfer transistor 112a is turned off.
  • the signal storage portion 102a is a portion of the potential of the pixel selection signal SEL that corresponds to the potential of the photodiode 11 la. Only lower levels.
  • This fluctuation appears on the output signal line 115 via the amplification transistor 114a.
  • the potential fluctuation is the pixel signal of the pixel A.
  • a period from time t5 to time t6 is a readout period of the pixel signal of the pixel A.
  • the pixel selection signal SEL is at the ground level, and both the pixels A and B are once in a non-selected state. Thereafter, at the timing of time t7, the pixel selection signal SEL becomes the power supply voltage level, and the output signal line 115 becomes the power supply voltage level.
  • the reset control signal Rb becomes the power supply voltage level, and the reset transistor 113b is turned on. At this point, the pixel B is in the selected state.
  • the reset control signal Rb becomes the ground level, and the reset transistor 113b is turned off.
  • the period from time t9 to time t10 is a readout period of the reset level of the pixel B.
  • the transfer control signal Tb becomes the power supply voltage level, and the transfer transistor 112b is turned on.
  • the transfer control signal Tb becomes the ground level, and the transfer transistor 112b is turned off.
  • This time from ti l to time tl During the period up to 2, charge transfer from the photodiode 11 lb to the signal storage portion 102 b is performed, and the signal storage portion 102 b also lowers the potential of the pixel selection signal SEL by the potential of the photodiode 11 lb. .
  • This fluctuation appears on the output signal line 115 through the amplification transistor 114b.
  • the potential fluctuation is the pixel signal of the pixel B.
  • the period from the time til to the time tl2 is a readout period of the pixel signal of the force pixel B.
  • the readout operation of pixel selection, pixel reset, and transfer of photodiode charge can be performed. Also, these read operations can be performed row by row.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2005-5911
  • the present invention is directed to a solid-state imaging device that reads out and outputs signal charges generated by a plurality of pixels arranged in a matrix in a predetermined order. Then, in order to achieve the above object, the plurality of pixels of the solid-state imaging device of the present invention transfers the signal charge generated by the photodiode according to the transfer control signal to the signal storage unit. Transfer transistor, a reset transistor that controls the potential of the signal storage unit according to a reset control signal, and an amplification transistor that amplifies the signal charge transferred to the signal storage unit and outputs it as an pixel signal to an output signal line.
  • the outputs of n pixels arranged in the vertical direction are respectively connected to different 1 (n ⁇ l) output signal lines.
  • the transfer control signal and the reset control signal supplied to the plurality of pixels are all or partially in common.
  • signal processing be performed at the same timing through n (n ⁇ l) or more different output signal lines from a plurality of n or more pixel signals output.
  • each column a plurality of pixel signals output from a plurality of pixels arranged in the column direction (vertical direction) are respectively sent to different output signal lines.
  • the configuration is used to simultaneously perform readout control and reset control of the plurality of pixels. This makes it possible to send the pixel signal read out to the signal processing circuit at high speed without causing a collision on the output signal line.
  • FIG. 1 is a view showing a schematic configuration of a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram for explaining the detailed circuit configuration of the pixel unit 10 shown in FIG.
  • FIG. 3 is a timing chart for explaining the operation of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a view showing another schematic configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a schematic configuration of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 6 is a diagram for explaining the detailed circuit configuration of the pixel section 10 of the conventional solid-state imaging device.
  • FIG. 7 is a timing chart for explaining the operation of the conventional solid-state imaging device.
  • FIG. 1 is a view showing a schematic configuration of a solid-state imaging device according to a first embodiment of the present invention.
  • the solid-state imaging device according to the first embodiment includes a pixel unit 10, a vertical scanning circuit 21, a horizontal scanning circuit 31, a signal processing circuit 41, and an output amplifier 51.
  • the pixel unit 10 is configured of a plurality of pixels [lZl] [nZm] arranged two-dimensionally in m rows and n columns.
  • the plurality of pixels [lZl] [nZm] are typically MOS type image sensors.
  • the vertical scanning circuit 21 performs reset processing and transfer (readout) processing on a plurality of pixels [1 Z1] [nZm] using the reset control signal R and the transfer control signal T.
  • the horizontal scanning circuit 31 selects a row of pixels to be read out from the pixel unit 10.
  • the signal processing circuit 41 performs necessary processing (for example, noise removal processing and the like) on pixel signals in units of columns output from the pixel unit 10, and sequentially outputs the output amplifier 51.
  • the output amplifier 51 amplifies and outputs each pixel signal output from the signal processing circuit 41.
  • the solid-state imaging device includes n pixel signals (photoelectric conversion) output from n pixels arranged in the column direction (vertical direction) in each column (the first column to the m-th column). Signal) but different n It is characterized in that it is configured to be sent out to each of the output signal lines 151 to 15 n. This feature is specifically described below with further reference to FIGS. 2 and 3.
  • FIG. 2 is a view for explaining the detailed circuit configuration of the pixel [1Z1] and the pixel [2Z1] of the pixel unit 10 shown in FIG.
  • the pixel [1Z1] includes a photodiode 11a, a transfer transistor 12a, a reset transistor 13a, and an amplification transistor 14a.
  • the pixel [2/1] includes a photodiode l ib, a transfer transistor 12 b, a reset transistor 13 b, and an amplification transistor 14 b.
  • the photodiodes 11a and l ib generate signal charges.
  • the transfer transistors 12a and 12b are supplied with the same transfer control signal T at their gates, and according to the transfer control signal T, signal charges generated by the photodiodes 1 la and 1 lb are stored in the signal storage portions 2a and 2b. Transfer (read out) each.
  • the reset transistors 13a and 13b are supplied with the same reset control signal R at their gates, and reset the signal charges stored in the signal storage units 2a and 2b according to the reset control signal R.
  • the amplification transistors 14a and 14b respectively amplify and output the signal charges stored in the signal storage units 2a and 2b.
  • the output of the amplification transistor 14a is connected to the output signal line 15a, and the output of the amplification transistor 14b is connected to the output signal line 15b.
  • Constant current sources 16a and 16b are connected to the output signal lines 15a and 15b.
  • the pixel selection signal SEL supplied to the drains of the amplification transistors 14a and 14b outputs a power supply voltage level or a ground level.
  • FIG. 3 is a timing chart explaining the operation of the solid-state imaging device according to the first embodiment of the present invention.
  • the pixel selection signal SEL, the reset control signal R, and the transfer control signal T are all at the ground level, and all the pixels of the pixel unit 10 are in the non-selected state. ing.
  • the pixel selection signal SEL becomes the power supply voltage level, and the output signal lines 15a and 15b also become the power supply voltage level.
  • the reset control signal R becomes the power supply voltage level, and the reset transistors 13a and 13b are turned on. At this point, the pixel [1Z1] and the pixel [2Z1] are selected.
  • the reset control signal R becomes the ground level, and the reset transistors 13a and 13b are turned off. During the period from time t3 to time t4, the reset level of all pixels is It becomes the read out period of
  • the transfer control signal T becomes the power supply voltage level, and the transfer transistors 12a and 12b are turned on.
  • the transfer control signal T goes to the ground level, and the transfer transistors 12a and 12b are turned off.
  • the signal storage unit 2a And 2b become lower in level than the potential of the pixel selection signal SEL by the potential of the photodiodes 1 la and 1 lb.
  • This variation appears on the output signal lines 15a and 15b of the amplification transistors 14a and 14b.
  • the potential fluctuation is the pixel signal of the pixel [1Z1] and the pixel [2Z1].
  • the period from time t5 to time t6 is a reading period of the pixel signals of all the pixels.
  • the pixel [1Z1] and the pixel [2Z are obtained by one reset operation and transfer operation.
  • Photodiode 1 It is possible to manipulate the signal charge generated by 1 la and 1 lb.
  • each column a plurality of pixels output from a plurality of pixels arranged in the column direction (vertical direction) are provided.
  • Pixel signal power The readout control and reset control of the plurality of pixels are simultaneously performed using a configuration in which each is output to a plurality of different output signal lines. This makes it possible to transmit the pixel signal whose pixel power has been read out to the signal processing circuit at high speed without causing a collision on the output signal line.
  • n pixel powers arranged in the column direction are output.
  • N pixel signal powers are output to different n output signal lines 15a to 15n. It is not necessary to connect all of the n pixels that indicate the configuration to be delivered to individual output signal lines.
  • n pixels may be divided and wired in pairs of two with symmetry, and read control and reset control may be performed on a pair basis. In this case, the size of the pixel section 10 can be reduced because only two output signal lines 15a and 15b are required for each column.
  • FIG. 5 is a diagram showing a schematic configuration of a solid-state imaging device according to a second embodiment of the present invention.
  • the solid-state imaging device according to the second embodiment includes a pixel unit 10, two vertical scanning circuits 21 and 22, two horizontal scanning circuits 31 and 32, two signal processing circuits 41 and 41. 42 and two output amplifiers 51 and 52 are provided.
  • the vertical scanning circuit 21, the horizontal scanning circuit 31, the signal processing circuit 41, and the output amplifier 51 are as described in the first embodiment.
  • the configuration and operation of vertical scanning circuit 22, horizontal scanning circuit 32, signal processing circuit 42, and output amplifier 52 are also the same as vertical scanning circuit 21, horizontal scanning circuit 31, signal processing circuit 41, and output amplifier 51, and The same configuration operates at the same timing.
  • the pixel signal of the pixel [1Z1] appearing on the output signal line 15a by the transfer control signal T is output to the output amplifier 51 via the signal processing circuit 41 in accordance with the selection operation of the horizontal scanning circuit 31. Ru.
  • the pixel signal of the pixel [2Z1] appearing on the output signal line 15b by the transfer control signal T passes through the signal processing circuit 42 in accordance with the selection operation of the horizontal scanning circuit 32 at the same timing as the pixel [1Z1]. It is output to the output amplifier 52.
  • each pixel block having symmetry is synchronously driven. This makes it possible to read out pixel signals at high speed without mixing colors.
  • the present invention is applicable to a solid-state imaging device and the like, and is particularly useful in the case where a charge signal generated by a photodiode is read at high speed.

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Abstract

　本発明は、画素部（１０）の構成に、第１列～第ｍ列の各列において、列方向に配置された複数の画素から出力される複数の画素信号が、異なる複数の出力信号線（１５１～１５ｎ）にそれぞれ送出される構成を用いる。そして、この複数の画素の読み出し制御及びリセット制御を同時に行う。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、画素からの電荷読み出しを高速化させた固体撮像装置に関する。
背景技術
[0002] 従来、固体撮像装置に用いられる MOS型イメージセンサの画素構成及び動作に つ!、ては、画素のリセットトランジスタのドレインと増幅トランジスタのドレインとを共通 にして、行単位での画素制御を行う方法が提案されている（特許文献 1を参照)。以 下、図 6及び図 7を参照して、特許文献 1に記載されている従来の固体撮像装置を説 明する。
[0003] 図 6は、特許文献 1に記載されている従来の固体撮像装置に用いられる画素部の 詳細な回路構成を説明する図である。
画素 Aは、フォトダイオード 11 laと、転送トランジスタ 112aと、リセットトランジスタ 11 3aと、増幅トランジスタ 114aとを備える。画素 Bは、フォトダイオード 11 lbと、転送トラ ンジスタ 112bと、リセットトランジスタ 113bと、増幅トランジスタ 114bとを備える。フォト ダイオード 11 la及び 11 lbは、信号電荷を生成する。転送トランジスタ 112a及び 11 2bは、各ゲートに個別の転送制御信号 Ta及び Tbがそれぞれ供給されており、この 各転送制御信号 Ta及び Tbに従って、フォトダイオード 11 la及び 11 lbで生成された 信号電荷を信号蓄積部 102a及び 102bにそれぞれ転送する（読み出す)。リセットト ランジスタ 113a及び 113bは、各ゲートに個別のリセット制御信号 Ra及び Rbがそれ ぞれ供給されており、この各リセット制御信号 Ra及び Rbに従って、信号蓄積部 102a 及び 102bに蓄積された信号電荷をリセットする。増幅トランジスタ 114a及び 114bは 、信号蓄積部 102a及び 102bに蓄積された信号電荷をそれぞれ増幅して、共通の 出力信号線 115に出力する。この出力信号線 115には、定電流源 116が接続されて いる。また、増幅トランジスタ 114a及び 114bのドレインに供給される画素選択信号 S ELは、電源電圧レベル又は接地レベルを出力する。
[0004] 図 7は、従来の固体撮像装置の動作を説明するタイミングチャートである。この図 7 に示す時刻 tOのタイミングでは、画素選択信号 SEL、リセット制御信号 Ra及び Rb、 及び転送制御信号 Ta及び Tb力 全て接地レベルとなっており、画素 A及び B共に 画素が非選択の状態になっている。
[0005] まず、時刻 tlのタイミングで、画素選択信号 SELが電源電圧レベルとなり、出力信 号線 115は電源電圧レベルになる。次に、時刻 t2のタイミングで、リセット制御信号 R aが電源電圧レベルとなり、リセットトランジスタ 113aがオン状態となる。この時点で、 画素 Aが選択された状態となる。次に、時刻 t3のタイミングで、リセット制御信号 Raが 接地レベルとなり、リセットトランジスタ 113aがオフ状態となる。この時刻 t3から時刻 t 4までの期間は、画素 Aのリセットレベルの読み出し期間となる。
[0006] 次に、時刻 t4のタイミングで、転送制御信号 Taが電源電圧レベルとなり、転送トラン ジスタ 112aがオン状態となる。次に、時刻 t5のタイミングで、転送制御信号 Taが接 地レベルとなり、転送トランジスタ 112aがオフ状態となる。この時刻 t4から時刻 t5まで の期間中に、フォトダイオードお 1 laから信号蓄積部 102aへの電荷移動が行われ、 信号蓄積部 102aは、画素選択信号 SELの電位力 フォトダイオード 11 laの電位分 だけ低いレベルとなる。この変動分は、増幅トランジスタ 114aを介して出力信号線 11 5に現れる。この電位変動分が、画素 Aの画素信号となる。この時刻 t5から時刻 t6ま での期間が、画素 Aの画素信号の読み出し期間となる。
[0007] 次に、時刻 t6のタイミングでは、画素選択信号 SELは接地レベルとなり、画素 A及 び B共に一旦非選択状態となる。その後、時刻 t7のタイミングで、画素選択信号 SEL が電源電圧レベルとなり、出力信号線 115は電源電圧レベルになる。次に、時刻 t8 のタイミングで、リセット制御信号 Rbが電源電圧レベルとなり、リセットトランジスタ 113 bがオン状態となる。この時点で、画素 Bが選択された状態となる。次に、時刻 t9のタ イミングで、リセット制御信号 Rbが接地レベルとなり、リセットトランジスタ 113bがオフ 状態となる。この時刻 t9から時刻 tlOまでの期間は、画素 Bのリセットレベルの読み出 し期間となる。
[0008] 次に、時刻 tlOのタイミングで、転送制御信号 Tbが電源電圧レベルとなり、転送トラ ンジスタ 112bがオン状態となる。次に、時刻 ti lのタイミングで、転送制御信号 Tbが 接地レベルとなり、転送トランジスタ 112bがオフ状態となる。この時刻 ti lから時刻 tl 2までの期間中に、フォトダイオード 11 lbから信号蓄積部 102bへの電荷移動が行わ れ、信号蓄積部 102bは、画素選択信号 SELの電位力もフォトダイオード 11 lbの電 位分だけ低いレベルとなる。この変動分は、増幅トランジスタ 114bを介して出力信号 線 115に現れる。この電位変動分が、画素 Bの画素信号となる。この時刻 ti lから時 刻 tl2までの期間力 画素 Bの画素信号の読み出し期間となる。
[0009] このように、従来の固体撮像装置では、画素の選択、画素リセット、及びフォトダイォ ード電荷の転送という読み出し動作を行うことができる。また、これらの読み出し動作 は行単位で行うことが可能である。
特許文献 1：特開 2005— 5911号公報
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、上記従来の固体撮像装置による構成では、行方向（水平方向）の画 素については、行単位で複数の画素の一括読み出し処理が可能である力 列方向（ 垂直方向）の画素については、列単位で画素の一括読み出し処理ができない。この ため、列方向に配置されている複数の画素の数だけ、一連の画素読み出し動作を繰 り返して行う必要がある。従って、従来の固体撮像装置では、高画素になるほど、全 画素の読み出しに時間を要すると 、う課題を有して 、る。
[0011] それ故に、本発明の目的は、列方向（垂直歩行）に配置された複数の画素に対して も、読み出された画素信号が出力信号線上で衝突することなぐ高速に読み出すこと が可能な固体撮像装置を提供することである。
課題を解決するための手段
[0012] 本発明は、行列状に配置された複数の画素で生成される信号電荷を、所定の順に 読み出して出力する固体撮像装置に向けられている。そして、上記目的を達成させ るために、本発明の固体撮像装置の複数の画素は、信号電荷を生成するフォトダイ オード、転送制御信号に従ってフォトダイオードで生成された信号電荷を信号蓄積 部に転送する転送トランジスタ、リセット制御信号に従って信号蓄積部の電位を制御 するリセットトランジスタ、及び信号蓄積部に転送された信号電荷を増幅し、画素信号 として出力信号線に出力する増幅トランジスタをそれぞれ備え、各列において、列方 向（垂直方向）に配置された n個の画素の出力が、異なる l (n≥l)本の出力信号線に それぞれ接続されている。
[0013] 好ましくは、複数の画素へ供給される転送制御信号及びリセット制御信号が、全て 又は一部共通化されている。また、複数の画素力 出力された n個以上の画素信号 は、 l (n≥l)本以上の異なる出力信号線を経て、同じタイミングで信号処理が行われ ることが望ましい。
発明の効果
[0014] 上記のように、本発明は、各列において、列方向（垂直方向）に配置された複数の 画素から出力される複数の画素信号が、異なる複数の出力信号線にそれぞれ送出 される構成を用いて、この複数の画素の読み出し制御及びリセット制御を同時に行う 。これにより、画素力 読み出された画素信号を、出力信号線上で衝突させること無く 高速で信号処理回路へ送出させることが可能となる。
図面の簡単な説明
[0015] [図 1]図 1は、本発明の第 1の実施形態に係る固体撮像装置の概略構成を示す図で ある。
[図 2]図 2は、図 1に示した画素部 10の詳細な回路構成を説明する図である。
[図 3]図 3は、第 1の実施形態に係る固体撮像装置の動作を説明するタイミングチヤ ートである。
[図 4]図 4は、本発明の第 1の実施形態に係る固体撮像装置の他の概略構成を示す 図である。
[図 5]図 5は、本発明の第 2の実施形態に係る固体撮像装置の概略構成を示す図で ある。
[図 6]図 6は、従来の固体撮像装置の画素部 10の詳細な回路構成を説明する図であ る。
[図 7]図 7は、従来の固体撮像装置の動作を説明するタイミングチャートである。
符号の説明
[0016] 10 画素部
21、 22、 121 垂直走査回路 31 32 水平走査回路
41 42 信号処理回路
51 52 出力アンプ
151- 15n 15a 15b 115 出力信号線
11a l ib 111a, 111b フォトダイオード
12a 12b 112a, 112b 転送卜ランジスタ
13a 13b 113a, 113b ジセッ卜卜ランジスタ
14a 14b 114a, 114b 増幅トランジスタ
16a 16b 116 定電流源
2a 2b 102a, 102b 信号蓄積部
T Ta Tb 転送制御信号
R Ra Rb リセット制御信号
SEL 画素選択信号
発明を実施するための最良の形態
[0017] (第 1の実施形態）
図 1は、本発明の第 1の実施形態に係る固体撮像装置の概略構成を示す図である 。図 1において、第 1の実施形態に係る固体撮像装置は、画素部 10と、垂直走査回 路 21と、水平走査回路 31と、信号処理回路 41と、出力アンプ 51とを備える。画素部 10は、 m行 n列に 2次元配置された複数の画素 [lZl] [nZm]で構成される。こ の複数の画素 [lZl] [nZm]は、典型的には MOS型イメージセンサである。垂 直走査回路 21は、リセット制御信号 R及び転送制御信号 Tを用いて、複数の画素 [1 Z1] [nZm]に対してリセット処理及び転送 (読み出し)処理を実行する。水平走 查回路 31は、画素部 10から読み出す画素の列を選択する。信号処理回路 41は、画 素部 10から出力される列単位の画素信号に必要な処理 (例えば、ノイズ除去処理等 )を施して、出力アンプ 51 順次出力する。出力アンプ 51は、信号処理回路 41から 出力される各画素信号を増幅して出力する。
[0018] 本発明の固体撮像装置は、各列 (第 1列〜第 m列）において、列方向（垂直方向） に配置された n個の画素から出力される n個の画素信号 (光電変換信号)が、異なる n 個の出力信号線 151〜15nにそれぞれ送出される構成としたことが特徴である。以 下、図 2及び図 3をさらに参照して、この特徴を具体的に説明する。
[0019] 図 2は、図 1に示した画素部 10の画素 [1Z1]及び画素 [2Z1]の詳細な回路構成 を説明する図である。
画素 [1Z1]は、フォトダイオード 11aと、転送トランジスタ 12aと、リセットトランジスタ 13aと、増幅トランジスタ 14aとを備える。画素 [2/1]は、フォトダイオード l ibと、転 送トランジスタ 12bと、リセットトランジスタ 13bと、増幅トランジスタ 14bとを備える。フォ トダイオード 11a及び l ibは、信号電荷を生成する。転送トランジスタ 12a及び 12bは 、各ゲートに同一の転送制御信号 Tが供給されており、この転送制御信号 Tに従って 、フォトダイオード 1 la及び 1 lbで生成された信号電荷を信号蓄積部 2a及び 2bにそ れぞれ転送する（読み出す)。リセットトランジスタ 13a及び 13bは、各ゲートに同一の リセット制御信号 Rが供給されており、このリセット制御信号 Rに従って、信号蓄積部 2 a及び 2bに蓄積された信号電荷をリセットする。増幅トランジスタ 14a及び 14bは、信 号蓄積部 2a及び 2bに蓄積された信号電荷をそれぞれ増幅して出力する。増幅トラ ンジスタ 14aの出力は出力信号線 15aに、増幅トランジスタ 14bの出力は出力信号線 15bに、それぞれ接続されている。この出力信号線 15a及び 15bには、定電流源 16 a及び 16bが接続されている。また、増幅トランジスタ 14a及び 14bのドレインに供給さ れる画素選択信号 SELは、電源電圧レベル又は接地レベルを出力する。
[0020] 図 3は、本発明の第 1の実施形態に係る固体撮像装置の動作を説明するタイミング チャートである。この図 3に示す時刻 tOのタイミングでは、画素選択信号 SEL、リセッ ト制御信号 R、及び転送制御信号 Tが、全て接地レベルとなっており、画素部 10の全 画素が非選択の状態になっている。
[0021] まず、時刻 tlのタイミングで、画素選択信号 SELが電源電圧レベルとなり、出力信 号線 15a及び 15bも電源電圧レベルになる。次に、時刻 t2のタイミングで、リセット制 御信号 Rが電源電圧レベルとなり、リセットトランジスタ 13a及び 13bがオン状態となる 。この時点で、画素 [1Z1]及び画素 [2Z1]が選択された状態となる。次に、時刻 t3 のタイミングで、リセット制御信号 Rが接地レベルとなり、リセットトランジスタ 13a及び 1 3bがオフ状態となる。この時刻 t3から時刻 t4までの期間は、全画素のリセットレベル の読み出し期間となる。
[0022] 次に、時刻 t4のタイミングで、転送制御信号 Tが電源電圧レベルとなり、転送トラン ジスタ 12a及び 12bがオン状態となる。次に、時刻 t5のタイミングで、転送制御信号 T が接地レベルとなり、転送トランジスタ 12a及び 12bがオフ状態となる。この時刻 t4か ら時刻 t5までの期間中に、フォトダイオード 11aから信号蓄積部 2aへの電荷移動、及 びフォトダイオード 1 lbから信号蓄積部 2bへの電荷移動が行われ、信号蓄積部 2a及 び 2bは、画素選択信号 SELの電位からフォトダイオード 1 la及び 1 lbの電位分だけ 低いレベルとなる。この変動分は、増幅トランジスタ 14a及び 14bの出力信号線 15a 及び 15bに現れる。この電位変動分が、それぞれ画素 [1Z1]及び画素 [2Z1]の画 素信号となる。この時刻 t5から時刻 t6までの期間力 全画素の画素信号の読み出し 期間となる。
[0023] このように、一度のリセット動作及び転送動作によって、画素 [1Z1]及び画素 [2Z
1]のフォトダイオード 1 la及び 1 lbで生成された信号電荷を操作することが可能とな る。
[0024] 以上のように、本発明の第 1の実施形態に係る固体撮像装置によれば、各列にお いて、列方向（垂直方向）に配置された複数の画素から出力される複数の画素信号 力 異なる複数の出力信号線にそれぞれ送出される構成を用いて、この複数の画素 の読み出し制御及びリセット制御を同時に行う。これにより、画素力 読み出された画 素信号を、出力信号線上で衝突させること無く高速で信号処理回路へ送出させるこ とが可能となる。
[0025] なお、本第 1の実施形態では、列方向（垂直方向）に配置された n個の画素力 出 力される n個の画素信号力 異なる n個の出力信号線 15a〜15nにそれぞれ送出さ れる構成を示した力 n個の画素の全てを個別の出力信号線に接続しなくてもよい。 例えば、図 4に示すように、 n個の画素を対象性を持つ 2個ずつのペアに区分して配 線した構成にして、このペア単位で読み出し制御及びリセット制御を行ってもよい。こ のようにすれば、列毎に 2本の出力信号線 15a及び 15bで済むため、画素部 10のサ ィズを縮小させることが可能となる。
[0026] (第 2の実施形態） 図 4で示したように、 n個の画素を対象性を持つ 2個ずつのペアに区分して配線し、 列毎に 2本の出力信号線 15a及び 15bを持つ場合には、固体撮像装置を以下のよう な構造にすることも可能である。
[0027] 図 5は、本発明の第 2の実施形態に係る固体撮像装置の概略構成を示す図である 。図 5において、第 2の実施形態に係る固体撮像装置は、画素部 10と、 2つの垂直走 查回路 21及び 22と、 2つの水平走査回路 31及び 32と、 2つの信号処理回路 41及 び 42と、 2つの出力アンプ 51及び 52とを備免る。
[0028] 垂直走査回路 21、水平走査回路 31、信号処理回路 41、及び出力アンプ 51は、上 記第 1の実施形態で説明した通りである。垂直走査回路 22、水平走査回路 32、信号 処理回路 42、及び出力アンプ 52の構成及び動作も、垂直走査回路 21、水平走査 回路 31、信号処理回路 41、及び出力アンプ 51と同様であり、かつ、同じ構成につい てはそれぞれ同じタイミングで動作する。
[0029] 例えば、転送制御信号 Tによって出力信号線 15aに現れる画素 [1Z1]の画素信 号は、水平走査回路 31の選択動作に応じて、信号処理回路 41を介して出力アンプ 51へ出力される。一方、転送制御信号 Tによって出力信号線 15bに現れる画素 [2 Z1]の画素信号は、画素 [1Z1]と同じタイミングで、水平走査回路 32の選択動作 に応じて、信号処理回路 42を介して出力アンプ 52へ出力される。
[0030] 以上のように、本発明の第 2の実施形態に係る固体撮像装置によれば、対称性を 持つ各画素ブロックを同期駆動させる。これにより、画素信号を混色させることなぐ 高速に読出すことが可能となる。
産業上の利用可能性
[0031] 本発明は、固体撮像装置等に利用可能でありは、特にフォトダイオードで生成され た電荷信号を高速に読み出した 、場合等に有用である。

Claims

請求の範囲
[1] 行列状に配置された複数の画素で生成される信号電荷を、所定の順に読み出して 出力する固体撮像装置であって、
前記複数の画素は、それぞれ、
前記信号電荷を生成するフォトダイオードと、
転送制御信号に従って、前記フォトダイオードで生成された信号電荷を信号蓄積 部に転送する転送トランジスタと、
リセット制御信号に従って、前記信号蓄積部の電位を制御するリセットトランジスタ と、
前記信号蓄積部に転送された信号電荷を増幅し、画素信号として出力信号線に 出力する増幅トランジスタとを備え、
各列において、列方向（垂直方向）に配置された n個の画素の出力力 異なる l(n≥
1)本の出力信号線にそれぞれ接続されて ヽることを特徴とする、固体撮像装置。
[2] 前記複数の画素へ供給される前記転送制御信号及び前記リセット制御信号が、全 て共通化されて 、ることを特徴とする、請求項 1に記載の固体撮像装置。
[3] 前記複数の画素へ供給される前記転送制御信号及び前記リセット制御信号が、一 部共通化されていることを特徴とする、請求項 1に記載の固体撮像装置。
[4] 前記複数の画素から出力された n個以上の画素信号は、 l(n≥l)本以上の異なる 前記出力信号線を経て、同じタイミングで信号処理が行われることを特徴とする、請 求項 2に記載の固体撮像装置。
[5] 前記複数の画素から出力された n個以上の画素信号は、 l(n≥l)本以上の異なる 前記出力信号線を経て、同じタイミングで信号処理が行われることを特徴とする、請 求項 3に記載の固体撮像装置。
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