JP6274904B2 - 固体撮像装置及び撮像システム - Google Patents

Description

本発明は、固体撮像装置、及びそれを用いた撮像システムに関する。

固体撮像装置における画素信号の読み出しの高速化を阻害する要因として、垂直出力線につながっている多数の画素選択トランジスタの寄生容量により垂直出力線の負荷が大きくなっていることが挙げられる。この課題に対して、垂直出力線を階層化して駆動する手法が提案されている（特許文献１参照）。例えば、特許文献１では、垂直出力線を主垂直出力線（第１の垂直出力線）及び副垂直出力線（第２の垂直出力線）に分割してスイッチを介して接続し、画素出力を副垂直出力線及びスイッチを介して主垂直出力線に出力する構成としている。

特開昭６３−１８５２８１号公報

しかしながら、特許文献１には、等価回路図のみが記載されており、具体的な実現方法が開示されていない。本発明は、このような課題に鑑みてなされたものであり、固体撮像装置の垂直出力線を階層化する好適な手法を提供することを目的とする。

本発明に係る固体撮像装置は、光電変換部と前記光電変換部で生成した電荷に応じた信号を出力するソースフォロワ回路とを有する画素が各々に設けられた複数の単位画素領域が行列状に配置された画素領域と、各々が、同じ画素列の複数の前記画素の各々が有する前記ソースフォロワ回路に接続され前記画素からの画素信号を出力する複数の第１の出力線と、各々が、前記複数の第１の出力線のそれぞれに対応して設けられた複数の選択回路と、前記複数の選択回路を介して前記複数の第１の出力線に接続される第２の出力線とを有し、前記選択回路は、一部の前記単位画素領域内に設けられたことを特徴とする。

本発明によれば、固体撮像装置における垂直出力線の階層化を好適に実現することができ、垂直出力線の高速駆動が実現可能になる。

第１の実施形態による固体撮像装置の構成例を示す図である。 第１の実施形態における駆動タイミングを示す図である。 第２の実施形態による固体撮像装置の構成例を示す図である。 第３の実施形態による固体撮像装置の構成例を示す図である。 第４の実施形態による固体撮像装置を説明するための図である。 第４の実施形態における画素アレイのレイアウト及び回路構成を示す図である。 第５の実施形態による固体撮像装置を説明するための図である。 第５の実施形態におけるブロック選択回路の構成を示す図である。 第６の実施形態による固体撮像装置の構成例を示す図である。 第７の実施形態による固体撮像装置の構成例を示す図である。 撮像システムの構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による固体撮像装置の構成例を示す図である。固体撮像装置の画素アレイ（画素領域）１は、複数の画素回路２が２次元アレイ状（行列状）に配列されている。各画素回路２が設けられている領域を、単位画素領域とも称する。画素回路２は、例えばフォトダイオード（光電変換素子）ＰＤ、転送トランジスタＴＸ、フローティングディフュージョン容量ＦＤ、ソースフォロワトランジスタ（増幅トランジスタ）ＳＦ、画素選択トランジスタＳＥＬ、及びリセットトランジスタＲＥＳを含む。

垂直方向の複数の画素回路２（同じ列の複数の画素回路２）は、副垂直出力線（第１の垂直出力線）４に接続されることでブロック化されている。それぞれの画素回路２の出力は、副垂直出力線４及び画素回路２内に設けられたブロック選択回路５を介して主垂直出力線（第２の垂直出力線）３に出力され、出力回路１２の増幅器６へ出力される。ブロック選択回路５は、自ブロックが選択されているときに、副垂直出力線４と主垂直出力線３とを接続する。本実施形態では、複数の画素回路２をブロック化したので、一部の画素回路２にはブロック選択回路５を有している。図１では、一部の画素回路を除き、画素選択トランジスタＳＥＬとブロック選択回路５のみを示している。

垂直走査回路１１は、画素アレイ１の画素回路２から画素信号を垂直方向に順番に読み出すための制御を行う。出力回路１２は、画素アレイ１の画素回路２から画素信号を読み出して増幅する増幅器６が、画素アレイ１の各列に対応して配置されている。水平走査回路１３は、読み出した画素信号を出力回路１２から画像処理回路１４に順次出力させる。画像処理回路１４は、入力される画素信号に画像処理を施す。タイミングジェネレータ（ＴＧ）１５は、制御信号を出力し、垂直走査回路１１、出力回路１２、水平走査回路１３、及び画像処理回路１４を制御する。

図１に示すように、複数の画素回路２を副垂直出力線４に接続することでブロック化し、主垂直出力線３と副垂直出力線４がブロック選択回路５を介して接続されるように構成する。このように構成することで、従来技術では垂直出力線に接続されていたすべての画素の画素選択トランジスタの寄生容量が、ブロック選択回路５のトランジスタの寄生容量のみに軽減される。したがって、主垂直出力線３の負荷容量が軽減されることになり、高速な画素信号の読み出しが可能となる。

なお、本実施形態では、ブロック選択回路５が１段の場合のみを示しているが、階層化の段数及び階層化ブロックの分割数は、特に限定されない。また、ブロック選択回路５は、図１に示した例ではトランジスタを用いたスイッチ回路を示しているが、ソースフォロワ回路、差動増幅器を用いたバッファ回路等であっても良い。

図１に示したそれぞれの画素回路２の駆動方法は、一般的なＣＭＯＳ型の固体撮像素子での駆動方法と同様であるため説明を省略する。図２に、画素選択トランジスタＳＥＬ及びブロック選択回路５を制御する制御信号の駆動タイミングを示す。図２において、ＶＳＲ_ｉは、それぞれ図１に示したｉ番目の画素行を選択する制御信号に対応し、ＢＬＫ_ＳＥＬ_ｊはｊ番目のブロック選択回路５を選択する制御信号を示す。なお、ｉ、ｊは添え字であり、ｉ＝１〜ｎ＋ｍの整数、ｊ＝１〜ｎの整数である（ｎ、ｍは自然数）。

各画素回路２からの画素信号の読み出し時には、画素信号を読み出すブロックのブロック選択回路５の制御信号ＢＬＫ_ＳＥＬ_ｊを立ち上げる。そして、制御信号ＢＬＫ_ＳＥＬ_ｊによって選択されたブロック内の画素信号を読み出す画素回路２に対応する制御信号ＶＳＲ_ｉを１つずつ順に立ち上げる。このように制御信号ＶＳＲ_ｉ、ＢＬＫ_ＳＥＬ_ｊを駆動することで、該当するブロックの副垂直出力線４のみ主垂直出力線３に接続して、画素回路２の光電変換部で生成された電荷に基づく画素信号が読み出される。このとき、垂直方向の他のブロックは、主垂直出力線３と電気的に切断しておく。
以上で説明したように、本実施例によれば、主垂直出力線３に接続される負荷容量を低減することが可能となり、高速な画素信号の読み出しが可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態による固体撮像装置の構成例を示す図である。図３において、図１に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。また、第２の実施形態による固体撮像装置の画素回路２及びブロック選択回路５の駆動方法は、第１の実施形態と同様であるので説明を省略する。

前述した第１の実施形態では、ブロック化した複数の画素回路２の内の一部の画素回路２が設けられた単位画素領域内にブロック選択回路５を設けていたが、第２の実施形態では、すべての画素回路２が設けられた単位画素領域内にブロック選択回路５を設ける。ただし、実際の主垂直出力線３と副垂直出力線４との電気的な接続は、ブロック化した複数の画素回路２の内の一部の画素回路２が設けられた単位画素領域内のブロック選択回路５のみを用い、未使用のブロック選択回路はダミー回路７として扱う。

これにより、垂直出力線に接続される寄生容量が、ブロック選択回路５のトランジスタの寄生容量のみに軽減されるので、主垂直出力線３の負荷容量が軽減されることになり、高速な画素信号の読み出しが可能となる。また、画素回路２が設けられた単位画素領域内にブロック選択回路５を設けた場合でも、回路レイアウトに起因する画素出力の不均一性が発生しにくい。なお、本実施形態においても、ブロック選択回路５は、スイッチ回路の他、ソースフォロワ回路、差動増幅器を用いたバッファ回路等であっても良い。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図４は、第３の実施形態による固体撮像装置の構成例を示す図である。図４において、図１に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。

第３の実施形態においては、各ブロックにつき、本来は画素回路２が配置される単位画素領域の１つに、主垂直出力線３と副垂直出力線４とを接続するブロック選択回路５を配置する。この場合にも、垂直出力線に接続される寄生容量は、ブロック選択回路５のトランジスタの寄生容量のみに軽減されるので、主垂直出力線３の負荷容量が軽減されることになり、高速な画素信号の読み出しが可能となる。また、この場合にはブロック選択回路５がある単位画素領域では画素信号を出力できないため、ブロック選択回路５が配置された単位画素領域の画素信号は、隣接する（あるいは近傍の）画素回路２からの画素信号を用いて画像処理回路１４により補完する。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図５は、第４の実施形態による固体撮像装置を説明するための図である。なお、図５においては、画像アレイ１内の主垂直出力線３、副垂直出力線４、及びブロック選択回路５と、垂直走査回路１１のみを図示しているが、図示していない他の構成は第１の実施形態と同様である。

第４の実施形態では、ブロック選択回路５の垂直方向の駆動アドレスが一定ではなくばらつかせている。図５には、ブロック選択回路５の垂直方向のアドレスをｌ、ｍに対して±ｎ画素分ばらつかせている場合を一例として示している。このように、ブロック選択回路５を離散的に配置し、垂直出力線のブロック選択回路５を選択するアドレスを分散させることで、ブロック選択回路５の配置に起因する固定パターンノイズを視認しにくくさせることが可能になる。

第４の実施形態における画素アレイのレイアウト図及び回路構成図の一例をそれぞれ図６（ａ）、（ｂ）に示す。この図６に示す例では、ブロック選択回路５は画素回路２と置き換えてスイッチ構成とし、ブロック選択回路５の垂直方向のアドレスを１画素分離散させている。なお、この場合にはブロック選択回路５がある単位画素領域では画素信号が出力できないため、第３の実施形態と同様にして画像処理回路１４により補完する。

なお、第１又は第２の実施形態と同様に、画素信号も出力可能な構成にしても良い。また、ブロック選択回路５は、一部の単位画素領域内に設けるようにしても良いし、或いは第２の実施形態のようにすべての単位画素領域内に回路パターンを設けるようにしても良い。また、ブロック化の段数とブロック選択回路の垂直方向のアドレスは、特に一定値には限定されず、またブロック選択回路の種類もスイッチ回路、バッファ回路の何れかに限定されるものではない。

（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
図７は、第５の実施形態による固体撮像装置を説明するための図である。なお、図７においては、画素アレイ１内の画素回路２、主垂直出力線３、副垂直出力線４、及びブロック選択回路５と、出力回路１２を示している。また、第５の実施形態におけるブロック選択回路５の構成例を図８に示している。

第５の実施形態において、ブロック選択回路５には、異なる画素列に対応する複数の副垂直出力線４が接続されている。したがって、主垂直出力線３は、複数列で共有されることになり、画素回路２の有効面積を大きくすることが可能となる。図８に示したブロック選択回路５は、画素回路間にバッファ回路２１＿ｐ〜２１＿ｑを設け、また、主垂直出力線間にバッファ回路を設けている。また、複数の副垂直出力線４の内の主垂直出力線３に接続する副垂直出力線４の選択は、制御信号ＨＳＲ＿ｐ〜ＨＳＲ＿ｑにより制御されるスイッチ回路２２＿ｐ〜２２＿ｑを用いて行う。

ここで、固体撮像装置が大面積である場合、画素回路２から出力回路１２までの垂直出力線の経路が長くなり、配線の抵抗及び寄生容量がより大きくなることから、高速に垂直出力線を駆動するためには駆動電流量を増やす必要がある。しかし、すべての垂直出力線に対して駆動電流を増やすと消費電力の増大を招く。そこで、本実施形態では主垂直出力線３のみ大きな駆動電流を流して（一例として第２の電流源により０．８ｍＡ）、副垂直出力線４は駆動電流を抑える（一例として第１の電流源により９ｕＡ）。そして、複数の副垂直出力線４を制御信号ＶＳＲ＿ｎ及び制御信号ＨＳＲ＿ｐ〜ＨＳＲ＿ｑで切り替えて駆動する。これにより、垂直出力線の駆動高速化と消費電力の低減を両立させている。

（第６の実施形態）
次に、本発明の第６の実施形態について説明する。
図９は、第６の実施形態による固体撮像装置の構成例を示す図である。図９において、図１に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。

第６の実施形態による固体撮像装置は、ブロック選択回路５としてソースフォロアトランジスタＳＦを用いる点を除き、第１の実施形態による固体撮像装置と同様である。垂直方向の複数の画素回路２（同じ列の複数の画素回路２）は、ブロック選択回路５としてのソースフォロワトランジスタＳＦによりブロック化されている。

このように、複数の画素回路をソースフォロア回路によりブロック化することで、第１の実施形態と同様に、垂直出力線３に接続する容量が軽減される。さらに、ブロック選択回路５としてソースフォロア回路を用いているため、垂直出力線３に対しては選択トランジスタを用いる場合のオン抵抗も軽減される。そのため、高速な画像信号の読み出しが可能となる。なお、本実施形態においても、ブロック選択回路５が１段の場合を例として示しているが、階層化の段数及び階層化ブロックの分割数は、特に限定されない。

選択回路を構成するソースフォロワ回路は、そのゲートノード（制御ノード）の電位をリセット部ＲＥＳによって設定することで、選択状態又は非選択状態に切り替える。選択回路を構成するソースフォロワ回路は、そのゲートノードの電位をリセット部ＲＥＳによって、ソースフォロワ回路として動作する電位に設定することで選択され、ソースフォロワ回路として動作しない電位に設定することで非選択状態になる。

また、ここでは、選択回路をソースフォロワ回路として構成したが、転送トランジスタＴｘを介して光電変換素子ＰＤと接続されたソースフォロワトランジスタと、選択回路との間の選択トランジスタＳＥＬを省略しても良い。この場合も、選択回路と同様に、ソースフォロワトランジスタＳＦのゲートノード（制御ノード）の電位をリセットトランジスタＲＥＳによって設定することで、選択または非選択状態に切り替えても良い。

（第７の実施形態）
次に、本発明の第７の実施形態について説明する。
図１０は、第７の実施形態による固体撮像装置の構成例を示す図である。図１０において、図１、図９に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。

第７の実施形態による固体撮像装置は、画素回路２の構成が、共有する２画素毎に配置される画素選択トランジスタを用いていない点と、ブロック選択回路としてソースフォロアトランジスタＳＦを用いる点を除き、第１の実施形態による固体撮像装置と同様である。垂直方向の複数の画素回路２（同じ列の複数の画素回路２）は、第６の実施形態と同様に、ブロック選択回路５としてのソースフォロワトランジスタＳＦによりブロック化されている。

このように、複数の画素回路をソースフォロア回路によりブロック化することで、第１及び第６の実施形態と同様に、垂直出力線３に接続する容量が軽減される。さらに、ブロック選択回路５だけでなく、各画素回路２の選択にもソースフォロア回路を用いているため、垂直出力線３、４には選択トランジスタを用いる場合のオン抵抗も軽減される。そのため、高速な画像信号の読み出しが可能となる。なお、本実施形態においても、ブロック選択回路５が１段の場合を例として示しているが、階層化の段数及び階層化ブロックの分割数は、特に限定されない。

（第８の実施形態）
図１１は、本発明の第８の実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理回路部８３０を有する。撮像素子１００は、前述の各実施形態で説明した撮像素子が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１に結像（集光）させ、被写体の像を形成する。撮像素子１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部１に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理回路部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理回路部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部８５０は、システム制御部８６０による制御に基づいて撮像素子１００及び映像信号処理回路部８３０の駆動タイミングを制御する。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１：画素アレイ ２：画素回路 ３：主垂直出力線 ４：副垂直出力線 ５：ブロック選択回路 ６：増幅器 ７：ダミー回路 １１：垂直走査回路 １２：出力回路 １３：水平走査回路 １４：画像処理回路 １５：タイミングジェネレータ １００：撮像素子 ８００：撮像システム ８１０：光学部 ８２０：撮像装置 ８３０：映像信号処理回路部

Claims (11)

1. 光電変換部と前記光電変換部で生成した電荷に応じた信号を出力するソースフォロワ回路とを有する画素が各々に設けられた複数の単位画素領域が行列状に配置された画素領域と、
   各々が、同じ画素列の複数の前記画素の各々が有する前記ソースフォロワ回路に接続され前記画素からの画素信号を出力する複数の第１の出力線と、
   各々が、前記複数の第１の出力線のそれぞれに対応して設けられた複数の選択回路と、
   前記複数の選択回路を介して前記複数の第１の出力線に接続される第２の出力線とを有し、
   前記選択回路は、一部の前記単位画素領域内に設けられたことを特徴とする固体撮像装置。
2. 前記複数の画素の各々は、前記画素領域内の単位画素領域に設けられ、
   前記選択回路が、前記単位画素領域に設けられたことを特徴とする請求項１記載の固体撮像装置。
3. 前記選択回路が設けられた前記単位画素領域には、光電変換素子が設けられていないことを特徴とする請求項２記載の固体撮像装置。
4. 前記選択回路が設けられていない前記単位画素領域内に、前記第１の出力線と前記第２の出力線とを接続していないダミーの選択回路が設けられたことを特徴とする請求項２記載の固体撮像装置。
5. 前記選択回路が設けられた複数の前記単位画素領域は、前記画素の列に沿った方向において、離散的に配置されたことを特徴とする請求項１〜４の何れか１項に記載の固体撮像装置。
6. 隣接する画素列における前記選択回路が、互いに異なる行の前記単位画素領域に設けられたことを特徴とする請求項１〜５の何れか１項に記載の固体撮像装置。
7. 前記複数の第１の出力線の各々に設けられた複数の第１電流源と、
   前記第２の出力線に設けられた第２電流源とを有することを特徴とする請求項１〜６の何れか１項に記載の固体撮像装置。
8. １つの前記選択回路に、異なる画素列に対応する複数の前記第１の出力線がさらに接続されたことを特徴とする請求項７記載の固体撮像装置。
9. 前記選択回路は、スイッチ回路又はバッファ回路を含むことを特徴とする請求項１〜８の何れか１項に記載の固体撮像装置。
10. 前記複数の画素の各々は、リセット部をさらに備え、
    前記ソースフォロワ回路は、前記光電変換部で生成した電荷を受ける制御ノードを備え、前記リセット部により前記制御ノードの電位を設定することにより、前記画素を選択状態又は非選択状態に切り替えることを特徴とする請求項１〜９の何れか１項に記載の固体撮像装置。
11. 請求項１〜１０の何れか１項に記載の固体撮像装置と、
    前記画素に光を集光させる光学部と、
    前記固体撮像装置から出力された信号を処理する映像信号処理部とを有することを特徴とする撮像システム。

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