以下、図面を参照して本発明の実施形態について詳細に説明する。
<第1実施形態>
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS撮像素子をデバイスとして使用した場合を例に説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する実施形態が同様に適用できる。特に、一方の読出方向である垂直列方向に1つの垂直信号線18を共有する複数の単位画素3を備えた構成とする場合に用いると好適である。
<撮像装置の概略構成>
図1は、本発明に係る物理情報取得装置の一実施形態であるCMOS固体撮像装置の概略構成図である。この固体撮像装置1は、たとえばカラー画像を撮像し得る電子スチルカメラやFA(Factory Automation)カメラとして適用されるようになっている。
固体撮像装置1は、入射光量に応じた信号を出力する図示しない検知部としての受光素子を含む単位画素が行および列の正方格子状に配列された(すなわち2次元マトリクス状の)撮像部を有し、各単位画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling;相関2重サンプリング)処理機能部やその他の機能部が垂直列ごとに設けられたカラム型のものである。
すなわち、図1に示すように、固体撮像装置1は、複数の単位画素3(単位構成要素の一例)が行および列に(2次元行列状に)多数配列された撮像部(画素部)10いわゆるエリアセンサ部と、撮像部10の外側に設けられた駆動制御部7と、各垂直列に配されたカラム信号処理部(図ではカラム回路と記す)22を有するカラム処理部20と、読出電流源部27と、水平選択スイッチ部60とを備えている。
なお、読出電流源部27は、撮像部10とカラム処理部20との間の信号経路(垂直信号線18)上に設けられ、各垂直信号線18に対してドレイン端子が接続された図示しない負荷MOSトランジスタを含む負荷トランジスタ部が配され、各負荷MOSトランジスタを駆動制御する負荷制御部(負荷MOSコントローラ)が設けられている。なお、読出電流源部27の詳細については後述する。
駆動制御部7としては、たとえば水平走査部12と垂直走査部14とを備える。また、駆動制御部7の他の構成要素として、水平走査部12、垂直走査部14、あるいはカラム処理部20などの固体撮像装置1の各機能部に所定タイミングの制御パルスを供給する駆動信号操作部(読出アドレス制御装置の一例)16が設けられている。
これらの駆動制御部7の各要素は、撮像部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子(撮像デバイス)として構成される。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、撮像部10の各行や各列には、数十から数千の単位画素3が配置される。なお、図示を割愛するが、撮像部10には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成される。また図示を割愛するが、撮像部10の各単位画素3は、フォトダイオードやフォトゲートなどの光電変換素子およびトランジスタ回路によって構成されている。
単位画素3は、水平行選択のための垂直制御線15を介して垂直走査部14と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素3から出力される画素信号S1(_1〜h;1行中の画素番号)をそれぞれ伝送する伝送線としての垂直信号線18を介してカラム処理部20と、それぞれ接続されている。
単位画素3は、垂直列選択のための垂直制御線15を介して垂直走査部14と、また複数の検知部で検知され増幅素子を有する単位信号生成部で増幅された後に単位画素3から出力される画素信号S1(_1〜h;1行中の画素番号)をそれぞれ伝送する伝送線としての垂直信号線18を介してカラム処理部20と、それぞれ接続されている。
水平走査部12や垂直走査部14は、駆動信号操作部16から与えられる駆動パルスに応答してシフト動作(走査)を開始するようになっている。垂直制御線15には、単位画素3を駆動するための種々のパルス信号が含まれる。
水平走査部12は、水平方向の読出列(水平方向のアドレス)を規定する(カラム処理部20内の個々のカラム信号処理部22を選択する)水平アドレス設定部12xと、水平アドレス設定部12xにて規定された読出アドレスに従ってカラム処理部20の各信号を水平信号線86に導く水平駆動部12yとを有する。
水平アドレス設定部12xは、図示を割愛するが、シフトレジスタあるいはデコーダを有して構成されており、カラム信号処理部22からの画素情報を所定の順に選択し、その選択した画素情報を水平信号線86に出力する選択手段としての機能を持つ。
垂直走査部14は、垂直方向の読出行(垂直方向のアドレス)や水平方向の読出列(水平方向のアドレス)を規定する(撮像部10の行を選択する)垂直アドレス設定部14xと、垂直アドレス設定部14xにて規定された読出アドレス上(水平行方向)の単位画素3に対する制御線にパルスを供給して駆動する垂直駆動部14yとを有する。
垂直アドレス設定部14xは、図示を割愛するが、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタあるいはデコーダの他に、電子シャッタ用の行の制御を行なうシャッタシフトレジスタも有する。
垂直シフトレジスタは、撮像部10から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部14yとともに信号出力行選択手段を構成する。シャッタシフトレジスタは、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動部14yとともに電子シャッタ行選択手段を構成する。
駆動信号操作部16は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子1aを介して入力クロックCLK0や動作モードなどを指令するデータを受け取り、また端子1bを介して固体撮像装置1の情報を含むデータDATAを出力する通信インタフェースの機能ブロックとを備える。また、水平アドレス信号を水平アドレス設定部12xへ、また垂直アドレス信号を垂直アドレス設定部14xへ出力し、各アドレス設定部12x,14xは、それを受けて対応する行もしくは列を選択する。
なお、駆動信号操作部16は、撮像部10や水平走査部12など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部10や水平走査部12などから成る撮像デバイスと駆動信号操作部16とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
たとえば、カラム信号処理部22は、図示を割愛するが、蓄積容量を具備した記憶部を有し、単位画素3から垂直信号線18を介して読み出された画素信号(単位信号)S1に基づく所定目的用の物理情報を表わす電位信号Vmを記憶するラインメモリ構造の信号保持機能を備えるようにすることができる(後述する図3を参照)。
また同様に蓄積容量を持ち、CDS(Correlated Double Sampling ;相関2重サンプリング)処理を利用したノイズ除去手段の機能を備えるようにしてもよい。
たとえば、カラム信号処理部22は、図示を割愛するが、蓄積容量を具備した記憶部を有し、単位画素3から垂直信号線18を介して読み出された画素信号(単位信号)S1に基づく所定目的用の物理情報を表わす電位信号Vmを記憶するラインメモリ構造の信号保持機能を備えるようにすることができる(後述する図2を参照)。また同様に蓄積容量を持ち、CDS(Correlated Double Sampling;相関2重サンプリング)処理を利用したノイズ除去手段の機能を備えるようにしてもよい。
CDS処理を行なう場合、駆動信号操作部16から与えられるサンプルパルスSHPとサンプルパルスSHDといった2つのサンプルパルスに基づいて、垂直信号線18を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル(ノイズレベル;0レベル)と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズといわれるノイズ信号成分を取り除く。
なお、カラム信号処理部22には、CDS処理機能部などの後段に、必要に応じて信号増幅機能を持つAGC(Auto Gain Control)回路やその他の処理機能回路などを設けることも可能である。
カラム処理部20の後段には、図示しない水平読出用のスイッチ(選択スイッチ)を備えた水平選択スイッチ部60が設けられている。各垂直列のカラム信号処理部22の出力端は、カラム信号処理部22から画素信号S2を順次読み出すための各垂直列に対応する水平選択スイッチ部60の選択スイッチの入力端iにそれぞれ接続されている。
水平選択スイッチ部60の各垂直列の制御ゲート端cは、水平方向の読出アドレスを制御・駆動する水平走査部12の水平駆動部12yに接続される。一方、水平選択スイッチ部60の各垂直列の選択スイッチの出力端oは、行方向に画素信号を順次転送出力する水平信号線86が共通接続されている。水平信号線86の後端には出力回路88が設けられている。
水平信号線86は、単位画素3のそれぞれから垂直信号線18を介して伝送される個々の画素信号S1(詳しくはそれに基づく画素信号S2)を、垂直信号線18の配列方向である水平方向に所定順に出力するため読出線として機能するものであり、カラム信号処理部22から、垂直列ごとに存在する図示しない選択スイッチによって選択された信号を取り出して出力回路88に渡す。
すなわち、カラム信号処理部22により処理された画素情報を表わす信号電荷に応じた各垂直列の電圧信号は、水平走査部12からの水平選択信号φH1〜φHhに応じた水平読出パルスφg1〜φghにより駆動される垂直列ごとに設けられた選択スイッチにより所定のタイミングで選択され水平信号線86に読み出される。そして、水平信号線86の後端に設けられた出力回路88に入力される。
出力回路88は、撮像部10から水平信号線86を通して出力される各単位画素3の画素信号S2_1〜h(h=n)を適当なゲインで増幅した後、撮像信号S3として図示しない外部回路に出力端子88aを介して供給する。この出力回路88は、たとえば、バッファリングだけする場合もあるし、その前に黒レベル調整、列ばらつき補正、色関係処理などを行なうこともある。
つまり、本実施形態のカラム型の固体撮像装置1においては、単位画素3からの出力信号(電圧信号)が、垂直信号線18→カラム処理部20(カラム信号処理部22)→水平信号線86→出力回路88の順で伝送される。その駆動は、1行分の画素出力信号は垂直信号線18を介してパラレルにカラム処理部20に送り、処理後の信号は水平信号線86を介してシリアルに出力するようにする。この画素信号のカラム処理部20までの垂直転送動作は1行分の単位画素3に対して同時に行なわれる。
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素3に対して水平行方向および垂直列方向の何れから供給するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
このような構成の固体撮像装置1において、水平走査部12や垂直走査部14およびそれらを制御する駆動信号操作部16により、撮像部10の各画素を水平行単位で順に選択し、その選択した1つの水平行分の画素の情報を同時に読み出すタイプのCMOSイメージセンサが構成される。
出力回路88の後段に設けられる図示しない外部回路は、撮像部10や駆動制御部7などが同一の半導体領域に一体的に形成された固体撮像素子とは別の基板(プリント基板もしくは半導体基板)上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。
撮像部10や駆動制御部7などからなる固体撮像素子(本発明に係る半導体装置や物理情報取得装置の一例)と外部回路とによって、固体撮像装置1が構成されている。駆動制御部7を撮像部10やカラム処理部20と別体にして、撮像部10やカラム処理部20で固体撮像素子(半導体装置の一例)を構成し、この固体撮像素子と別体の駆動制御部7とで、撮像装置(本発明に係る物理情報取得装置の一例)として構成してもよい。
なおここでは、固体撮像素子の後段の信号処理を担当する外部回路を固体撮像素子(撮像チップ)外で行なう例を示したが、外部回路の全てもしくは一部(たとえばA/D変換部やデジタルアンプ部など)の機能要素を、固体撮像素子のチップに内蔵するように構成してもよい。つまり、撮像部10や駆動制御部7などが同一の半導体領域に一体的に形成された固体撮像素子と同一の半導体基板上に外部回路を構成して、実質的に、固体撮像装置1と物理情報取得装置とが同一のものとして構成してもよい。
また図では、水平選択スイッチ部60や駆動制御部7を撮像部10とともに備えて固体撮像装置1を構成し、実質的に、固体撮像装置1が物理情報取得装置としても機能するように構成しているが、物理情報取得装置は、必ずしもこのような構成に限定されない。水平選択スイッチ部60や駆動制御部7の全体もしくは一機能部分が撮像部10と同一の半導体領域に一体的に形成されたものであることは要件ではない。水平選択スイッチ部60および駆動制御部7を、撮像部10とは異なる回路基板(別の半導体基板に限らず一般的な回路基板をも意味する)、たとえば外部回路が設けられる回路基板に形成してもよい。
<<画素構造>>
図2は、図1に示した固体撮像装置1に使用される単位画素3の構成例を示す図である。撮像部10内の単位画素(画素セル)3の構成は、通常のCMOSイメージセンサと同様であり、本実施形態では、CMOSセンサとして汎用的な4TR構成のものを使用することができるし、4TR構成のものに限らず、たとえば、特許第2708455号公報に記載のように、3つのトランジスタからなる3TR構成のものを使用することもできる。もちろん、これらの画素構成は一例であり、通常のCMOSイメージセンサのアレイ構成であれば、何れのものでも使用できる。
画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部(転送ゲート部/読出ゲート部)の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する構成を使用することができる。
たとえば、図2に示すように、電荷生成部と3つのトランジスタからなる3TR構成とすることで、単位画素3におけるトランジスタが占める面積を少なくし、画素サイズを小さくすることができる(たとえば特許第2708455号公報参照)。
この3TR構成の単位画素3は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部32(たとえばフォトダイオード)と、電荷生成部32により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線(DRN)に接続された増幅用トランジスタ42と、電荷生成部32をリセットするためのリセットトランジスタ36とを、それぞれ有している。また、図示しない垂直走査部14より転送配線(TRF)55を介して走査される読出選択用トランジスタ(転送ゲート部)34が、電荷生成部32と増幅用トランジスタ42のゲートとの間に設けられている。
増幅用トランジスタ42のゲートおよびリセットトランジスタ36のソースは読出選択用トランジスタ34を介して電荷生成部32に、リセットトランジスタ36のドレインおよび増幅用トランジスタ42のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ42のソースは垂直信号線53に接続されている。
読出選択用トランジスタ34は、転送配線55を介して転送駆動バッファ250により駆動されるようになっている。リセットトランジスタ36は、リセット配線56を介してリセット駆動バッファ252により駆動されるようになっている。
転送駆動バッファ250、リセット駆動バッファ252とも基準電圧である0Vと、電源電圧の2値で動作する。特に、この画素における読出選択用トランジスタ34のゲートに供給されるローレベル電圧は0Vである。
増幅用トランジスタ42は各垂直信号線53(図1の垂直信号線18に相当)に接続されており、また垂直信号線53は垂直列ごとに読出電流源部27の定電流源Inの一部をなす負荷MOSトランジスタ27zのドレインに接続され、また各負荷MOSトランジスタ27zには、図示しない負荷制御部からの負荷制御信号SFLACTが共通に入力され、信号読出し時には、各増幅用トランジスタ42に接続された負荷MOSトランジスタ27zによって、予め決められた定電流を流し続けるようになっている。つまり、負荷MOSトランジスタ27zは、選択行の増幅用トランジスタ42とソースフォロアを組んで読出電流を増幅用トランジスタ42に供給することで、垂直信号線53への信号出力をさせる。
この3TR構成の単位画素3においては、4TR構成と同様に、フローティングディフュージョン38は増幅用トランジスタ42のゲートに接続されているので、増幅用トランジスタ42はフローティングディフュージョン38の電位に対応した信号を垂直信号線53に出力する。
リセットトランジスタ36は、リセット配線(RST)56が行方向に延びており、ドレイン線(DRN)57は殆どの画素に共通になっている。このドレイン線57は、ドレイン駆動バッファ(以下DRN駆動バッファという)240により駆動される。リセットトランジスタ36はリセット駆動バッファ252により駆動され、フローティングディフュージョン38の電位を制御する。
ドレイン線57が行方向に分離されているが、このドレイン線57は1行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。電荷生成部32(光電変換素子)にて生成された信号電荷は読出選択用トランジスタ34によりフローティングディフュージョン38に転送される。
ここで、3TR構成の単位画素3には、4TR構成とは異なり、増幅用トランジスタ42と直列に接続される垂直選択用トランジスタ40が設けられていない。垂直信号線53には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、FD電位の制御により行なう。通常は、FD電位をロー(Low)にしている。画素を選択するときは、選択画素のFD電位をハイ(High)にすることで、選択画素の信号を垂直信号線53に出す。その後、選択画素のFD電位をローに戻す。この操作は1行分の画素に対して同時に行なわれる。
このようにFD電位を制御するためには、1)選択行FD電位をハイにするときに、ドレイン線57をハイにし、選択行のリセットトランジスタ36を通して、そのFD電位をハイにする、2)選択行FD電位をローに戻すときに、ドレイン線57をローにし、選択行のリセットトランジスタ36を通して、そのFD電位をローにする、という動作を行なう。
画素信号の読出し時には、先ずリセットパルスφRSTをアクティブにして、同一行に配置された単位画素3のフォトダイオードなどの電荷生成部32をリセットする。この後、リセットされた各単位画素3は入射される光を変換して電荷を蓄積する。一定の蓄積時間が経過すると、読出対象の垂直信号線18ごとに読出電流が負荷MOSトランジスタ27zから供給される。
この状態で転送信号φTRGをアクティブして電荷生成部32の信号電荷をフローティングディフュージョン38に転送する。すると、ソースフォロア構成の増幅用トランジスタ42の電位が信号電荷に応じて変化する。これにより、対象行に配置された単位画素3のうち、読出電流が供給された垂直列に配置されている単位画素3から、入射光を変換した画素信号S1が読み出される。
<<読出電流源部の詳細;第1実施形態>>
図3は、読出電流源部27の第1実施形態の回路構成を説明する図である。ここでは、読出電流源部27の他に、カラム処理部20の一例として設けられる信号保持部24、水平走査部12、および出力回路88を示している(後述する他の実施形態の回路構成でも同様である)。
第1実施形態の構成は、画素信号生成部5のソースフォロワの負荷としてカレントミラー回路を用いるとともに、読出電流源部27を複数段(それぞれに参照子a,bを付して示す)並列に備え、一方にて通常の読出用の動作電流(読出電流)を供給しつつ、他方(1つとは限らない)にて、一時的に読出加速用の動作電流(加速読出電流)をさらに供給するつまり補給する点に特徴を有する。以下具体的に説明する。
信号保持部24は、垂直列ごとに、撮像部10と水平信号線86の信号系路上に設けられたスイッチとして機能するNch型のトランジスタ112と、トランジスタ112の水平信号線86側と接地(GND)との間に設けられた記憶回路(単一の記憶素子でもよい)114とを備える。各垂直列の記憶部114を纏めてラインメモリと称する。トランジスタ112のゲートには、各記憶部114に画素信号を保持させる書込制御信号MWRが図示しない駆動信号操作部16から供給される。
水平選択スイッチ部60は、垂直列ごとに、トランジスタ112の水平信号線86側の信号系路上に設けられた水平読出用の選択スイッチとして機能するNch型のトランジスタ122を備えている。トランジスタ122のゲートには、水平走査部12からの水平選択信号φH1〜φHhに応じた駆動パルスφg1〜φghが供給され、所定のタイミングで何れかの垂直列の記憶部114が選択され、記憶部114に一時的にされていた画素信号S2(Vm)が水平信号線86に読み出されるようになっている。
また、第1実施形態の特徴部分である読出電流源部27は、図2に示した負荷MOSトランジスタ27zに対応するNch型のトランジスタ304(負荷MOSトランジスタ)と、電流出力端であるトランジスタ304のドレインと単位画素3の画素信号生成部5に対しての電流供給線としての機能を持つ垂直信号線18とを接続する切替スイッチとして機能するNch型のトランジスタ308とを垂直列ごとに備えるとともに、全垂直列に対して共用される基準電流源部310を備えている。
トランジスタ304,308(纏めて負荷MOS群300ともいう)は垂直信号線18と接地(GND)との間に縦続接続されている。具体的には、各トランジスタ308は、ドレインが垂直信号線18に接続され、そのソースがトランジスタ304のドレインに接続され、ゲートには図示しない負荷制御部からの負荷制御信号SFLACTが各垂直列に対して共通に入力されるようになっている。
基準電流源部310は、電源側に配された電流生成部312と電流生成部312に対して接地側に配されたNch型のトランジスタ314とを有し、トランジスタ314が各垂直列のトランジスタ304との間でカレントミラー回路を構成するように接続されている。具体的には、トランジスタ304,314のソースがともに接地(GND)に接続され、トランジスタ314のゲートが、各垂直列のトランジスタ304のゲートに共通に接続され、かつ自身のドレインに接続され、さらに電流生成部312の出力端に接続されている。
カレントミラー回路は、電流生成部312から出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を出力する電流/電流変換部の一例である。カレントミラー回路を構成する各垂直列の全トランジスタ304と基準電流源部310のトランジスタ314としては、電流ばらつきができるだけ生じないように、同じ特性のものが用いられる。各垂直列の電流ばらつきに起因する縦筋状ノイズの発生を防止するためである。
なお、各トランジスタ304は、ソースが接地線であるソース線309に共通に接続されている。ソース線309は、水平方向の端部(図3の左右の垂直列)で基板バイアスである接地(GND)に接続されるようになっている。つまり、負荷MOS群300の接地(GND)に対する動作電流(読出電流)が、チップの左右両端から供給されるような構成となっている。
このような構成により、単位画素3で取得された画素信号S1の増幅にはソースフォロワを利用し、負荷としてカレントミラー型の負荷MOS(読出電流源部27の負荷MOS群300)を各列に配置するようになっている。負荷MOS群300の電流値は負荷MOS電流源として機能する基準電流源部310によって決められる。
ここで、第1実施形態の読出電流源部27は、基準電流源部310を複数段備えるとともに、特に、トランジスタ304,308からなる各垂直列に設けられる負荷MOS群300をも複数段、垂直信号線18に対して並列に動作するように備える点に特徴を持つ。
一方の読出方向である垂直列方向に1つの垂直信号線18を共有するように接続された複数の単位画素3、すなわち同一垂直列の複数の単位画素3が、これら複数の読出電流源部27a,27bを構成する各垂直列にそれぞれ複数設けられる負荷MOS群300を共有する構成となる。
図示した例では、読出電流源部27を2段構え(それぞれに参照子a,bを付して示す)にしており、一方の読出電流源部27aは、通常の読出用の動作電流を供給する読出電流源部として機能し、他方の読出電流源部27bは、読出加速用の動作電流を供給する読出電流源部として機能する。以下、一方の読出電流源部27aを通常読出電流源部27a、他方の読出電流源部27bを加速読出電流源部27bともいう。
各負荷MOS群300a,300bは、図示しない負荷制御部からの対応する負荷制御信号SFLACTa,SFLACTbによって独立に制御されるようになっている。すなわち、通常読出電流源部27aの負荷MOS群300aを構成するトランジスタ308aのゲートには、負荷制御信号SFLACTaが各垂直列に対して共通に入力され、加速読出電流源部27bの負荷MOS群300bを構成するトランジスタ308bのゲートには、負荷制御信号SFLACTbが各垂直列に対して共通に入力される。
通常読出電流源部27aの各垂直列の負荷MOS群300aによる記憶部114の電位確定用電流Ia(≠0)は、負荷MOS群300aとカレントミラー接続されている通常読出用の基準電流源部310aが決定し、加速読出電流源部27bの各垂直列の負荷MOS群300bによる読出加速用電流Ib(≠0)は、負荷MOS群300bとカレントミラー接続されている加速読出用の基準電流源部310bが決定するような構成となっている。
電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)は、“1以下”でもよいが、たとえば2倍以上さらに好ましくは5倍以上とするのが好ましい。比が大きい程、読出加速用電流Ibを供給する時間を短くすることができる。負荷MOS群300aによる電位確定用電流Ia用の電流源と負荷MOS群300bによる読出加速用電流Ib用の電流源とが各垂直信号線18に対して並列に配される構成となっているので、負荷MOS群300a,300bがともに電流供給動作をすることで、垂直信号線18には、読出加速用電流Ibの値(≠0)に拘らず、電位確定用電流Iaよりも大きな合成電位確定用電流Ia+Ib(>Ia)が流れることとなる。
<<読出電流源部の動作;第1実施形態>>
図4は、図3に示した第1実施形態の読出電流源部27の動作を説明するタイミングチャートである。
垂直転送フェーズ時には、画素信号の読出し前に負荷制御信号SFLACTaをアクティブ(本例ではHレベル)にして垂直信号線18に電位確定用電流Iaを流すとともに(t30)、書込制御信号MWRもアクティブ(本例ではHレベル)にして(t31)、信号保持部24の記憶部114に画素信号S1を読み出して記憶する準備をする。
次に、垂直走査部14から単位画素3に供給する転送信号φTRGをアクティブ(本例ではHレベル)にして、単位画素3の電荷生成部32で生成された電荷信号を画素信号生成部5にて電圧モードの画素信号S1に変換にして、カラム信号処理部22を介して信号保持部24の各記憶部114に読み出して記憶する(t32〜t34)。
その後、先に書込制御信号MWRをインアクティブ(Lレベル)にしてから(t38)、負荷制御信号SFLACTaをインアクティブ(Lレベル)にして垂直信号線18への電位確定用電流Iaの供給を停止し(t40)、画素信号の垂直転送を終える。これにより、信号確定用の動作電流である電位確定用電流Iaを単位画素3を構成する画素信号生成部5の出力部として配される増幅用トランジスタ42に供給して、単位画素3から読み出された画素信号S1に基づく所定目的用の物理情報を表わす電位信号Vmの大きさを確定させることができる。この画素信号の垂直転送動作は1行分の単位画素3に対して同時に行なわれる。
記憶部114に転送され保持された電位信号Vmによって表わされる画素信号S2は、水平走査部12からの水平読出パルスφgにより各垂直列のトランジスタ122が所定の順に制御されることで、たとえば図3中の左端から順番に垂直列を選択され、水平方向に順に水平信号線86に転送される(水平転送フェーズ;t42〜t44(_1〜h))。
ここで、この第1実施形態においては、読出電流源部27を2段構成としており、負荷制御信号SFLACTaによる負荷MOS群300aに対する駆動制御の他に、負荷制御信号SFLACTbによって負荷MOS群300bを独立に制御できるようになっている。
具体的には、負荷制御信号SFLACTaをアクティブHにして垂直信号線18に電流値Iaを流し(t30)、さらに転送信号φTRGをアクティブHにしてカラム信号処理部22を介して信号保持部24の各記憶部114に画素信号S2を読み出して記憶することができるようにするのとほぼ同時に、負荷制御信号SFLACTbをアクティブHにして垂直信号線18に電流値Ibを流す(t32)。
前述のように、負荷MOS群300aによる電位確定用電流Ia用の電流源と負荷MOS群300bによる読出加速用電流Ib用の電流源とが各垂直信号線18に対して並列に配される構成となっている。したがって、負荷制御信号SFLACTa,SFLACTbの何れもがアクティブHになっている負荷MOS群300a,300bがともに電流供給動作をする期間内(t32〜t36)は、垂直信号線18には、電位確定用電流Iaに読出加速用電流Ibが補給されることで、合成電位確定用電流Ia+Ib(>Ia)という電位確定用電流Iaよりも大きな電流が流れる。
記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)が目標値にある程度近くなったところで負荷制御信号SFLACTbをインアクティブLにし、垂直信号線18に流れる電流値を電位確定用電流Iaに戻す(t36)。つまり、期間t32〜t36に一時的に垂直信号線18に流れる読出電流値すなわち画素信号生成部5に供給する読出電流値を大きくすることで、単位画素3からの画素信号の読出しを加速し、記憶部114の保持電位Vmがほぼ画素信号S1に対応する適正な電位になったところで垂直信号線18に流れる電流値を電位確定用電流Iaに戻す。
こうすることで、負荷MOS群300a,300bがともに電流供給動作をする期間内(t32〜t36)は、記憶部114への読出電流が電位確定用電流Iaからより大きな合成電位確定用電流Ia+Ibに切り替るので、記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)の立上りを速くすることができる。すなわち、垂直信号線18に流れる読出電流を、電位確定用電流Iaに加えて読出加速用電流Ibを補給して読出加速することにより、記憶部114の電位の安定化を速くすることができる。
つまり、記憶部114の電位Vmが確定する際には、垂直信号線18に流れる電流値は電位確定用電流Iaに戻っているので、負荷MOS群300aのソース線309aに生じる電圧降下(IRドロップ)は、電位確定用電流Iaによる分だけであり、電位確定用電流Iaを常時大きくする従来例とは異なり、IRドロップを小さくすることができる。
よって、IRドロップによる端と中央のトランジスタ304のゲート―ソース間電圧のずれを小さくすることができ、読出電流の場所依存性の影響を、電位確定用電流Iaを常時大きくする従来例に比べて弱くすることができ、端部の垂直列と中央部の垂直列との間でのIRドロップ差によって生じるシェーディングを小さくすることができる。つまり、信号読出時間を早くするために負荷MOS群300の電流値を合成電位確定用電流Ia+Ibにして一時的に上げても、記憶部114の電位が決定する際には電流値が電位確定用電流Iaに戻っているので小さくでき、シェーディングの増加という問題を招かない。
よって、比較的大きな寄生素子9が各列に接続された形となる場合であって寄生素子9が大きなCR時定数を持つ場合であっても、一時的に垂直信号線18に流れる読出電流値を大きくして読出しを加速して、記憶部114への読出しが所定時間内に収まるようにすることで、読出時間の短縮化と縦筋ノイズの抑圧を両立させつつ、さらに、その後に読出電流を電位確定用電流Iaに戻すことで読出時間の短縮化とシェーディング増加の回避を両立させることができる。
<<読出電流源部の詳細;第2実施形態>>
図5は、読出電流源部27の第2実施形態の回路構成を説明する図である。第2実施形態の構成は、読出電流源部27を複数段(それぞれに参照子a,bを付して示す)並列に備える点では第1実施形態と同様であるが、基準電流源部310を複数段備えるとともに、特に、トランジスタ304,308からなる各垂直列に設けられる負荷MOS群300を1つで共用するようにしている点で、負荷MOS群300をも複数段(具体的には2段)備えるようにしていた第1実施形態と異なる。すなわちこの第2実施形態では、基準電流源部310のみが複数段(具体的には2段)構えとなっている点に特徴を有する。以下具体的に説明する。
基準電流源部310は、第1実施形態と同様に、電源側に配された電流生成部312a,312bと、各電流生成部312a,312bに対して接地側に配されたNch型のトランジスタ314a,314bとを有し、トランジスタ314a,314bが各垂直列のトランジスタ304との間でカレントミラー回路を構成するように接続されている。
ここで、第2実施形態の構成においては、1つの負荷MOS群300を通常読出電流源部27aと加速読出電流源部27bとで共用(兼用)するべく、基準電流源部310は、トランジスタ314a,314bの各ゲートと各垂直列のトランジスタ304のゲートとの間に切替手段として機能する2入力−1出力型のスイッチ318を備えている。
スイッチ318は、一方の入力端子aがトランジスタ314aのゲートと接続され、他方の入力端子bがトランジスタ314bのゲートと接続され、出力端子oが負荷MOS群300を構成するトランジスタ304のゲートと接続されており、図示しない駆動信号操作部16からの切替制御信号Φに基づいてトランジスタ314a,314bの各ゲートのトランジスタ304のゲートへの接続を切り替えるようになっている。具体的には、スイッチ318は、切替制御信号ΦがインアクティブLのときに基準電流源部310aのゲートを選択し、アクティブHのときに基準電流源部310bのゲートを選択するようになっている。
通常読出電流源部27aの各垂直列の負荷MOS群300aによる電位確定用電流Ia(≠0)は通常読出用の基準電流源部310aが決定し、加速読出電流源部27bの各垂直列の負荷MOS群300bによる読出加速用電流Ib(≠0)は、加速読出用の基準電流源部310bが決定するような構成となっている。電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)は、“1を超える”ようにする。たとえば2倍以上、さらに好ましくは5倍以上とするのが好ましい。比が大きい程、読出加速用電流Ibを供給する時間を短くすることができる。
負荷MOS群300aによる電位確定用電流Ia用の電流源と負荷MOS群300bによる読出加速用電流Ib用の電流源とがスイッチ318によって各垂直信号線18に対して切り替えられて接続される構成となっているので、共用される負荷MOS群300が基準電流源部310a,310bの何れか一方に基づいて動作することで、垂直信号線18には、電位確定用電流Ia(≠0)と読出加速用電流Ib(≠0)の何れか一方が流れることとなる。
電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)が“1を超える”ようにしておくことで、スイッチ318が基準電流源部310b側を選択したときに、電位確定用電流Iaよりも大きな読出加速用電流Ibが垂直信号線18に流れるようにすることができる。
<<読出電流源部の動作;第2実施形態>>
図6は、図5に示した第2実施形態の読出電流源部27の動作を説明するタイミングチャートである。
読出し前に負荷制御信号SFLACTをアクティブHにして垂直信号線18に電位確定用電流Iaを流すとともに(t30)、書込制御信号MWRもアクティブHにして(t31)、信号保持部24の記憶部114に画素信号S1を読み出して記憶する準備をする。
次に、垂直走査部14から単位画素3に供給する転送信号φTRGをアクティブ(本例ではHレベル)にして、単位画素3の電荷生成部32で生成された電荷信号を画素信号生成部5にて電圧モードの画素信号S1に変換にして、カラム信号処理部22を介して信号保持部24の各記憶部114に読み出して記憶する(t32〜t34)。
その後、先に書込制御信号MWRをインアクティブLにしてから(t38)、負荷制御信号SFLACTをインアクティブLにして垂直信号線18への電位確定用電流Iaの供給を停止し(t40)、画素信号の垂直転送を終える。この画素信号の垂直転送動作は1行分の単位画素3に対して同時に行なわれる。
記憶部114に転送され保持された画素信号S2は、水平走査部12からの水平読出パルスφgにより各垂直列のトランジスタ122が所定の順に制御されることで、たとえば図3中の左端から順番に垂直列を選択され、水平方向に順に水平信号線86に転送される(t42〜t44(_1〜h))。
ここで、この第2実施形態においては、読出電流源部27の基準電流源部310a,310bをスイッチ318で切り替えるように基準電流源部310のみを2段構成にしており、切替制御信号Φに基づくスイッチ318による選択切替動作によって、共用される負荷MOS群300に流れる電流を制御できるようになっている。
具体的には、負荷制御信号SFLACTをアクティブHにする際には(t30)、切替制御信号ΦをインアクティブLにして負荷MOS群300に電位確定用電流Iaが流れるようにしておく。そして、転送信号φTRGをアクティブHにする際に切替制御信号ΦをアクティブHにすることで、負荷MOS群300に読出加速用電流Ibが流れるようにする(t32)。
記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)が目標値にある程度近くなったところで切替制御信号ΦをインアクティブLにし、垂直信号線18に流れる電流値を電位確定用電流Iaに戻す(t36)。つまり、期間t32〜t36に一時的に垂直信号線18に流れる読出電流値を大きくすることで、単位画素3からの画素信号の読出しを加速し、記憶部114の保持電位Vmがほぼ画素信号S1に対応する適正な電位になったところで垂直信号線18に流れる電流値を電位確定用電流Iaに戻す。
前述のように、この第2実施形態では、読出加速用電流Ibと電位確定用電流Iaとの比(Ib/Ia)を“1を超える”ように設定しているので、記憶部114への読出電流が電位確定用電流Iaからより大きな読出加速用電流Ibに切り替るので、第1実施形態と同様に、記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)の立上りを速くすることができる。すなわち、垂直信号線18に流れる読出電流を電位確定用電流Iaよりも大きな読出加速用電流Ibに切り替えて読出加速することにより、記憶部114の電位の安定化を速くすることができる。
つまり、第2実施形態においても、スイッチ318により、読出し最中に負荷MOS群300のゲート電位を切り替えることで、一時的に大電流(読出加速用電流Ib)を流した後、電流値を電位確定用電流Iaに戻すことができる。記憶部114の電位Vmが確定する際には、垂直信号線18に流れる電流値は電位確定用電流Iaに戻っているので、負荷MOS群300のソース線309に生じる電圧降下(IRドロップ)は、電位確定用電流Iaによる分だけであり、電位確定用電流Iaを常時大きくする従来例とは異なり、IRドロップを小さくすることができる。
よって、第1実施形態と同様に、比較的大きな寄生素子9が各列に接続された形となる場合であって寄生素子9が大きなCR時定数を持つ場合であっても、一時的に垂直信号線18に流れる読出電流値を大きくして読出しを加速して、記憶部114への読出しが所定時間内に収まるようにすることで、読出時間の短縮化と縦筋ノイズの抑圧を両立させつつ、さらに、その後に読出電流を電位確定用電流Iaに戻すことで読出時間の短縮化とシェーディング増加の回避を両立させることができる。
加えて、垂直列ごとに、1つの負荷MOS群300を通常読出電流源部27aと加速読出電流源部27bとで共用するようにしているので、負荷MOS群300をも複数段(具体的には2段)構えとして、垂直信号線18に対して並列に動作するように構成している第1実施形態よりも負荷MOS群300の回路部材を少なくでき、回路面積の面で有利となる。
<<読出電流源部の詳細;第3実施形態>>
図7は、読出電流源部27の第3実施形態の回路構成を説明する図である。第3実施形態の構成は、第1実施形態に対する変形例を示しており、読出電流源部27の負荷MOS群300および基準電流源部310をそれぞれ複数段(それぞれに参照子a,bを付して示す)並列に備える点では第1実施形態と同様であるが、画素信号生成部5のソースフォロワの負荷としてカレントコピア(電流記憶)回路を設けるようにしている点で、カレントミラー回路を設けている第1実施形態と異なる。以下具体的に説明する。
第3実施形態の読出電流源部27は、単位画素3の画素信号生成部5に読出電流を供給する電流サンプリング部としての機能を持ったカレントコピア部400と、カレントコピア部400に定電流を供給する基準電流源部410とを備える。
基準電流源部410は、カレントミラー回路で構成されている。具体的には、基準電流源部410は、接地側に配された電流生成部412と電流生成部412に対して電源側に配されたPch型のトランジスタ414と、トランジスタ414との間でカレントミラー回路を構成するように接続されたPch型のトランジスタ416とを有している。
トランジスタ414,416のソースがともに電源に接続され、トランジスタ414のゲートが、トランジスタ416のゲートに共通に接続され、かつ自身のドレインに接続され、さらに電流生成部412の出力端に接続されている。トランジスタ416のドレインは各垂直列のカレントコピア部400に接続されるようになっている。
カレントコピア部400は、基準電流源部410から出力された電流を複写(コピー)して単位画素3の画素信号生成部5に供給するカレントコピア用のNch型のトランジスタ(以下コピアトランジスタという)402と、コピアトランジスタ402のゲート電位を記憶(蓄積)するコンデンサ(キャパシタ)などの記憶素子404とを有している。
またカレントコピア部400は、コピアトランジスタ402のゲート電位を記憶素子404へ蓄積する際にオン状態とする切替スイッチとして機能するNch型のトランジスタ406,407と、コピアトランジスタ402のソースと単位画素3の画素信号生成部5に対しての電流供給線としての機能を持つ垂直信号線18とを接続する切替スイッチとして機能するNch型のトランジスタ408とを有している。
本実施形態においては、各コピアトランジスタ402のソースを接地線409に共通に接続し、各コピアトランジスタ402のゲートと接地線409の間にサンプリング用の記憶素子404を配している。接地線409は、水平方向の端部(図7の左右の垂直列)で基板バイアスである接地(GND)に接続されるようになっている。つまり、カレントコピア部400の接地(GND)に対する動作電流(読出電流)が、チップの左右両端から供給されるような構成となっている。
また、コピアトランジスタ402のゲートにトランジスタ406のソースが、コピアトランジスタ402のドレインにトランジスタ406のドレインが接続されている。トランジスタ406は、コピアトランジスタ402のゲート電位を記憶素子404にラッチするためのスイッチとして機能する。画素信号を垂直転送する際は、トランジスタ406はオフとされる。
さらに、トランジスタ402,406の各ドレインにトランジスタ407のソースを接続し、基準電流源部410を構成するトランジスタ416のドレインが、各垂直列のトランジスタ407のドレインに共通に接続されるようにしている。
トランジスタ406,407には、コピアトランジスタ402のゲート電位を設定する際にそれぞれをアクティブにする2つの制御パルスΦA,ΦBが図示しないゲート回路で生成されて垂直列ごとに供給される。ゲート回路としては、たとえば水平走査部12からの選択パルスと駆動信号操作部16からのイネーブル信号との論理積を取るなどの回路が設けられる。また、トランジスタ408のゲートには、図示しない負荷制御部からの負荷制御信号SFLACTが各垂直列に対して共通に入力されるようになっている。
なお、制御パルスΦA,ΦB生成用に水平走査部12が発する水平選択パルスは、各信号保持部24に対する出力制御を行なうための水平選択パルスφgとは異なるタイミングで発せられる。水平走査部12の動作効率を良好にする点や読出電流源部27の動作設定期間を新たに設ける必要がない点やこれによって制御回路部分の回路規模を節約できるなどの点で都合がよい。
スイッチとして機能するトランジスタ406,407を導通状態(オン)に制御すると、カレントコピア部400は入力フェーズとなり、基準電流源部410からの電流(電位確定用電流Iaもしくは読出加速用電流Ib)が記憶素子404に流れ、コピアトランジスタ402のゲート電位が、コピアトランジスタ402自ら出力する読出電流(つまり電位確定用電流Iaもしくは読出加速用電流Ib)の値を設定する設定電位となる。
一方、トランジスタ406,407を非導通状態(オフ)に制御すると、カレントコピア部400は出力フェーズとなり、コピアトランジスタ402に保持しておいたコピアトランジスタ402のゲート電位に応じた電流(つまり電位確定用電流Iaもしくは読出加速用電流Ib)を、そのコピアトランジスタ402のドレイン・ソース間に、垂直信号線18に対する読出電流として供給し得るようになる。
ここで、第3実施形態の読出電流源部27は、基準電流源部410を複数段備えるとともに、コピアトランジスタ402や記憶素子404などからなる各垂直列に設けられるカレントコピア部400をも複数段、垂直信号線18に対して並列に動作するように備える点に特徴を持つ。
図示した例では、読出電流源部27を2段構え(それぞれに参照子a,bを付して示す)にしており、一方の読出電流源部27aは、通常の読出用の動作電流を供給する読出電流源部として機能し、他方の読出電流源部27bは、読出加速用の動作電流を供給する読出電流源部として機能する。以下、この第3実施形態においても、一方の読出電流源部27aを通常読出電流源部27a、他方の読出電流源部27bを加速読出電流源部27bともいう。
各カレントコピア部400a,400bは、図示しない負荷制御部からの対応する負荷制御信号SFLACTa,SFLACTbによって独立に制御されるようになっている。すなわち、通常読出電流源部27aのカレントコピア部400aを構成するトランジスタ408aのゲートには負荷制御信号SFLACTaが各垂直列に対して共通に入力され、加速読出電流源部27bのカレントコピア部400bを構成するトランジスタ408bのゲートには、負荷制御信号SFLACTbが各垂直列に対して共通に入力される。
なお、制御パルスΦA,ΦBは、カレントコピア部400a,400bとで、ΦA1/ΦB1,ΦA2/ΦB2,…,ΦAh/ΦBhのように、垂直列ごとに異なるものが使用され、かつ同一の垂直列に対して共通のものが使用される。
通常読出電流源部27aの各垂直列のカレントコピア部400aによる記憶部114の電位確定用電流Ia(≠0)は通常読出用の基準電流源部410aが決定し、加速読出電流源部27bの各垂直列のカレントコピア部400bによる読出加速用電流Ib(≠0)は、加速読出用の基準電流源部410bが決定するような構成となっている。
カレントコピア部400aによる電位確定用電流Ia用の電流源とカレントコピア部400bによる読出加速用電流Ib用の電流源とが各垂直信号線18に対して並列に配される構成となっているので、カレントコピア部400a,400bがともに電流供給動作をすることで、垂直信号線18には、読出加速用電流Ibの値(≠0)に拘らず、電位確定用電流Iaよりも大きな合成電位確定用電流Ia+Ib(>Ia)が流れることとなる。
この第3実施形態においても、電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)は、“1以下”でもよいが、たとえば2倍以上、さらに好ましくは5倍以上とするのが好ましい。比が大きい程、読出加速用電流Ibを供給する時間を短くすることができる。ただし、比を大きくし過ぎると、逆に電流を引っ張りすぎて、すなわち加速し過ぎて、電位確定用電流Iaに戻す時間が掛かることが懸念されるので、一概に大きいほどよいとはいえず、この点も考慮して読出加速用電流Ibを設定するのが望ましい。たとえば比を3倍位に設定するのがよい。
<<読出電流源部の動作;第3実施形態>>
図8は、図7に示した第3実施形態の読出電流源部27の動作を説明するタイミングチャートである。
第3実施形態の構成においては、コピアトランジスタ402a、402bのゲートに接続される記憶素子404に、カレントコピアの電位を蓄積する時間を別途確保する必要がある。一例としては、n−1行目信号の水平転送フェーズ期間(t42〜t44(_1〜h))に、n行目の垂直転送用のコピアトランジスタ402a、402bのゲート電位設定もしておくことで、効率的な垂直読出処理を行なうようにする。
たとえば、負荷制御信号SFLACTをインアクティブLにした状態で、水平走査部12からの水平選択信号φH1〜φHhに応じた水平読出パルスφg1〜φghを順次Hレベルにして水平転送すると同時に、トランジスタ406,407への制御パルスΦA_1,ΦB_1もHレベルにして、次行(n行)の垂直読出しのために、1列目の信号確定用のコピアトランジスタ402aおよび加速読出用のコピアトランジスタ402bの各ゲート電位を設定する(t42_1)。
すなわち、制御パルスΦA,ΦBのアクティブ信号が選択された1つの垂直列のトランジスタ406,407に供給され、それぞれがオン状態になる。これにより、基準電流源部410の電流出力機能を持つトランジスタ416から電位確定用電流Iaあるいは読出加速用電流Ibが出力され、コピアトランジスタ402のゲートに電位が印加される。
対象垂直列の水平転送およびゲート電位設定処理が完了すると、水平走査部12は、別の垂直列の処理に切り替える。別の垂直列の処理が開始される際には、その前の垂直列のカレントコピア部400のトランジスタ406,407はオフになる。このとき、その前の垂直列に読出電流を供給していたコピアトランジスタ402のゲート電位(設定電位)が、記憶素子404に蓄積される。
ただしこの際には、制御パルスΦB_1を先にLレベルに戻してから(t43_1)、制御パルスΦA_1ΦをLレベルに戻す(t44_1)。これは、制御パルスΦAを先にLレベル戻してしまうと、折角設定したゲート電位がコピアトランジスタ402a,402b自身を介してGNDに抜けてしまうからである。
以下同様にして、撮像部10を構成する全ての垂直列に順次繰り返されることで、全列の水平転送とコピアトランジスタ402a,402bのゲート電位の設定を一緒に実行する。
次に、n行目信号の垂直読出処理に当たっては、カレントミラー回路を利用した第1実施形態と同様に、n行目信号の垂直転送フェーズ期間(t30〜t42_1)に、負荷制御信号SFLACTをアクティブHにして垂直信号線18に電位確定用電流Iaを流すとともに(t30)、書込制御信号MWRもアクティブHにして(t31)、信号保持部24の記憶部114に画素信号S1を読み出して記憶する準備をする。
次に、垂直走査部14から単位画素3に供給する転送信号φTRGをHレベルにして、単位画素3の電荷生成部32で生成された電荷信号を画素信号生成部5にて電圧モードの画素信号S1に変換にして、カラム信号処理部22を介して信号保持部24の各記憶部114に読み出して記憶する(t32〜t34)。
その後、先に書込制御信号MWRをインアクティブLにしてから(t38)、負荷制御信号SFLACTをインアクティブLにして垂直信号線18への電位確定用電流Iaの供給を停止し(t40)、画素信号の垂直転送を終える。この画素信号の垂直転送動作は1行分の単位画素3に対して同時に行なわれる。
ここで、n−1行目信号の水平転送フェーズ期間におけるコピアトランジスタ402a,402bのゲート電位は、通常読出電流源部27aや加速読出電流源部27bの定電流出力、すなわち、基準電流源部410の定電流出力(電位確定用電流Iaもしくは読出加速用電流Ib)を用いて、この定電流値と同じ電流値がコピアトランジスタ402のドレイン・ソース間に流れるように設定される。
つまり、コピアトランジスタ402がダイオード接続となって、カレントコピア部400においてミラー回路の入力段トランジスタに相当するものになるので、コピアトランジスタ402のゲート電位は、コピアトランジスタ402自ら出力する読出電流(つまり電位確定用電流Iaもしくは読出加速用電流Ib)の値を設定する設定電位となる。
したがって、この後に負荷制御信号SFLACTをアクティブHにすると、トランジスタ408がオンし、コピアトランジスタ402のドレイン・ソース間に、基準電流源部410によって供給される電流値(電位確定用電流Iaもしくは読出加速用電流Ib)と等しい値の動作電流が流れる。
このようにしてコピアトランジスタ402が基準電流源部410の出力と同じ電流値を出力すると、この動作電流は垂直信号線18を介して、単位画素3の画素信号生成部5に供給されるようになる。これにより、コピアトランジスタ402の出力電流は、カレントコピア部400と対応する垂直列の単位画素3から画素信号を読み出す読出電流として用いられるようになる。
つまり、この第3実施形態においても、第1実施形態と同様に、通常読出電流源部27aと加速読出電流源部27bとが独立に動作可能になっており、通常読出電流源部27aにより垂直信号線18に読出電流(電位確定用電流Ia)を供給しつつ、加速読出電流源部27bにて、一時的に読出加速用電流Ibをさらに供給(補給)することができる。
したがって、カレントコピア部400a,400bがともに電流供給動作をする期間を設けて記憶部114への読出電流が電位確定用電流Iaからより大きな合成電位確定用電流Ia+Ibに切り替えるようにすることができ、記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)の立上りを速くすることができる。よって、第1実施形態と同様に、垂直信号線18に流れる読出電流を、電位確定用電流Iaに加えて読出加速用電流Ibを補給して読出加速することにより、記憶部114の電位の安定化を速くすることができる。
したがって、第1実施形態と同様に、比較的大きな寄生素子9が各列に接続された形となる場合であって寄生素子9が大きなCR時定数を持つ場合であっても、一時的に垂直信号線18に流れる読出電流値を大きくして読出しを加速して、記憶部114への読出しが所定時間内に収まるようにすることで、読出時間の短縮化と縦筋ノイズの抑圧を両立させつつ、さらに、その後に読出電流を電位確定用電流Iaに戻すことで読出時間の短縮化とシェーディング増加の回避を両立させることができる。
加えて、第3実施形態では、読出電流の供給手段としてカレントコピア回路を利用しているので、読出電流源部27を構成するトランジスタの特性ばらつきによって、各垂直列に供給する電流値がばらつくという問題を回避でき、筋状ノイズを大幅に低減できる。
第1あるいは第2実施形態のように、読出電流源部27の負荷MOS群300にカレントミラー回路構成を採用すると、電流生成部312から出力される電流信号を受け取り、この受け取った電流信号の大きさに対応する大きさの電流信号を垂直信号線18に出力することができる。
しかしながら、実際には、カレントミラー回路を構成するトランジスタ304,414の特性(特に閾値電圧)ばらつきによって、各垂直列に供給する電流値がばらつくこと避けることができず、垂直列ごとに各単位画素3から出力される画素信号レベルにばらつきが生じることになる。同一垂直列の全単位画素3について同様のばらつきが生じる一方、他の垂直列との間では異なるばらつきが生じるので、結果的には、縦筋状の固定パターンノイズ(縦筋状ノイズ)となって人間の目に観察される。
なお、特性(特に閾値電圧)ばらつきは、撮像部10の画素信号生成部5に設けられるソースフォロワ構成の増幅用トランジスタ42(図2参照)にも存在し、これによっても画像中にノイズが発生するが、このノイズはランダムに存在するものとなる。
上述のカレントミラー回路を構成するトランジスタ304,414の特性ばらつきに起因した縦筋状ノイズの方が、ソースフォロワ構成の増幅用トランジスタ42の特性ばらつきに起因したランダムノイズよりは目に付き易い。一時的に大電流(Ia+Ib、もしくはIb>Ia)にして記憶部114への読出しが所定時間内に収まるようにしてから電位確定用電流Iaに戻しても、各垂直列の電位確定用電流Iaにばらつきを持つことになり、この縦筋状ノイズを防止することは困難である。
これに対して、第3実施形態のようにカレントコピア回路を採用すれば、垂直列に電流を供給する各コピアトランジスタ402の閾値電圧がばらついても、各コピアトランジスタ402のゲートには、ドレイン・ソース間に基準電流源部410の出力と同じ値の電流を流すことのできる電位がラッチされているので、各垂直列に同じ電流値の読出電流を供給でき、垂直列間の画素信号レベルのばらつきを大幅に抑制することができる。
なお、カレントミラー回路よりもカレントコピア(電流記憶)回路の方が回路部材が多くなり、回路面積の面では、第1実施形態の方が第2実施形態よりも有利となる。したがって、カレントミラー回路に起因した縦筋状ノイズの防止と回路面積の低減の何れを優先させるかを勘案して、第1および第3実施形態の何れを採用するかを決めればよい。
<<読出電流源部の詳細;第4実施形態>>
図9は、読出電流源部27の第4実施形態の回路構成を説明する図である。第4実施形態の構成は、第2実施形態に対して、第3実施形態と同様に、画素信号生成部5のソースフォロワの負荷としてカレントコピア(電流記憶)回路を設けるようにしている点で、カレントミラー回路を設けている第2実施形態と異なる。以下具体的に説明する。
基準電流源部410は、第3実施形態と同様に、接地側に配された電流生成部412a,412bと、各電流生成部412a,412bに対して電源側に配されたPch型のトランジスタ414a,414bと、トランジスタ414a,414bとの間でカレントミラー回路を構成するように接続されたPch型のトランジスタ416a,416bとを有している。
ここで第4実施形態の構成においては、1つのカレントコピア部400を通常読出電流源部27aと加速読出電流源部27bとで共用(兼用)するべく、基準電流源部410は、トランジスタ416a,416bの各ドレインと各垂直列のトランジスタ407のドレインとの間に切替手段として機能する2入力−1出力型のスイッチ418を備えている。
スイッチ418は、一方の入力端子aがトランジスタ416aのドレインと接続され、他方の入力端子bがトランジスタ416bのドレインと接続され、出力端子oがカレントコピア部400を構成するトランジスタ407のドレインと接続されており、図示しない駆動信号操作部16からの切替制御信号Φに基づいてトランジスタ416a,416bの各ドレインのトランジスタ407のドレインへの接続を切り替えるようになっている。具体的には、スイッチ418は、切替制御信号ΦがインアクティブLのときに基準電流源部410aのトランジスタ416aのドレインを選択し、アクティブHのときに基準電流源部410bのトランジスタ416bのドレインを選択するようになっている。
通常読出電流源部27aの各垂直列のカレントコピア部400aによる電位確定用電流Ia(≠0)は通常読出用の基準電流源部410aが決定し、加速読出電流源部27bの各垂直列のカレントコピア部400bによる読出加速用電流Ib(≠0)は、加速読出用の基準電流源部410bが決定するような構成となっている。電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)は、“1を超える”ようにする。たとえば2倍以上、さらに好ましくは5倍以上とするのが好ましい。比が大きい程、読出加速用電流Ibを供給する時間を短くすることができる。
カレントコピア部400aによる電位確定用電流Ia用の電流源とカレントコピア部400bによる読出加速用電流Ib用の電流源とがスイッチ418によって各垂直信号線18に対して切り替えられて接続される構成となっているので、共用されるカレントコピア部400が基準電流源部410a,410bの何れか一方に基づいて動作することで、垂直信号線18には、電位確定用電流Ia(≠0)と読出加速用電流Ib(≠0)の何れか一方が流れることとなる。
電位確定用電流Iaと読出加速用電流Ibの比(Ib/Ia)が“1を超える”ようにしておくことで、スイッチ418が基準電流源部410b側を選択したときに、第2実施形態と同様に、電位確定用電流Iaよりも大きな読出加速用電流Ibが垂直信号線18に流れるようにすることができる。
<<読出電流源部の動作;第4実施形態>>
図10は、図9に示した第4実施形態の読出電流源部27の動作を説明するタイミングチャートである。
第3実施形態に対して第2実施形態と同様の変更を加えており、負荷制御信号SFLACTをアクティブHにする際には(t30)、切替制御信号ΦをインアクティブLにしてカレントコピア部400に電位確定用電流Iaが流れるようにしておき、転送信号φTRGをアクティブHにする際に切替制御信号ΦをアクティブHにすることで、カレントコピア部400に読出加速用電流Ibが流れるようにする(t32)。
そして、記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)が目標値にある程度近くなったところで切替制御信号ΦをインアクティブLにし、垂直信号線18に流れる電流値を電位確定用電流Iaに戻す(t36)。つまり、期間t32〜t36に一時的に垂直信号線18に流れる読出電流値を大きくすることで、単位画素3からの画素信号の読出しを加速し、記憶部114の保持電位Vmがほぼ画素信号S1に対応する適正な電位になったところで垂直信号線18に流れる電流値を電位確定用電流Iaに戻す。
前述のように、この第4実施形態でも、第2実施形態と同様に、読出加速用電流Ibと電位確定用電流Iaとの比(Ib/Ia)を“1を超える”ように設定しているので、記憶部114への読出電流が電位確定用電流Iaからより大きな読出加速用電流Ibに切り替るので、第3実施形態と同様に、記憶部114に保持される画素信号S2を示す電圧値Vm(_1,2,…,h)の立上りを速くすることができる。すなわち、垂直信号線18に流れる読出電流を電位確定用電流Iaよりも大きな読出加速用電流Ibに切り替えて読出加速することにより、記憶部114の電位の安定化を速くすることができる。
つまり、第4実施形態においても、スイッチ418により、読出し最中に基準電流源部410a,410bとカレントコピア部400との接続を切り替えることで、一時的に大電流(読出加速用電流Ib)を流した後、電流値を電位確定用電流Iaに戻すことができる。記憶部114の電位Vmが確定する際には、垂直信号線18に流れる電流値は電位確定用電流Iaに戻っているので、カレントコピア部400の接地線409に生じる電圧降下(IRドロップ)は、電位確定用電流Iaによる分だけであり、電位確定用電流Iaを常時大きくする従来例とは異なり、IRドロップを小さくすることができる。
よって、第3実施形態と同様に、比較的大きな寄生素子9が各列に接続された形となる場合であって寄生素子9が大きなCR時定数を持つ場合であっても、一時的に垂直信号線18に流れる読出電流値を大きくして読出しを加速して、記憶部114への読出しが所定時間内に収まるようにすることで、読出時間の短縮化と縦筋ノイズの抑圧を両立させつつ、さらに、その後に読出電流を電位確定用電流Iaに戻すことで読出時間の短縮化とシェーディング増加の回避を両立させることができる。
加えて、垂直列ごとに、1つのカレントコピア部400を通常読出電流源部27aと加速読出電流源部27bとで共用するようにしているので、カレントコピア部400をも複数段(具体的には2段)構えとして、垂直信号線18に対して並列に動作するように構成している第3実施形態よりもカレントコピア部400の回路部材を少なくでき、回路面積の面で有利となる。
さらに、第3実施形態と同様に、画素信号生成部5のソースフォロワの負荷としてカレントコピア回路を使用しているので、各垂直列に同じ電流値の読出電流を供給でき、垂直列間の画素信号レベルのばらつきを大幅に抑制することができる。
ただし、第2実施形態と同様に、カレントミラー回路よりもカレントコピア回路の方が回路部材が多くなるので、回路面積の面では、第3実施形態の方が第4実施形態よりも有利となる。
<<固体撮像装置の変形例;第5実施形態>>
図11は、本発明に係る物理情報取得装置の一実施形態であるCMOS固体撮像装置の変形例を示す概略構成図である。以下この変形例を第5実施形態という。
第5実施形態は、動作電流の大きさを規定する基準電流を生成する基準電流源部310およびこの基準電流源部310で生成された基準電流に対応する動作電流を画素信号生成部(単位信号生成部)5の出力部である増幅用トランジスタ42に供給する電流出力部としてのトランジスタ304が実質的に直接に接続されることでカレントミラー回路を構成するように設ける場合であって、基準電流源部310と各垂直列に設けられる電流出力部としてのトランジスタ304を対にして、それぞれ複数を増幅用トランジスタ42に対して独立動作可能に配置する第1実施形態の場合において、複数の単位画素3が配された撮像部10の2次元領域に対し、それぞれ反対側の位置に分けて配する点に特徴を有する。
具体的には、図11に示すように、負荷MOS群300a,300bと基準電流源部310a,310bとをそれぞれ対にして、各対を垂直信号線18の上下2方向に分けて配置する。図では、a同士/b同士とし、垂直信号線18に対してa系統を図中の下側に配し、b系統を図中の上側に配している。
信号保持部24、水平選択スイッチ部60、水平走査部12、および出力回路88に関しては、それぞれ1つを垂直信号線18に対して図中の下側(a系統と同じ側)に配し、2系統の読出電流源部27a,27bが共用するようにしている。
<<固体撮像装置の変形例;第6実施形態>>
図12は、本発明に係る物理情報取得装置の一実施形態であるCMOS固体撮像装置の他の変形例を示す概略構成図である。以下この変形例を第6実施形態という。
第6実施形態は、動作電流の大きさを規定する基準電流を生成する基準電流源部410およびこの基準電流源部310で生成された基準電流に対応する動作電流を画素信号生成部(単位信号生成部)5の出力部である増幅用トランジスタ42に供給するカレントコピア部400が実質的に直接に接続されるように設ける場合であって、基準電流源部410と各垂直列に設けられるカレントコピア部400を対にして、それぞれ複数を増幅用トランジスタ42に対して独立動作可能に配置する第3実施形態の場合において、複数の単位画素3が配された撮像部10の2次元領域に対して、それぞれ反対側の位置に分けて配する点に特徴を有する。
具体的には、図12に示すように、カレントコピア部400a,400bと基準電流源部410a,410bとをそれぞれ対にして、各対を垂直信号線18の上下2方向に分けて配置する。図では、a同士/b同士とし、垂直信号線18に対してa系統を図中の下側に配し、b系統を図中の上側に配している。
信号保持部24、水平選択スイッチ部60、水平走査部12、および出力回路88に関しては、それぞれ1つを垂直信号線18に対して図中の下側(a系統と同じ側)に配し、2系統の読出電流源部27a,27bが共用するようにしている。
<<等価回路;第5および第6実施形態>>
図13は、第5および第6実施形態における読出電流に関わる部分を示した等価回路である。
負荷MOS群300a,300bもしくはカレントコピア部400a,400bが垂直信号線18に対して図中の上下に配され、それぞれの接地(GND)側にはIRドロップ成分8a,8bが存在する。
ここで、第1あるいは第3実施形態のように通常読出電流源部27aと加速読出電流源部27bとをともに動作させると増幅用トランジスタ42に合成電流Ia+Ibを流すことができ、また第2あるいは第4実施形態のように通常読出電流源部27aと加速読出電流源部27bとを切り替えて動作させると、増幅用トランジスタ42に電位確定用電流Iaまたは読出加速用電流Ibを切り替えて流すことができる。
このように、基準電流源部310a,310bもしくは基準電流源部410a,410bというように基準電流源部を複数設けるとともに、基準電流源部310との間でカレントミラー回路を構成する負荷MOS群300やカレントコピア部400を複数設ける場合に、複数の単位画素3が配された撮像部10の2次元領域に対して、それぞれ反対側の位置に(たとえば垂直信号線18の上下2方向に分けて)配すると、負荷MOS群300やカレントコピア部400を構造的に分散配置させることができる。
よって、一時的に回路基板に大きな読出電流を流しても、この大きな読出電流が周辺回路に与える影響を分散させることができる。特に、それぞれを撮像部10に対して反対側の位置に配することで、デバイスとしての構造的な対象性を取ることができ、垂直信号線18に流す電流を対象に分散し、画素信号転送時の電圧降下を対象に分散できる。
たとえば、単位画素3から記憶部114への距離が大きい(すなわち抵抗Rが大きい)ほど、また、読出電流が大きい(すなわちIが大きい)ほど、電圧降下(IRドロップ)は大きくなり、シェーディングは大きくなる。ここで、垂直信号線18に流す電流を上下2方向に分散すると、画素信号転送時の電圧降下を半分にでき、垂直方向のシェーディングを抑圧できる。すなわち、上下方向に半分ずつの電流を流すと、単位画素3に流れる電流はI/2+I/2=Iで変わらないが、電圧降下V=I×Rは、V=(1/2)I×Rとなり、垂直方向シェーディングに有利となる。
なお、上述した第5および第6実施形態では、負荷MOS群300やカレントコピア部400と基準電流源部310,410の双方を対にして垂直信号線18の上下2方向に分けて配置する構成を示したが、これに限らず、負荷MOS群300やカレントコピア部400と基準電流源部310,410の何れか一方のみを垂直信号線18の上下2方向に分けて配置する構成を採ることもできる。
つまり、第1実施形態におけるカレントミラー回路を構成する複数の負荷MOS群300や第3実施形態における複数のカレントコピア部400を垂直信号線18の上下2方向に分けて配置しつつ、それぞれに電流を供給する複数の電流源310,410に関しては一方にのみに配置する構成、もしくはその逆に、第1実施形態におけるカレントミラー回路を構成する複数の負荷MOS群300や第3実施形態における複数のカレントコピア部400に関しては一方にのみに配置しつつ、それぞれに電流を供給する複数の電流源310,410のみを垂直信号線18の上下2方向に分けて配置する構成を採ることを排除するものではない。
また、第2、第4実施形態で説明したように、負荷MOS群300やカレントコピア部400を共用しつつ、基準電流源部310,410のみを複数とする場合においても、複数の基準電流源部310,410をスイッチ318,418を用いて切り替えることで、実質的には、読出電流源部27を複数備えるように動作させる構成を採ることができる。この場合、読出電流源部27を複数とさせる機能を持つのは基準電流源部310,410となるので、基準電流源部310,410を垂直信号線18の上下2方向に分けて配置する構成を採ることもできる。
<<固体撮像装置の変形例;第7実施形態>>
図14は、本発明に係る物理情報取得装置の一実施形態であるCMOS固体撮像装置の他の変形例を示す概略構成図である。以下この変形例を第7実施形態という。
第7実施形態は、第5実施形態に対して、複数の単位画素3が配された撮像部10で生成される画素信号を読み出して蓄積する信号保持部24をも、撮像部10の2次元領域に対してそれぞれ反対側の位置に分けて配するようにした点に特徴を有する。
具体的には、図14に示すように、負荷MOS群300aおよび基準電流源部310aの対と、これら負荷MOS群300aおよび基準電流源部310aに対応する信号保持部24aを、それぞれ垂直信号線18に対して図中の下側に配し、負荷MOS群300bおよび基準電流源部310bの対と、これら負荷MOS群300bおよび基準電流源部310bに対応する信号保持部24bを、それぞれ垂直信号線18に対して図中の上側に配している。
また、2つの信号保持部24a,24bを垂直信号線18に対して図中の下側/上側に配したことに対応して、水平選択スイッチ部60、水平走査部12、水平信号線86、および出力回路88をも個別に設けて(それぞれに参照子a,bを付して示す)、垂直信号線18に対してa系統を図中の下側に配し、b系統を図中の上側に配している。この場合、2系統の信号保持部24a,24bに設けられている記憶部114a,114bに保持された電位信号Vma,Vmbを独立に(時間的には同時でよい)にそれぞれの水平信号線86a,86bに読み出して出力回路88a,88bに渡し、出力回路88a,88bの後段にてそれぞれの出力信号S3a,S3bを用いて合成処理を行なう。
<<固体撮像装置の変形例;第8実施形態>>
図15は、本発明に係る物理情報取得装置の一実施形態であるCMOS固体撮像装置の他の変形例を示す概略構成図である。以下この変形例を第8実施形態という。
第8実施形態は、第6実施形態に対して、複数の単位画素3が配された撮像部10で生成される画素信号を読み出して蓄積する信号保持部24をも、撮像部10の2次元領域に対してそれぞれ反対側の位置に分けて配するようにした点に特徴を有する。
具体的には、図15に示すように、カレントコピア部400aおよび基準電流源部410aの対と、これらカレントコピア部400aおよび基準電流源部410aに対応する信号保持部24aを、それぞれ垂直信号線18に対して図中の下側に配し、カレントコピア部400bおよび基準電流源部410aの対と、これらカレントコピア部400aおよび基準電流源部410aに対応する信号保持部24bを、それぞれ垂直信号線18に対して図中の上側に配している。
また、第7実施形態と同様に、2つの信号保持部24a,24bを垂直信号線18に対して図中の下側/上側に配したことに対応して、水平選択スイッチ部60、水平走査部12、水平信号線86、および出力回路88をも個別に設けて(それぞれに参照子a,bを付して示す)、垂直信号線18に対してa系統を図中の下側に配し、b系統を図中の上側に配している。この場合、2系統の信号保持部24a,24bに設けられている記憶部114a,114bに保持された電位信号Vma,Vmbを独立に(時間的には同時でよい)にそれぞれの水平信号線86a,86bに読み出して出力回路88a,88bに渡し、出力回路88a,88bの後段にて合成処理を行なう。
<<等価回路;第7および第8実施形態>>
図16は、第7および第8実施形態における読出電流に関わる部分を示した等価回路である。
負荷MOS群300a,300bもしくはカレントコピア部400a,400bが垂直信号線18に対して図中の上下に配され、それぞれの接地(GND)側にはIRドロップ成分8a,8bが存在する。
また、2系統の信号保持部24a,24bに設けられている記憶部114a,114bに保持された電位信号Vma,Vmbを独立に(時間的には同時でよい)にそれぞれの水平信号線86a,86bに読み出して出力回路88a,88bに渡す。出力回路88a,88bの後段に合成処理部89を設けて、この合成処理部89において電位信号Vma,Vmbについて合成処理を行なう。
ここで、第1あるいは第3実施形態のように通常読出電流源部27aと加速読出電流源部27bとをともに動作させると増幅用トランジスタ42に合成電流Ia+Ibを流すことができ、また第2あるいは第4実施形態のように通常読出電流源部27aと加速読出電流源部27bとを切り替えて動作させると、増幅用トランジスタ42に電位確定用電流Iaまたは読出加速用電流Ibを切り替えて流すことができる。
このように、基準電流源部310a,310bもしくは基準電流源部410a,410bというように基準電流源部を複数設け、かつ撮像部10で生成される画素信号を読み出して蓄積する信号保持部24をも複数設けるとともに、複数の単位画素3が配された撮像部10の2次元領域に対して、それぞれ反対側の位置に(たとえば垂直信号線18の上下2方向に分けて)配すると、第5および第6実施形態と同様に、負荷MOS群300やカレントコピア部400を構造的に分散配置させることができ、一時的に回路基板に大きな読出電流を流しても、この大きな読出電流が周辺回路に与える影響を分散させることができる。
なお、信号保持部24をも構造的に分散配置させると、信号保持部(出力回路も)を1つにしたままの第5および第6実施形態とで等価回路上違いが生じるが、このことでの、シェーディング抑制に対する特段の効果はないと考えてよいし、面積的にも無駄となる。しかしながら、たとえば2行分を別々のカラム(=信号保持部24)に格納しておき、読出しの際に1行目と2行目を加算して読みだすなど、仕様上必要とされる場合には、信号保持部24を2つ配置する効果がある。
なお、図示しないが、第7および第8実施形態においては、水平選択スイッチ部60、水平走査部12、および出力回路88に関しては、それぞれ1つを垂直信号線18に対して図中の片側(たとえばa系統と同じ側)に配し、2系統の読出電流源部27a,27bおよび信号保持部24a,24bが共用するようにしてもよい。この場合、水平信号線86をも共用することとし、2系統の信号保持部24a,24bに設けられている記憶部114a,114bに保持された電位信号Vma,Vmbを同時に水平信号線86に読み出すことで、水平信号線86上にて合成して出力回路88に渡すようにする。
なお、第5〜第8実施形態の変形例における考え方は、要するに以下の通りである。接地線やソース線におけるIRドロップに起因した負荷MOSトランジスタ(上記例ではトランジスタ304)のゲート−ソース間電圧Vgsの差によるシェーディングの問題に関しては、負荷MOSトランジスタを撮像部10の周りに分散させることの効果が高いが、それ以外の機能部、たとえば、基準電流源部や信号保持部を上下配置することに、シェーディング特性的に特別な効果はない。ただし、デバイス仕様上、これらを複数に分散させることは可能である。
一方、カレントミラー型負荷MOS群やカレントコピア型負荷MOS群のみを上下配置することは、小面積化の面で効果が高い。ただし、基準電流源から上下負荷MOSへの距離が、上下どちらかが遠くなり、その配線にノイズが乗り易くなるので、ノイズ性能の観点からは不利となり得る。
また、第7や第8実施形態のように、記憶部114を分散させる場合、合成容量の設定値次第でノイズと一時的な加速電流によるシェーディング抑制の効果の効き方が変わってくる。すなわち、元と同じ容量を2箇所に配置(=合成容量は元よりも大きくなる;たとえば2倍)したのでは、レイアウト的に容量値として効いてくる面積以外にも必要な面積が2倍となるので効率が悪く、2分割する効果や電流を増やした効果が得られないので、合成容量が元と同じ容量となるようにするのが好ましい。一方、合成容量が大きいと、キャパシタ面積ばらつきに強くなるので、それだけノイズには強くなり得る。
よって、全体のバランスを取るべく、これらの両面から、合成容量値を設定するのが好ましい。容量面積ばらつきによるノイズ(やはり縦筋になる)を抑えるために容量値を若干増大化し、電流を一時的に増やすことで読出しを一時的に加速し、シェーディングの問題を改善するようにするとよい。
なお、上部/下部の各カラム領域(実施形態での信号保持部)から画素信号を出力回路に読み出す回路構成に関しては、様々な構成を採ることができる。たとえば、水平信号線86を共用して、水平信号線86上で合成して読み出すことができる。ただし、お互いに遠いので合成するのは実際上は難しいと考えられる。なお、出力端子まで上下別々に用意し、後段の回路にて合成する構成を採ることもできる。これらの場合、水平選択スイッチ部、水平走査部、および出力回路も共用できる。
あるいは、それぞれに対応した出力回路を個別に(上下に)設けて後で適当に合成するようにしてもよい。この場合、水平選択スイッチ部、水平走査部、および出力回路も上下別々に設けるのがよい。
何れにしても、どのような回路構成を採るかは、仕様上から決定すればよい。何れにしても、シェーディング特性的に特別な効果はないと考えてよい。