JP4036641B2

JP4036641B2 - 撮像素子

Info

Publication number: JP4036641B2
Application number: JP2001388004A
Authority: JP
Inventors: 邦彦原; 英一船津; 隆幸臼井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2001-12-20
Filing date: 2001-12-20
Publication date: 2008-01-23
Anticipated expiration: 2021-12-20
Also published as: JP2003189188A; US20030117509A1; US7139026B2

Description

【０００１】
【発明の属する技術分野】
この発明は、イメージセンサを構成する画素回路のアレイ列間ばらつきを抑制する撮像素子に関するものである。
【０００２】
【従来の技術】
図６は、従来の撮像素子の概略を示す構成図である。図示した従来の撮像素子は、１９９６ＩＳＳＣＣＳＬＩＤＥＳＵＰＰＬＥＭＥＮＴ，ＳＥＳＳＩＯＮ６，ＰＡＰＥＲＴＰ６．５（ｐｐ．８０，８１，３７２，２７２）に記載されたもので、この撮像素子の一部分を抜粋して図示したものである。図において、１０１は単位画素回路で、この単位画素回路１０１が複数個配列されて画素アレイが構成される。１０２は単位画素回路１０１が備えるフォトダイオード１０３をリセットするリセットスイッチ、１０３は受光量に応じて電位を出力するフォトダイオード、１０４はフォトダイオード１０３の出力電位を増幅して読み出すソースフォロワトランジスタ、１０５は外部入力信号によって選択された単位画素回路１０１の出力動作を行う出力選択トランジスタである。単位画素回路１０１は、リセットスイッチ１０２、フォトダイオード１０３、ソースフォロワトランジスタ１０４、及び出力選択トランジスタ１０５によって構成される。
【０００３】
１０６は画素アレイの各アレイ列に設けられた列メモリで、ここでは、説明を簡単にするため１つの単位画素回路１０１と列メモリ１０６とを例示している。１０７は単位画素回路１０１の出力電位を列メモリ１０６へ読み出すときにソースフォロワトランジスタ１０４に定電流を供給するバイアストランジスタ、１０８はソースフォロワトランジスタ１０４の出力電位をクランプ容量１０９へ導くサンプリングトランジスタ、１０９はソースフォロワトランジスタ１０４の出力電位をクランプするクランプ容量、１１０はクランプ容量１０９の出力側をクランプするクランプトランジスタ、１１１は列メモリ１０６から画素データを出力する出力トランジスタである。列メモリ１０６は、バイアストランジスタ１０７、サンプリングトランジスタ１０８、クランプ容量１０９、クランプトランジスタ１１０、出力トランジスタ１１１によって構成される。１１２はバイアストランジスタ１０７の出力電流値を決定するカレントミラー回路の入力段トランジスタ、１１３は単位画素回路１０１と列メモリ１０６とを接続する出力ラインである。
【０００４】
次に動作について説明する。
初めに、リセットスイッチ１０２によってフォトダイオード１０３をリセットする。光が入射されるとフォトダイオード１０３は電荷を蓄積し、入射光量に応じた電位を出力する。この電位はソースフォロワトランジスタ１０４のゲートに印加される。フォトダイオード１０３に光を一定時間入射させて電荷を蓄積させておき、図示されない制御手段が当該単位画素回路１０１を選択する信号を、出力選択トランジスタ１０５のゲートに入力すると、ソースフォロワトランジスタ１０４からバイアストランジスタ１０７の間に回路が形成され、単位画素回路１０１のシグナルレベルが、出力ライン１１３を介して列メモリ１０６へ入力される。
【０００５】
出力ライン１１３には、入射光に応じてフォトダイオード１０３から出力される電位から、ソースフォロワトランジスタ１０４の閾値電圧値だけ低下させられたシグナルレベルが印加される。出力ライン１１３に印加されたシグナルレベルは、列メモリ１０６に入力され、サンプリングトランジスタ１０８のスイッチ動作によってサンプリングタイミングが図られ、クランプ容量１０９の入力側に供給される。このとき、クランプ容量１０９の出力側は、クランプトランジスタ１１０の出力によってクランプ電位に固定される。この後、クランプトランジスタ１１０の出力をＯＦＦし、クランプ容量１０９の出力側をフローティング状態とする。この後、再びフォトダイオード１０３をリセットし、このときフォトダイオード１０３から出力された電位からソースフォロワトランジスタ１０４の閾値電圧値だけ低下させられたリセットレベルを、出力ライン１１３を介してクランプ容量１０９入力側に供給する。このようにしたとき、一定のクランプ電位に保たれていたクランプ容量１０９出力側の電位は、次の式で求められる電位だけ上昇する。
（フォトダイオード１０３のリセットレベル）−（フォトダイオード１０３のシグナルレベル）
クランプ電位から上昇した電位は出力トランジスタ１１１で所定の処理を行い、画素出力として列メモリ１０６から出力される。
【０００６】
従来の撮像素子は、このような相関二重サンプリングと呼ばれる読み出し方法を用い、同一画素から出力されるリセットレベルとシグナルレベルとを比較することによって、単位画素回路１０１を構成する各トランジスタの閾値電圧値のばらつき等によって生じる固定パターンノイズを抑制していた。
【０００７】
【発明が解決しようとする課題】
従来の撮像素子は以上のように構成されていたので、単位画素回路１０１を構成する各トランジスタの閾値電圧のばらつきに起因する固定パターンノイズを抑制することはできるが、単位画素回路１０１を並べた各アレイ列に備えられた列メモリ１０６のバイアストランジスタ１０７の特性がばらつくと、アレイ列間で供給されるバイアス電流がばらつき、撮像素子から出力される画像データに縦筋状の固定パターンノイズが発生するという課題があった。
【０００８】
詳しくは、撮像した画像に生じる固定パターンノイズの源は、各画素間で当該回路の出力電位のばらつきによるもので、ソースフォロワトランジスタ１０４とバイアストランジスタ１０７の閾値ばらつきが影響する。ソースフォロワトランジスタ１０４の特性のばらつきに起因するノイズは、画像の中にランダムに存在するものとなる。また、バイアストランジスタ１０７のばらつきに起因するノイズは、アレイ列単位のばらつきとなることから画像の中では筋状のノイズとなる。一般に人間の目の特性から、ランダムに配置されたノイズに比べて筋状のノイズは三倍程度目立ち易い。そのため、筋状のノイズを発生させるバイアストランジスタ１０７のばらつきは、ランダムなノイズを発生させるソースフォロワトランジスタ１０４のばらつきに比べて１／３未満に抑える必要がある。しかし、ソースフォロワトランジスタ１０４とバイアストランジスタ１０７のばらつきは、同一の素子内に構成されることから同程度のばらつきが生じ、また、回路構成上バイアストランジスタ１０７はカレントミラー回路を構成し、バイアストランジスタ１０７の特性ばらつきがサンプリングされる電位に与える影響は、ソースフォロワトランジスタ１０４の特性ばらつきによる影響と同程度かそれ以上に大きなもので、従来の撮像素子の構成では筋状のノイズを抑制することが困難であるという課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、バイアストランジスタ１０７の特性がばらついても、各アレイ列のバイアス電流のばらつきを抑え、筋状ノイズの発生を抑制することができる撮像素子を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る撮像素子は、画素回路を配列したアレイ列に読み出し電流を供給するカレントコピア回路をアレイ列毎に備えた読み出し電流源回路と、画素回路から読み出された画素レベルを記憶する記憶手段と、記憶手段から入力された画素レベルを用いて演算を行い、画素回路の画素出力を求める演算手段と、画素出力を求める画素回路を選択して、当該画素回路が配列されたアレイ列に電流源回路から読み出し電流を供給させ、画素回路の画素レベルを記憶手段に記憶させ、記憶手段から出力レベルを読み出し演算手段に入力して演算を行わせ、画素出力を求めさせるスキャナとを備えたものである。
【００１１】
この発明に係る撮像素子は、読み出し電流源回路がアレイ列毎に備えたカレントコピア回路を構成するカレントコピアトランジスタから、一定の読み出し電流が出力される設定電位を、カレントコピアトランジスタのゲートに印加するようにしたものである。
【００１２】
この発明に係る撮像素子は、読み出し電流源回路において、読み出し電流の出力が遮断されると、読み出し電流をアレイ列に供給する電流供給線に所定の電位を印加するようにしたものである。
【００１３】
この発明に係る撮像素子は、読み出し電流源回路がダミー回路を備え、全てのカレントコピア回路の出力が遮断されると、ダミー回路を用いてカレントコピアトランジスタのゲートに印加していた読み出し電流値の設定電位を保持するようにしたものである。
【００１４】
この発明に係る撮像素子は、読み出し電流源回路に、カレントコピア回路のカレントコピアトランジスタのゲートに印加する読み出し電流値の設定電位のオン・オフを行うスイッチトランジスタと、スイッチトランジスタが有するフィールドスルーの影響を排除するフィールドスルー補償トランジスタとを備えたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による撮像素子の概略構成を示す構成図である。図において、１はフォトダイオードやソースフォロワトランジスタ等から構成された画素回路、２は複数の画素回路１をアレイ状に並べた画素アレイ、３は画素アレイ２に定電位を供給する定電位端子、４は画素回路１から画素レベルを出力させる際にアクティブにする読み出しアクセス端子、５は画素回路１をリセットする際にアクティブにするリセットアクセス端子である。
【００１６】
画素アレイ２は、複数の画素回路１、定電位端子３、読み出しアクセス端子４、及びリセットアクセス端子５を備えたものである。なお、１行１列に２個の画素回路１を並べたものを図示したが、画素アレイ２は画像形成に必要な数の画素回路１をアレイ構成したものである。
【００１７】
６は画素アレイ２から出力された画素レベルを格納するラインメモリ（記憶手段）である。７は画素回路１から出力される画素レベルのシグナルレベルとリセットレベルとの差を求めて出力する差動アンプ（演算手段）、８は差動アンプ７の出力端子、９は画素回路１のシグナルレベルを格納するシグナルレベルメモリ、１０は画素回路１のリセットレベルを格納するリセットレベルメモリ、１１はシグナルレベルメモリ９に格納したシグナルレベルを差動アンプ７へ入力させる際にアクティブにするシグナルレベルアクセス端子、１２はリセットレベルメモリ１０に格納したリセットレベルを差動アンプ７へ入力させる際にアクティブにするリセットレベルアクセス端子、１３は画素回路１のシグナルレベルをシグナルレベルメモリ９へ格納する際にアクティブにするシグナルレベルメモリアクセス端子、１４は画素回路１のリセットレベルをリセットレベルメモリ１０へ格納する際にアクティブにするリセットレベルメモリアクセス端子である。
【００１８】
ラインメモリ６は、シグナルレベルメモリ９、リセットレベルメモリ１０、シグナルレベルアクセス端子１１、リセットレベルアクセス端子１２、シグナルレベルメモリアクセス端子１３、及びリセットレベルメモリアクセス端子１４を備えたものである。なお、図示したラインメモリ６は、２列に並べた画素回路１に対応させて構成したものを例示したが、画素アレイ２を構成する画素回路１の列の数に対応させて、複数のシグナルレベルメモリ９、リセットレベルメモリ１０、及びこれらメモリの制御に必要な各端子等が備えられる。
【００１９】
１５はアレイ列毎に画素回路１へ読み出し電流を供給する読み出し電流源回路である。１６は読み出し電流源回路１５に備えられ、画素レベルを出力させる画素回路１へ読み出し電流を供給するカレントコピア回路である。１７はカレントコピア回路１６に定電流を供給する電流源回路である。１８は電流源回路１７を構成するカレントミラー回路の出力トランジスタ（以下、トランジスタをＴｒと記載する）、１９は電流源回路１７から出力された電流をコピーして画素アレイ２へ供給するカレントコピアＴｒ、２０はカレントコピアＴｒ１９のゲート電位を設定する際にアクティブにするイネーブル端子、２１は画素アレイ２に画素レベルの読み出し電流を供給する際にアクティブにするイネーブル端子、２２はカレントコピアＴｒ１９のゲート電位を蓄積するキャパシタ、２３，２４はカレントコピアＴｒ１９のゲート電位をキャパシタ２２へ蓄積する際にＯＮ状態とするスイッチＴｒ、４０はイネーブル端子２１がアクティブにされるとカレントコピアＴｒ１９のソースと後述する読み出しライン２７（電流供給線）とを接続するスイッチＴｒである。
【００２０】
２５は画素回路１が並べられたアレイ列毎（以下、画素アレイ２を構成する画素回路１の列をアレイ列と記載する）にアクセスを行うスキャナである。２６ａ，２６ｂは、アクセスを行うアレイ列に対応して、スキャナ２５によってアクティブにされるスキャナ出力端子である。２７は画素回路１から読み出されたシグナルレベルをシグナルレベルメモリ９へ転送し、また、画素回路１から読み出されたリセットレベルをリセットレベルメモリ１０へ転送する読み出しラインである。
【００２１】
読み出し電流源回路１５は、カレントコピア回路１６、電流源回路１７、イネーブル端子２０、イネーブル端子２１、スキャナ出力端子２６ａ、及びスキャナ出力端子２６ｂを備えたものである。また、カレントコピア回路１６は、カレントコピアＴｒ１９、キャパシタ２２、及びスイッチＴｒ２３，２４を備えたものである。なお、図１の読み出し電流源回路１５は、２列の画素回路１を備えた画素アレイ２へアクセスする構成が例示されているが、ラインメモリ６のシグナルレベルメモリ９とリセットレベルメモリ１０、及び読み出し電流源回路１５のカレントコピア回路１６は、画素アレイ２を構成する画素回路１の列の数に対応させ、即ち、アレイ列毎に備えられるものである。
【００２２】
次に動作について説明する。
図２は、この発明の実施の形態１による撮像素子の基本動作を示すフローチャートである。撮像素子を構成する各部分の動作を、図２を用いて説明する。
なお、以下の説明で、撮像素子外部から各端子に入力される信号等がハイレベルの場合をＨと記載し、ローレベルの場合をＬと記載する。
初めに、図１に示す読み出し電流源回路１５の動作について説明する。例えばＨを印加してイネーブル端子２０をアクティブ状態としておき、さらにスキャナ２５がスキャナ出力端子２６ａをアクティブ状態にすると（ステップＳＴ１）、一列目の画素回路１に係るスイッチＴｒ２３とスイッチＴｒ２４がＯＮ状態になり、電流源回路１７の出力Ｔｒ１８から定電流が出力され、カレントコピアＴｒ１９のゲートに電位が印加される。
【００２３】
このゲート電位は、読み出し電流源回路１５の定電流出力、即ち、電流源回路１７の定電流出力を用いて、この定電流値と同じ電流値がカレントコピアＴｒ１９のドレイン・ソース間に流れるように設定される。つまり、カレントコピアＴｒ１９のゲート電位は、カレントコピアＴｒ１９自ら出力する読み出し電流の値を設定する設定電位である。
【００２４】
例えば、Ｈを印加してイネーブル端子２１をアクティブ状態にすると、スイッチＴｒ４０がＯＮ状態になり、カレントコピアＴｒ１９のドレイン・ソース間に、電流源回路１７によって供給される電流値と等しい値の電流が流れる。これは前記説明と関連して、カレントコピアＴｒ１９がダイオード接続となって、カレントコピア回路１６においてミラー回路の入力段トランジスタに相当するものになるからである。カレントコピアＴｒ１９は、電流源回路１７の出力と同じ電流値を出力し、この出力電流は読み出しライン２７を介して画素アレイ２の１列目のアレイ列へ供給される（ステップＳＴ２）。この出力電流は、後述する前記カレントコピア回路１６と対応するアレイ列の画素回路１から画素レベルを読み出す読み出し電流として用いられる。
【００２５】
この後、後述するように１列目のアレイ列の画素回路１からシグナルレベルとリセットレベルが読み出され（ステップＳＴ３）、所定の動作処理が行われると、スキャナ２５はスキャナ出力端子２６ｂをアクティブ状態とし、次の２列目のアレイ列へアクセスを開始する。２列目のアレイ列にアクセスが開始されると、一列目のアレイ列に係るカレントコピア回路１６のスイッチＴｒ２３とスイッチＴｒ２４はＯＦＦ状態になる（ステップＳＴ４）。このとき１列目のアレイ列に読み出し電流を供給していたカレントコピアＴｒ１９のゲート電位（設定電位）が、キャパシタ２２にラッチされる。この後、２列目のアレイ列を構成する画素回路１に、読み出し電流を供給するカレントコピア回路１６のスイッチＴｒ２３とスイッチＴｒ２４がＯＮ状態になり、１列目の画素回路１に係るカレントコピア回路１６と同様な動作が行われ、２列目のアレイ列に読み出し電流が供給される（ステップＳＴ２）。そして、一列目のアレイ列の画素回路１から画素レベルが読み出されたときと同様な動作処理が行われる（ステップＳＴ３）。２列目のアレイ列に係るカレントコピア回路１６は、スキャナ２５が次のアレイ列にアクセスを開始すると、スイッチＴｒ２３とスイッチＴｒ２４がＯＦＦ状態になり、２列目のアレイ列へ読み出し電流を供給したときに、カレントコピアＴｒ１９のゲートに印加した電位をキャパシタ２２にラッチする。
【００２６】
この後、スキャナ２５は、図示を省略した次のアレイ列にアクセスし、係るカレントコピア回路１６が動作し、次のアレイ列の画素回路１から画素レベルが読み出される。このような動作が、画素アレイ２を構成する全てのアレイ列に順次繰り返される。
【００２７】
次に、画素アレイ２の動作について説明する。
この実施の形態１による撮像素子は、画素回路１を構成する、例えば、トランジスタの閾値電圧の影響を排除するために相関二重サンプリング方法を用い、画素回路１の画素出力を求めるものである。相関二重サンプリングは、画素回路１から読み出したシグナルレベルをシグナルレベルメモリ９へ格納し、その後、画素回路１をリセットして、そのリセットレベルを読み出し、リセットレベルメモリ１０へ格納して、各メモリに格納されている内容を差動アンプ７へ入力し、その差を求めて画素レベルとして出力するものである。このように動作処理を行うことで、各画素回路１を構成するトランジスタの閾値電圧等が、それぞれの画素回路１においてばらついている場合でも、このばらつきの影響が排除された画素出力を取得することができる。
【００２８】
次に、相関二重サンプリングを行う画素アレイ２の動作・処理を説明する。なお、ここで説明する画素アレイ２の動作は、図２に示すステップＳＴ３に該当する。
初めに、リセットアクセス端子５をアクティブ状態にして、同一アレイ行に配置された画素回路１のフォトダイオードをリセットする。この後、リセットされた各画素回路１は入射される光を変換して電荷を蓄積する。一定の蓄積時間が経過すると、アレイ列毎に読み出し電流がカレントコピア回路１６から供給される。当該アレイ行に配置された画素回路１のうち、読み出し電流が供給されたアレイ列に配置されている画素回路１から、入射光を変換したシグナルレベルが読み出される。
【００２９】
次に、画素回路１のシグナルレベルの転送動作について説明する。
前記読み出し電流源回路１５の動作において説明したように、イネーブル端子２０をＬにして、また、イネーブル端子２１をＨにした状態で、スキャナ２５によって、例えば１列目のアレイ列にアクセスがなされると、このアレイ列に係るカレントコピア回路１６は、画素アレイ２のアレイ列に読み出し電流が供給できる状態になる。このとき、当該カレントコピア回路１６に備えられたカレントコピアＴｒ１９のゲートには、キャパシタ２２にラッチされた電位が印加されているので、カレントコピアＴｒ１９によって電流源回路１７が出力する電流値と同じ電流がコピーされ、コピーされた電流が読み出しライン２７を介して画素アレイ２の当該アレイ列へ流れる。こうして一定値の電流が画素アレイ２の同一アレイ列に配置された全ての画素回路１に供給される。
【００３０】
この後、ラインメモリ６のシグナルメモリアクセス端子１３をＨにすると、シグナルレベルメモリ９がリセットされる。さらに、画素アレイ２の読み出しアクセス端子４をアクティブ状態にすると、１列目のアレイ列に係るカレントコピア回路１６から読み出し電流が当該画素回路１に供給される。読み出し電流が供給された画素回路１はシグナルレベルを出力し、この画素回路１から読み出されたシグナルレベルが、１列目のアレイ列に係るシグナルレベルメモリ９に格納される。
【００３１】
次に、画素回路１のリセットレベルの転送動作について説明する。画素回路１から読み出したシグナルレベルをシグナルレベルメモリ９へ格納した後、画素アレイ２のリセットアクセス端子５をアクティブ状態にして、シグナルレベルを読み出した画素回路１をリセットする。この後、ラインメモリ６のリセットレベルメモリアクセス端子１４をＨにすると、リセットレベルメモリ１０がリセットされる。この後、画素アレイ２の読み出しアクセス端子４をアクティブ状態にして、１列目のアレイ列に係るカレントコピア回路１６から再び当該画素回路１に読み出し電流を供給する。読み出し電流が供給された画素回路１はリセットレベルを出力する。こうして読み出されたリセットレベルは、ラインメモリ６の１列目のアレイ列に係るリセットレベルメモリ１０に格納される。
【００３２】
以上のようにして、画素回路１のシグナルレベルとリセットレベルをシグナルレベルメモリ９、リセットレベルメモリ１０に各々格納した後、ラインメモリ６のシグナルレベルアクセス端子１１とリセットレベルアクセス端子１２を夫々アクティブ状態にすると、スキャナ２５によって指定された１列目のアレイ列の画素回路１の当該シグナルレベルとリセットレベルが、シグナルレベルメモリ９・リセットレベルメモリ１０からそれぞれ読み出される。この後、スキャナ２５によって各メモリから読み出されたシグナルレベルとリセットレベルは差動アンプ７へ入力され、同一画素回路１のシグナルレベルとリセットレベルの差分が求められる。この差分が画素出力として出力端子８から出力される。
【００３３】
以上説明したシグナルレベル、及びリセットレベルの読み出し動作やラインメモリ６への記憶動作や差動アンプ７の処理動作が、各画素回路１について、係るシグナルレベルメモリ９及びリセットメモリ１０を用いて行われる。
なお、この動作が図２に示すステップＳＴ３に該当する。
【００３４】
読み出し電流源回路１５を構成するトランジスタの特性ばらつきによって、各アレイ列に供給する電流値がばらつくと、アレイ列毎に各画素回路１から出力される画素レベルにばらつきが生じることになり、これが筋状ノイズとなって人間の目に映るわけであるが、実施の形態１による撮像素子は、アレイ列に電流を供給する各カレントコピアＴｒ１９の閾値電圧がばらついても、各カレントコピアＴｒ１９のゲートには、ドレイン・ソース間に電流源回路１７の出力と同じ値の電流が流れる電位がラッチされているので、各アレイ列に同じ電流値の読み出し電流が供給でき、アレイ列間の画素レベルのばらつきが大幅に抑制できる。具体的には、カレントコピアＴｒ１９の特性ばらつきに起因するノイズを、画素回路１を構成する、例えばソースフォロワＴｒの閾値電圧のばらつきに起因して発生するノイズに比べて１／３以下に抑制することができ、筋状ノイズを人間の知覚レベル以下にすることができる。
【００３５】
以上のように、実施の形態１によれば、カレントコピア回路１６によって全ての画素回路１に一定の電流を供給し、相関二重サンプリングによってシグナルレベルとリセットレベルの差分から画素レベルを求めるようにしたので、各回路を構成するトランジスタのばらつきによって生じるノイズが抑制された画素レベルを得ることができるという効果がある。
【００３６】
また、カレントコピア回路を使用する場合に配慮しなければならないカレントコピアＴｒ１９のゲート電位を、スキャナ２５が各メモリの出力制御を行っていないときに設定を行うようにしたので、スキャナ２５の動作効率を良好にし、新たに電流源回路１７を設定するシーケンス期間を設ける必要がなく、また、新たに電流源回路１７を駆動するスキャナも不要となり、撮像素子を構成する回路規模を節約できるという効果がある。
【００３７】
実施の形態２．
図３は、この発明の実施の形態２による撮像素子の概略構成を示す構成図である。図３は、図１に示す撮像素子の読み出し電流源回路１５に相当する部分を示すもので、図示を省略した画素アレイ２、及びラインメモリ６は、図１に示すものと同様に構成される。ここでは図１に示す撮像素子と同様または相当する部分に同じ符号を付し、その説明を省略する。図において、２８は電源ライン３０と読み出しライン２７との接続をＯＮ・ＯＦＦするスイッチＴｒ、３０は電流源回路１７が電流を出力する電源ライン、４１はイネーブル端子２１に入力された信号を反転させるインバータである。
【００３８】
次に動作について説明する。
ここでは、図１に示す撮像素子と同様に構成された部分の動作説明を省略し、図３に示す部分の動作について説明する。
なお、実施の形態２による撮像素子の基本的な動作は、図２に示したものと同様で、その説明を省略する。
実施の形態２による読み出し電流源回路１５の動作は、読み出しライン２７に電流が供給されないとき、例えば、スキャナ出力端子２６ａとイネーブル端子２０とがアクティブ状態で、イネーブル端子２１がアクティブ状態でないときには、スイッチＴｒ４０がＯＦＦ状態になり、読み出しライン２７がフローティングノードとなって外部ノイズが侵入し易くなり、他のアレイ列から画素レベルを読み出す動作などにノイズの影響を与えることになる。実施の形態２の撮像素子は、正確に画素レベルの読み出し動作が行えるように、スイッチＴｒ４０がＯＦＦ状態のとき、即ち、カレントコピアＴｒ１９から読み出し電流が供給されないときに、読み出しライン２７へ所定の電位を印加して、画素アレイ２等の撮像素子を構成する各回路の動作を安定させるものである。
【００３９】
例えば、イネーブル端子２１がＨのとき、スイッチＴｒ４０がＯＮ状態となり、カレントコピアＴｒ１９から読み出し電流が出力され、また、イネーブル端子２１がＬのとき、スイッチＴｒ４０がＯＦＦ状態になる。スイッチＴｒ４０がＯＦＦ状態になり、カレントコピアＴｒ１９の出力が遮断されるとき、イネーブル端子２１に入力されている信号を、インバータ４１を介してスイッチＴｒ２８のゲートに入力する。こうすると、スイッチＴｒ４０とスイッチＴｒ２８はＯＮ／ＯＦＦ状態が反転するようにスイッチ動作を行い、カレントコピアＴｒ１９の出力が遮断されている状態では、電源ライン３０からスイッチＴｒ２８を介して所定の電位が読み出しライン２７に印加される。また、カレントコピアＴｒ１９から読み出し電流が出力されている状態では、スイッチＴｒ２８はＯＦＦ状態となり、読み出しライン２７に電源ライン３０から電位が印加されない。
【００４０】
以上のように、実施の形態２によれば、カレントコピアＴｒ１９の設定時に読み出しライン２７に所定の電位を印加するようにしたので、読み出しライン２７がフローティングノードにならないことから、画素アレイ２等の撮像素子を構成する各回路へのノイズ侵入を防ぐことができ、ノイズ耐性が強くなるという効果がある。
【００４１】
実施の形態３．
図４は、この発明の実施の形態３による撮像素子の概略構成を示す構成図である。図４は、図１に示す撮像素子の読み出し電流源回路１５に相当する部分を示したもので、図示を省略した画素アレイ２、及びラインメモリ６は、図１に示すものと同様に構成される。ここでは図１に示す撮像素子と同様または相当する部分に同じ符号を付し、その説明を省略する。また、図３に示す撮像素子と同様または相当する部分に同じ符号を付し、その説明を省略する。図において、２９は出力Ｔｒ１８から出力されるカレントコピアＴｒ１９のゲート電位を設定するゲート電位設定ライン、３１はダミーのカレントコピアＴｒで、カレントコピアＴｒ１９と同じサイズのＴｒである。３２はダミーのスイッチＴｒで、スイッチＴｒ２４と同じサイズのＴｒである。３３はスイッチＴｒ３５の活性化と非活性化を選択するスイッチＴｒ、３４はスイッチＴｒ３３と連動してスイッチＴｒ３５の活性化と非活性化を選択するスイッチＴｒである。３５はダミーのカレントコピア回路３６に数倍の電流を流すＴｒで、Ｔｒ１８と同じサイズのＴｒを複数個並列に接続して電流源回路１５に備えられる。３６はカレントコピアＴｒ１９のゲート電位が設定されていない時に駆動するダミーのカレントコピア回路（ダミー回路）である。
【００４２】
次に動作について説明する。
なお、実施の形態３による撮像素子の基本的な動作は、図２に示すものと同様で、その説明を省略し、図４に示す部分の動作について説明する。
実施の形態３による撮像素子の読み出し電流源回路１５は、スイッチＴｒ２３，２４がＯＦＦ状態になり、カレントコピアＴｒ１９の出力が遮断されたとき、ダミーのカレントコピア回路３６を駆動させ、カレントコピアＴｒ１９が読み出し電流を出力していたときにカレントコピアＴｒ１９のゲートに印加されていた電位を、ゲート電位設定ライン２９に保持させるものである。
【００４３】
読み出し電流を出力していたカレントコピア回路１６は、それまで活性化されていたイネーブル端子２０が非活性化されると、スイッチＴｒ２３，２４がＯＦＦ状態になり、ダミーのカレントコピア回路３６が駆動される。また、ダミーのカレントコピア回路３６が駆動されるとスイッチＴｒ３３，３４がＯＮ状態になり、Ｔｒ３５が活性化される。すると、出力Ｔｒ１８から出力された電流がゲート電位設定ライン２９を経て、Ｔｒ３５を介してグランド接地へ達する閉回路が形成される。
【００４４】
この閉回路が形成されているとき、ゲート電位設定ライン２９には、ダミーのカレントコピア回路３６によって、カレントコピアＴｒ１９が読み出し電流を出力していたときにゲートに印加されていた設定電位が保持され、また、カレントコピアＴｒ１９が読み出し電流を出力していたときの数倍の電流が流れる。ゲート電位設定ライン２９に流れる電流値は、前記閉回路の負荷となるＴｒ３５によって決定されるが、このＴｒ３５について、並列接続するトランジスタの数などを調整して、ゲート電位設定ライン２９に流れる電流値をカレントコピアＴｒ１９の動作時と同じようにしてもよいが、ダミーのカレントコピア回路３６の動作時に、カレントコピアＴｒ１９の動作時の数倍の電流が流れるようにすると、ゲート電位設定ライン２９の電位がより安定したものになる。
【００４５】
以上のように、実施の形態３によれば、ダミーのカレントコピア回路３６によってゲート電位設定ライン２９の電位をカレントコピアＴｒ１９の動作時と同じ電位に保持するようにしたので、カレントコピアＴｒ１９の出力が遮断された状態から読み出し電流が出力されるときに、ゲートに印加される電位が早く収束するという効果がある。
【００４６】
実施の形態４．
図５は、この発明の実施の形態４による撮像素子の概略構成を示す構成図である。図５に示す撮像素子は、図１に示す撮像素子の読み出し電流源回路１５に相当するもので、その他の画素アレイ２、及びラインメモリ６は、図１に示すものと同様に構成される。ここでは図１に示す撮像素子と同様、または相当する部分に同じ符号を付し、その説明を省略する。また、図３及び図４に示す撮像素子と同様または相当する部分に同じ符号を付し、その説明を省略する。図において、２３ａ１，２３ａ２はスイッチＴｒで、図１に示すスイッチＴｒ２３と同じサイズのＴｒを並列に接続して構成され、スイッチＴｒ２３に相当する動作をする。２３ｂはフィールドスルー補償Ｔｒで、スイッチＴｒ２３ａ１，２３ａ２と同じサイズのＴｒが用いられ、そのゲートにはスイッチＴｒ２３ａ１，２３ａ２のゲートに入力される信号の反転信号が入力される。このフィールドスルー補償Ｔｒ２３ｂのゲート・ソース間は短絡され、カレントコピアＴｒ１９のゲートに接続される。
【００４７】
次に動作について説明する。
ここでは、図１に示す撮像素子と同様に構成された部分の動作説明を省略し、図５に示す部分の動作について説明する。カレントコピアＴｒ１９のゲート電位が適切に定まらない要因は、図１、図３、図４に示すスイッチＴｒ２３のゲート・ソース間に生じる寄生容量の影響である。実施の形態４の撮像素子は、フィールドスルー補償Ｔｒ２３ｂによって、正負逆向きの電荷をカップリングし、スイッチＴｒ２３ａ１，２３ａ２の寄生容量を打ち消すようにしたものである。
【００４８】
図５に示した読み出し電流源回路１５は、図１、図３、図４に示すスイッチＴｒ２３と同じサイズのスイッチＴｒ２３ａ１，２３ａ２を並列接続して備えたものである。これは図１等に示すスイッチＴｒ２３のサイズを倍にしたものと等価で、フィールドスルー補償Ｔｒ２３ｂの容量の大きさとスイッチＴｒ２３ａ１，２３ａ２の寄生容量の大きさを等しくするためである。なお、一つのスイッチＴｒ２３のサイズを倍にすることなく、同じサイズのスイッチＴｒ２３ａ１，２３ａ２を二つ使用しているのは、製造プロセスによるばらつきを抑制するためである。
【００４９】
このように構成することで、スイッチＴｒ２３ａ１，２３ａ２のゲートにＨ（あるいはＬ）の信号が入力されると、フィールドスルー補償Ｔｒ２３ｂのゲートにＬ（あるいはＨ）の信号が入力され、スイッチＴｒ２３ａ１，２３ａ２の寄生容量に蓄積される電荷と、フィールドスルー補償Ｔｒ２３ｂに蓄積される電荷が正負逆向きになって打ち消し合い、カレントコピアＴｒ１９のゲートに与えるフィールドスルーの影響が排除される。こうすると、カレントコピアＴｒ１９のゲート電位の変動が小さくなり、カレントコピアＴｒ１９から出力される読み出し電流値のずれを抑えることができる。
【００５０】
以上のように、実施の形態４によれば、カレントコピアＴｒ１９のゲートへ接続されたスイッチＴｒ２３ａ１，２３ａ２の寄生容量を、フィールドスルー保証Ｔｒ２３ｂによって打ち消し、カレントコピアＴｒ１９のゲート電位を安定させるようにしたので、カレントコピアＴｒ１９から出力される読み出し電流を安定させ、画素回路１へ一定値の読み出し電流を供給できるという効果がある。
【００５１】
【発明の効果】
この発明によれば、画素回路を配列したアレイ列に読み出し電流を供給するカレントコピア回路をアレイ列毎に備えた読み出し電流源回路と、画素回路から読み出された画素レベルを記憶する記憶手段と、記憶手段から入力された画素レベルを用いて演算を行い、画素回路の画素出力を求める演算手段と、画素出力を求める画素回路を選択して、当該画素回路が配列されたアレイ列に電流源回路から読み出し電流を供給させ、画素回路の画素レベルを記憶手段に記憶させ、記憶手段から画素レベルを読み出し演算手段に入力して演算を行わせ、画素出力を出力させるスキャナとを備えたので、撮像した画像の筋状ノイズを抑制できるという効果がある。
【００５２】
この発明によれば、読み出し電流源回路の各カレントコピア回路から一定の読み出し電流値が出力されるように、各カレントコピア回路が備えるカレントコピアトランジスタのゲートに読み出し電流値の設定電位を印加するようにしたので、撮像した筋状ノイズを抑制することができるという効果がある。
【００５３】
この発明によれば、読み出し電流源回路において、読み出し電流の出力が遮断されると、読み出し電流をアレイ列に供給する電流供給線に所定の電位を印加するようにしたので、電流供給線がフローティングノードとなることを防ぎ、画素アレイ内にフローティングノードが生じないことから外部ノイズに対して耐性が強化できるという効果がある。
【００５４】
この発明によれば、読み出し電流源回路がダミー回路を備え、全てのカレントコピア回路の出力が遮断されると、ダミー回路を用いてカレントコピアトランジスタのゲートに印加していた読み出し電流値の設定電位を保持するようにしたので、読み出し電流を出力する際のカレントコピアトランジスタのゲート電位の収束が早くなり、素早く安定した読み出し電流をアレイ列に供給することができるという効果がある。
【００５５】
この発明によれば、読み出し電流源回路に、カレントコピア回路のカレントコピアトランジスタのゲートに印加する読み出し電流値の設定電位のオン・オフを行うスイッチトランジスタと、スイッチトランジスタが有するフィールドスルーの影響を排除するフィールドスルー補償トランジスタとを備えたので、カレントコピアトランジスタのゲート電位が、フィールドスルーの影響によって変化することを抑制でき、安定した値の読み出し電流を出力することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による撮像素子の概略構成を示す構成図である。
【図２】実施の形態１の撮像素子の動作を示すフローチャートである。
【図３】この発明の実施の形態２による撮像素子の概略構成を示す構成図である。
【図４】この発明の実施の形態３による撮像素子の概略構成を示す構成図である。
【図５】この発明の実施の形態４による撮像素子の概略構成を示す構成図である。
【図６】従来の撮像素子の概略構成を示す構成図である。
【符号の説明】
１画素回路、２画素アレイ、３定電位端子、４読み出しアクセス端子、５リセットアクセス端子、６ラインメモリ（記憶手段）、７差動アンプ（演算手段）、８出力端子、９シグナルレベルメモリ、１０リセットレベルメモリ、１１シグナルレベルアクセス端子、１２リセットレベルアクセス端子、１３シグナルレベルメモリアクセス端子、１４リセットレベルメモリアクセス端子、１５読み出し電流源回路、１６カレントコピア回路、１７電流源回路、１８出力トランジスタ、１９カレントコピアトランジスタ、２０イネーブル端子、２１イネーブル端子、２２キャパシタ、２３，２３ａ１，２３ａ２スイッチトランジスタ、２３ｂフィールドスルー補償トランジスタ、２４スイッチトランジスタ、２５スキャナ、２６ａ，２６ｂスキャナ出力端子、２７読み出しライン（電流供給線）、２８スイッチトランジスタ、２９ゲート電位設定ライン、３０電源ライン、３１ダミーのカレントコピアトランジスタ、３２ダミーのスイッチトランジスタ、３３，３４スイッチトランジスタ、３５トランジスタ、３６ダミーのカレントコピア回路（ダミー回路）、４０スイッチトランジスタ、４１インバータ。

Claims

画素アレイを構成する画素回路へ読み出し電流を供給して画素レベルを読み出す撮像素子であって、
前記画素回路を配列したアレイ列に読み出し電流を供給するカレントコピア回路を前記アレイ列毎に備えた読み出し電流源回路と、
前記画素回路から読み出された画素レベルを記憶する記憶手段と、
前記記憶手段から入力された画素レベルを用いて演算を行い前記画素回路の画素出力を求める演算手段と、
画素出力を求める画素回路を選択して当該画素回路が配列されたアレイ列に前記電流源回路から読み出し電流を供給させ、前記画素回路の画素レベルを前記記憶手段に記憶させ、前記記憶手段から出力レベルを読み出し前記演算手段に入力して演算を行わせ画素出力を求めさせるスキャナと、
を備え、
前記読み出し電流源回路は、読み出し電流の出力が遮断されると読み出し電流をアレイ列へ供給する電流供給線に所定の電位を印加することを特徴とする撮像素子。
画素アレイを構成する画素回路へ読み出し電流を供給して画素レベルを読み出す撮像素子であって、
前記画素回路を配列したアレイ列に読み出し電流を供給するカレントコピア回路を前記アレイ列毎に備えた読み出し電流源回路と、
前記画素回路から読み出された画素レベルを記憶する記憶手段と、
前記記憶手段から入力された画素レベルを用いて演算を行い前記画素回路の画素出力を求める演算手段と、
画素出力を求める画素回路を選択して当該画素回路が配列されたアレイ列に前記電流源回路から読み出し電流を供給させ、前記画素回路の画素レベルを前記記憶手段に記憶させ、前記記憶手段から出力レベルを読み出し前記演算手段に入力して演算を行わせ画素出力を求めさせるスキャナと、
を備え、
前記読み出し電流源回路は、アレイ列毎に備えたカレントコピア回路を構成するカレントコピアトランジスタから一定の読み出し電流が出力される設定電位を前記カレントコピアトランジスタのゲートに印加するとともに、
前記読み出し電流源回路は、ダミー回路を備え、全てのカレントコピア回路の出力が遮断されると、前記ダミー回路を用いてカレントコピアトランジスタのゲートに印加していた読み出し電流値の設定電位を保持することを特徴とする撮像素子。
画素アレイを構成する画素回路へ読み出し電流を供給して画素レベルを読み出す撮像素子であって、
前記画素回路を配列したアレイ列に読み出し電流を供給するカレントコピア回路を前記アレイ列毎に備えた読み出し電流源回路と、
前記画素回路から読み出された画素レベルを記憶する記憶手段と、
前記記憶手段から入力された画素レベルを用いて演算を行い前記画素回路の画素出力を求める演算手段と、
画素出力を求める画素回路を選択して当該画素回路が配列されたアレイ列に前記電流源回路から読み出し電流を供給させ、前記画素回路の画素レベルを前記記憶手段に記憶させ、前記記憶手段から出力レベルを読み出し前記演算手段に入力して演算を行わせ画素出力を求めさせるスキャナと、
を備え、
前記読み出し電流源回路は、アレイ列毎に備えたカレントコピア回路を構成するカレントコピアトランジスタから一定の読み出し電流が出力される設定電位を前記カレントコピアトランジスタのゲートに印加し、
前記読み出し電流源回路は、
カレントコピア回路のカレントコピアトランジスタのゲートに印加する読み出し電流値の設定電位のオン・オフを行うスイッチトランジスタと、
前記スイッチトランジスタが有するフィールドスルーの影響を排除するフィールドスルー補償トランジスタと、
を備えたことを特徴とする撮像素子。