JP6595793B2 - 光電変換装置、その駆動方法、焦点検出センサ及び撮像システム - Google Patents

Description

本発明は、光電変換装置、その駆動方法、焦点検出センサ及び撮像システムに関する。

カメラ等の撮像システムにおいて、焦点検出（ＡＦ：Auto Focusing）センサを備えるものがある。このようなＡＦセンサは様々なシーンにおいて合焦できることが要求される。そのため、ＡＦセンサの測距点数の増加に対する要求が高まっている。

この測距点数増加のための手法の一つとして、測距点を構成するリニアセンサを複数本並列に配置して、列方向に共通配線で接続するエリアタイプの構成を適用した光電変換装置が特許文献１に開示されている。特許文献１では、画素信号を出力するセンサセル部と、画素信号を保持するメモリセル部の読み出し回路に、ソースフォロワに代表される正転アンプを適用することで、線形性及び感度均一性の向上を図っている。また、特許文献１では、ノイズのクランプ回路（転送部）を用いて、センサセル部で発生したノイズの一部をフィードバックすることで、光信号出力時にノイズ成分を低減させ、Ｓ／Ｎ比（信号対ノイズ比）を向上させている。

特開２０１３−３０９１３号公報

しかしながら、本願発明者は、特許文献１の手法には以下に示すような課題があることを見出した。

特許文献１の図４に示されるタイミングチャートにおいて、期間Ｔ１においてΦＳＬ１がＨｉｇｈになって読み出される電圧及び、期間Ｔ４以降においてΦＳＬ１がＨｉｇｈになって読み出される電圧にノイズが生じる。これらのノイズは互いに相関性が低い。これらのノイズは、期間Ｔ１、Ｔ４におけるソースフォロワアンプ（正転アンプ）の入力トランジスタのソース電位変動が、容量性カップリングによってフォトダイオード電位に影響を及ぼすことに起因する。この原因を以下に詳細に説明する。

まず、期間Ｔ１以前のソースフォロワアンプの入力トランジスタのソースはフローティング状態、すなわち不定の電位となっている。そのため、リーク電流、他ノードからのクロストークなどによってノード電位が変動しやすい。電源立ち上げ直後やチップ全体のリセット動作などの回路全体に多くの電流が流れ得る動作の直後に特許文献１の図４の動作を行う場合は、特に不安定になりやすい。使用するプロセスデザイン、使用条件等によっては、期間Ｔ１開始時点でのソース電位の初期値が、電源電位、ＧＮＤ電位などの極端な電位になる可能性もある。

この状態で、期間Ｔ１にフォトダイオードの電位に基づく信号を読み出そうとすると、不確定な初期値を開始電位として、フォトダイオード電位からおよそ閾値電圧分低下した電位までソースノードの電位が変動する。入力トランジスタのゲート−ソース間にはレイアウト等に起因する寄生容量が存在するため、ソース電位の変動が、寄生容量を介した容量性カップリングによりフォトダイオード電位に影響を与えることがある。フォトダイオード電位が変動すると読み出される出力電圧も変動するため、ノイズの原因となり得る。

この電位変動量が、期間Ｔ４以降で同様のメカニズムによって発生する電位変動量と同等であれば、ノイズクランプ処理によってノイズ成分の大部分を減算できるため、Ｓ／Ｎ比への影響は少ない。しかしながら、実際には入力トランジスタのソース電位の初期値の違いにより、期間Ｔ１において読み出される電圧と、期間Ｔ４以降において読み出される電圧との間の上記ノイズ成分の相関性は低い。その結果、転送部を用いた一連のノイズクランプ処理では除去しきれないノイズが信号成分に残留することにより、Ｓ／Ｎ比の劣化が生じ得る。

また、このノイズの影響は、寄生容量による容量性カップリングによるものであるため、フォトダイオードの容量を小さくするほど、より顕著に現れる傾向にある。そのため、更なるＳ／Ｎ比の向上のために検出容量を小さくしてフォトダイオードの容量を小さくする近年の技術動向において、このノイズの影響がより顕著になり得る。

本発明は上述の課題に鑑みてなされたものであり、光電変換装置のＳ／Ｎ比を向上させることを目的とする。

本発明の一観点によれば、光電変換部と、入力ノードと出力ノードとを備える増幅部と、選択スイッチと、リセットスイッチとを有するセンサセル部と、出力線と、信号処理部と、制御部とを有する光電変換装置であって、前記出力ノードは、前記選択スイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、前記出力ノードと前記出力線との間の電気的経路は、前記選択スイッチによって導通状態と非導通状態とが切り替わり、前記入力ノードは前記光電変換部に電気的に接続され、さらに前記入力ノードは、前記リセットスイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、前記入力ノードと前記出力線との間の電気的経路は、前記リセットスイッチによって導通状態と非導通状態とが切り替わり、前記リセットスイッチと前記選択スイッチとが非導通状態である場合において、前記選択スイッチの一端と前記出力線とが電気的に接続されたノードに前記リセットスイッチの一端が電気的に接続されており、前記制御部は、前記リセットスイッチと前記選択スイッチとを、所定の期間にともに導通状態とし、前記リセットスイッチと前記入力ノードとが電気的に接続されたノードに前記光電変換部が電気的に接続され、前記制御部が前記リセットスイッチを導通状態とすることによって、前記光電変換部と前記入力ノードとがそれぞれ前記出力線に電気的に接続され、前記制御部は、前記所定の期間に続く第２の期間に、前記リセットスイッチを非導通状態とし、かつ前記選択スイッチを導通状態とし、前記信号処理部は、前記第２の期間の前記出力線の電圧である第１の電圧を保持し、前記信号処理部は、前記第２の期間に続く第３の期間に、前記第１の電圧に基づく電圧を前記出力線に出力し、前記制御部は、前記第３の期間に、前記リセットスイッチと前記選択スイッチをともに導通状態として、前記出力線に出力された前記第１の電圧に基づく電圧が、前記光電変換部と前記入力ノードとに出力されることを特徴とする光電変換装置が提供される。

本発明によれば、光電変換装置のＳ／Ｎ比を向上させることができる。

本発明の第１の実施形態に係る光電変換装置の撮像面を示す模式図である。 本発明の第１の実施形態に係るラインセンサ部のブロック図である。 本発明の第１の実施形態に係る単位画素の回路図である。 本発明の第１の実施形態に係るタイミングチャートである。 本発明の第１の実施形態の第２の変形例に係るタイミングチャートである。 本発明の第１の実施形態の第２の変形例に係るタイミングチャートである。 本発明の第１の実施形態の第３の変形例に係るタイミングチャートである。 本発明の第１の実施形態の第４の変形例に係る単位画素の回路図である。 本発明の第１の実施形態の第４の変形例に係るタイミングチャートである。 本発明の第１の実施形態の第４の変形例に係るタイミングチャートである。 本発明の第２の実施形態に係る単位画素の回路図である。 本発明の第２の実施形態に係るタイミングチャートである。 本発明の第３の実施形態に係るラインセンサ部のブロック図である。 本発明の第３の実施形態に係る単位画素及びＣＤＳ部の回路図である。 本発明の第３の実施形態に係るタイミングチャートである。 本発明の第４の実施形態に係る撮像システムのブロック図である。

（第１の実施形態）
本発明の第１の実施形態として、位相差焦点検出用の光電変換装置を例示する。図１は、位相差ＡＦ用の光電変換装置における撮像面を示す模式図である。本実施形態の光電変換装置の撮像面には、Ｎ行×２列のラインセンサ部Ｌ１Ａ、Ｌ２Ａ、…、ＬＮＡ及びラインセンサ部Ｌ１Ｂ、Ｌ２Ｂ、…、ＬＮＢが設けられている。ラインセンサ部Ｌ１ＡとＬ１Ｂは互いに対となっている。同様に、Ｌ２ＡとＬ２Ｂ、…、ＬＮＡとＬＮＢも互いに対となっている。一対のラインセンサ部は、ラインセンサ部が配置された領域に対応する位置における被写体のデフォーカス量を測定するために用いられる。このラインセンサ部を複数対配置して測距点を複数とすることにより、ＡＦ精度を向上させることができる。各ラインセンサ部Ｌ１Ａ、Ｌ２Ａ、…、ＬＮＡはＭ列の単位画素１１Ａ、１２Ａ、…、１ＭＡを有し、各ラインセンサ部Ｌ１Ｂ、Ｌ２Ｂ、…、ＬＮＢは複数の単位画素１１Ｂ、１２Ｂ、…、１ＭＢを有する。

図２は、ラインセンサ部Ｌ１Ａの構成をより詳細に示すブロック図である。なお、ラインセンサ部Ｌ２Ａ、…、ＬＮＡ及びＬ２Ｂ、…、ＬＮＢは図２に示すラインセンサ部Ｌ１Ａと同様の回路構成を有するため説明を省略する。ラインセンサ部Ｌ１Ａは、単位画素１１Ａ、１２Ａ、…、１ＭＡを有する。各単位画素１１Ａ、１２Ａ、…、１ＭＡの出力は、共通のバッファアンプ４００に入力される。各単位画素１１Ａ、１２Ａ、…、１ＭＡは、センサセル部１００、垂直出力線２００及び相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）部３００を有する。各単位画素１１Ａ、１２Ａ、…、１ＭＡのセンサセル部１００及びＣＤＳ部３００は、垂直出力線２００に電気的に接続され、走査スイッチ５００を介してバッファアンプ４００に電気的に接続される。単位画素１１Ａ、１２Ａ、…、１ＭＡの走査スイッチ５００は、それぞれ制御信号ＰＨＳ１、ＰＨＳ２、…、ＰＨＳＭにより制御される。なお、各実施形態において用いられるスイッチは、例えばＭＯＳトランジスタにより構成され得る。また、各制御信号は不図示の制御部から供給されるものとする。

図３は、単位画素１１Ａの構成を示す回路図である。まず、センサセル部１００の回路構成を説明する。単位画素１１Ａ内のセンサセル部１００は、フォトダイオード（ＰＤ）１０１、リセットスイッチ１０２、トランジスタ１０３及び選択スイッチ１０４を有する。ＰＤ１０１は、光電変換により入射された光の光量に応じた電荷を生成する光電変換部である。リセットスイッチ１０２は制御信号ＰＲＥＳＰにより導通又は非導通に制御される。選択スイッチ１０４は制御信号ＰＳＥＬＰにより導通又は非導通に制御される。トランジスタ１０３は、ＰＤ１０１で生成された電荷に基づく電圧がゲート（入力ノード）に入力され、これに応じた電圧をソース（出力ノード）から出力するソースフォロワを構成する増幅部である。本実施形態ではトランジスタ１０３はＮ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）であるものとする。図３のセンサセル部１００内に示された寄生容量Ｃｐは、トランジスタ１０３のゲート−ソース間に生じる寄生容量を示している。

ＰＤ１０１のアノードは、リセットスイッチ１０２の一端及びトランジスタ１０３のゲートに電気的に接続される。ＰＤ１０１のカソードは電源電圧ノードに電気的に接続される。

トランジスタ１０３は、基板ノードとソースノードとが電気的に接続されたセルフバイアスの構成になっている。以下、トランジスタ１０３の基板ノードとソースノードの接続点のノードをノードＸと呼ぶ。すなわち、ノードＸはトランジスタ１０３により構成される増幅部の電圧出力ノードである。トランジスタ１０３のドレインは電源電圧ノードに電気的に接続される。ノードＸは選択スイッチ１０４の一端に電気的に接続される。リセットスイッチ１０２及び選択スイッチ１０４の他端は垂直出力線２００に電気的に接続される。

選択スイッチ１０４が導通すると、トランジスタ１０３は、後述するＣＤＳ部３００内の電流源負荷３０１とともにソースフォロワとして動作する。センサセル部１００は、このソースフォロワを介して、ＰＤ１０１で光電変換により生成された電荷量に基づく蓄積信号を垂直出力線２００に出力する。垂直出力線２００は走査スイッチ５００を介してバッファアンプ４００に出力される。リセットスイッチ１０２は、所定のタイミングにおける垂直出力線２００の電圧をＰＤ１０１に保持させる動作を制御する。

次に、ＣＤＳ部３００の回路構成を説明する。ＣＤＳ部３００は、電流源負荷３０１、クランプ容量素子３０２、スイッチ３０３、３０４、３０５、３０７及びトランジスタ３０６を有する。スイッチ３０３、３０４、３０５、３０７はそれぞれ制御信号ＰＩＯＳＥＬ、ＰＲＥＳ、ＰＧＲ、ＰＯＳＦＳＥＬにより導通又は非導通に制御される。

スイッチ３０４の一端はリセット電圧ＶＲＥＳが供給されるノードに電気的に接続され、他端はスイッチ３０３の一端及びクランプ容量素子３０２の一端に電気的に接続される。スイッチ３０３の他端は、垂直出力線２００に電気的に接続される。クランプ容量素子３０２の他端はスイッチ３０５の一端及びトランジスタ３０６のゲートに電気的に接続される。以下、これらの接続点のノードをノードＹと呼ぶ。スイッチ３０５の他端はクランプ電圧ＶＧＲが供給されるノードに電気的に接続される。クランプ容量素子３０２は、スイッチ３０３、３０４、３０５、３０７の導通又は非導通に応じて垂直出力線２００の電圧を保持する機能及び、保持された電圧に基づく電圧を垂直出力線２００に出力する機能を有する。すなわち、ＣＤＳ部３００は、垂直出力線２００の電圧の保持及び出力を行う信号処理部として機能する。

トランジスタ３０６もトランジスタ１０３と同様に、基板ノードとソースノードとが電気的に接続されたセルフバイアスの構成になっている。トランジスタ３０６のドレインは電源電圧ノードに電気的に接続される。トランジスタ３０６のソースはスイッチ３０７の一端に電気的に接続される。スイッチ３０７の他端は垂直出力線２００に電気的に接続される。垂直出力線２００にはセンサセル部１００及びＣＤＳ部３００のソースフォロワに電流を供給する電流源負荷３０１が電気的に接続される。スイッチ３０７が導通すると、トランジスタ３０６と電流源負荷３０１によってソースフォロワ回路が形成される。

図４は、図２、図３の回路の動作タイミングを示したタイミングチャートである。以降では、図２、図３、図４を参照しながら本実施形態に係る光電変換装置の動作について説明する。なお、図２、図３に示された各スイッチは、図４のタイミングチャートでＨｉｇｈレベルの場合に導通状態になり、Ｌｏｗレベルで非導通状態になるものとする。なお、タイミングチャート中に施されているハッチングは、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになっている期間を示している。

期間Ｔ１は、センサセル部１００とＣＤＳ部３００の初期化期間である。時刻ｔ１１以前において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰ、ＰＲＥＳ、ＰＧＲ、ＰＩＯＳＥＬをＨｉｇｈにする。これにより、センサセル部１００の各ノードがリセット電圧ＶＲＥＳでリセットされ、ノードＹがクランプ電圧ＶＧＲでリセットされる。このとき、制御信号ＰＳＥＬＰがＨｉｇｈであるため、ノードＸにはリセット電圧ＶＲＥＳが印加されている。なお、時刻ｔ１１以前において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになっている。すなわち、リセットスイッチ１０２と選択スイッチ１０４がともに導通状態となっている。

時刻ｔ１１において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰ、ＰＲＥＳ、ＰＩＯＳＥＬがＬｏｗになり、センサセル部１００とＣＤＳ部３００の初期化が終了する。

期間Ｔ２において、ＰＤ１０１での基準電圧の保持が行われる。時刻ｔ１２において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰ、ＰＲＥＳ、ＰＯＳＦＳＥＬがＨｉｇｈになる。これにより、ＣＤＳ部３００内のソースフォロワから出力されるクランプ電圧ＶＧＲに基づく基準電圧がＰＤ１０１に入力される。このときＰＤ１０１に保持される基準電圧は、トランジスタ３０６を構成するＮＭＯＳトランジスタの閾値電圧をＶＴＨＮとすると、おおよそ（ＶＧＲ−ＶＴＨＮ）となる。その後、時刻ｔ１３、ｔ１４、ｔ１５において、制御信号ＰＲＥＳ、ＰＲＥＳＰ、ＰＯＳＦＳＥＬがそれぞれＬｏｗになる。これにより、ＰＤ１０１での基準電圧の保持が終了する。

なお、より正確には閾値電圧ＶＴＨＮだけでなく、トランジスタ３０６のオーバードライブ電圧に基づく電圧も、ソースフォロワの入出力の電圧差に影響する。しかしながら、説明の簡略化のためここでは閾値電圧ＶＴＨＮのみを考慮し、その他の成分の影響は無視できるものとする。

ＰＤ１０１に基準電圧が入力される時刻ｔ１２から時刻ｔ１４の期間において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになっている。すなわち、時刻ｔ１２から時刻ｔ１４の期間（第１の期間）に、リセットスイッチ１０２と選択スイッチ１０４がともに導通状態となる。これにより、トランジスタ１０３のゲートとソースが短絡され、ゲート−ソース間電圧ＶＧＳは０となる。このため、トランジスタ１０３を入力トランジスタとするセンサセル部１００内のソースフォロワは、アンプとして動作しない。したがって、センサセル部１００内のソースフォロワは、垂直出力線２００に現れているＣＤＳ部３００内のソースフォロワの出力電圧に影響を与えることはない。

その後、制御信号ＰＲＥＳＰ、ＰＯＳＦＳＥＬがＬｏｗになった時刻ｔ１４、ｔ１５以降において、センサセル部１００内のソースフォロワが有効となる。これにより、ノードＸの電圧は上述の基準電圧（ＶＧＲ−ＶＴＨＮ）からさらにＶＴＨＮだけ低い電圧（ＶＧＲ−２×ＶＴＨＮ）となり、この電圧が垂直出力線２００に出力される。すなわち、センサセル部１００内のソースフォロワから信号出力が開始される前後における電圧変動量は、およそ（−ＶＴＨＮ）になる。

このとき、トランジスタ１０３のゲート−ソース間に生じる寄生容量Ｃｐと、ＰＤ１０１のＰＤ容量Ｃｐｄによって決まる容量性カップリングによって、ＰＤ１０１の電位が（−ΔＶＮ１＝（−ＶＴＨＮ×Ｃｐ／（Ｃｐｄ＋Ｃｐ）））だけ変化する。その結果、ＰＤ１０１の電位は、（ＶＧＲ−ＶＴＨＮ−ΔＶＮ１）となり、垂直出力線２００の電圧は、（ＶＧＲ−２×ＶＴＨＮ−ΔＶＮ１）となる。この電圧は、センサセル部１００で生じるノイズレベルを示す電圧である。

期間Ｔ３（第２の期間）において、上述したセンサセル部１００内ソースフォロワから出力されるノイズレベルのサンプリングが行われる。時刻ｔ１６において、制御信号ＰＩＯＳＥＬがＨｉｇｈになる。これにより、垂直出力線２００の電圧（ＶＧＲ−２×ＶＴＨＮ−ΔＶＮ１）が、クランプ容量素子３０２にクランプ電圧ＶＧＲを基準としてサンプリングされる。その後、時刻ｔ１７、ｔ１８、ｔ１９において、制御信号ＰＧＲ、ＰＩＯＳＥＬ、ＰＳＥＬＰがそれぞれＬｏｗに遷移してノイズレベルのサンプリングが終了する。なお、上述のノイズレベルの中には、トランジスタ１０３、３０６の閾値電圧ばらつき、リセットスイッチ１０２のスイッチングノイズ、スイッチ３０３、３０５のスイッチングノイズ、各素子が発する熱ノイズ等のランダムノイズも含まれている。しかしながら、説明の簡略化のため、それらの表記を省略している。

期間Ｔ４において、ＰＤ１０１でのノイズレベル電圧の保持が行われる。時刻ｔ２０において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰ、ＰＲＥＳ、ＰＯＳＦＳＥＬがＨｉｇｈになる。これにより、ＣＤＳ部３００内のノードＹの電圧は、電荷保存則により（ＶＲＥＳ＋２×ＶＴＨＮ＋ΔＶＮ１）となる。ＣＤＳ部３００内のソースフォロワの出力電圧は、（ＶＲＥＳ＋ＶＴＨＮ＋ΔＶＮ１）となる。この出力電圧はＰＤ１０１に再び入力され、保持される。時刻ｔ２０から時刻ｔ２１の期間（第３の期間）において、期間Ｔ２の時刻ｔ１２から時刻ｔ１４と同様に、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになり、リセットスイッチ１０２と選択スイッチ１０４がともに導通状態となる。

その後、時刻ｔ２１、ｔ２２において、制御信号ＰＲＥＳＰ、ＰＯＳＦＳＥＬがそれぞれＬｏｗに遷移し、これ以降の期間Ｔ５において、ＰＤ１０１への光蓄積が開始される。同時に、センサセル部１００内のソースフォロワが有効となる。これにより、ノードＸの電位は、期間Ｔ２と同様に（−ＶＴＨＮ）だけ変動し、寄生容量Ｃｐによる容量性カップリングによって、ＰＤ１０１の電位が（−ΔＶＮ２）だけ変化する。そのため、光蓄積開始時点のＰＤ１０１の電位は、（ＶＲＥＳ＋ＶＴＨＮ＋ΔＶＮ１−ΔＶＮ２）となる。ここで、ΔＶＮ１とΔＶＮ２は、いずれも寄生容量Ｃｐによる容量性カップリングにより生じるノイズである。また、ノイズの原因となる寄生容量Ｃｐの電圧変動量も（−ＶＴＨＮ）であり等しい。したがって、ΔＶＮ１とΔＶＮ２は、理想的にはΔＶＮ１＝ΔＶＮ２の関係を有している。そのため、光蓄積開始時点のＰＤ１０１の電位は、（ＶＲＥＳ＋ＶＴＨＮ）となる。

期間Ｔ５の開始から所定の蓄積時間が経過した後の時刻ｔ２４において、制御信号ＰＨＳ１がＨｉｇｈになる。次に、時刻ｔ２５において、制御信号ＰＨＳ１がＬｏｗになるとともにＰＨＳ２がＨｉｇｈになる。その後、時刻ｔ２６において、制御信号ＰＨＳ２がＬｏｗになるとともにＰＨＳ３がＨｉｇｈになる。このように制御信号ＰＨＳ１、ＰＨＳ２、…が順次Ｈｉｇｈになり、単位画素１１Ａ、１２Ａ、…１ＭＡからセンサ外部に光量に基づく信号が順次出力される。

上述の光信号の出力時において、ＰＤ１０１で発生した光電荷に基づく光信号の電圧振幅をＶＬとした場合、ＰＤ１０１の電位は、（ＶＬ＋ＶＲＥＳ＋ＶＴＨＮ）となる。これにより、垂直出力線２００にはＰＤ１０１の電位から閾値電圧ＶＴＨＮの分だけ低下した電位（ＶＬ＋ＶＲＥＳ）が出力される。すなわち、リセット電圧ＶＲＥＳと光信号の電圧振幅ＶＬのみによって決まる信号が出力される。

以上のように、本実施形態では、ＰＤ１０１へ基準電圧、ノイズレベル電圧を保持させるためにリセットスイッチ１０２を導通する際に、選択スイッチ１０４も導通させている。すなわち、リセットスイッチ１０２と選択スイッチ１０４とが、所定の期間（本実施形態では期間Ｔ１、期間Ｔ２及び期間Ｔ４の一部）においてともに導通状態となっている。これにより、センサセル部１００内のソースフォロワを構成するトランジスタ１０３のソースの電圧変動量を閾値電圧ＶＴＨＮ相当に固定させることができる。そのため、寄生容量Ｃｐによる容量性カップリングによる電位変動の値を固定させることができる。換言すると、ＣＤＳ処理に使用する２つの信号中に含まれる寄生容量Ｃｐによる容量性カップリングに起因したノイズの相関性を高めることでノイズの影響を低減し、Ｓ／Ｎ比を向上させることができる。よって、本実施形態の光電変換装置をＡＦセンサとして用いることにより、焦点検出の精度を向上させることができる。

期間Ｔ２においてＰＤ１０１に保持される電位と、期間Ｔ４においてＰＤ１０１に保持される電位とは可能な限り近い電位とするようにクランプ電圧ＶＧＲとリセット電圧ＶＲＥＳとを設定することが好ましい。期間Ｔ２においてＰＤ１０１に保持される電位と、期間Ｔ４においてＰＤ１０１に保持される電位とを同一とすることがより好ましい。上述のように、期間Ｔ２においてＰＤ１０１に保持される電位が（ＶＧＲ−ＶＴＨＮ）であり、期間Ｔ４においてＰＤ１０１に保持される電位が（ＶＲＥＳ＋ＶＴＨＮ）である場合には、ＶＧＲ＝ＶＲＥＳ＋２×ＶＴＨＮとすればこの関係が満たされる。

なお、本実施形態では、期間Ｔ１、Ｔ２、Ｔ４の一部においてリセットスイッチ１０２及び選択スイッチ１０４がともに導通状態となっているが、上記期間のすべてにおいてこの制御が行われることは必須ではない。例えば、上記期間のうちの１つ又は２つの期間においてリセットスイッチ１０２及び選択スイッチ１０４がともに導通状態となるように構成してもよい。この場合であっても寄生容量Ｃｐによる容量性カップリングによる電位変動の値を固定させることができるため、これに起因するノイズを低減することができる。

上述の第１の実施形態は、本発明が適用され得る光電変換装置を例示するものにすぎない。すなわち、本発明はこれに限定されるものではなく、種々の変形が可能である。以下では、そのような変形例を説明する。

（第１の変形例）
図３の回路構成において、垂直出力線２００と電流源負荷３０１は、配線を介して直接に電気的に接続されているが、垂直出力線２００と電流源負荷３０１とをスイッチを介して電気的に接続してもよい。このスイッチは、選択スイッチ１０４又はスイッチ３０７がオンになる際にオンになるように構成する。すなわち、垂直出力線２００と電流源負荷３０１の間の電気的経路に配されたスイッチの制御信号は、制御信号ＰＳＥＬＰ、ＰＯＳＦＳＥＬの論理和とする。

これにより、トランジスタ１０３、３０６のソースがいずれも電流源負荷３０１と非導通になっている期間（例えば、時刻ｔ１１から時刻ｔ１２の間の期間）において、垂直出力線２００の電圧が電流源負荷３０１により低下することを抑制できる。

（第２の変形例）
制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになる期間は、図４に示されるものに限定されない。図４のタイミングチャートでは、時刻ｔ１１以前の期間、時刻ｔ１２から時刻ｔ１４の期間、時刻ｔ２０から時刻ｔ２１の期間において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがともにＨｉｇｈになっている。これに対し、図５及び図６に示す本実施形態の変形例に係るタイミングチャートでは、制御信号ＰＳＥＬＰがＨｉｇｈになる期間が短縮されている。

図５のタイミングチャートでは、ＰＲＥＳＰの立ち下り側で制御信号ＰＳＥＬＰがＨｉｇｈになるように制御信号ＰＳＥＬＰの動作タイミングが設定されている。すなわち、図５のタイミングチャートでは、時刻ｔ２７から時刻ｔ１１の期間、時刻ｔ２８から時刻ｔ１４の期間、時刻ｔ２９から時刻ｔ２１の期間において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがいずれもＨｉｇｈになっている。

図６のタイミングチャートでは、ＰＲＥＳＰの立ち上り側で制御信号ＰＳＥＬＰがＨｉｇｈになるように制御信号ＰＳＥＬＰの動作タイミングが設定されている。すなわち、図６のタイミングチャートでは、時刻ｔ２７以前の期間、時刻ｔ１２から時刻ｔ２８の期間、時刻ｔ２０から時刻ｔ２９の期間において、制御信号ＰＲＥＳＰ、ＰＳＥＬＰがいずれもＨｉｇｈになっている。

本実施形態の効果を得るためには、リセットスイッチ１０２及び選択スイッチ１０４をともにオンにすることで、ノードＸの電位が、所定の値に達していればよい。そのため、図４のタイミングチャートでは、時刻ｔ１１以前の期間、時刻ｔ１２から時刻ｔ１４の期間、時刻ｔ２０から時刻ｔ２１の期間のすべての期間で、制御信号ＰＲＥＳＰ、ＰＳＥＬＰをともにＨｉｇｈにすることは必須ではない。よって、図５、図６のように一部の期間で制御信号ＰＲＥＳＰ、ＰＳＥＬＰをともにＨｉｇｈにしたとしても同様の効果が得られる。

制御信号ＰＲＥＳＰ、ＰＳＥＬＰをともにＨｉｇｈにする期間の長さは、例えば数ｎｓから数十μｓ程度の範囲内に設定することが好ましい。これにより、本実施形態の効果が得られるとともに、位相差焦点検出用の光電変換装置に要求される動作時間に対応可能となる。

（第３の変形例）
期間Ｔ１におけるセンサセル部１００とＣＤＳ部３００の初期化において、制御信号ＰＳＥＬＰ、ＰＲＥＳＰをともにＨｉｇｈにすることは必須ではない。期間Ｔ１における初期化は、期間Ｔ２以降での動作を短時間で効率よく行うために、回路内の各ノード電位を設定するためのものである。すなわち、実際に取得される信号電圧に影響を与える動作は期間Ｔ２以降の動作である。そのため、期間Ｔ２で各ノードが所定の電圧に収束するために十分な時間が確保できるような動作条件であれば、期間Ｔ１の初期化動作を行う必要がないこともある。このような場合であっても同様の効果が得られる。上述の理由により、期間Ｔ１の初期化動作を行わない構成としたタイミングチャートの例を図７に示す。図７では、期間Ｔ１において制御信号ＰＳＥＬＰがＬｏｗのままであり、期間Ｔ１内での制御信号ＰＳＥＬＰ、ＰＲＥＳＰをともにＨｉｇｈにする動作が省略されている。

（第４の変形例）
図８は、第４の変形例に係る単位画素１１Ａの構成を示す回路図である。本変形例のセンサセル部１００には、感度切替部として、スイッチ１０５と感度切替容量素子１０６が追加されている。スイッチ１０５は、ＰＤ１０１のアノード及びトランジスタ１０３のゲートが電気的に接続されているノードと、リセットスイッチ１０２の一端との間の電気的経路に配されている。感度切替容量素子１０６の一端は、スイッチ１０５とリセットスイッチ１０２とが電気的に接続されているノードに電気的に接続されており、感度切替容量素子１０６の他端は接地されている。スイッチ１０５は制御信号ＰＭＯＤＥにより導通又は非導通に制御される。スイッチ１０５を導通させると、感度切替容量素子１０６の容量がＰＤ１０１の容量に加算されるので、検出容量が増加する。これにより検出感度（ＰＤ１０１に入射された光量に対する出力電圧変化量の比）を小さくすることができる。このように、感度切り替え機能が設けられた構成を有する光電変換装置においても本発明は適用可能である。

図９及び図１０は、第４の変形例の動作タイミングを示すタイミングチャートである。図９は低感度モードでの動作を示すタイミングチャートであり、図１０は高感度モードでの動作を示すタイミングチャートである。

図９の低感度モードでは、制御信号ＰＭＯＤＥはＨｉｇｈに固定されている。その他の制御信号の動作は図４と同様である。これにより、検出容量が増加し、検出感度が小さくなる。

図１０の高感度モードでは、制御信号ＰＲＥＳＰはＨｉｇｈに固定されており、制御信号ＰＭＯＤＥは図４の制御信号ＰＲＥＳＰと同じタイミングで変化する。これにより、検出容量は前述の低感度モードの場合よりも小さくなり、検出感度が大きくなる。

以上のように、本変形例によれば、動作タイミングを変更することにより、検出感度を切り替えることができる。

（第５の変形例）
ＣＤＳ部３００内の構成は図３に示される構成に限定されるものではなく、本発明の技術的思想を逸脱しない範囲で、適宜異なる回路構成を採用することができる。例えば、ＣＤＳ部３００内のソースフォロワを、オペアンプを用いたボルテージフォロワに変更してもよい。また、スイッチ３０３、３０５、クランプ容量素子３０２等により構成されるクランプ回路を容量、オペアンプ等によって構成されるスイッチトキャパシタアンプに変更してもよい。

（第２の実施形態）
第２の実施形態は、フォトダイオードで発生した光電荷をフローティングディフュージョン（ＦＤ）のノードへ転送する転送型画素に本発明を適用した光電変換装置である。本実施形態の構成を図１１、図１２を参照しながら説明する。第１の実施形態と重複する構成については説明を省略又は簡略化する。

図１１は、第２の実施形態に係る単位画素１１Ａの回路図である。図３に示す第１の実施形態の構成に加え、センサセル部１００は転送トランジスタ１０７（転送スイッチ）をさらに備える。転送トランジスタ１０７はＰＭＯＳトランジスタであり、制御信号ＰＴＸによって導通又は非導通に制御される。転送トランジスタ１０７のソースはＰＤ１０１のアノードに電気的に接続される。転送トランジスタ１０７のドレインは、リセットスイッチ１０２の一端及びトランジスタ１０３のゲートが電気的に接続されたノードＦＤに電気的に接続される。制御信号ＰＴＸがＬｏｗになると転送トランジスタ１０７が導通状態になり、ＰＤ１０１で発生した光電荷がノードＦＤに転送される。

図１２は、図１１に示す単位画素１１Ａの動作タイミングを示すタイミングチャートである。上述のように、転送トランジスタ１０７はＰＭＯＳトランジスタであるため、制御信号ＰＴＸがＬｏｗのときに転送トランジスタ１０７は導通状態（転送状態）となる。その他の制御信号については、第１の実施形態と同様に、各制御信号がＨｉｇｈのときに対応するスイッチが導通状態になるものとする。

期間Ｔ１、Ｔ２、Ｔ３、Ｔ４において、制御信号ＰＴＸはＬｏｗであり、転送トランジスタ１０７は導通状態である。同期間において、その他の各制御信号の動作タイミングは、図４における期間Ｔ１、Ｔ２、Ｔ３、Ｔ４とほぼ同様である。よって、期間Ｔ１、Ｔ２、Ｔ３、Ｔ４はＰＤ１０１のリセット動作期間となる。期間Ｔ４の終了後、制御信号ＰＴＸがＨｉｇｈになり、転送トランジスタ１０７が非導通となることで光蓄積が開始される。

第１の実施形態の説明と同様の理由により、期間Ｔ４終了時点でのＰＤ１０１とノードＦＤの電位に関して、寄生容量Ｃｐに起因した容量性カップリングの影響が低減された状態となっている。

所定の蓄積時間が経過した後の期間Ｔ６、Ｔ７、Ｔ８において、ノードＦＤの転送前リセット動作が行われる。同期間において、制御信号ＰＴＸはＨｉｇｈであり、転送トランジスタ１０７は非導通状態である。その他の各制御信号の動作タイミングは、期間Ｔ２、Ｔ３、Ｔ４とほぼ同様である。そのため、期間Ｔ８終了時点のノードＦＤの電位は、第１の実施形態で説明した電圧レベル（ＶＲＥＳ＋ＶＴＨＮ）となっており、寄生容量Ｃｐに起因する容量性カップリングの影響は低減された状態となっている。

期間Ｔ９において、制御信号ＰＴＸがＬｏｗになり、ＰＤ１０１からノードＦＤへの電荷転送が行われる。この電荷転送によって生じる光信号の電圧振幅ＶＬは、ノードＦＤの容量値と転送された光電荷の量とに応じた値となる。期間Ｔ９での転送動作が終了すると、制御信号ＰＴＸはＨｉｇｈに戻る。この時点におけるノードＦＤの電位は、転送前の電位に光信号の電圧振幅ＶＬが加算された電位（ＶＬ＋ＶＲＥＳ＋ＶＴＨＮ）となる。

その後、期間Ｔ１０において、第１の実施形態の図４における期間Ｔ５と同様の動作により、センサ外部への光量に基づく信号が順次出力される。

以上のように、転送型画素を用いた構成においても本発明が適用可能であり、第１の実施形態と同様の効果を得ることができる。また、本実施形態の転送型画素は、第１の実施形態のような光電荷を直接読み出す方式と比べ低ノイズであるため、さらにノイズの影響が低減される。

（第３の実施形態）
第３の実施形態は、単位画素内にフレームメモリとなるメモリセル部１１０が追加された光電変換装置に本発明を適用した例である。本実施形態の構成を図１３、図１４、図１５を参照しながら説明する。第１の実施形態又は第２の実施形態と重複する構成については説明を省略又は簡略化する。

図１３は、本発明の第３の実施形態に係るラインセンサ部Ｌ１Ａ、Ｌ２Ａ、…を詳細に示したブロック図である。本実施形態の光電変換装置も、図１と同様にＮ行×２列のラインセンサ部Ｌ１Ａ、Ｌ２Ａ、…、ＬＮＡ及びラインセンサ部Ｌ１Ｂ、Ｌ２Ｂ、…、ＬＮＢを有する。ラインセンサ部Ｌ１Ａは、Ｍ列の単位画素１１Ａ、１２Ａ、…１ＭＡを有し、ラインセンサ部Ｌ２Ａは、Ｍ列の単位画素２１Ａ、２２Ａ、…２ＭＡを有する。他のラインセンサ部も同様の単位画素を有している。

各単位画素は、センサセル部１００とメモリセル部１１０とを有する。センサセル部１００とメモリセル部１１０は、単位画素の列ごとに設けられた垂直出力線２００を介して、列ごとに設けられたＣＤＳ部３００に電気的に接続される。各列の垂直出力線２００は、共通のバッファアンプ４００に走査スイッチ５００を介して電気的に接続される。ラインセンサ部Ｌ１Ｂ、Ｌ２Ｂ、…も図１３と同様の構成を有する。

図１４は、図１３で示した構成のうちの単位画素１１ＡとＣＤＳ部３００の構成をより詳細に示した回路図である。なお、センサセル部１００の構成は、第１の実施形態の第４の変形例として説明した感度切り替え機能と第２の実施形態で説明した転送型画素の構成を組み合わせて適用した構成となっている。ＣＤＳ部３００の構成は第１及び第２の実施形態と同様である。

メモリセル部１１０は、メモリ容量素子１１１、スイッチ１１２（第１のメモリスイッチ）、トランジスタ１１３（メモリ増幅部）、スイッチ１１４（第２のメモリスイッチ）を有する。スイッチ１１２、１１４は、制御信号ＰＭＷ、ＰＭＲにより導通又は非導通に制御される。トランジスタ１１３はＮＭＯＳトランジスタであり、基板ノードとソースノードとが電気的に接続されたセルフバイアスの構成になっている。以下、トランジスタ１１３の基板ノードとソースノードの接続点のノードをノードＺと呼ぶ。

メモリ容量素子１１１の一端は、スイッチ１１２の一端及びトランジスタ１１３のゲートに電気的に接続される。メモリ容量素子１１１の他端は接地されている。トランジスタ１１３のドレインは電源電圧ノードに電気的に接続される。トランジスタ１１３のソースであるノードＺはスイッチ１１４の一端に電気的に接続される。スイッチ１１２及びスイッチ１１４の他端は垂直出力線２００に電気的に接続される。

図１５は、図１４の回路の動作タイミングを示すタイミングチャートである。なお、制御信号ＰＲＥＳＰはＨｉｇｈに固定されており、図１０に示した高感度モードに対応する動作が行われるものとする。また、制御信号ＰＴＸは図１２と同様に変化するものとする。以下、主にメモリセル部１１０の動作に着目して本実施形態の動作タイミングを説明する。

期間Ｔ１１において、センサセル部１００、メモリセル部１１０及びＣＤＳ部３００の初期化が行われる。センサセル部１００と同様にメモリセル部１１０も制御信号ＰＭＷ、ＰＭＲをともにＨｉｇｈにすることにより、各ノードがリセット電圧ＶＲＥＳにリセットされる。

その後、期間Ｔ１２、Ｔ１３、Ｔ１４の期間において、第１及び第２の実施形態と同様に、センサセル部１００に対するＣＤＳ処理が行われる。この間、制御信号ＰＭＷ、ＰＭＲはＬｏｗであるため、メモリセル部１１０の状態は変化しない。

期間Ｔ１５のうちの一部の制御信号ＰＲＥＳ、ＰＧＲがともにＨｉｇｈの期間において、ＣＤＳ部３００内のクランプ容量素子３０２の電圧が、クランプ電圧ＶＧＲとリセット電圧ＶＲＥＳによって（ＶＲＥＳ−ＶＧＲ）にリセットされる。

期間Ｔ１６ののうちの一部の制御信号ＰＳＥＬＰ、ＰＴＸ、ＰＩＯＳＥＬがともにＨｉｇｈの期間において、ノードＦＤの電位は（ＶＲＥＳ＋ＶＴＨＮ）であるため、センサセル部１００内のソースフォロワの出力であるノードＸの電位はＶＲＥＳである。したがって、スイッチ３０３を介してクランプ容量素子３０２の一端にはＶＲＥＳが入力される。クランプ容量素子３０２は期間Ｔ１５において電圧（ＶＲＥＳ−ＶＧＲ）にリセットされているため、ＣＤＳ部３００のノードＹの電位は、電荷保存則によりＶＧＲとなる。なお、第１の実施形態で述べたように、転送トランジスタ１０７のスイッチングノイズ等については無視している。

期間Ｔ１７において、制御信号ＰＭＷ、ＰＭＲ、ＰＯＳＦＳＥＬをＨｉｇｈにすることにより、（ＶＧＲ−ＶＴＨＮ）の電位がメモリ容量素子１１１に保持されるとともに、ノードＺも電位（ＶＧＲ−ＶＴＨＮ）となる。

その後、所定の蓄積時間が経過した後の期間Ｔ１８、Ｔ１９、Ｔ２０、Ｔ２１において、第２の実施形態の図１２における期間Ｔ６、Ｔ７、Ｔ８、Ｔ９で説明したＦＤリセットと電荷転送の動作と同様の動作が行われる。この間、制御信号ＰＭＷ、ＰＭＲはＬｏｗであるため、メモリセル部１１０の状態は変わらない。また、第１及び第２実施形態の説明と同様に、センサセル部１００で発生する光信号の電圧振幅はＶＬとする。

次に、期間Ｔ２２において、制御信号ＰＭＲがＨｉｇｈになると、メモリ容量素子１１１に保持された電圧（ＶＧＲ−ＶＴＨＮ）に基づいて、電圧（ＶＧＲ−２×ＶＴＨＮ）が垂直出力線２００に出力される。このとき、ノードＺの電位の初期値は、期間Ｔ１７で書き込まれた（ＶＧＲ−ＶＴＨＮ）であるため、ノードＺの電位は（−ＶＴＨＮ）だけ変動することになる。そのため、センサセル部１００で発生する寄生容量Ｃｐによる容量性カップリングに起因するノイズと同様のノイズが、メモリセル部１１０のからの出力信号にも重畳する。このノイズ電圧を（−ＶＮＭ１）とすれば、垂直出力線２００には（ＶＧＲ−２×ＶＴＨＮ−ＶＮＭ１）の電圧が出力されることになる。同期間において制御信号ＰＩＯＳＥＬもＨｉｇｈになるため、垂直出力線２００の電圧（ＶＧＲ−２×ＶＴＨＮ−ＶＮＭ１）は、スイッチ３０３を介してクランプ容量素子３０２に、クランプ電圧ＶＧＲを基準として保持される。

期間Ｔ２３において、制御信号ＰＳＥＬＰがＨｉｇｈになり、センサセル部１００からの出力電圧（ＶＬ＋ＶＲＥＳ）が、クランプ容量素子３０２に印加される。これによってノードＹの電位は電荷保存則によって（ＶＬ＋ＶＲＥＳ＋２×ＶＴＨＮ＋ＶＮＭ１）となる。

期間Ｔ２４において、制御信号ＰＭＷ、ＰＭＲ、ＰＯＳＦＳＥＬがＨｉｇｈになり、再びメモリ容量素子１１１に光信号に基づいた電圧レベル（ＶＬ＋ＶＲＥＳ＋ＶＴＨＮ＋ＶＮＭ１）が保持される。このとき、ノードＺも電位（ＶＬ＋ＶＲＥＳ＋ＶＴＨＮ＋ＶＮＭ１）となる。

期間Ｔ２５において、制御信号ＰＭＲがＨｉｇｈになり、各メモリセル部１１０からセンサ外部に光量に基づく信号が順次出力される。このとき、制御信号ＰＭＲがＨｉｇｈになった直後に、ノードＺの電位は（ＶＬ＋ＶＲＥＳ＋ＶＮＭ１）に変動するので、期間Ｔ２４に与えられた電位から電圧（−ＶＴＨＮ）だけ低下する。そのため、トランジスタ１１３のゲート−ソース間寄生容量に起因したノイズ（−ＶＮＭ２）が重畳した信号が出力される。したがって、最終的なバッファアンプ４００からの出力電圧は、（ＶＬ＋ＶＲＥＳ＋ＶＮＭ１−ＶＮＭ２）となる。第１の実施形態での説明と同様に、理想的にはＶＮＭ１＝ＶＮＭ２となるため、バッファアンプ４００からの出力電圧は、（ＶＬ＋ＶＲＥＳ）となる。すなわち、トランジスタ１１３のゲート−ソース間寄生容量に起因するノイズがキャンセルされ、リセット電圧ＶＲＥＳと光信号の電圧振幅ＶＬのみによって決まる信号が出力される。

第１の実施形態及び第２の実施形態では、メカニカルシャッターなどの遮光部材によって露光時間の制御が行われている場合を除き、ＰＤ１０１には常に光が当たり続け、ＰＤ１０１の電位は時間に応じて変化し続ける。そのため、第１の実施形態では各センサセル部１００の露光時間の違いが問題となることがある。第２の実施形態では、ＰＤ１０１からの漏れ光量、ノードＦＤの容量値、リーク電流量及び転送終了から読み出し開始動作までの時間といったパラメータによっては、光電荷の転送後にノードＦＤの電位の変動が生じることがある。

本実施形態では、第１及び第２の実施形態と同様の効果を得ることができる。これに加え、本実施形態では各単位画素にメモリセル部１１０が設けられているため、上述の問題による影響が低減又は解消される。

なお、本実施形態では光電変換装置内に設けられるセンサセル部１００とメモリセル部１１０の個数が同数であるが、センサセル部１００とメモリセル部１１０の個数の関係はこれに限定されない。例えば、センサセル部１００よりも多くの個数のメモリセル部１１０を設けてもよい。これにより、ＣＤＳ部３００を複数のラインセンサ部で共有化させることで、ＣＤＳ部３００の素子数を低減することができる。この光電変換装置をＡＦ用センサとして用いた場合には、例えば、ＰＤ１０１の配置間隔を狭くすることで測距点の密度を高め、焦点検出の精度を向上させることができる。

（第４の実施形態）
図１６は、第４の実施形態に係る撮像システムの構成例を示すブロック図である。はじめに、本実施形態による撮像システムの構造について、図１６を用いて説明する。

本実施形態による撮像システム８００は、図１６に示すように、バリア８０１と、レンズ８０２と、絞り８０３と、固体撮像装置８０４と、ＡＦセンサ８０５とを有している。レンズ８０２は、被写体の光学像を結像するための光学系である。バリア８０１は、レンズ８０２のプロテクトを行うものである。絞り８０３は、レンズ８０２を通過する光の光量を調整するためのものである。固体撮像装置８０４は、レンズで結像された被写体の光学像を画像信号として取得するためのものであり、本撮像システムの撮像部として機能する。ＡＦセンサ８０５は、これまでの実施形態で説明した光電変換装置を用いた焦点位置検出装置であり、本撮像システム８００の焦点検出部として機能する。

また、撮像システム８００は、アナログ信号処理装置８０６、Ａ／Ｄ変換器８０７及びデジタル信号処理部８０８をさらに有している。アナログ信号処理装置８０６は、固体撮像装置８０４及びＡＦセンサ８０５から出力された信号を処理する。Ａ／Ｄ変換器８０７は、アナログ信号処理装置８０６から出力された信号をアナログデジタル変換するためのものである。デジタル信号処理部８０８は、Ａ／Ｄ変換器８０７から出力された画像データに対して各種の補正を行い、あるいはデータを圧縮するためのものである。アナログ信号処理装置８０６、Ａ／Ｄ変換器８０７及びデジタル信号処理部８０８は、画像信号処理部として機能する。なお、固体撮像装置８０４がＡ／Ｄ変換器を有する場合には、固体撮像装置８０４は画像信号をデジタル信号として出力する。この場合には、デジタル信号処理部８０８が画像信号処理部として機能する。画像信号処理部は、固体撮像装置８０４が出力する画像信号を用いて、被写体の画像を生成する。

また、撮像システム８００は、メモリ部８０９、外部インターフェース（Ｉ／Ｆ）回路８１０、タイミング発生部８１１、全体制御部８１２及び記録媒体制御Ｉ／Ｆ部８１３をさらに有している。メモリ部８０９は画像データを一時記憶するためのものである。外部Ｉ／Ｆ回路８１０は、外部コンピュータ８１５などの外部機器と通信するためのものである。タイミング発生部８１１は、デジタル信号処理部８０８などに各種タイミング信号を出力するためのものである。全体制御部８１２は各種演算とカメラ全体を制御するためのものである。記録媒体制御Ｉ／Ｆ部８１３は、取得した画像データを記録し、又は画像データの読み出しを行うための半導体メモリなどの着脱可能な記録媒体８１４との間でデータのやりとりを行うためのものである。

次に、本実施形態による撮像システム８００の撮影時の動作について説明する。バリア８０１が開放されると、被写体からの光学像がレンズ８０２及び絞り８０３を介してＡＦセンサ８０５に入射される。全体制御部８１２は、ＡＦセンサ８０５からの出力信号に基づいて、上述したような位相差検出の手法により被写体までの距離を算出する。その後、全体制御部８１２は、演算結果に基づいてレンズ８０２を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ８０２を駆動するオートフォーカス制御を行う。

次いで、合焦が確認された後に固体撮像装置８０４による蓄積動作が開始される。固体撮像装置８０４の蓄積動作が終了すると、固体撮像装置８０４から出力された画像信号は、アナログ信号処理装置８０６で所定の処理が行われた後、Ａ／Ｄ変換器８０７でアナログデジタル変換される。アナログデジタル変換された画像信号は、デジタル信号処理部８０８を介して全体制御部８１２によってメモリ部８０９に書き込まれる。

その後、メモリ部８０９に蓄積されたデータは、全体制御部８１２の制御により記録媒体制御Ｉ／Ｆ部８１３を介して記録媒体８１４に記録される。あるいは、メモリ部８０９に蓄積されたデータを、外部Ｉ／Ｆ回路８１０を介して、直接に外部コンピュータ８１５などに入力してもよい。

これまでの実施形態に示した光電変換装置を用いてＡＦセンサを構成することにより、焦点検出精度を向上することができる。したがって、このＡＦセンサを用いた本実施形態の撮像システムによれば、より高精度の焦点合わせが可能となり、より高精細な画像を取得することが可能となる。

第４の実施形態に示した撮像システム８００は、本発明の各実施形態の光電変換装置を適用しうる撮像システムの一例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１６に示した構成に限定されるものではない。

以上で説明した各実施形態は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。例えば、上述の複数の実施形態は適宜相互に組み合わせてもよい。

例えば、各実施形態の光電変換装置に含まれるＭＯＳトランジスタを構成する半導体の導電型を変更してもよい。この場合、各制御信号のＨｉｇｈとＬｏｗの関係を適宜読み替えることにより、同様の動作が可能である。また、各実施形態において、スイッチとしてＭＯＳトランジスタを例示したが、他の素子であってもよい。

１０１ フォトダイオード（光電変換部）
１０２ リセットスイッチ
１０３ トランジスタ（増幅部）
１０４ 選択スイッチ
２００ 垂直出力線（出力線）
３００ ＣＤＳ部（信号処理部）

Claims (9)

1. 光電変換部と、入力ノードと出力ノードとを備える増幅部と、選択スイッチと、リセットスイッチとを有するセンサセル部と、
   出力線と、
   信号処理部と、
   制御部と
   を有する光電変換装置であって、
   前記出力ノードは、前記選択スイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記出力ノードと前記出力線との間の電気的経路は、前記選択スイッチによって導通状態と非導通状態とが切り替わり、
   前記入力ノードは前記光電変換部に電気的に接続され、さらに前記入力ノードは、前記リセットスイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記入力ノードと前記出力線との間の電気的経路は、前記リセットスイッチによって導通状態と非導通状態とが切り替わり、
   前記リセットスイッチと前記選択スイッチとが非導通状態である場合において、前記選択スイッチの一端と前記出力線とが電気的に接続されたノードに前記リセットスイッチの一端が電気的に接続されており、
   前記制御部は、前記リセットスイッチと前記選択スイッチとを、所定の期間にともに導通状態とし、
   前記リセットスイッチと前記入力ノードとが電気的に接続されたノードに前記光電変換部が電気的に接続され、
   前記制御部が前記リセットスイッチを導通状態とすることによって、前記光電変換部と前記入力ノードとがそれぞれ前記出力線に電気的に接続され、
   前記制御部は、前記所定の期間に続く第２の期間に、前記リセットスイッチを非導通状態とし、かつ前記選択スイッチを導通状態とし、
   前記信号処理部は、前記第２の期間の前記出力線の電圧である第１の電圧を保持し、
   前記信号処理部は、前記第２の期間に続く第３の期間に、前記第１の電圧に基づく電圧を前記出力線に出力し、
   前記制御部は、前記第３の期間に、前記リセットスイッチと前記選択スイッチをともに導通状態として、前記出力線に出力された前記第１の電圧に基づく電圧が、前記光電変換部と前記入力ノードとに出力されることを特徴とする光電変換装置。
2. 光電変換部と、入力ノードと出力ノードとを備える増幅部と、選択スイッチと、リセットスイッチとを有するセンサセル部と、
   出力線と、
   信号処理部と、
   制御部と
   を有する光電変換装置であって、
   前記出力ノードは、前記選択スイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記出力ノードと前記出力線との間の電気的経路は、前記選択スイッチによって導通状態と非導通状態とが切り替わり、
   前記入力ノードは前記光電変換部に電気的に接続され、さらに前記入力ノードは、前記リセットスイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記入力ノードと前記出力線との間の電気的経路は、前記リセットスイッチによって導通状態と非導通状態とが切り替わり、
   前記リセットスイッチと前記選択スイッチとが非導通状態である場合において、前記選択スイッチの一端と前記出力線とが電気的に接続されたノードに前記リセットスイッチの一端が電気的に接続されており、
   前記制御部は、前記リセットスイッチと前記選択スイッチとを、所定の期間にともに導通状態とし、
   前記センサセル部はさらに転送スイッチを有し、
   前記光電変換部と前記入力ノードとの間の電気的経路、及び前記光電変換部と前記リセットスイッチとの間の電気的経路のそれぞれは、前記転送スイッチによって導通状態と非導通状態とが切り替わり、
   前記制御部は、前記所定の期間に前記転送スイッチを導通状態とし、
   前記制御部は、前記所定の期間に続く第２の期間に、前記リセットスイッチを非導通状態とし、かつ前記選択スイッチを導通状態とし、
   前記信号処理部は、前記第２の期間の前記出力線の電圧である第１の電圧を保持し、
   前記信号処理部は、前記第２の期間に続く第３の期間に、前記第１の電圧に基づく電圧を前記出力線に出力し、
   前記制御部は、前記第３の期間に、前記リセットスイッチと前記選択スイッチをともに導通状態として、前記出力線に出力された前記第１の電圧に基づく電圧が、前記光電変換部と前記入力ノードとに出力されることを特徴とする光電変換装置。
3. 前記信号処理部は、
   入力された電圧を保持するメモリ容量素子と、
   前記メモリ容量素子に保持された電圧が入力されるメモリ増幅部と、
   前記メモリ増幅部の出力ノードと前記出力線との間の電気的経路の導通状態又は非導通状態を制御する第１のメモリスイッチと、
   前記メモリ容量素子と前記出力線との間の電気的経路の導通状態又は非導通状態を制御する第２のメモリスイッチと
   を有することを特徴とする請求項１又は２に記載の光電変換装置。
4. 光電変換部と、入力ノードと出力ノードとを備える増幅部と、選択スイッチと、リセットスイッチとを有するセンサセル部と、
   出力線と、
   信号処理部と、
   制御部と
   を有する光電変換装置であって、
   前記出力ノードは、前記選択スイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記出力ノードと前記出力線との間の電気的経路は、前記選択スイッチによって導通状態と非導通状態とが切り替わり、
   前記入力ノードは前記光電変換部に電気的に接続され、さらに前記入力ノードは、前記リセットスイッチと前記出力線とを順に介して前記信号処理部に電気的に接続され、
   前記入力ノードと前記出力線との間の電気的経路は、前記リセットスイッチによって導通状態と非導通状態とが切り替わり、
   前記リセットスイッチと前記選択スイッチとが非導通状態である場合において、前記選択スイッチの一端と前記出力線とが電気的に接続されたノードに前記リセットスイッチの一端が電気的に接続されており、
   前記制御部は、前記リセットスイッチと前記選択スイッチとを、所定の期間にともに導通状態とし、
   前記信号処理部は、
   入力された電圧を保持するメモリ容量素子と、
   前記メモリ容量素子に保持された電圧が入力されるメモリ増幅部と、
   前記メモリ増幅部の出力ノードと前記出力線との間の電気的経路の導通状態又は非導通状態を制御する第１のメモリスイッチと、
   前記メモリ容量素子と前記出力線との間の電気的経路の導通状態又は非導通状態を制御する第２のメモリスイッチと
   を有し、
   前記制御部は、前記第１のメモリスイッチと前記第２のメモリスイッチとがともに導通状態となるように前記第１のメモリスイッチと前記第２のメモリスイッチとを前記制御部が制御することを特徴とする光電変換装置。
5. 前記増幅部及び前記信号処理部に電流を供給する電流源負荷と、
   前記電流源負荷と前記出力線の間の電気的経路に配されたスイッチと
   をさらに有する請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記リセットスイッチが導通状態になる期間のうちの一部の期間において、前記選択スイッチが導通状態になるように前記リセットスイッチと前記選択スイッチとが制御されることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記センサセル部は、前記入力ノードにスイッチを介して電気的に接続された容量素子をさらに有することを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
8. 請求項１乃至７のいずれか１項に記載の光電変換装置を備えるＡＦセンサ。
9. 請求項８に記載のＡＦセンサと、被写体を撮像することによって画像信号を出力する固体撮像装置と、前記画像信号を用いて前記被写体の画像を生成する画像信号処理部とを有することを特徴とする撮像システム。

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