JP6407083B2 - 光電変換装置、および、光電変換システム - Google Patents

光電変換装置、および、光電変換システム Download PDF

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Description

本発明は光電変換装置、および、光電変換システムに関する。
特許文献1の図2に開示された光電変換装置では、画素の増幅トランジスタ(図2の114)と、列ごとに配された差動トランジスタ(図2の201)とが差動アンプを構成している。画素の増幅トランジスタには、光電変換素子で発生した電荷に基づく信号が入力される。差動トランジスタには、ランプ波形の参照電圧が入力される。そして、画素の増幅トランジスタのゲートの電圧と差動トランジスタのゲートの電圧との比較する動作により、光電変換素子で発生した電荷に基づく信号がデジタル信号に変換される。
特開2005−311487号公報
従来技術の光電変換装置には、光電変換装置からの出力される信号の精度が低下する可能性があるという課題がある。
特許文献1の図2に開示の光電変換装置においては、差動トランジスタのドレインが差動アンプの出力ノードである。そのため、上述の比較の動作において、画素の増幅トランジスタのゲートの電圧と差動トランジスタのゲートの電圧との関係が反転した時、差動トランジスタのドレインの電圧が大きく変化する。具体的に、差動トランジスタのドレインの電圧の変化量は、接地電圧と電源電圧(図2のAVD)との差にほぼ等しい。差動トランジスタのドレインの電圧の変化は、差動トランジスタのゲートとドレインとの間の寄生容量を介して、差動トランジスタのゲート、つまり、参照信号を供給するノードに伝達される可能性がある。
参照信号を供給するノードの電圧の変動は、光電変換装置から出力される信号の精度を低下させうる。例えば、差動アンプの出力が反転した後に、参照信号が逆方向に変化することで、当該差動アンプの出力が再度反転する可能性がある。また、複数の差動アンプに共通の参照信号が供給されている場合、ある差動アンプの出力の反転による参照信号の変化が、他の差動アンプの出力を反転させる可能性がある。その結果、アナログデジタル変換の精度が低下する可能性がある。つまり、光電変換装置から出力されるデジタル信号の精度が低下する可能性がある。
以上の課題に鑑み、本発明は、光電変換装置からの出力される信号の精度を向上させることを目的とする。
本発明の1つの側面に係る実施例の光電変換装置は、光電変換素子と、前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、前記第2トランジスタのゲートの電圧をクランプするクランプ回路と、前記第1トランジスタのゲートの電圧に基づく電圧を前記第2トランジスタのゲートに出力する第1動作、および、前記第2のトランジスタからの電流を受けて、前記第1トランジスタのゲートの電圧と前記第2トランジスタのゲートの電圧との比較の結果に基づく信号を出力ノードに出力する第2動作を行うように構成され、かつ、前記第2トランジスタのドレインと前記出力ノードとの間に接続された出力回路と、を備え、前記出力回路は、カレントミラー回路と、前記第1動作および前記第2動作を切り替える第1スイッチ素子と、を含む制御部を含む、ことを特徴とする。
本発明の別の側面に係る実施例の光電変換装置は、光電変換素子と、前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、前記第2トランジスタのゲートの電圧をクランプするクランプ回路と、前記第2のトランジスタに電気的に接続された第3トランジスタ、および、前記第3トランジスタのゲートに接続されたゲートを有し、前記第1トランジスタのドレインとは別の出力ノードに電気的に接続された第4トランジスタを含むカレントミラー回路と、前記第4トランジスタのゲートとドレインとを接続する第1スイッチ素子と、を備える、ことを特徴とする。
本発明によれば、光電変換装置から出力される信号の精度を向上させることができる。
光電変換装置の全体構成を示すブロック図。 光電変換装置の全体構成を示すブロック図。 光電変換装置の構成を示す図。 光電変換装置の駆動信号のタイミングチャートを模式的に示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換装置の回路構成を示す図。 光電変換システムの構成を示す図。
図面を参照しながら本発明の実施形態を説明する。図1は、本実施形態の光電変換装置の全体構成を模式的に示すブロック図である。複数の画素100が、画素アレイ102を構成する。画素アレイ102は、複数の画素行と複数の画素列とを含む。垂直走査回路101は、複数の画素100からの信号を読み出すために、複数の画素100を制御する。複数の画素100からの信号は、例えば、画素行ごとに読み出される。
比較回路104は、画素100の信号と参照信号とを比較する。参照信号発生回路103によって発生された参照信号が、比較回路104へ入力される。比較回路104による比較の結果に基づく制御信号が、出力回路105を介して、カウンタ106へ出力される。当該比較の結果に基づく制御信号が、カウンタ106のカウント期間を制御する。カウンタ106は制御信号を受けたタイミングに対応したカウント値をメモリ107へ出力する。メモリ107へ出力されたカウント値が、画素100の信号をアナログデジタル変換(以下、AD変換)された結果のデジタル信号として保持される。メモリ107に保持されたデジタル信号は水平走査回路108により、順次、光電変換装置から出力される。
また、出力回路105は、画素100の信号に基づく信号を、フィードバック信号として、比較回路104へ出力する。比較回路104はフィードバック信号を保持することが可能である。
図2は、別の実施形態の光電変換装置の全体構成を模式的に示すブロック図である。図1に示された光電変換装置においては、カウンタ106が画素列ごとに配置される。図2に示された光電変換装置は、複数の画素列が共通カウンタ109を共有する点で、図1に示された光電変換装置と異なる。具体的には、共通カウンタ109の出力するカウント値が、各画素列のラッチ110に入力される。出力回路105から制御信号が出力されるタイミングに応じて、各画素列のラッチ110が共通カウンタから出力されているカウント値を保持する。その他の動作は図1の光電変換装置と同様である。
図3は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図3は1つの画素100のみを示している。
画素100は、光電変換素子PD、リセットトランジスタM1、転送トランジスタM2、画素トランジスタM3、および、選択トランジスタM4を含む。リセットトランジスタM1のゲートには駆動信号φR、転送トランジスタM2のゲートには駆動信号φT、選択トランジスタM4のゲートには駆動信号φSがそれぞれ入力される。
画素トランジスタM3のゲートはフローティングディフュージョンノード(以下、FDノード)に接続されている。光電変換素子PDで生じた電荷は、転送トランジスタM2によって、FDノードに転送される。つまり、画素トランジスタM3のゲートに、光電変換素子PDで生じた電荷に基づく信号が入力される。リセットトランジスタM1は、画素トランジスタM3のゲートの電圧をリセットする。なお、画素トランジスタM3のゲートがFDノードに接続されているので、本明細書においては、画素トランジスタM3のゲートをFDノードと呼ぶことがある。
比較回路104は、差動トランジスタM5を含む。差動トランジスタM5のゲートには、参照信号VRMPが入力される。参照信号VRMPは、例えば、時間と共にその電圧が変化するランプ電圧信号である。画素トランジスタM3および差動トランジスタM5は、テール電流源IS1に接続されることで、差動対を構成している。図3において、テール電流源IS1は、例えば、ゲートに所定のバイアス電圧を印加したNMOSトランジスタが用いられうる。画素トランジスタM3および差動トランジスタM5は、同じ導電型である。本実施形態では、画素トランジスタM3および差動トランジスタM5は、いずれも、Nチャネル型のMOSトランジスタである。
比較回路104は、差動トランジスタM5のゲートの電圧を、所定の電圧にクランプするクランプ回路300を含む。クランプ回路300は、例えば、クランプスイッチ素子SW1およびクランプ容量素子C1を含む。クランプスイッチ素子SW1は、差動トランジスタM5のゲートに接続される。クランプスイッチ素子SW1は、駆動信号φCLMPによって制御される。クランプスイッチ素子SW1がオフすることで、差動トランジスタM5のゲートは電気的にフローティングになる。これにより、差動トランジスタM5のゲートの電圧を所定の電圧にクランプすることができる。クランプ容量素子C1の一方の端子は、差動トランジスタM5のゲートに接続される。クランプ容量素子C1の他方の端子に、参照信号VRMPが入力される。この構成により、参照信号VRMPの交流成分が、クランプ容量素子C1を介して、差動トランジスタM5のゲートに入力される。
図3では省略されているが、1つの画素列に含まれる複数の画素100に対して、図3に示された1つの比較回路104が配される。具体的には、複数の画素100の選択トランジスタM4のソースが、互いに接続され、かつ、テール電流源IS1に接続される。また、複数の画素100の画素トランジスタのドレインが互いに接続される。そして、1つの差動トランジスタM5が、1つの画素列に含まれる複数の画素100のそれぞれの画素トランジスタM3と差動対を構成する。撮像用の光電変換装置、つまり、撮像装置は、画素列と比較回路104の組を複数備える。
出力ノード310を有する出力回路105が、差動トランジスタM5に電気的に接続される。出力ノード310は、画素トランジスタM3のソースおよびドレイン、ならびに、差動トランジスタM5のソースおよびドレインとは別のノードである。
出力回路105は、画素トランジスタM3のゲートの電圧に基づく電圧を差動トランジスタM5のゲートに出力する第1動作を行う。また、出力回路105は、差動トランジスタM5からの電流を受けて、画素トランジスタM3のゲートの電圧と差動トランジスタM5のゲートの電圧との比較の結果に基づく信号を出力ノード310に出力する第2動作を行う。図3において、「フィードバック信号」が画素トランジスタM3のゲートの電圧に基づく電圧を表し、「制御信号」が比較の結果に基づく信号を表している。
第1動作において、出力回路105は、差動トランジスタM5に電流を供給する電流源として動作してもよい。このとき、出力回路105は画素トランジスタM3および差動トランジスタM5による差動対が構成する演算増幅器の負荷となる。したがって、差動トランジスタM5のゲートとドレインとがショートされると、出力回路105は画素トランジスタM3のゲートの電圧に基づく電圧を差動トランジスタM5のゲートに出力する。
クランプスイッチ素子SW1をオフにすることで、クランプ回路300は差動トランジスタM5のゲートに出力された電圧を保持する。つまり、クランプ回路300は、差動トランジスタM5のゲートの電圧を、画素トランジスタM3のゲートの電圧に基づく電圧にクランプする。画素トランジスタM3のゲートの電圧に基づく電圧とは、例えば、画素トランジスタM3のゲートの電圧と実質的に等しい電圧を含む。トランジスタの特性の差、温度の差、熱ノイズなどがあるため、両者は完全に等しい電圧でなくてもよい。
第2動作において、出力回路105は、差動トランジスタM5の電流を検出する電流検出回路として動作してもよい。電流検出回路は、差動トランジスタM5の電流の変化を、別の信号として、差動トランジスタM5のドレインとは別の出力ノード310に出力する。この機能により、出力回路105は、画素トランジスタM3のゲートの電圧と差動トランジスタM5のゲートの電圧との比較の結果に基づく信号を出力ノード310に出力する。
例えば、差動トランジスタM5のゲートの電圧のほうが画素トランジスタM3のゲートの電圧より高い場合に、出力回路105は出力ノード310に第1の電圧を出力する。一方、差動トランジスタM5のゲートの電圧のほうが画素トランジスタM3のゲートの電圧より低い場合に、出力回路105は出力ノード310に第1の電圧とは異なる第2の電圧を出力する。
上述の説明では、テール電流源IS1が接続された配線の寄生抵抗を無視している。配線の寄生抵抗は、画素トランジスタM3と差動トランジスタM5による差動対が構成する演算増幅器のオフセットとなりうる。
出力回路105は、上述の第2動作における差動トランジスタM5のドレインの電圧の変化量を、出力ノード310の電圧の変化量よりも小さくする制御部を含む。制御部は、特に、画素トランジスタM3のゲートの電圧の大きさと差動トランジスタM5のゲートの電圧の大きさとの関係が逆転するときの差動トランジスタM5のドレインの電圧の変化量を、出力ノード310の電圧の変化量よりも小さくする。このときの出力ノード310の電圧の変化量とは、上述の第1の電圧と第2の電圧との差である。
制御部は、カレントミラー回路を含みうる。カレントミラー回路は、それぞれが他方のゲートに接続されたゲートを有する2つのトランジスタを少なくとも含む。当該2つのトランジスタの一方のドレインが、差動トランジスタM5に電気的に接続される。
また、制御部は、当該2つのトランジスタの他方のゲートとドレインとを接続するスイッチ素子を含みうる。当該スイッチ素子によって、上述の第1動作および第2動作を切り替えることができる。
以上に述べた通り、出力回路105は差動トランジスタM5のドレインの電圧の変動を低減する制御部を含む。このような構成によれば、差動トランジスタM5のドレインの電圧の変動による参照信号の変動を低減することができる。結果として、光電変換装置から出力される信号の精度を向上させることができる。
続いて、本実施形態の光電変換装置の駆動を説明する。図4は、光電変換装置の駆動信号のタイミングチャートを模式的に示す図である。図4は、1回の水平走査期間(1H期間)、すなわち、1つの画素行の信号を読み出すための駆動信号を示している。駆動信号がハイレベルのとき、当該駆動信号の供給されるトランジスタはオンする。駆動信号がローレベルのとき、当該駆動信号の供給されるトランジスタはオフする。ハイレベルおよびローレベルの具体的な電圧は、トランジスタの導電型に応じて定まる。
本実施形態においては、駆動信号φCLMPがハイレベルのときに、出力回路105は電流源として動作する。駆動信号φCLMPがローレベルのときに、出力回路105は電流検知回路として動作する。
最初に駆動信号φRおよび駆動信号φCLMPをハイレベルとする。これにより、リセットトランジスタM1およびクランプスイッチ素子SW1が導通状態になる、つまり、オンする。FDノードの電圧は、電源電圧VDDなどの所定の電圧(以下、リセットレベル)にリセットされる。同時に、出力回路105はFDノードの電圧に基づく電圧(以下、クランプレベル)を、差動トランジスタM5のゲートおよびクランプ容量素子C1に出力する。つまり、出力回路105は、画素トランジスタM3のゲートの電圧に基づく電圧を差動トランジスタM5のゲートに出力する第1動作を行う。
その後、駆動信号φRと駆動信号φCLMPを順次ローレベルとする。これにより、リセットレベルがFDノードに保持され、クランプレベルがクランプ容量素子C1にそれぞれ保持される。クランプスイッチ素子SW1より先にリセットトランジスタM1をオフにすることで、リセットトランジスタM1によって生じる熱ノイズが、クランプレベルに反映されうる。クランプスイッチ素子SW1がオフした直後は、FDノード、つまり、画素トランジスタM3のゲートの電圧と、差動トランジスタM5のゲートの電圧とはほぼ等しい。
続いて、参照信号VRMPをより高い電圧へ変化させる。これにより、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より高くなる。画素トランジスタM3および差動トランジスタM5は差動対を構成しているため、テール電流源IS1の電流の大半が差動トランジスタM5に流れる。
次に参照信号VRMPのランプダウンを開始する。ランプダウンとは、参照信号VRMPの電圧を下げていくことである。あるタイミングで画素トランジスタM3のゲートの電圧の大きさと差動トランジスタM5のゲートの電圧の大きさとの関係が反転する。当該関係が反転した後は、テール電流源IS1の電流の大半は画素トランジスタM3に流れる。一方、差動トランジスタM5の電流は小さくなる。
出力回路105は差動トランジスタM5の電流の変化を検出する。具体的には、差動トランジスタM5の電流が小さくなったタイミングで、出力回路105は当該電流の変化が生じたことを示す信号を、制御信号として、出力ノード310に出力する。言い換えると、出力回路105は、画素トランジスタM3のゲートの電圧と差動トランジスタM5のゲートの電圧との比較の結果に基づく信号を出力ノード310に出力する第2動作を行う。
図1の光電変換装置においては、制御信号がカウンタ106を制御することにより、ランプダウンの開始から電圧の大きさの関係の反転までの時間を計測している。図2の光電変換装置においては、制御信号がラッチ110を制御することにより、ランプダウンの開始から電圧の大きさの関係の反転までの時間を計測している。ランプダウンの開始から所定の時間が経過した後に、リセットレベルのAD変換を終了する。リセットレベルのAD変換を行っている期間は、図4においてN_ADと表記されている。
この後、参照信号VRMPをリセットする。駆動信号φTをハイレベルとすることにより、転送トランジスタM2がオンし、光電変換素子PDで発生した電荷がFDノードに転送される。本明細書では、光電変換素子PDからFDノードに電荷が転送された後のFDノードの電圧を、光信号レベルと呼ぶ。
駆動信号φTをローレベルとした後、参照信号VRMPのランプダウンを開始する。その後、リセットレベルのAD変換と同様に、光信号レベルのAD変換を行う。光信号レベルのAD変換を行っている期間は、図4においてS_ADと表記した。
詳細な説明は割愛するが、光電変換装置においては、光信号レベルをAD変換したコード値からリセットレベルをAD変換したコード値を減算するデジタルCDS(Correlated Double Sampling)を行ってもよい。
本実施形態においては、出力回路105が差動トランジスタM5のドレインの電圧の変動を低減する制御部を含む。そのため、以上に述べた動作において、電圧の関係が反転する時に、差動トランジスタM5のドレインの電圧の変動が小さい。したがって、参照信号VRMPの変動を低減することができる。結果として、光電変換装置から出力されるデジタル信号の精度を向上させることができる。
以上に説明した実施形態では、差動トランジスタM5は、複数の画素100のそれぞれの画素トランジスタM3と差動対を構成する。しかし、別の実施形態では、差動トランジスタM5が、いずれの画素100にも含まれない別のトランジスタと差動対を構成してもよい。例えば、それぞれの画素100からの信号は、それぞれの画素100が有する増幅部によって共通の信号線に出力される。そして、当該共通の出力線の信号が、差動トランジスタM5と差動対を構成する別のトランジスタのゲートに入力される。このような別の実施形態においても、光電変換装置から出力される信号の精度を向上させることができる。
以下、本発明に係るいくつかの実施例を説明する。特に断りがない限り、本実施形態についての説明は、全ての実施例について同様である。また、いずれかの実施例の一部の構成を、他の実施例の一部と置換、あるいは、他の実施例に付加してもよい。
実施例1の光電変換装置を説明する。本実施例は、出力回路105の制御部が、カレントミラー回路を含むことが特徴である。
図5は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図5は1つの画素100のみを示している。図3と同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM6およびPチャネル型のMOSトランジスタM7を含むカレントミラー回路を含む。トランジスタM6のドレインは、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。
トランジスタM6およびM7が構成するカレントミラー回路は、出力回路105が第1動作を行うときに、トランジスタM7の電流をトランジスタM6へミラーする。また、出力回路105が第2動作を行うときに、カレントミラー回路は、トランジスタM6の電流をトランジスタM7へミラーする。
本実施例では、第1動作において、カレントミラー回路は、トランジスタM6から差動トランジスタM5へ電流を供給する電流源として動作している。そして、第2動作において、カレントミラー回路は、差動トランジスタM5からトランジスタM6に入力される電流を、トランジスタM7へミラーする電流検出回路として動作する。
出力回路105の制御部は、容量素子C2を含む。容量素子C2は、トランジスタM6のドレインに電気的に接続された第1端子、および、トランジスタM6のゲートに電気的に接続された第2端子を有する。容量素子C2により、トランジスタM6のドレインとゲートとが交流的に結合し、トランジスタM6の電流をトランジスタM7にミラーすることができる。
出力回路105の制御部は、第1スイッチ素子SW2を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを接続する。第1スイッチ素子SW2がオンすることによって、カレントミラー回路は、トランジスタM7の電流をトランジスタM6へミラーすることができる。第1スイッチ素子SW2をオフすることによって、カレントミラー回路は、トランジスタM6の電流をトランジスタM7にミラーすることができる。つまり、第1スイッチ素子SW2が、出力回路105の第1動作と第2動作とを切り替えている。
なお、容量素子C2の容量値は、第1スイッチ素子SW2がオフしているときの第1スイッチ素子SW2の両端の間の結合容量の容量値より大きい。第1スイッチ素子SW2がMOSトランジスタの場合、第1スイッチ素子SW2の両端は、当該MOSトランジスタのソースとドレインである。このような構成によれば、カレントミラー回路の動作を安定させることができる。
クランプ回路300は、クランプスイッチ素子SW1およびクランプ容量素子C1を含む。本実施例において、クランプスイッチ素子SW1は、差動トランジスタM5のゲートとドレインとを接続する。クランプスイッチ素子SW1が、差動トランジスタM5のゲートとドレインとを、ゲート接地回路を介して電気的に接続してもよい。
クランプスイッチ素子SW1と第1スイッチ素子SW2とが互いに同相で動作することが好ましい。本実施形態では、クランプスイッチ素子SW1と第1スイッチ素子SW2とを共通の駆動信号φCLMPによって制御することで、クランプスイッチ素子SW1と第1スイッチ素子SW2とが互いに同相で動作する。
本実施例の出力回路105は、出力ノード310に接続された参照電流源IS2を備える。参照電流源IS2は、トランジスタM7へ参照電流を出力する。また、出力ノード310には、インバータ回路が接続される。
本実施例の光電変換装置は、図4で示された駆動信号によって駆動される。駆動信号φCLMPがハイレベルの期間は、クランプスイッチ素子SW1と第1スイッチ素子SW2がオンする。参照電流源IS2からの参照電流が、トランジスタM6およびM7で構成したカレントミラーにより、差動トランジスタM5へ出力される。すなわち、トランジスタM6が差動トランジスタM5へ電流を供給する電流源として動作する。
クランプスイッチ素子SW1は差動トランジスタM5のゲートとドレインとを接続している。そのため、画素トランジスタM3、差動トランジスタM5、テール電流源IS1は、トランジスタM6による電流源を負荷とし、ボルテージフォロワとして動作する。これにより、FDノードの電圧が、差動トランジスタM5のゲート、および、クランプ容量素子C1に出力される。換言すると、出力回路105が、画素トランジスタM3のゲートの電圧に基づく電圧を差動トランジスタM5のゲートに出力する第1動作を行う。
駆動信号φCLMPがローレベルになると、クランプスイッチ素子SW1と第1スイッチ素子SW2はオフする。その後、出力回路105は、画素トランジスタM3のゲートの電圧と差動トランジスタM5のゲートの電圧とを比較する第2動作を行う。
上述の通り、トランジスタM6のゲートとドレインとが容量素子C2により交流的に結合している。そのため、差動トランジスタM5を流れる電流が、トランジスタM6からトランジスタM7へミラーされる。ミラーされた電流の大きさと参照電流源IS2からの参照電流との大きさの関係によって、出力ノード310の電圧が変化する。つまり、出力ノード310に比較の結果に基づく信号が出力される。
ここで、各部の数値例を説明する。例えば、カレントミラー回路を構成するトランジスタM6およびM7のサイズはほぼ等しい。また、テール電流源IS1の電流量I_IS1と、参照電流源IS2の電流量I_IS2とが、I_IS1=2×I_IS2の関係をほぼ満たしている。
この条件において、第1動作においては、画素トランジスタM3および差動トランジスタM5のそれぞれに、テール電流源IS1の電流量I_IS1をほぼ等分した量の電流、すなわち、電流量I_IS2にほぼ等しい量の電流が流れる。第2動作においては、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より高いときは、テール電流源IS1の電流の大半は差動トランジスタM5に流れる。一方、画素トランジスタM3の電流はほぼ0になる。そのため、トランジスタM7にはほぼテール電流源IS1と同じ量の電流が流れる。その結果、トランジスタM7のドレイン、つまり、出力ノード310の電圧は電源電圧VDDに近い電圧となる。
参照信号がランプダウンすると、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より低くなる。この時は、テール電流源IS1の電流の大半は画素トランジスタM3に流れる。一方、差動トランジスタM5の電流はほぼ0になる。したがって、トランジスタM7の電流もほぼ0となる。その結果、トランジスタM7のドレイン、つまり、出力ノード310の電圧は接地電圧に近い電圧となる。
このように、出力回路105は、差動トランジスタM5の電流の変化を検出している。このとき、トランジスタM6がカレントミラー回路の入力である。差動トランジスタM5のドレインの電流が変化しても、トランジスタM6のドレインの電圧は大きく変化しない。言い換えると、カレントミラー回路が、差動トランジスタM5のドレインの電圧の変化量を、出力ノードの電圧の変化量より小さくしている。そのため、参照信号VRMPの電圧変動を低減することができる。結果として、本実施例によれば、光電変換装置が出力する信号の精度を向上させることができる。
比較例として、特許文献1に記載の光電変換装置では、クランプ動作が終了した後も、PMOSトランジスタ203が定電流源として動作する。そして、差動トランジスタ201のドレインの電圧が、出力として読み出される。そのため電圧の関係が反転したときに、差動トランジスタ201のドレイン電圧が大きく変化する。この電圧の変動が、参照信号の電圧を変動させ、結果として、画質の低下の原因になる可能性がある。
以上に説明した通り、本実施例によれば、光電変換装置が出力する信号の精度を向上させることができる。
実施例2の光電変換装置を説明する。本実施例は、出力回路105が電流源IS3を含む点で、実施例1と異なる。実施例1との相違を説明し、実施例1と同様の部分は説明を省略する。
図6は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図6は1つの画素100のみを示している。図3または図5と同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105が電流源IS3を含む。電流源IS3は、カレントミラー回路のトランジスタM6のドレインに接続される。電流源IS3は、差動トランジスタM5の電流がほぼ0になった時に、トランジスタM6の電流が0になることを防ぐことができる。これにより、出力回路105の応答特性を向上させることができる。
ここで、各部の数値例を説明する。電流源IS3の電流量I_IS3は、テール電流源IS1の電流量I_IS1、および、参照電流源IS2の電流量I_IS2より小さいことが好ましい。カレントミラー回路を構成するトランジスタM6およびM7のサイズはほぼ等しい場合、電流量I_IS1、電流量I_IS2および電流量I_IS3が、I_IS1=2×(I_IS2−I_IS3)の関係をほぼ満たしていることが好ましい。
以上に説明した通り、本実施例によれば、光電変換装置の動作を高速化することができる。また、本実施例によれば、実施例1と同様に、光電変換装置が出力する信号の精度を向上させることができる。
実施例3の光電変換装置を説明する。本実施例は、出力回路105の制御部の容量素子C2が第2スイッチ素子SW3に置換された点で、実施例1および実施例2と異なる。実施例1および実施例2との相違を説明し、実施例1または実施例2と同様の部分は説明を省略する。
図7は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図7は1つの画素100のみを示している。図3、図5または図6と同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM6およびPチャネル型のMOSトランジスタM7を含むカレントミラー回路を含む。トランジスタM6のドレインは、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。
トランジスタM6およびM7が構成するカレントミラー回路は、出力回路105が第1動作を行うときに、トランジスタM7の電流をトランジスタM6へミラーする。また、出力回路105が第2動作を行うときに、カレントミラー回路は、トランジスタM6の電流をトランジスタM7へミラーする。
本実施例では、第1動作において、カレントミラー回路は、トランジスタM6から差動トランジスタM5へ電流を供給する電流源として動作している。そして、第2動作において、カレントミラー回路は、差動トランジスタM5からトランジスタM6に入力される電流を、トランジスタM7へミラーする電流検出回路として動作する。
出力回路105の制御部は、第1スイッチ素子SW2と第2スイッチ素子SW3を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを接続する。第2スイッチ素子SW3は、トランジスタM6のドレインとゲートとを電気的に接続する。
本実施例において、第1スイッチ素子SW2と前記第2スイッチ素子SW3とは、互いに排他的に動作する。言い換えると、第1スイッチ素子SW2がオンのとき、第2スイッチ素子SW3がオフする。一方、第1スイッチ素子SW2がオフのとき、第2スイッチ素子SW3がオンする。具体的に、第1スイッチ素子SW2は駆動信号φCLMPにより制御される。第2スイッチ素子SW3は、駆動信号φCLMPと逆相の駆動信号φCLMPBにより制御される。
第1スイッチ素子SW2がオンし、第2スイッチ素子SW2がオフすることによって、カレントミラー回路は、トランジスタM7の電流をトランジスタM6へミラーすることができる。第1スイッチ素子SW2がオフし、第2スイッチ素子SW2がオンすることによって、カレントミラー回路は、トランジスタM6の電流をトランジスタM7にミラーすることができる。つまり、第1スイッチ素子SW2および第2スイッチ素子SW3が、出力回路105の第1動作と第2動作とを切り替えている。
本実施例によれば、実施例1と同様に、光電変換装置が出力する信号の精度を向上させることができる。
実施例4の光電変換装置を説明する。本実施例は、出力回路105がソース接地増幅回路を含む点で、実施例1〜3と異なる。実施例1〜3との相違を説明し、実施例1〜3のいずれかと同様の部分は説明を省略する。
図8は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図8は1つの画素100のみを示している。図3、および、図5〜7のいずれかと同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105は、電流源IS4とNチャネル型のMOSトランジスタMSとで構成されたソース接地増幅回路を含む。ソース接地増幅回路の入力ノードは、容量素子C3を介して、トランジスタM7のドレインに接続される。ソース接地増幅回路の出力ノードが、出力回路105の出力ノード310である。
出力回路105は、さらに、第3スイッチ素子SW4を含む。第3スイッチ素子SW4により、第1動作を行う時にソース接地増幅回路の入力ノードの電圧をクランプすることができる。第3スイッチ素子SW4は、クランプスイッチ素子SW1、および、第1スイッチ素子SW2と同様に、駆動信号φCLMPにより制御される。駆動信号φCLMPがハイレベルの期間はクランプスイッチ素子SW1、第1スイッチ素子SW2、および、第3スイッチ素子SW4がオンし、クランプ容量素子C1、容量素子C2および容量素子C3に、それぞれの動作点がクランプされる。
以上に説明した通り、本実施例では、出力回路105がソース接地増幅回路を含む。そのため、第2動作を行う時のゲインを高くすることが可能である。また、本実施例によれば、実施例1と同様に、光電変換装置が出力する信号の精度を向上させることができる。
実施例5の光電変換装置を説明する。本実施例は、出力回路105が複数のカレントミラー回路を含む点で、実施例1〜4と異なる。実施例1〜4との相違を説明し、実施例1〜4のいずれかと同様の部分は説明を省略する。
図9は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図9は1つの画素100のみを示している。図3、および、図5〜8のいずれかと同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM8およびPチャネル型のMOSトランジスタM9を含む第1カレントミラー回路を含む。トランジスタM8のドレインは、画素トランジスタM3のドレインに電気的に接続される。トランジスタM8のゲートとトランジスタM9のゲートとが互いに接続される。第1カレントミラー回路は、画素トランジスタM3の電流を、第1ミラー出力ノードである、トランジスタM9のドレインへ出力する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM6およびPチャネル型のMOSトランジスタM7を含む第2カレントミラー回路を含む。トランジスタM6のドレインは、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。第2カレントミラー回路は、差動トランジスタM5の電流を、第2ミラー出力ノードである、トランジスタM7のドレインへ出力する。
出力回路105の制御部は、さらに、Nチャネル型のMOSトランジスタM10およびNチャネル型のMOSトランジスタM11を含む第3カレントミラー回路を含む。トランジスタM10のドレインは、トランジスタM7のドレインに電気的に接続される。トランジスタM10のゲートとトランジスタM11のゲートとが互いに接続される。第3カレントミラー回路は、第2ミラー出力ノード(トランジスタM7のドレイン)を、第1ミラー出力ノード(トランジスタM9のドレイン)へ出力する。
トランジスタM9のドレインとトランジスタM11のドレインとが接続されたノードが、出力回路105の出力ノード310である。クランプスイッチ素子SW1は、差動トランジスタM5のゲートと、出力ノード310とを接続する。
クランプスイッチ素子SW1がオンすると、出力ノード310の電圧が差動トランジスタM5のゲートにフィードバックされる。つまり、画素トランジスタM3および差動トランジスタM5はボルテージフォロアとして動作する。このように、出力回路105は、画素トランジスタM3のゲートの電圧に基づく電圧を、差動トランジスタM5のゲートに出力する第1動作を行う。
クランプスイッチ素子SW1がオフすると、画素トランジスタM3の電流、および、差動トランジスタM5の電流が、それぞれ、トランジスタM9およびトランジスタM11から出力ノード310に出力される。画素トランジスタM3の電流、および、差動トランジスタM5の電流が出力ノード310で比較され、比較の結果を示す信号が出力ノード310に出力される。画素トランジスタM3および差動トランジスタM5の電流の関係は、両者のゲートの電圧の関係で決まる。このように、出力回路105は、画素トランジスタM3および差動トランジスタM5のゲートの電圧を比較し、比較の結果に基づく信号を出力する第2動作を行う。
本実施例によれば、実施例1と同様に、光電変換装置が出力する信号の精度を向上させることができる。
実施例6の光電変換装置を説明する。本実施例は、出力回路105が、カレントミラー回路とゲート接地回路とを含む点で、実施例1〜5と異なる。実施例1〜5との相違を説明し、実施例1〜5のいずれかと同様の部分は説明を省略する。
図10は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図10は1つの画素100のみを示している。図3、および、図5〜9のいずれかと同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM6およびPチャネル型のMOSトランジスタM7を含むカレントミラー回路を含む。トランジスタM6のドレインは、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。
カレントミラー回路は、さらに、Pチャネル型のMOSトランジスタMG1およびPチャネル型のMOSトランジスタMG2を含む。トランジスタMG1およびトランジスタMG2は、それぞれ、トランジスタM6およびトランジスタM7にカスコード接続される。トランジスタMG1のゲートおよびトランジスタMG2のゲートには、バイアス電圧Vbsが供給される。これにより、トランジスタMG1およびトランジスタMG2は、それぞれ、ゲート接地回路を構成する。
トランジスタM6およびM7が構成するカレントミラー回路は、出力回路105が第1動作を行うときに、トランジスタM7の電流をトランジスタM6へミラーする。また、出力回路105が第2動作を行うときに、カレントミラー回路は、トランジスタM6の電流をトランジスタM7へミラーする。
本実施例では、第1動作において、カレントミラー回路は、トランジスタM6から差動トランジスタM5へ電流を供給する電流源として動作している。そして、第2動作において、カレントミラー回路は、差動トランジスタM5からトランジスタM6に入力される電流を、トランジスタM7へミラーする電流検出回路として動作する。
出力回路105の制御部は、容量素子C2を含む。容量素子C2は、第1端子および第2端子を含む。容量素子C2の第1端子は、ゲート接地回路(トランジスタMG1)を介して、トランジスタM6のドレインに電気的に接続される。容量素子C2の第2端子は、トランジスタM6のゲートに電気的に接続される。容量素子C2により、トランジスタM6のドレインとゲートとが交流的に結合し、トランジスタM6の電流をトランジスタM7にミラーすることができる。
出力回路105の制御部は、第1スイッチ素子SW2を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを、ゲート接地回路(トランジスタMG2)を介して、電気的に接続する。第1スイッチ素子SW2がオンすることによって、カレントミラー回路は、トランジスタM7の電流をトランジスタM6へミラーすることができる。第1スイッチ素子SW2をオフすることによって、カレントミラー回路は、トランジスタM6の電流をトランジスタM7にミラーすることができる。つまり、第1スイッチ素子SW2が、出力回路105の第1動作と第2動作とを切り替えている。
なお、容量素子C2の容量値は、第1スイッチ素子SW2がオフしているときの第1スイッチ素子SW2の両端の間の結合容量の容量値より大きい。第1スイッチ素子SW2がMOSトランジスタの場合、第1スイッチ素子SW2の両端は、当該MOSトランジスタのソースとドレインである。このような構成によれば、カレントミラー回路の動作を安定させることができる。
クランプ回路300は、クランプスイッチ素子SW1およびクランプ容量素子C1を含む。本実施例において、クランプスイッチ素子SW1が、差動トランジスタM5のゲートとドレインとを、ゲート接地回路(トランジスタMG1)を介して電気的に接続する。
クランプスイッチ素子SW1と第1スイッチ素子SW2とが互いに同相で動作することが好ましい。本実施形態では、クランプスイッチ素子SW1と第1スイッチ素子SW2とは、共通の駆動信号φCLMPによって制御される。
本実施例の出力回路105は、出力ノード310に接続された参照電流源IS2を備える。参照電流源IS2は、トランジスタM7へ参照電流を出力する。また、出力ノード310には、インバータ回路が接続される。
本実施例の光電変換装置は、図4で示された駆動信号によって駆動される。すなわち、本実施例の駆動は、実施例1と同じである。
各部の数値例を説明する。例えば、カレントミラー回路を構成するトランジスタM6およびM7のサイズはほぼ等しい。また、テール電流源IS1の電流量I_IS1と、参照電流源IS2の電流量I_IS2と、電流源IS3の電流量I_IS3とは、I_IS1=2×(I_IS2−I_IS3)の関係をほぼ満たしている。
この条件において、第1動作においては、画素トランジスタM3および差動トランジスタM5のそれぞれに、テール電流源IS1の電流量I_IS1をほぼ等分した量の電流、すなわち、電流量(I_IS2−I_IS3)にほぼ等しい量の電流が流れる。第2動作においては、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より高いときは、テール電流源IS1の電流の大半は差動トランジスタM5に流れる。一方、画素トランジスタM3の電流はほぼ0になる。そのため、トランジスタM7にはほぼテール電流源IS1と同じ量の電流が流れる。IS1=2×IS2なので、トランジスタM7のドレイン、つまり、出力ノード310の電圧は電源電圧VDDに近い電圧となる。
参照信号がランプダウンすると、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より低くなる。この時は、テール電流源IS1の電流の大半は画素トランジスタM3に流れる。一方、差動トランジスタM5の電流はほぼ0になる。したがって、トランジスタM7の電流もほぼ0となる。その結果、トランジスタM7のドレイン、つまり、出力ノード310の電圧は接地電圧に近い電圧となる。
このように、出力回路105は、差動トランジスタM5の電流の変化を検出している。このとき、トランジスタM6がカレントミラー回路の入力である。差動トランジスタM5のドレインの電流が変化しても、トランジスタM6のドレインの電圧は大きく変化しない。言い換えると、カレントミラー回路が、差動トランジスタM5のドレインの電圧の変化量を、出力ノードの電圧の変化量より小さくしている。そのため、参照信号VRMPの電圧変動を低減することができる。結果として、本実施例によれば、光電変換装置が出力する信号の精度を向上させることができる。
また、本実施例においては、カレントミラー回路を構成するトランジスタM6およびトランジスタM7に、ゲート接地回路がカスコードに接続される。したがって、実施例1の効果と比較して、差動トランジスタM5のドレインの電圧の変動をより低減することができる。
実施例7の光電変換装置を説明する。本実施例は、出力回路105の制御部の容量素子C2が第2スイッチ素子SW3に置換された点で、実施例6と異なる。実施例6との相違を説明し、実施例6と同様の部分は説明を省略する。なお、本実施例の第2スイッチ素子SW3の機能は、実施例3の第2スイッチ素子SW3と同じである。
図11は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図11は1つの画素100のみを示している。図7または図10と同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Pチャネル型のMOSトランジスタM6およびPチャネル型のMOSトランジスタM7を含むカレントミラー回路を含む。トランジスタM6のドレインは、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。
カレントミラー回路は、さらに、Pチャネル型のMOSトランジスタMG1およびPチャネル型のMOSトランジスタMG2を含む。トランジスタMG1およびトランジスタMG2は、それぞれ、トランジスタM6およびトランジスタM7にカスコード接続される。トランジスタMG1のゲートおよびトランジスタMG2のゲートには、バイアス電圧Vbsが供給される。これにより、トランジスタMG1およびトランジスタMG2は、それぞれ、ゲート接地回路を構成する。
出力回路105の制御部は、第1スイッチ素子SW2と第2スイッチ素子SW3を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを、ゲート接地回路(トランジスタMG2)を介して電気的に接続する。第2スイッチ素子SW3は、トランジスタM6のドレインとゲートとを、ゲート接地回路(トランジスタMG1)を介して、電気的に接続する。
本実施例において、第1スイッチ素子SW2と前記第2スイッチ素子SW3とは、互いに排他的に動作する。言い換えると、第1スイッチ素子SW2がオンのとき、第2スイッチ素子SW3がオフする。一方、第1スイッチ素子SW2がオフのとき、第2スイッチ素子SW3がオンする。具体的に、第1スイッチ素子SW2は駆動信号φCLMPにより制御される。第2スイッチ素子SW3は、駆動信号φCLMPと逆相の駆動信号φCLMPBにより制御される。
第1スイッチ素子SW2がオンし、第2スイッチ素子SW2がオフすることによって、カレントミラー回路は、トランジスタM7の電流をトランジスタM6へミラーすることができる。第1スイッチ素子SW2がオフし、第2スイッチ素子SW2がオンすることによって、カレントミラー回路は、トランジスタM6の電流をトランジスタM7にミラーすることができる。つまり、第1スイッチ素子SW2および第2スイッチ素子SW3が、出力回路105の第1動作と第2動作とを切り替えている。
本実施例によれば、実施例6と同様に、光電変換装置が出力する信号の精度を向上させることができる。
実施例8の光電変換装置を説明する。本実施例は、出力回路105が、カレントミラー回路と負荷トランジスタとを含む点で、実施例1〜7と異なる。実施例1〜7との相違を説明し、実施例1〜7のいずれかと同様の部分は説明を省略する。
図12は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図12は1つの画素100のみを示している。図3、および、図5〜11のいずれかと同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
出力回路105の制御部は、Nチャネル型のMOSトランジスタM6およびNチャネル型のMOSトランジスタM7を含むカレントミラー回路を含む。トランジスタM6のドレインは、ゲート接地回路(トランジスタMG1)を介して、差動トランジスタM5のドレインに電気的に接続される。トランジスタM6のゲートとトランジスタM7のゲートとが互いに接続される。
トランジスタM6およびM7が構成するカレントミラー回路は、出力回路105が第1動作を行うときに、トランジスタM7の電流をトランジスタM6へミラーする。また、出力回路105が第2動作を行うときに、カレントミラー回路は、トランジスタM6の電流をトランジスタM7へミラーする。
出力回路105の制御部は、Pチャネル型の負荷トランジスタML1およびML2を含む。負荷トランジスタML1のドレインは、差動トランジスタM5のドレインに電気的に接続される。負荷トランジスタML1のゲートと、負荷トランジスタML2のゲートとは互いに接続され、バイアス電圧Vbs1が供給される。荷トランジスタML1およびML2は、それぞれ、電流源として動作する。
本実施例において、差動トランジスタM5およびトランジスタM6は、負荷トランジスタML1からの電流を相補的に受けるように接続される。言い換えると、負荷トランジスタのドレインと接地ノードとの間の電気経路に、差動トランジスタM5とトランジスタM6とが並列に配される。このような構成においては、差動トランジスタM5の電流量と、トランジスタM6の電流量との和が、負荷トランジスタML1の電流量とほぼ等しい。
本実施例では、第1動作において、負荷トランジスタML1が差動トランジスタM5へ電流を供給する電流源として動作する。そして、第2動作において、カレントミラー回路が、負荷トランジスタML1からトランジスタM6に入力される電流を、トランジスタM7へミラーする電流検出回路として動作する。
出力回路105の制御部は、容量素子C2を含む。容量素子C2は、第1端子および第2端子を含む。容量素子C2の第1端子は、トランジスタM6のドレインに電気的に接続される。容量素子C2の第2端子は、トランジスタM6のゲートに電気的に接続される。容量素子C2により、トランジスタM6のドレインとゲートとが交流的に結合し、トランジスタM6の電流をトランジスタM7にミラーすることができる。
出力回路105の制御部は、第1スイッチ素子SW2を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを電気的に接続する。第1スイッチ素子SW2がオンすることによって、カレントミラー回路は、トランジスタM7の電流をトランジスタM6へミラーすることができる。第1スイッチ素子SW2をオフすることによって、カレントミラー回路は、トランジスタM6の電流をトランジスタM7にミラーすることができる。つまり、第1スイッチ素子SW2が、出力回路105の第1動作と第2動作とを切り替えている。
クランプ回路300は、クランプスイッチ素子SW1およびクランプ容量素子C1を含む。本実施例において、クランプスイッチ素子SW1が、差動トランジスタM5のゲートとドレインとを、ゲート接地回路(トランジスタMG1)を介して電気的に接続する。
本実施例の光電変換装置は、図4で示された駆動信号によって駆動される。すなわち、本実施例の駆動は、実施例1と同じである。
各部の数値例を説明する。例えば、カレントミラー回路を構成するトランジスタM6およびM7のサイズがほぼ等しい。テール電流源IS1の電流量I_IS1と、負荷トランジスタML1の電流量I_ML1と、負荷トランジスタML2の電流量I_ML2とが、I_IS1=I_ML1=2×I_ML2の関係をほぼ満たしている。
この条件において、第1動作においては、画素トランジスタM3および差動トランジスタM5のそれぞれに、テール電流源IS1の電流量I_IS1をほぼ等分した量の電流、すなわち、電流量I_ML2にほぼ等しい量の電流が流れる。第2動作においては、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より高いときは、テール電流源IS1の電流の大半は差動トランジスタM5に流れる。一方、画素トランジスタM3の電流はほぼ0になる。トランジスタM6には、負荷トランジスタML1の電流からテール電流源IS1の電流との差分の電流が流れる。しかし、I_IS1=I_ML1であるため、トランジスタM6の電流はほぼ0になる。
そのため、トランジスタM7にはほとんど電流が流れない。その結果、トランジスタM7のドレイン、つまり、出力ノード310の電圧は電源電圧VDDに近い電圧となる。
参照信号がランプダウンすると、差動トランジスタM5のゲートの電圧が、画素トランジスタM3のゲートの電圧より低くなる。この時は、テール電流源IS1の電流の大半は画素トランジスタM3に流れる。一方、差動トランジスタM5の電流はほぼ0になる。トランジスタM7には、負荷トランジスタML1とほぼ同じ電流が流れる。I_ML1=2×I_ML2なので、出力ノード310の電圧は接地電圧に近い電圧となる。
このように、出力回路105は、差動トランジスタM5の電流の変化を検出している。差動トランジスタM5のドレインの電流が変化しても、トランジスタM6のドレインの電圧は大きく変化しない。言い換えると、出力回路105の制御部は、差動トランジスタM5のドレインの電圧の変化量を、出力ノードの電圧の変化量より小さくしている。そのため、参照信号VRMPの電圧変動を低減することができる。結果として、本実施例によれば、光電変換装置が出力する信号の精度を向上させることができる。
実施例9の光電変換装置を説明する。本実施例は、出力回路105の制御部の容量素子C2が第2スイッチ素子SW3に置換された点で、実施例8と異なる。実施例8との相違を説明し、実施例8と同様の部分は説明を省略する。なお、本実施例の第2スイッチ素子SW3の機能は、実施例3の第2スイッチ素子SW3、および、実施例7の第2スイッチ素子SW3と同じである。
図13は、光電変換装置の画素100、比較回路104、および、出力回路105の構成を示している。説明を簡略にするため、図13は1つの画素100のみを示している。図3、図5〜12と同じ機能を有する部分には、同じ符号を付し、詳細な説明は省略する。
図13が示す通り、出力回路105の制御部は、第1スイッチ素子SW2と第2スイッチ素子SW3を含む。第1スイッチ素子SW2は、トランジスタM7のゲートとドレインとを接続する。第2スイッチ素子SW3は、トランジスタM6のドレインとゲートとを電気的に接続する。
本実施例によれば、実施例8と同様に、光電変換装置が出力する信号の精度を向上させることができる。
図14には、本発明の1つの実施形態の光電変換システムの構成が示されている。光電変換システム800は、例えば、光学部810、撮像素子1、映像信号処理部830、記録・通信部840、タイミング制御部850、システム制御部860、及び再生・表示部870を含む。撮像装置820は、撮像素子1及び映像信号処理部830を有する。撮像素子1には、上記の実施形態で説明された光電変換装置が用いられる。
レンズ等の光学系である光学部810は、被写体からの光を撮像素子1の、複数の画素が2次元状に配列された画素アレイ102に結像させ、被写体の像を形成する。撮像素子1は、タイミング制御部850からの信号に基づくタイミングで、画素アレイ102に結像された光に応じた信号を出力する。撮像素子1から出力された信号は、映像信号処理部である映像信号処理部830に入力され、映像信号処理部830が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部830での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像を再生・表示させる。記録・通信部840は、また、映像信号処理部830からの信号を受けて、システム制御部860と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システム制御部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御部850、記録・通信部840、及び再生・表示部870の駆動を制御する。また、システム制御部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部850は、システム制御部860による制御に基づいて撮像素子1及び映像信号処理部830の駆動タイミングを制御する。
PD 光電変換素子
M3 画素トランジスタ
M5 差動トランジスタ
104 比較回路
105 出力回路
300 クランプ回路

Claims (39)

  1. 光電変換素子と、
    前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、
    前記第2トランジスタのゲートの電圧をクランプするクランプ回路と、
    前記第1トランジスタのゲートの電圧に基づく電圧を前記第2トランジスタのゲートに出力する第1動作、および、前記第2のトランジスタからの電流を受けて、前記第1トランジスタのゲートの電圧と前記第2トランジスタのゲートの電圧との比較の結果に基づく信号を出力ノードに出力する第2動作を行うように構成され、かつ、前記第2トランジスタのドレインと前記出力ノードとの間に接続された出力回路と、を備え、
    前記出力回路は、カレントミラー回路と、前記第1動作および前記第2動作を切り替える第1スイッチ素子と、を含む制御部を含む、
    ことを特徴とする光電変換装置。
  2. 前記カレントミラー回路は、前記第2トランジスタのドレインに電気的に接続された第3トランジスタ、および、前記第3トランジスタのゲートに接続されたゲートを有する第4トランジスタを含む、
    ことを特徴とする請求項1に記載の光電変換装置。
  3. 前記第1スイッチ素子は、前記第4トランジスタのゲートとドレインとを接続し、
    前記第1動作において、前記第1スイッチ素子がオンすることによって、前記カレントミラー回路は、前記第4トランジスタの電流を前記第3トランジスタへミラーし、
    前記第2動作において、前記第1スイッチ素子がオフすることによって、前記カレントミラー回路は、前記第3トランジスタの電流を前記第4トランジスタへミラーする、
    ことを特徴とする請求項2に記載の光電変換装置。
  4. 前記制御部は、前記第3トランジスタのドレインに電気的に接続された第1端子、および、前記第3トランジスタのゲートに電気的に接続された第2端子を有する容量素子を含む、
    ことを特徴とする請求項2または請求項3に記載の光電変換装置。
  5. 前記容量素子の前記第1端子は、ゲート接地回路を介して、前記第3トランジスタのドレインに電気的に接続される、
    ことを特徴とする請求項4に記載の光電変換装置。
  6. 前記容量素子の容量値は、前記第1スイッチ素子がオフしているときの前記第1スイッチ素子の両端の間の結合容量の容量値より大きい、
    ことを特徴とする請求項4または請求項5に記載の光電変換装置。
  7. 前記制御部は、前記第3トランジスタのドレインとゲートとを電気的に接続する第2スイッチ素子を含む、
    ことを特徴とする請求項2または請求項3に記載の光電変換装置。
  8. 前記第2スイッチ素子が、ゲート接地回路を介して、前記第3トランジスタのドレインに電気的に接続される、
    ことを特徴とする請求項7に記載の光電変換装置。
  9. 前記第1スイッチ素子と前記第2スイッチ素子とは、互いに排他的に動作する、
    ことを特徴とする請求項7または請求項8に記載の光電変換装置。
  10. 前記クランプ回路は、前記第2トランジスタのゲートに接続されたクランプスイッチ素子を含み、
    前記クランプスイッチ素子と前記第1スイッチ素子とが互いに同相で動作する、
    ことを特徴とする請求項2乃至請求項9のいずれか一項に記載の光電変換装置。
  11. 前記第1動作において、前記カレントミラー回路は、前記第3トランジスタから前記第2トランジスタへ電流を供給する電流源として動作し、
    前記第2動作において、前記カレントミラー回路は、前記第2トランジスタから前記第3トランジスタに入力される電流を、前記第4トランジスタへミラーする電流検出回路として動作する、
    ことを特徴とする請求項2乃至請求項10のいずれか一項に記載の光電変換装置。
  12. 前記制御部は、前記第2トランジスタのドレインに電気的に接続された負荷トランジスタを含み、
    前記第2トランジスタおよび前記第3トランジスタは、前記負荷トランジスタからの電流を相補的に受けるように接続され、
    前記第1動作において、前記負荷トランジスタは前記第2トランジスタへ電流を供給する電流源として動作し、
    前記第2動作において、前記カレントミラー回路は、前記負荷トランジスタから前記第3トランジスタに入力される電流を、前記第4トランジスタへミラーする電流検出回路として動作する、
    ことを特徴とする請求項2乃至請求項10のいずれか一項に記載の光電変換装置。
  13. 前記制御部は、前記負荷トランジスタと前記第3トランジスタとの間の電気経路に配されたゲート接地回路を含む、
    ことを特徴とする請求項12に記載の光電変換装置。
  14. 前記制御部は、
    前記第1トランジスタのドレインに電気的に接続され、前記第1トランジスタからの電流をミラーして、第1ミラー出力ノードへ出力する第1カレントミラー回路と、
    前記第2トランジスタのドレインに電気的に接続され、前記第2トランジスタからの電流をミラーして、第2ミラー出力ノードへ出力する第2カレントミラー回路と、を含み、
    前記クランプ回路は、前記第2トランジスタのゲートと前記出力回路の前記出力ノードとを接続するクランプスイッチ素子を含む、
    ことを特徴とする請求項1に記載の光電変換装置。
  15. 前記制御部は、前記第1ミラー出力ノードおよび前記第2ミラー出力ノードの一方に出力された電流をミラーし、前記第1ミラー出力ノードおよび前記第2ミラー出力ノードの他方へ出力する第3カレントミラー回路を含む、
    ことを特徴とする請求項14に記載の光電変換装置。
  16. 前記クランプ回路は、
    前記第2トランジスタのゲートに接続されたクランプスイッチ素子と、
    前記第2トランジスタのゲートに接続された第1端子および前記参照信号を受ける第2端子を有するクランプ容量素子と、を含む、
    ことを特徴とする請求項1に記載の光電変換装置。
  17. 前記クランプスイッチ素子は、前記第2トランジスタのゲートとドレインとを接続する、
    ことを特徴とする請求項16に記載の光電変換装置。
  18. 前記クランプスイッチ素子は、前記第2トランジスタのゲートとドレインとを、ゲート接地回路を介して電気的に接続する、
    ことを特徴とする請求項16に記載の光電変換装置。
  19. 前記制御部は、前記第1トランジスタのゲートの電圧の大きさと前記第2トランジスタのゲートの電圧の大きさとの関係が反転したときの前記第2トランジスタのドレインの電圧の変化量を、前記関係が反転したときの前記出力ノードの電圧の変化量よりも小さくする、
    ことを特徴とする請求項1乃至請求項18のいずれか一項に記載の光電変換装置。
  20. 前記出力ノードに接続され、参照電流を出力する参照電流源を備える、
    ことを特徴とする請求項1乃至請求項19のいずれか一項に記載の光電変換装置。
  21. 前記出力ノードに接続されたインバータ回路を備える、
    ことを特徴とする請求項1乃至請求項20のいずれか一項に記載の光電変換装置。
  22. 前記差動対は、前記第1トランジスタ、および、前記第2トランジスタに電気的に接続されたテール電流源を含む、
    ことを特徴とする請求項1乃至請求項21のいずれか一項に記載の光電変換装置。
  23. 前記光電変換素子および前記第1トランジスタをそれぞれが含む複数の画素を備え、
    前記第2トランジスタの1つが、前記複数の画素のそれぞれの前記第1トランジスタと差動対を構成する、
    ことを特徴とする請求項1乃至請求項22のいずれか一項に記載の光電変換装置。
  24. 前記複数の画素、および、前記複数の画素に対して共通に設けられた前記第2トランジスタの1つが構成する画素列を複数備える、
    ことを特徴とする請求項23に記載の光電変換装置。
  25. 前記出力ノードは、前記第1トランジスタのソースおよびドレイン、ならびに、前記第2トランジスタのソースおよびドレインとは別のノードである、
    ことを特徴とする請求項1乃至請求項24のいずれか一項に記載の光電変換装置。
  26. 前記第2トランジスタのドレインに電気的に接続された電流源を備える、
    ことを特徴とする請求項1に記載の光電変換装置。
  27. 前記出力回路は、前記出力ノードへ信号を出力するソース接地増幅回路を含む、
    ことを特徴とする請求項1に記載の光電変換装置。
  28. 光電変換素子と、
    前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、
    前記第2トランジスタのゲートの電圧をクランプするクランプ回路と、
    前記第2のトランジスタに電気的に接続された第3トランジスタ、および、前記第3トランジスタのゲートに接続されたゲートを有し、前記第1トランジスタのドレインとは別の出力ノードに電気的に接続された第4トランジスタを含むカレントミラー回路と、
    前記第4トランジスタのゲートとドレインとを接続する第1スイッチ素子と、を備える、
    ことを特徴とする光電変換装置。
  29. 前記第3トランジスタのドレインに電気的に接続された第1端子、および、前記第3トランジスタのゲートに電気的に接続された第2端子を有する容量素子を含む、
    ことを特徴とする請求項28に記載の光電変換装置。
  30. 前記第3トランジスタのドレインとゲートとを電気的に接続する第2スイッチ素子を含む、
    ことを特徴とする請求項28に記載の光電変換装置。
  31. 前記クランプ回路が、前記第2トランジスタのゲートとドレインとを電気的に接続するクランプスイッチ素子を含む、
    ことを特徴とする請求項28乃至請求項30のいずれか一項に記載の光電変換装置。
  32. 前記クランプ回路が、前記第2トランジスタのドレインとゲートとの間の電気経路に配されたクランプスイッチ素子およびゲート接地回路を含む、
    ことを特徴とする請求項28乃至請求項30のいずれか一項に記載の光電変換装置。
  33. 前記第1動作において、前記クランプスイッチがオンすることによって、前記第1トランジスタのゲートの電圧に基づく電圧が前記第2トランジスタのゲートに出力される、
    ことを特徴とする請求項10、14、および、15のいずれか一項に記載の光電変換装置。
  34. 前記1動作において、前記第1トランジスタのゲートの電圧と、前記第2トランジスタのゲートに出力された電圧とは、前記第1トランジスタおよび前記第2トランジスタの特性の違いに起因する差を有する、
    ことを特徴とする請求項1に記載の光電変換装置。
  35. 光電変換素子と、
    前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、
    前記第2のトランジスタに電気的に接続された第3トランジスタ、および、前記第3トランジスタのゲートに接続されたゲートを有し、前記第1トランジスタのドレインとは別の出力ノードに電気的に接続された第4トランジスタを含むカレントミラー回路と、を備える
    ことを特徴とする光電変換装置。
  36. 前記第4トランジスタのゲートとドレインとを接続する第1スイッチ素子と、を備える、
    ことを特徴とする請求項35に記載の光電変換装置。
  37. 光電変換素子と、
    前記光電変換素子で生じた電荷に基づく信号が入力される第1トランジスタ、および、参照信号が入力される第2トランジスタが構成する差動対と、
    前記第2トランジスタのドレインと前記第1トランジスタのドレインとは別の出力ノードとの間に接続されたカレントミラー回路を含む出力回路と、を備え、
    前記出力回路は、前記第2のトランジスタからの電流を受けて、前記第1トランジスタのゲートの電圧と前記第2トランジスタのゲートの電圧との比較の結果に基づく信号を前記出力ノードに出力する、
    ことを特徴とする光電変換装置。
  38. 前記第2トランジスタのゲートに接続されたクランプ容量を備える、
    ことを特徴とする請求項35乃至請求項37のいずれか一項に記載の光電変換装置。
  39. 請求項1乃至請求項38のいずれか一項に記載の光電変換装置と、
    前記光電変換装置からの信号を処理する信号処理装置と、を備えた光電変換システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108141553B (zh) * 2015-09-30 2020-10-30 株式会社尼康 摄像元件、摄像装置及电子设备
CN113225496A (zh) * 2016-03-24 2021-08-06 株式会社尼康 摄像元件和摄像装置
WO2018116539A1 (ja) 2016-12-21 2018-06-28 オリンパス株式会社 撮像素子、撮像装置および内視鏡
JP6445746B2 (ja) * 2016-12-21 2018-12-26 オリンパス株式会社 逐次比較型a/d変換装置、撮像装置、内視鏡および設定方法
CN106982337B (zh) * 2017-04-27 2019-07-23 京东方科技集团股份有限公司 一种cmos图像传感器及其像素电路、驱动方法
JP2019068267A (ja) * 2017-09-29 2019-04-25 キヤノン株式会社 撮像装置、撮像システム、移動体
US10447290B2 (en) * 2017-12-11 2019-10-15 Texas Instruments Incorporated Reduced noise dynamic comparator for a successive approximation register analog-to-digital converter
US11502647B2 (en) * 2018-05-11 2022-11-15 Sony Semiconductor Solutions Corporation Amplifier
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US11956413B2 (en) 2018-08-27 2024-04-09 Meta Platforms Technologies, Llc Pixel sensor having multiple photodiodes and shared comparator
US11283460B2 (en) * 2018-10-24 2022-03-22 Sony Semiconductor Solutions Corporation A/D converter and electronic equipment
JP7222736B2 (ja) * 2019-02-04 2023-02-15 キヤノン株式会社 撮像素子及びその制御方法、及び撮像装置
JP7365775B2 (ja) * 2019-02-21 2023-10-20 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
CN110661989A (zh) * 2019-03-12 2020-01-07 神盾股份有限公司 用于缓冲感光信号的缓冲电路及其图像感测器
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
JP2021097337A (ja) * 2019-12-18 2021-06-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
US11910114B2 (en) 2020-07-17 2024-02-20 Meta Platforms Technologies, Llc Multi-mode image sensor
TW202231054A (zh) * 2021-01-14 2022-08-01 日商索尼半導體解決方案公司 攝像裝置及電子機器
CN114124004A (zh) * 2021-11-23 2022-03-01 上海天马微电子有限公司 一种信号处理电路及信号处理装置
WO2023174655A1 (en) * 2022-03-18 2023-09-21 Sony Semiconductor Solutions Corporation Image sensor array with ramp generator and comparing circuit
CN117199092B (zh) * 2023-08-21 2024-04-16 中山大学 一种宽摆幅像素结构、图像传感器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518910B2 (en) 2000-02-14 2003-02-11 Canon Kabushiki Kaisha Signal processing apparatus having an analog/digital conversion function
DE60234810D1 (de) * 2002-04-02 2010-02-04 St Microelectronics Ltd Bildsensor mit verbesserter Ausleseschaltung
JP4474982B2 (ja) * 2004-04-19 2010-06-09 ソニー株式会社 固体撮像装置および固体撮像装置の信号処理方法
EP1635470A1 (en) * 2004-09-09 2006-03-15 STMicroelectronics Limited Method and apparatus for a CMOS image sensor comprising a distributed amplifier and a multiplexed analog to digital converter
GB2421374B (en) 2004-12-15 2007-01-10 Micron Technology Inc Ramp generators for imager analog-to-digital converters
JP4615472B2 (ja) 2006-04-03 2011-01-19 ソニー株式会社 物理量分布検出装置および撮像装置
US8188785B2 (en) 2010-02-04 2012-05-29 Semiconductor Components Industries, Llc Mixed-mode circuits and methods of producing a reference current and a reference voltage
KR101850086B1 (ko) * 2011-07-08 2018-04-19 삼성전자주식회사 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터
JP2013172270A (ja) * 2012-02-20 2013-09-02 Sony Corp 比較器、ad変換器、固体撮像装置、カメラシステム、および電子機器
JP5870954B2 (ja) * 2013-03-29 2016-03-01 ソニー株式会社 コンパレータ、固体撮像素子、電子機器、および、駆動方法

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