JP2019068267A - 撮像装置、撮像システム、移動体 - Google Patents
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Abstract
【課題】逐次比較型のAD変換器と増幅器との組合せにおける、回路面積を低減した最適な回路構成を提供する。【解決手段】増幅器103が画素信号を増幅した増幅信号が所定の信号範囲内にあるかの検出を逐次比較型のAD変換器107が行い、増幅信号の振幅が所定の値より大きいか小さいかに応じて、増幅器103がゲインを第1ゲインあるいは第2ゲインとした増幅信号を出力し、AD変換器107が第1ゲインあるいは第2ゲインを適用した増幅信号をAD変換する。【選択図】図3
Description
本発明は、撮像装置、撮像システム、移動体に関する。
広いダイナミックレンジ又は高速な読み出しを実現するために、画素が生成した画素信号に対して増幅器がゲインを適用する撮像装置が知られている。特許文献1には、画素信号の信号レベルと閾値との比較の結果に基づいて、画素信号に対するゲインを変更することが記載されている。さらに、このゲインが適用された画素信号を、ランプ信号を用いたAD変換器によって、デジタル信号に変換することが記載されている。
特許文献1に記載の撮像装置では、ランプ信号を用いたAD変換器を開示しているが、他のAD変換形式のAD変換器と増幅器との組合せにおける最適な回路構成について、検討がなされていない。特に、他のAD変換形式のAD変換器と増幅器との組合せにおける回路面積の低減について検討がなされていない。
本発明は、逐次比較型のAD変換器と増幅器との組合せにおける、回路面積を低減した最適な回路構成を提供する。
本発明は、上記の課題を鑑みて為されたものであり、その一の態様は、画素信号を出力する画素と、前記画素信号を増幅した増幅信号を出力する増幅器と、前記増幅信号をAD変換する逐次比較型のAD変換器とを備え、前記AD変換器は、前記増幅信号が所定の信号範囲内にあるか検出を行い、前記検出の結果が、前記増幅信号の振幅が前記所定の値の振幅よりも小さいことを示す場合には、前記増幅器は前記画素信号に適用するゲインを第1ゲインとして前記増幅信号を出力し、前記AD変換器は前記第1ゲインが適用された前記増幅信号をAD変換し、前記検出の結果が、前記増幅信号の振幅が前記所定の値の振幅よりも大きいことを示す場合には、前記増幅器は前記画素信号に適用するゲインを前記第1ゲインよりも小さい第2ゲインとして前記増幅信号を出力し、前記AD変換器は前記第2ゲインが適用された前記増幅信号をAD変換することを特徴とする撮像装置である。
本発明により、逐次比較型のAD変換器と増幅器との組合せにおける、回路面積を低減した最適な回路構成を提供することができる。
添付の図面を参照しつつ本発明の実施形態について以下に説明する。様々な実施形態を通じて同様の要素には同一の参照符号を付し、重複する説明を省略する。また、各実施形態は適宜変更、組み合わせが可能である。
(実施例1)
図1の回路ブロック図を参照して、本実施例に係る撮像装置の構成について説明する。撮像装置は図1に示す各構成要素を有する。行列状に配置された複数の画素100によって画素アレイ102が構成される。図1では一例として画素アレイ102が4行3列の画素100を有する場合を説明する。しかし、画素アレイ102の配置はこれに限られない。各画素100は、画素100への入射光に応じた画素信号を生成する。同じ行を構成する複数の画素100は、1つの駆動線に共通に接続される。駆動線を通じて垂直走査回路101から画素100に、画素100の動作を制御するための制御信号が供給される。また、同じ列を構成する複数の画素100は、1つの信号線201に共通に接続される。信号線201を通じて増幅器103に供給される電圧信号を信号Vvlと表記する。画素100から信号線201に画素信号が読み出された場合に、信号Vvlは画素信号に応じた値となる。
図1の回路ブロック図を参照して、本実施例に係る撮像装置の構成について説明する。撮像装置は図1に示す各構成要素を有する。行列状に配置された複数の画素100によって画素アレイ102が構成される。図1では一例として画素アレイ102が4行3列の画素100を有する場合を説明する。しかし、画素アレイ102の配置はこれに限られない。各画素100は、画素100への入射光に応じた画素信号を生成する。同じ行を構成する複数の画素100は、1つの駆動線に共通に接続される。駆動線を通じて垂直走査回路101から画素100に、画素100の動作を制御するための制御信号が供給される。また、同じ列を構成する複数の画素100は、1つの信号線201に共通に接続される。信号線201を通じて増幅器103に供給される電圧信号を信号Vvlと表記する。画素100から信号線201に画素信号が読み出された場合に、信号Vvlは画素信号に応じた値となる。
増幅器103は、信号Vvlを増幅することによって増幅信号Vampを生成する。
撮像装置は、AD変換器107を有する。AD変換器107は逐次比較型のAD変換器である。AD変換器(以下、ADC)107は、デジタルアナログ変換器104(以下、DAC104とする。DAC;Digital to Analog Converter)を有する。また、ADC107は、比較器105、制御回路106を有する。増幅信号Vampを比較器105に供給する。後述するように、増幅器103は複数のゲインの何れかで信号Vvlを増幅することによって増幅信号Vampを生成する。信号Vvlは画素信号に応じた値である場合に、増幅器103は画素信号を増幅する。
比較器105には、増幅器103からの増幅信号Vampのほかに、DAC104から比較信号が入力される。比較器105は、増幅信号Vampと比較信号とを比較し、その比較結果を制御回路106に出力する。
制御回路106は、比較器105から入力される比較結果を、メモリ108に出力する。メモリ108に出力される比較結果は、増幅信号Vampに対応するデジタル信号である。
また、比較器105は、増幅信号Vampと、閾値との比較を行う。この比較の結果もまた、比較器105から制御回路106に出力される。制御回路106に出力された、増幅信号Vampと閾値との比較の結果に基づいて、制御回路106は、信号ATTを増幅器103に出力する。信号ATTは、増幅器103のゲインを制御する信号である。
メモリ108に出力されたデジタル信号は、水平走査回路109による水平走査によって、列ごとに順次、メモリ108から読み出される。
増幅器103、DAC104、比較器105、制御回路106、メモリ108は、信号線201ごとに配置される。
図2は、本実施例の画素100の等価回路図である。画素100は、光電変換部であるフォトダイオード601a、601bを有する。画素100のフォトダイオード601a、601bには、不図示の1つのマイクロレンズと、カラーフィルタを透過した光が入射する。フォトダイオード601aに入射する光と、フォトダイオード601bに入射する光の波長は実質的に同じである。
フォトダイオード601aは、転送トランジスタ603aを介して、フローティングディフージョン部(以下、FD部)605に接続されている。また、転送トランジスタ603aのゲートは、制御線650を介して、不図示の垂直走査回路に接続されている。
フォトダイオード601bは、転送トランジスタ603bを介して、フローティングディフージョン部(以下、FD部)605に接続されている。また、転送トランジスタ603bのゲートは、制御線655を介して、不図示の垂直走査回路に接続されている。
FD部605は、リセットトランジスタ606と、増幅トランジスタ607のゲートに接続されている。
リセットトランジスタ606および増幅トランジスタ607は、電源電圧Vddが供給される。リセットトランジスタ606のゲートは、制御線660を介して、不図示の垂直走査回路に接続されている。
増幅トランジスタ607は、選択トランジスタ608に接続されている。選択トランジスタ608のゲートは、制御線665を介して、不図示の垂直走査回路に接続されている。
選択トランジスタ608は、信号線201に接続されている。
図3は、図1に示した増幅器103、ADC107の等価回路図である。増幅器103は、アンプamp、アンプampの入力容量である容量素子Cin1と、アンプampの帰還容量である容量素子Cfb1、容量素子Cfb2と、スイッチSW1、SW2を有する。容量素子Cin1、容量素子Cfb1、容量素子Cfb2の容量値はそれぞれ順に、4C、1C、3Cである。スイッチSW1は、不図示のタイミングジェネレータから供給される信号PR0によって制御される。スイッチSW2は、OR回路ORCが出力する信号によって制御される。OR回路ORCは、不図示のタイミングジェネレータから供給される制御信号PR1と、制御回路106から供給される信号ATTの論理和の信号を出力する。
増幅器103には、信号線201の信号Vvlが入力される。アンプampは、容量素子Cin1と、アンプampの出力ノードと入力ノードの両方に接続される容量との容量比によって決定されるゲインを、信号Vvlに適用する。つまり、スイッチSW2が非導通状態であれば、ゲインは4倍である。一方、スイッチSW2が導通状態であれば、ゲインは1倍である。
アンプampは、ADC107の入力容量である容量素子cp6に接続される。ADC107は、比較器105の一方の入力ノードに接続される。また、比較器105の他方の入力ノードには、DAC104が接続される。比較器105の出力ノードには、制御回路106が接続される。制御回路106は、DAC104と、OR回路ORCに接続される。
(逐次比較型ADCの等価回路)
図4は、ADC107の等価回路の詳細を示した図である。
図4は、ADC107の等価回路の詳細を示した図である。
ADC107は入力端子IN及び出力端子OUTを有し、入力端子INから入力されたアナログ信号である増幅信号Vampをデジタル信号Soutに変換して出力端子OUTから出力する。この増幅信号Vampは後述する実施例で説明する、N信号とS信号の一方あるいは両方とすることができる。ADC107は増幅信号Vampを5ビットの分解能でデジタル信号Soutに変換する。
ADC107は増幅信号Vampとの比較に用いられる比較信号を生成するDAC104を更に有する。DAC104はバイナリウェイトの容量値を有する複数の容量素子cp0〜cp4と、容量素子cp0〜cp4に接続された複数のスイッチsw0〜sw4とを有する。複数のスイッチsw0〜sw4によって、容量素子cp0〜cp4のうちの1つ以上を選択するスイッチ回路が構成される。バイナリウェイトとは、公比2の等比数列をなす重み(容量値)の集合のことである。図4の例では、容量素子cp0〜cp4は順に、1C、2C、4C、8C、16Cの容量値を有する。容量素子cp0〜cp4の一方の電極はDAC104の供給端子SPLに接続され、他方の電極はそれぞれスイッチsw0〜sw4に接続される。スイッチsw0〜sw4はそれぞれ、一端が容量素子cp0〜cp4に接続され、他端が端子Aと端子Bとの間をトグルする。端子Aには接地電位GNDが供給され、端子Bには基準電圧VRFが供給される。基準電圧VRFはADC107の外部から供給される定電圧であり、接地電位GNDよりも大きな値である。スイッチsw0が端子Aにトグルすると、容量素子cp0に接地電位GNDが供給され、スイッチsw0が端子Bにトグルすると、容量素子cp0に基準電圧VRFが供給される。他のスイッチsw1〜sw4についても同様である。スイッチsw0〜sw4が切り替わることによって、供給端子SPLと基準電圧VRFとの間に接続される容量素子の合成容量値が変化し、その結果として供給端子SPLから出力される比較信号Vcmpの値が変化する。
ADC107は比較器105を更に有する。比較器105は増幅信号Vampの値と比較信号Vcmpの値とを比較して、比較結果に応じた信号を出力する。比較器105の非反転端子には容量素子cp6を介して増幅信号Vampが供給され、比較器105の反転端子にはDAC104の供給端子SPLから比較信号Vcmpが供給される。それにより、増幅信号Vampの値が比較信号Vcmpの値以上の場合にHighが出力され、増幅信号Vampの値が比較信号Vcmpの値未満の場合にLowが出力される。この例では増幅信号Vampの値と比較信号Vcmpの値が等しい場合にHighを出力しているが、Lowを出力してもよい。容量素子cp6は増幅信号Vampの値を比較信号Vcmpとの比較が可能な範囲に調整する。本実施形態では、説明を簡単にするために、増幅信号Vampの値は接地電位GND以上、基準電圧VRF以下であり、増幅信号Vampと同じ大きさの信号が比較器105の非反転端子に供給される場合を扱う。
図4の例では増幅信号Vampを比較器105の非反転端子に供給し、比較信号Vcmpを比較器105の反転端子に供給するが、増幅信号Vampの値と比較信号Vcmpの値との大小関係を判定できれば他の構成も取りうる。例えば、増幅信号Vampと比較信号Vcmpとの差分を比較器105の非反転端子に供給し、接地電位GNDを比較器105の反転端子に供給してもよい。
ADC107はスイッチsw5、sw6を更に有する。これらのスイッチsw5、sw6が導通状態になると、比較器105の非反転端子、反転端子に接地電位GNDが供給され、比較器105がリセットされる。
ADC107は、制御回路106を更に備える。制御回路106には比較器105から比較結果が供給され、制御回路106はこの比較結果に基づいてデジタル信号Soutを生成し、出力端子OUTから出力する。制御回路106はまた、各スイッチsw0〜sw6に制御信号を送信してその状態を切り替える。
(撮像装置の動作)
図5において、信号φSEL、φR、φT1、φT2は、垂直走査回路101が画素100に出力する制御信号である。図5では、各制御信号が出力される制御線を括弧で示している。
図5において、信号φSEL、φR、φT1、φT2は、垂直走査回路101が画素100に出力する制御信号である。図5では、各制御信号が出力される制御線を括弧で示している。
図5において、s0〜s4は制御回路106からスイッチsw0〜sw4に供給される制御信号の値を示す。スイッチsw0〜sw4は、供給される制御信号がHighである場合に端子Bへトグルし、制御信号がLowである場合に端子Aへトグルする。信号PR_ADは、スイッチsw5、sw6に供給される制御信号である。
続いて、AD変換動作を時系列に沿って説明する。以下では、case 1、case 2のそれぞれを説明する。case 1は、光に基づく画素信号を4倍のゲインで増幅した増幅信号Vampが、閾値よりも振幅が小さい場合である。case 2は、光に基づく画素信号を4倍のゲインで増幅した増幅信号Vampが、閾値よりも振幅が大きい場合である。
まず、case 1、case 2に共通する動作を説明する。
垂直走査回路101は、画素信号を読み出す行に供給する信号φSELをHighレベルにする。これにより、増幅トランジスタ607はソースフォロワ動作を開始する。また、タイミングジェネレータは、信号PR0、信号PR1、信号PR_ADのそれぞれをHighレベルとしている。これにより、容量素子Cin1、容量素子Cfb1、Cfb2、容量素子cp6のそれぞれがリセットされている。
その後、垂直走査回路101は、信号φRをLowレベルとする。これにより、FD部605のリセットが解除される。これにより、増幅トランジスタ607は、リセットが解除されたFD部605の電位に対応するノイズ信号を信号線201に出力する。
そして、タイミングジェネレータは、信号PR1をLowレベルとする、これにより、増幅トランジスタ607が出力するノイズ信号が容量素子Cin1にクランプされる。
その後、タイミングジェネレータは信号PR0、PR_ADをLowレベルにする。信号PR0をLowレベルにすることにより、アンプampのゲインが4倍に設定される。また、信号PR_ADがLowレベルになることにより、容量素子cp6のリセットが解除される。
比較器105には、リセットレベルの増幅信号Vampが入力される。ADC107は、リセットレベルの増幅信号VampのAD変換を行う。
制御回路106はスイッチsw4に供給される制御信号をHighに変更する。これにより、スイッチsw4は端子Bにトグルし、バイナリウェイトの中で1番目に大きな容量値を有する容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/2に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/2)よりも小さいと判定し、スイッチsw4に供給される制御信号をLowに戻す。この比較結果は、デジタル信号Soutの値のMSB(LSBを1ビット目とした場合に5ビット目)が0であることを意味する。
次に、制御回路106はスイッチsw3に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で2番目に大きな容量値を有する容量素子cp3を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果比較信号Vcmpの値はVRF/4に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/4)よりも小さいと判定し、スイッチsw3に供給される制御信号をLowに戻す。この比較結果は、デジタル信号Soutの値の4ビット目が0であることを意味する。
次に、制御回路106はスイッチsw2に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で3番目に大きな容量値を有する容量素子cp2を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/8に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/8)よりも小さいと判定し、スイッチsw2に供給される制御信号をLowにする。この比較結果は、デジタル信号Soutの値の3ビット目が0であることを意味する。
次に、制御回路106はスイッチsw1に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で4番目に大きな容量値を有する容量素子cp1を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/16に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/16)よりも大きいと判定し、スイッチsw1に供給される制御信号をHighのままにする。それにより、比較信号Vcmpの値はVRF/16に維持される。この比較結果は、デジタル信号Soutの値の2ビット目が1であることを意味する。
最後に、制御回路106はスイッチsw0に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で5番目に大きな容量値を有する容量素子cp0と、容量素子cp1とを介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×3/32に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×3/32)よりも大きいと判定し、スイッチsw0に供給される制御信号をHighのままにする。この比較結果は、デジタル信号Soutの値の1ビット目が1であることを意味する。
以上の逐次比較により、制御回路106はリセットレベルの増幅信号Vampに対応するデジタル信号Soutが00011であると決定する。
このようにして、ADC107は、入力されるアナログ信号に対応するデジタル信号を生成するAD変換を行うことができる。
次に、垂直走査回路101は、信号φT1、φT2をともにHighレベルにした後、Lowレベルにする。これにより、フォトダイオード601a、601bが蓄積した電荷が、転送トランジスタ603a、603bを介してFD部605に転送される。FD部605では、フォトダイオード601a、601bのそれぞれの電荷が加算される。これにより、FD部605は、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、フォトダイオード601aのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をA信号とする。また、仮に、フォトダイオード601bのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をB信号とする。この表記に従うと、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応するFD部605の電位に基づいて増幅トランジスタ607が出力する信号はA信号とB信号を加算したA+B信号とみなすことができる。各列の信号線201には、画素100のA+B信号が出力されている。
制御回路106は、スイッチsw0〜sw4に供給する制御信号を全てHighレベルとする。これにより、比較器105にはDAC104から閾値となる電圧が入力される。
これにより、比較器105は、DAC104から出力される閾値と、A+B信号を4倍のゲインで増幅した増幅信号Vampとの比較を行う。これは、AD変換器が行う、増幅信号Vampが、所定の範囲内にあるか否かを検出する動作である。
(case 1の動作)
case 1は、閾値の振幅よりも、A+B信号を4倍のゲインで増幅した増幅信号Vampの振幅が小さい場合である。すなわち、ADC107の入力ノードの電位がオーバーフローしていない状態である。換言すれば、ADC107の入力ノードの電位は、AD変換可能なアナログ信号の振幅範囲に収まっているとも言える。この場合、比較器105の出力はLowレベルのままである。このLowレベルの比較結果を受けた制御回路106は、信号ATTをLowレベルのままとする。そして、ADC107は、A+B信号を4倍のゲインで増幅した増幅信号VampのAD変換を行う。
case 1は、閾値の振幅よりも、A+B信号を4倍のゲインで増幅した増幅信号Vampの振幅が小さい場合である。すなわち、ADC107の入力ノードの電位がオーバーフローしていない状態である。換言すれば、ADC107の入力ノードの電位は、AD変換可能なアナログ信号の振幅範囲に収まっているとも言える。この場合、比較器105の出力はLowレベルのままである。このLowレベルの比較結果を受けた制御回路106は、信号ATTをLowレベルのままとする。そして、ADC107は、A+B信号を4倍のゲインで増幅した増幅信号VampのAD変換を行う。
制御回路106はスイッチsw4に供給される制御信号をHighに変更する。これにより、スイッチsw4は端子Bにトグルし、バイナリウェイトの中で1番目に大きな容量値を有する容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/2に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/2)よりも大きいと判定し、スイッチsw4に供給される制御信号をHighのままとする。これにより、比較信号Vcmpの値はVRF/2を維持する。この比較結果は、デジタル信号Soutの値のMSB(LSBを1ビット目とした場合に5ビット目)が1であることを意味する。
次に、制御回路106はスイッチsw3に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で2番目に大きな容量値を有する容量素子cp4と、容量素子cp3を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×3/4に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×3/4)よりも小さいと判定し、スイッチsw3に供給される制御信号をLowに戻す。この比較結果は、デジタル信号Soutの値の4ビット目が0であることを意味する。
次に、制御回路106はスイッチsw2に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で3番目に大きな容量値を有する容量素子cp2と、容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×5/8に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×5/8)よりも小さいと判定し、スイッチsw2に供給される制御信号をLowにする。この比較結果は、デジタル信号Soutの値の3ビット目が0であることを意味する。
次に、制御回路106はスイッチsw1に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で4番目に大きな容量値を有する容量素子cp1と、容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×9/16に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×9/16)よりも小さいと判定し、スイッチsw1に供給される制御信号をLowにする。この比較結果は、デジタル信号Soutの値の2ビット目が0であることを意味する。
最後に、制御回路106はスイッチsw0に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で5番目に大きな容量値を有する容量素子cp0と、容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×17/32に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×3/32)よりも小さいと判定し、スイッチsw0に供給される制御信号をLowにする。この比較結果は、デジタル信号Soutの値の1ビット目が0であることを意味する。
以上の逐次比較により、制御回路106はA+B信号を4倍のゲインで増幅した増幅信号Vampに対応するデジタル信号Soutが10000であると決定する。
このようにして、ADC107は、入力されるアナログ信号に対応するデジタル信号を生成するAD変換を行うことができる。
(case 2の動作)
case 2は、閾値の振幅よりも、A+B信号を4倍のゲインで増幅した増幅信号Vampの振幅が大きい場合である。すなわち、ADC107の入力ノードの電位がオーバーフローしている状態である。換言すれば、ADC107の入力ノードの電位は、AD変換可能なアナログ信号の振幅範囲を超えているとも言える。この場合、比較器105の出力はHighレベルに変化する。このHighレベルの比較結果を受けた制御回路106は、信号ATTをHighレベルとする。これにより、アンプampの増幅率は4倍から1場に変化する。ADC107は、A+B信号を1倍のゲインで増幅した増幅信号VampのAD変換を行う。
case 2は、閾値の振幅よりも、A+B信号を4倍のゲインで増幅した増幅信号Vampの振幅が大きい場合である。すなわち、ADC107の入力ノードの電位がオーバーフローしている状態である。換言すれば、ADC107の入力ノードの電位は、AD変換可能なアナログ信号の振幅範囲を超えているとも言える。この場合、比較器105の出力はHighレベルに変化する。このHighレベルの比較結果を受けた制御回路106は、信号ATTをHighレベルとする。これにより、アンプampの増幅率は4倍から1場に変化する。ADC107は、A+B信号を1倍のゲインで増幅した増幅信号VampのAD変換を行う。
制御回路106はスイッチsw4に供給される制御信号をHighに変更する。これにより、スイッチsw4は端子Bにトグルし、バイナリウェイトの中で1番目に大きな容量値を有する容量素子cp4を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/2に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/2)よりも小さいと判定し、スイッチsw4に供給される制御信号をLowとする。この比較結果は、デジタル信号Soutの値のMSB(LSBを1ビット目とした場合に5ビット目)が0であることを意味する。
次に、制御回路106はスイッチsw3に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で2番目に大きな容量値を有する容量素子cp3を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF/4に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF/4)よりも大きいと判定し、スイッチsw3に供給される制御信号をHighのままとする。この比較結果は、デジタル信号Soutの値の4ビット目が1であることを意味する。
次に、制御回路106はスイッチsw2に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で3番目に大きな容量値を有する容量素子cp3と、容量素子cp2を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×3/8に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×3/8)よりも大きいと判定し、スイッチsw2に供給される制御信号をHighのままにする。この比較結果は、デジタル信号Soutの値の3ビット目が1であることを意味する。
次に、制御回路106はスイッチsw1に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で4番目に大きな容量値を有する容量素子cp3と、容量素子cp2、cp1を介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×7/16に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×7/16)よりも大きいと判定し、スイッチsw1に供給される制御信号をHighのままにする。この比較結果は、デジタル信号Soutの値の2ビット目が1であることを意味する。
最後に、制御回路106はスイッチsw0に供給される制御信号をHighに変更する。これにより、バイナリウェイトの中で5番目に大きな容量値を有する容量素子cp3と、容量素子cp2、cp1とを介してDAC104の供給端子SPLに基準電圧VRFが印加される。その結果、比較信号Vcmpの値はVRF×15/32に等しくなる。制御回路106は、比較器105からの比較結果に基づいて、増幅信号Vampの値が比較信号Vcmpの値(VRF×15/32)よりも小さいと判定し、スイッチsw0に供給される制御信号をLowにする。この比較結果は、デジタル信号Soutの値の1ビット目が0であることを意味する。
以上の逐次比較により、制御回路106はA+B信号を1倍のゲインで増幅した増幅信号Vampに対応するデジタル信号Soutが01110であると決定する。
このようにして、ADC107は、入力されるアナログ信号に対応するデジタル信号を生成するAD変換を行うことができる。
(本実施例の効果)
本実施例では、光に基づく画素信号に適用する増幅器103のゲインを光に基づく画素信号(A+B信号)と閾値との比較結果によって変更している。この増幅器103のゲインを決定するための、光に基づく信号と閾値との比較を、逐次比較型のAD変換を行う比較器105を用いて行っている。これにより、光に基づく信号と閾値との比較を、比較器105とは別の比較器を用いて行う場合に対して、回路面積を低減することができる。
本実施例では、光に基づく画素信号に適用する増幅器103のゲインを光に基づく画素信号(A+B信号)と閾値との比較結果によって変更している。この増幅器103のゲインを決定するための、光に基づく信号と閾値との比較を、逐次比較型のAD変換を行う比較器105を用いて行っている。これにより、光に基づく信号と閾値との比較を、比較器105とは別の比較器を用いて行う場合に対して、回路面積を低減することができる。
また、さらに言えば、DAC104を用いて閾値を生成しているため、ADC107のAD変換可能な信号範囲に、光に基づく画素信号が収まっているか否かを精度よく判定することができる。仮に、閾値を生成する回路が、DAC104とは別の回路である場合、ADC107がAD変換可能な信号範囲の最大振幅と、閾値の振幅とが、回路の製造誤差等により、異なることが有る。このような場合には、ADC107のAD変換可能な信号範囲の最大振幅と閾値とが対応しなくなることにより、増幅器103のゲインの変更に誤りが生じやすくなる。一方、本実施例では、DAC104を用いて閾値を生成している。これにより、ADC107がAD変換可能な信号範囲の最大振幅と、閾値の振幅とを精度よく対応させることができる。よって、本実施例の撮像装置は、ADC107のAD変換可能な信号範囲に、光に基づく画素信号が収まっているか否かを精度よく判定することができる。
なお、本実施例では、画素100がA+B信号を出力する例を示した。他の例として、信号φT1,φT2をともにHighレベルにする前に、信号φT2をLowレベルのまま、信号φT1をHighレベルにすることによって画素100がA信号を出力するようにしてもよい。このA信号は、焦点検出用の信号として用いることができる。このA信号についても、A+B信号と同じく、閾値と、A信号を増幅した増幅信号Vampとの比較結果に基づいて、増幅器103のゲインを決定することができる。そして、A+B信号の場合と同じように、ADC107は、A信号を増幅した増幅信号VampのAD変換動作を行うことができる。
なお、本実施例の制御回路106は、例えば、図6に示した構成とすることができる。制御回路106は、ゲイン制御部106−1(図中ではgain controlと記載)と、ロジック部106−2(図中ではSAR logicと記載)を有する。比較器105は、ゲイン制御部106−1と、ロジック部106−2とに接続される。ゲイン制御部106−1は、OR回路ORCに接続される。また、ロジック部106−2は、DAC104に接続される。閾値と増幅信号Vampとを比較器105が比較した比較結果がゲイン制御部106−1に入力される。ゲイン制御部106−1は、比較結果が閾値よりも増幅信号Vampの方が大きいことを示す場合には、信号ATTをHighレベルとする。ロジック部106−2は各ビットのデジタル信号を格納するとともに、比較器105の各ビットに対応する比較結果を受けて、DAC104の制御を行う。
(実施例2)
本実施例の撮像装置について、実施例1と異なる点を中心に説明する。本実施例の撮像装置の構成は、実施例1の撮像装置と同じとすることができる。本実施例の撮像装置は、リセットレベルの増幅信号VampのAD変換を複数回行う。また、実施例1では、光に基づく画素信号の増幅器103のゲインを、閾値と増幅信号Vampの比較結果に基づいて決定していた。本実施例では、増幅信号VampをAD変換した結果に基づいて、増幅器103のゲインを変更する。具体的には、増幅信号VampをAD変換した結果が、所定のデジタル信号値以上の場合には、増幅器103のゲインを4倍から1倍に下げ、再びAD変換を行う。つまり、本実施例では、AD変換器が、増幅信号をAD変換した出j地ある信号と所定のデジタル値とを比較することによって、増幅信号が所定の範囲内にあるか否かの検出を行う。一方、増幅信号VampをAD変換した結果が、所定のデジタル信号値を下回る場合には、増幅器103のゲインを4倍のままとする。そして、再び増幅信号AmpをAD変換する。これにより、光に基づく画素信号を増幅した増幅信号Vampを複数回AD変換する。
本実施例の撮像装置について、実施例1と異なる点を中心に説明する。本実施例の撮像装置の構成は、実施例1の撮像装置と同じとすることができる。本実施例の撮像装置は、リセットレベルの増幅信号VampのAD変換を複数回行う。また、実施例1では、光に基づく画素信号の増幅器103のゲインを、閾値と増幅信号Vampの比較結果に基づいて決定していた。本実施例では、増幅信号VampをAD変換した結果に基づいて、増幅器103のゲインを変更する。具体的には、増幅信号VampをAD変換した結果が、所定のデジタル信号値以上の場合には、増幅器103のゲインを4倍から1倍に下げ、再びAD変換を行う。つまり、本実施例では、AD変換器が、増幅信号をAD変換した出j地ある信号と所定のデジタル値とを比較することによって、増幅信号が所定の範囲内にあるか否かの検出を行う。一方、増幅信号VampをAD変換した結果が、所定のデジタル信号値を下回る場合には、増幅器103のゲインを4倍のままとする。そして、再び増幅信号AmpをAD変換する。これにより、光に基づく画素信号を増幅した増幅信号Vampを複数回AD変換する。
図7は、本実施例の撮像装置の動作を示した図である。
まず、case 1、case 2に共通する動作を説明する。
信号PR0、PR_ADがLowレベルに変化するまでの動作は、実施例1で説明した動作と同じである。
ADC107は、リセットレベルの増幅信号VampのAD変換を行う。AD変換の動作は、実施例1と同じである。図7の場合には、リセットレベルの増幅信号Vampに対応するデジタル信号として00011が生成される。
続いて、ADC107は再び、リセットレベルの増幅信号VampのAD変換を行う。図7では、説明を簡単にするため、リセットレベルの増幅信号Vampの1回目のAD変換と2回目のAD変換でともに同じ値のデジタル信号が生成する例を説明している。典型的には、ランダムノイズによって、1回目のAD変換と2回目のAD変換とで得られるデジタル信号の値は異なる。この2回のAD変換によって得られたデジタル信号を平均化処理することによって、ランダムノイズを低減したデジタル信号を得ることができる。この平均化の処理は、撮像装置の内部で行ってもよく、撮像装置の外部で行ってもよい。
次に垂直走査回路101は、信号φT1,φT2をともにHighレベルとした後、Lowレベルとする。これにより、画素100はA+B信号を出力する。
(case 1)
case 1では、A+B信号を4倍で増幅した増幅信号Vampが、ADC107のAD変換可能な信号範囲に収まる例である。実施例1と同じ動作によるAD変換の結果、10000の値のデジタル信号が生成される。
case 1では、A+B信号を4倍で増幅した増幅信号Vampが、ADC107のAD変換可能な信号範囲に収まる例である。実施例1と同じ動作によるAD変換の結果、10000の値のデジタル信号が生成される。
デジタル信号の値が11111よりも小さい結果を受けて、制御回路106は、信号ATTをLowレベルのままとする。
そして、ADC107は再び、A+B信号を4倍のゲインで増幅した増幅信号VampをAD変換する。これにより、10000の値のデジタル信号が生成される。図7では、説明を簡単にするため、増幅信号Vampの1回目のAD変換と2回目のAD変換でともに同じ値のデジタル信号が生成する例を説明している。典型的には、ランダムノイズによって、1回目のAD変換と2回目のAD変換とで得られるデジタル信号の値は異なる。この2回のAD変換によって得られたデジタル信号を平均化処理することによって、ランダムノイズを低減したデジタル信号を得ることができる。この平均化の処理は、撮像装置の内部で行ってもよく、撮像装置の外部で行ってもよい。特に、case 1では、A+B信号の信号振幅が後述するcase 2に比べて小さい。このため、ランダムノイズによるS/N比の低下が生じやすい。よって、本実施例のように、A+B信号を増幅した増幅信号Vampを、複数回AD変換することで複数のデジタル信号を生成する。そして、この複数のデジタル信号を平均化することによって、ランダムノイズの低減を行うのが好適である。
(case 2)
case 2では、A+B信号を4倍で増幅した増幅信号Vampが、ADC107のAD変換可能な信号範囲を超える例である。実施例1と同じ動作によるAD変換の結果、11111の値のデジタル信号が生成される。11111の値のデジタル信号を生成する際、比較器105にはDAC104から、11111のデジタル信号に対応する比較信号が入力される。
case 2では、A+B信号を4倍で増幅した増幅信号Vampが、ADC107のAD変換可能な信号範囲を超える例である。実施例1と同じ動作によるAD変換の結果、11111の値のデジタル信号が生成される。11111の値のデジタル信号を生成する際、比較器105にはDAC104から、11111のデジタル信号に対応する比較信号が入力される。
デジタル信号の値が11111である結果を受けて、制御回路106は、信号ATTをHighレベルとする。これにより、アンプampのゲインは4倍から1倍に変更される。
その後、ADC107は、実施例1の動作と同じくAD変換を行う。これにより、01110の値のデジタル信号が生成される。
case 2では、A+B信号の信号振幅がcase 1よりも大きい。このような場合には、ランダムノイズのA+B信号への影響は小さいことから、1回のAD変換でも充分なS/N比を有するデジタル信号を得ることができる。
このように、本実施例の撮像装置は、A+B信号の信号振幅が小さい場合には複数回のAD変換を行い、A+B信号の信号振幅が大きい場合には、ADC107の前段の増幅器103のゲインを下げてAD変換を行う。このように、本実施例の撮像装置は、ランダムノイズを低減可能な信号の生成と、画素信号の信号振幅に応じた、増幅器103のゲイン設定とを両立することができる。これにより、ノイズの低減と、ダイナミックレンジの拡大とを両立することができる。
なお、本明細書では、増幅器103のゲインが1倍と4倍の場合を説明したが、この例に限定されるものでは無い。本明細書の増幅器103のゲインは、1倍と8倍など、他のゲインを適用することが可能である。また、増幅器103のゲインを、さらに多くのゲインの中から選択するようにしてもよい。
なお、本実施例の制御回路106は、例えば、図8に示した構成とすることができる。制御回路106は、ゲイン制御部106−3(図中ではgain controlと記載)と、ロジック部106−4(図中ではSAR logicと記載)を有する。比較器105は、ロジック部106−4に接続される。ゲイン制御部106−3は、OR回路ORCに接続される。また、ロジック部106−4は、DAC104に接続される。ロジック部106−1から、AD変換によって得られたデジタル信号の全ビットが1である(すなわち飽和レベル)か否かを示す指示信号がゲイン制御部106−3に入力される。ゲイン制御部106−3は、指示信号が、AD変換によって得られたデジタル信号の全ビットが1である(すなわち飽和レベル)ことを示す場合には、信号ATTをHighレベルとする。ロジック部106−4は各ビットのデジタル信号を格納するとともに、比較器105の各ビットに対応する比較結果を受けて、DAC104の制御を行う。
(実施例3)
実施例1、2の撮像装置は、1つの半導体基板に形成された撮像装置に限定されるものでは無く、積層型の撮像装置にも適用可能である。
実施例1、2の撮像装置は、1つの半導体基板に形成された撮像装置に限定されるものでは無く、積層型の撮像装置にも適用可能である。
以下に述べる実施例は、積層型の撮像装置に関する。
(撮像装置の全体構成)
図9は、本実施例の撮像装置が備える、第1チップ1、第2チップ5を示した図である。第1チップ1には、複数行および複数列に渡って画素11が配されている。また、第2チップ5には、複数行および複数列に渡って、信号処理回路21が配されている。なお、ここでは画素11と信号処理回路21のみを図示しているが、他に画素11を制御する制御線、画素11が出力する信号を伝送する信号線が適宜、第1チップ1に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第1チップ1あるいは第2チップ5に配される。
図9は、本実施例の撮像装置が備える、第1チップ1、第2チップ5を示した図である。第1チップ1には、複数行および複数列に渡って画素11が配されている。また、第2チップ5には、複数行および複数列に渡って、信号処理回路21が配されている。なお、ここでは画素11と信号処理回路21のみを図示しているが、他に画素11を制御する制御線、画素11が出力する信号を伝送する信号線が適宜、第1チップ1に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第1チップ1あるいは第2チップ5に配される。
(平面視における、画素と信号処理回路の配置関係)
図10は、平面視における、第1チップ1が備える画素11と、第2チップ5が備える信号処理回路21のレイアウトを示した図である。図10では、画素11が備えるカラーフィルタの色も合わせて示している。図10に示したRは、画素11が赤(R)のカラーフィルタを備えることを示している。以下、同じくG、Bはそれぞれ、画素11が緑(G)、青(B)のカラーフィルタを備えることを示している。別の言い方をすれば、第1色に対応する波長の光が入射する画素と、第2色に対応する波長の光が入射する画素とを備えるとも言える。典型的には、赤色に対応する波長は600〜830nmである。また、緑色に対応する波長は、500〜600nmである。また、青色に対応する波長は360〜500nmである。
図10は、平面視における、第1チップ1が備える画素11と、第2チップ5が備える信号処理回路21のレイアウトを示した図である。図10では、画素11が備えるカラーフィルタの色も合わせて示している。図10に示したRは、画素11が赤(R)のカラーフィルタを備えることを示している。以下、同じくG、Bはそれぞれ、画素11が緑(G)、青(B)のカラーフィルタを備えることを示している。別の言い方をすれば、第1色に対応する波長の光が入射する画素と、第2色に対応する波長の光が入射する画素とを備えるとも言える。典型的には、赤色に対応する波長は600〜830nmである。また、緑色に対応する波長は、500〜600nmである。また、青色に対応する波長は360〜500nmである。
1つの信号処理回路21は、複数行および複数列に渡って配された画素11と重なるように配置されている。ここでは、1つの信号処理回路21は、4行12列の画素11に重なるように配置されている。後述するが、信号処理回路21は、マルチプレックス回路、増幅器、AD変換器を有する。したがって、1つの信号処理回路21のマルチプレックス回路と増幅器とAD変換器の一部、あるいは全部が、画素11に重なるように配置されていると言える。増幅器は、実施例1、2で述べた増幅器103を適用することができる。また、AD変換器は、実施例1、2で述べたADC107を適用することができる。
また、後述するが、1つの信号処理回路21のAD変換器は、第1色のカラーフィルタを備える画素11が出力する信号をAD変換し、第2色のカラーフィルタを備える画素11が出力する信号のAD変換を行わない。したがって、1つの信号処理回路21の増幅器は、AD変換を行う対象の画素11と、AD変換を行わない対象の画素11との双方に対し、平面視において重なる関係となっている。
なお、この配置は一例であって、本実施例では、1つの信号処理回路21に対し、複数の画素11が配されている形態を採用することができる。
(撮像装置の等価回路)
図11(a)では、図10に示した画素11のうち、奇数列の画素11のみを示している。第1チップ1の画素11は、1列の画素11に対し、4本の信号線201(A)〜(D)を有する。なお、以下では信号線201(A)〜(D)を区別なく表記する場合には、単に信号線201と表記する。1行目の画素11は信号線201(A)に接続されている。以下、同様に2〜4行目の画素11は、順に信号線201(B)〜(D)に接続されている。信号線201(A)〜(D)は、他の列においても、1列目の画素11と同じように配されている。
図11(a)では、図10に示した画素11のうち、奇数列の画素11のみを示している。第1チップ1の画素11は、1列の画素11に対し、4本の信号線201(A)〜(D)を有する。なお、以下では信号線201(A)〜(D)を区別なく表記する場合には、単に信号線201と表記する。1行目の画素11は信号線201(A)に接続されている。以下、同様に2〜4行目の画素11は、順に信号線201(B)〜(D)に接続されている。信号線201(A)〜(D)は、他の列においても、1列目の画素11と同じように配されている。
信号線201(A)、201(C)のそれぞれは、接続部303を介して、信号処理回路21(A)に接続されている。また、信号線201(B)、201(D)のそれぞれは、接続部303を介して、信号処理回路21(B)に接続されている。信号処理回路21(A)と信号処理回路21(B)とは、同じ回路構成を持つ。そのため、両者に共通する説明の場合は、アルファベットを省略する。以下、信号処理回路21の構成について説明する。
図11(b)は、信号処理回路21の等価回路を示す。複数の信号線201は、それぞれ、接続部303を介して信号処理回路21が備えるマルチプレックス回路(以下、MPX回路と表記する)350に接続されている。また、信号処理回路21は、増幅器355、および、AD変換器(以下、明細書および図面にてADCと表記する)360を有する。MPX回路350の出力は、増幅器355を介して、ADC360に接続される。したがって、MPX回路350は、複数の信号線201の1つを選択して、ADC360(A)に接続する選択部である。
増幅器355は、例えば、オペアンプである。増幅器355は、反転入力端子と非反転入力端子とを備える。2つの入力端子の一方は、MPX回路350に接続される。2つの入力端子の他方には、参照電圧Vrefが供給される。図11の例では、参照電圧Vrefは容量を介して供給される。当該容量にはリセット用のスイッチが接続される。増幅器355の2つの出力端子は、それぞれ、ADC360に接続される。また、増幅器355の2つの出力端子は、それぞれ、反転入力端子および非反転入力端子に、フィードバック容量を介して接続される。各帰還経路において、フィードバック容量と並列に、初期化スイッチが接続される。増幅器355は1より大きいゲインを有する。例えば、増幅器355は、1倍と4倍のゲインを選択することができる。
図11に示しているように、ADC360(A)に接続される画素11は全て、Rのカラーフィルタを備える画素11である。一方、ADC360(B)に接続される画素11は全て、Gのカラーフィルタを備える画素11である。このように、各々が第1色(R)のカラーフィルタを備える複数の第1画素11は、第2AD変換器であるADC360(B)に接続されずに第1AD変換器であるADC360(A)に接続される。また、各々が第2色(G)のカラーフィルタを備える複数の第1画素11は、第1AD変換器であるADC360(A)に接続されずに第2AD変換器であるADC360(B)に接続される。
また、図11に示したように、第2チップ5は電流源310を有する。電流源310は、接続部303を介して、各列の信号線201に電流を供給する。
(撮像装置の接続部周りの断面構造)
図12は、図11に示した撮像装置の断面構造を示した図である。図12では、4行1列に配された画素11と、1行目11列目の画素11とを中心に記載している。図9に示した第1チップ1と第2チップ5は、接合面300で接合されている。
図12は、図11に示した撮像装置の断面構造を示した図である。図12では、4行1列に配された画素11と、1行目11列目の画素11とを中心に記載している。図9に示した第1チップ1と第2チップ5は、接合面300で接合されている。
本実施例の撮像装置は、裏面照射型の撮像装置である。画素11は、不図示の光電変換部を備える。この光電変換部と、接合面300との間に信号線201が設けられている。信号線201は、画素11の所定の方向(図では列に沿った方向)に延在している。信号線201は、接続配線401を介して接続部303に接続される。また、MPX回路350(A)は、接続配線405を介して接続部303に接続される。接続配線401、接続配線405、接続部303は、平面視において重なるように配置されている。信号処理回路21と信号線201との接続は、接続配線405に対して、平面視において重なる位置に接続配線401を形成することによって行うことができるとも言える。そして、所定の方向に沿って延在する信号線201と接続配線401とを接続することによって、信号線201と、MPX回路350とを接続することができる。信号線201が所定の方向に延在していることにより、接続配線401と信号線201との接続を容易にすることができる。他の例として、図13に示すように、第1チップ1ではなく第2チップ5に、所定の方向に延在する信号線501を設けることが考えられる。この場合においても、画素11とMPX回路350(A)を接続することができる。しかしながら、図13に比べて、図12に示した、第1チップ1に、所定の方向に延在する信号線を設けることが好ましい。これは、画素11が備わる第1チップ1よりも、信号処理回路21が備わる第2チップ5の方が、配線層が多くなることに由来する。配線層の多い第2チップ5に、図13のように信号線501を設けるよりも、配線層の少ない第1チップ1に、図12のように信号線201を設ける方が、設計の自由度が高いためである。
(撮像装置の動作)
図14は、撮像装置の動作を示した図である。
図14は、撮像装置の動作を示した図である。
図14の信号PRESは、図2の制御線660を介して垂直走査回路からリセットトランジスタ606のゲートに供給される信号を示している。同じく、信号PSELは、制御線665を介して垂直走査回路からN行目の画素11の選択トランジスタ608のゲートに供給される信号を示している。なお、信号PSELについては、出力される画素11の行位置を末尾に合わせて示している。つまり、信号PSEL(1)は、1行目の画素11に出力される信号PSELであることを示している。信号PTXAは、制御線650を介して垂直走査回路から転送トランジスタ603aのゲートに供給される信号を示している。信号PTXBは、制御線655を介して垂直走査回路から転送トランジスタ603bのゲートに供給される信号を示している。
図14では、MPX回路350(A)、ADC360(A)に関わる動作を示している。このMPX回路350(A)、ADC360(A)には、図11で示したように、Rのカラーフィルタを備える、1行目および3行目であって、1〜12列のうちの奇数列に位置する画素11の信号が入力される。したがって、図14では、1行目、3行目であって、1〜12列のうちの奇数列に位置する画素11の動作に関わる動作を示している。
また、図14に示した信号MPXは、不図示のタイミングジェネレータが、MPX回路350(A)に出力する信号を示している。信号MPXの信号値の変化によって、MPX回路350(A)は、増幅器355(A)およびADC360(A)に出力する信号を、1〜12列のうち、奇数列の画素11に対応する信号線201の中から順次変更する。以下では、MPX回路350が増幅器355に信号を出力し、そして、増幅器355が増幅された信号をADC360に出力することを、単に、MPX回路350がADC360に信号を出力するとも言う。
図14では、MPX回路350(A)が、ADC360(A)に信号を出力する列としてどの列を選択しているかを、Col_nmとして示している。このnmの表記を説明する。nは画素11の列番号を示している。また、mは、1列の画素11に対応して配される信号線201(A)〜(D)のアルファベットを示している。つまり、Col_1Aであれば、1列目の画素11に対応された信号線201(A)を示している。
時刻t1において、垂直走査回路は、1行目および3行目の画素11に出力する信号PRESをHighレベルとしている。これにより、1行目の画素11のリセットトランジスタ606がオンしている。よって、FD部605は、電源電圧Vddに対応する電位にリセットされている。また、時刻t1において垂直走査回路は、信号PSEL(1)をHighレベルとしている。これにより、1行目の画素11の選択トランジスタ608がオンする。よって、図11に示した電流源310が供給する電流が、1行目の画素11の選択トランジスタ608を介して増幅トランジスタ607に供給される。これにより、電源電圧Vdd、増幅トランジスタ607、電流源310によるソースフォロワ回路が形成される。つまり、増幅トランジスタ607は、FD部605の電位に対応する信号を、選択トランジスタ608を介して信号線201に出力するソースフォロワ動作を行う。
(動作:1行目の画素11に対応するN信号の読み出し)
時刻t2に、垂直走査回路は、1行目の画素11に出力する信号PRESをLowレベルとする。これにより、1行目の画素11のリセットトランジスタ606がオフする。よって、FD部605のリセットが解除される。増幅トランジスタ607は、リセットが解除されたFD部605の電位に基づく信号を、図11に示した信号線201(A)に出力する。この信号を、N信号(ノイズ信号)と表記する。これにより、各列の信号線201(A)には、画素11からN信号が出力されている。
時刻t2に、垂直走査回路は、1行目の画素11に出力する信号PRESをLowレベルとする。これにより、1行目の画素11のリセットトランジスタ606がオフする。よって、FD部605のリセットが解除される。増幅トランジスタ607は、リセットが解除されたFD部605の電位に基づく信号を、図11に示した信号線201(A)に出力する。この信号を、N信号(ノイズ信号)と表記する。これにより、各列の信号線201(A)には、画素11からN信号が出力されている。
(動作:1行目の画素11に対応するN信号のAD変換)
時刻t2以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(A)を、順次ADC360(A)に接続する。
時刻t2以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(A)を、順次ADC360(A)に接続する。
ADC360(A)は、MPX回路350(A)から出力される、1列目の信号線201(A)のノイズ信号をデジタル信号にAD変換する。その後、順次、1〜12列のうちの奇数列の画素11に対応する信号線201(A)に出力されているノイズ信号をデジタル信号にAD変換する。
(動作:3行目の画素11に対応するN信号の読み出し)
時刻t16に、垂直走査回路は、3行目の画素11に出力する信号をLowレベルとする。これにより、3行目の画素11のリセットトランジスタ606がオフする。よって、FD部605のリセットが解除される。増幅トランジスタ607は、リセットが解除されたFD部605の電位に基づく信号であるN信号を、図11に示した信号線201(C)に出力する。これにより、各列の信号線201(C)には、画素11からノイズ信号が出力されている。
時刻t16に、垂直走査回路は、3行目の画素11に出力する信号をLowレベルとする。これにより、3行目の画素11のリセットトランジスタ606がオフする。よって、FD部605のリセットが解除される。増幅トランジスタ607は、リセットが解除されたFD部605の電位に基づく信号であるN信号を、図11に示した信号線201(C)に出力する。これにより、各列の信号線201(C)には、画素11からノイズ信号が出力されている。
(動作:3行目の画素11に対応するN信号のAD変換)
時刻t16以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(C)を、順次ADC360(A)に接続する。
時刻t16以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(C)を、順次ADC360(A)に接続する。
ADC360(A)は、MPX回路350(A)から出力される、1列目の信号線201(C)のN信号をデジタル信号にAD変換する。その後、順次、1〜12列のうちの奇数列の画素11に対応する信号線201(C)に出力されているN信号をデジタル信号にAD変換する。
(動作:1行目の画素11に対応するA+B信号の読み出し)
時刻t16に、垂直走査回路は、1行目の画素11に出力する信号PTXA、PTXBをHighレベルとする。これにより、フォトダイオード601a、601bが蓄積した電荷(本実施例では電子である)が、転送トランジスタ603a、603bを介してFD部605に転送される。FD部605では、フォトダイオード601a、601bのそれぞれの電荷が加算される。これにより、FD部605は、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、フォトダイオード601aのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をA信号とする。また、仮に、フォトダイオード601bのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をB信号とする。この表記に従うと、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応するFD部605の電位に基づいて増幅トランジスタ607が出力する信号はA信号とB信号を加算したA+B信号とみなすことができる。各列の信号線201(A)には、1行目の画素11のA+B信号が出力されている。
時刻t16に、垂直走査回路は、1行目の画素11に出力する信号PTXA、PTXBをHighレベルとする。これにより、フォトダイオード601a、601bが蓄積した電荷(本実施例では電子である)が、転送トランジスタ603a、603bを介してFD部605に転送される。FD部605では、フォトダイオード601a、601bのそれぞれの電荷が加算される。これにより、FD部605は、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、フォトダイオード601aのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をA信号とする。また、仮に、フォトダイオード601bのみの電荷によるFD部605の電位に基づいて増幅トランジスタ607が出力する信号をB信号とする。この表記に従うと、フォトダイオード601a、601bのそれぞれの電荷を加算した電荷に対応するFD部605の電位に基づいて増幅トランジスタ607が出力する信号はA信号とB信号を加算したA+B信号とみなすことができる。各列の信号線201(A)には、1行目の画素11のA+B信号が出力されている。
(1行目の画素11に対応するA+B信号のAD変換)
時刻t30以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(A)を、順次ADC360(A)に接続する。
時刻t30以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(A)を、順次ADC360(A)に接続する。
ADC360(A)は、MPX回路350(A)から出力される、1列目の信号線201(A)のA+B信号をデジタル信号にAD変換する。その後、順次、1〜12列のうちの奇数列の画素11に対応する信号線201(A)に出力されているA+B信号をデジタル信号にAD変換する。
(動作:3行目の画素11に対応するA+B信号の読み出し)
時刻t30に、垂直走査回路は、3行目の画素11に出力する信号PTXA、PTXBをHighレベルとする。これにより、各列の信号線201(C)には、3行目の画素11のA+B信号が出力されている。
時刻t30に、垂直走査回路は、3行目の画素11に出力する信号PTXA、PTXBをHighレベルとする。これにより、各列の信号線201(C)には、3行目の画素11のA+B信号が出力されている。
(動作:3行目の画素11に対応するA+B信号のAD変換)
時刻t44以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(C)を、順次ADC360(A)に接続する。
時刻t44以降、MPX回路350(A)は、タイミングジェネレータから供給される信号MPXによって、1〜12列のうち奇数列の画素11に対応する信号線201(C)を、順次ADC360(A)に接続する。
ADC360(A)は、MPX回路350(A)から出力される、1列目の信号線201(C)のA+B信号をデジタル信号にAD変換する。その後、順次、1〜12列のうちの奇数列の画素11に対応する信号線201(C)に出力されているA+B信号をデジタル信号にAD変換する。
(撮像装置が行う並行動作)
図14に示した動作では、以下のように、複数の動作を並行して行っている。
(1)1行目の画素11に対応するN信号のAD変換と、3行目の画素11に対応するN信号の読み出しとの並行動作
(2)3行目の画素11に対応するN信号のAD変換と、1行目の画素11に対応するA+B信号の読み出しとの並行動作
(3)1行目の画素11に対応するA+B信号のAD変換と、3行目の画素11に対応するA+B信号の読み出しとの並行動作
この並行動作により、ADC360(A)が1度のAD変換を終えてから、次のAD変換を行うまでの待機期間を短縮することができる。これにより、全ての画素11が出力する信号のAD変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。
図14に示した動作では、以下のように、複数の動作を並行して行っている。
(1)1行目の画素11に対応するN信号のAD変換と、3行目の画素11に対応するN信号の読み出しとの並行動作
(2)3行目の画素11に対応するN信号のAD変換と、1行目の画素11に対応するA+B信号の読み出しとの並行動作
(3)1行目の画素11に対応するA+B信号のAD変換と、3行目の画素11に対応するA+B信号の読み出しとの並行動作
この並行動作により、ADC360(A)が1度のAD変換を終えてから、次のAD変換を行うまでの待機期間を短縮することができる。これにより、全ての画素11が出力する信号のAD変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。
(本実施例の効果)
本実施例の撮像装置では、信号処理回路21が増幅器355を含む。そのため、ADC360で生じるノイズが重畳される前に、信号が増幅される。結果として、SN比を向上させることができる。
本実施例の撮像装置では、信号処理回路21が増幅器355を含む。そのため、ADC360で生じるノイズが重畳される前に、信号が増幅される。結果として、SN比を向上させることができる。
(他の形態)
本実施例では、第1色のカラーフィルタが配された画素11が接続され、第2色のカラーフィルタが配された画素11が接続されていない信号線201が、ADC360に接続される例を説明した。この例では、当該ADC360と第2色のカラーフィルタが配された画素11とが接続される接続部が設けられない形態となる。
本実施例では、第1色のカラーフィルタが配された画素11が接続され、第2色のカラーフィルタが配された画素11が接続されていない信号線201が、ADC360に接続される例を説明した。この例では、当該ADC360と第2色のカラーフィルタが配された画素11とが接続される接続部が設けられない形態となる。
(実施例4)
本実施例について、実施例3と異なる点を中心に説明する。本実施例の撮像装置においては、信号処理回路21の構成が、実施例3の信号処理回路21と異なる。具体的に、本実施例の信号処理回路21は、2つのマルチプレックス回路と、その間に並列に配置された複数の増幅器を備える。その他の構成は、実施例3の撮像装置の構成と同じとすることができる。以下、実施例3と異なる点を中心に説明する。
本実施例について、実施例3と異なる点を中心に説明する。本実施例の撮像装置においては、信号処理回路21の構成が、実施例3の信号処理回路21と異なる。具体的に、本実施例の信号処理回路21は、2つのマルチプレックス回路と、その間に並列に配置された複数の増幅器を備える。その他の構成は、実施例3の撮像装置の構成と同じとすることができる。以下、実施例3と異なる点を中心に説明する。
図15は、本実施例の撮像装置の信号処理回路21の等価回路を示している。信号処理回路21が、MPX回路350とADC360とを含む点は、実施例3と同様である。なお、図15では、MPX回路350の入力に、符号sf1〜sf8が付されている。図15では、MPX回路350の8入力であるが、入力の数は特に限定されない。
MPX回路350は4つの出力ノードを備える。MPX回路350の各出力ノードには、増幅器355が接続される。信号処理回路21は、4つの増幅器355a〜355dを備える。MPX回路350は、入力sf1と入力sf5のいずれかを選択し、選択された入力信号を増幅器355aに出力する。また、MPX回路350は、入力sf2と入力sf5のいずれかを選択し、選択された入力信号を増幅器355bに出力する。他の入力についても同様である。各増幅器355の反転入力端子および非反転端子の一方には、MPX350から出力された信号が容量を介して入力される。各増幅器355の反転入力端子および非反転端子の他方には、参照信号Vrefが入力される。複数の増幅器355に、共通の参照信号Vrefが供給されうる。
複数の増幅器355の出力は、共通のマルチプレックス回路356(以下、MPX回路356)に接続される。MPX回路356は、複数の増幅器355の出力の1つを選択肢、選択された信号をADC360に出力する。MPX回路356は、複数の増幅器355の反転出力端子からの信号の中から1つの信号を選択する。また、MPX回路356は、複数の増幅器355の非反転出力端子からの信号の中から1つの信号を選択する。
なお、図15が示すとおり、MPX回路350への入力の数より、MPX回路356への入力の数が少ない。また、MPX回路350への入力の数より、複数の増幅器355の数が少ない。
このように、本実施例では、2つの選択回路(MPX回路350およびMPX回路356)の間に、複数の増幅器355が並列に接続される。このような構成により、信号出力の高速化が可能である。
図16を用いて本実施例の信号処理回路21の動作を説明する。図16は、信号線201ごとの信号に対する処理動作を模式的に示している。
入力sf1に接続された信号線201の信号の処理について説明する。まず信号φSEL1がオンすることで、画素11のソースフォロア回路から、入力sf1に接続された信号線201へ、画素信号が出力される。その後、MUX1として示したタイミングで、MPX回路355aは、入力sf1を選択し、そして、入力sf1の信号を後段の増幅器355aに出力する。増幅器355aの出力が安定した時点(MUX2)で、MPX回路356が増幅器355aの出力を後段のADC360に出力する。ADC360は、増幅器355aによって増幅された画素信号に対してAD変換を行う。図16は、N信号のAD変換を例に示している。
信号φSEL1がオンしてから所定の時間が経過した後、信号φSEL5がオンする。これにより、画素11のソースフォロア回路から、入力sf5に接続された信号線201へ、画素信号が出力される。その後MUX1のタイミングで、MPX回路350は、入力sf5を選択し、そして、入力sf5の信号を後段の増幅器355aに出力する。このように1つの増幅器355にある信号が入力されたから次の信号が入力されるまでには、当該増幅器355の前の信号の出力が安定するまでの期間が経過する。
ここで本実施例では、MPX回路350の後段に複数の増幅器355が並列に接続されている。そのため、1つの増幅器355の前の信号の出力が安定するまでの期間に、他の増幅器355に信号を入力することができる。具体的には、信号φSEL1がオンしてから信号φSEL5がオンするまでの間に、信号φSEL2〜4がオンしている。これにより、MPX回路350は、入力sf2〜sf4の信号を順次、増幅器355b〜355dへ出力している。結果として複数の信号を出力する動作を高速化することが可能である。
図16が示すとおり、1つのMPX回路350に接続された複数の画素11において、選択トランジスタを制御する信号φSEL1〜8が順次オンする。信号φSEL1〜8がオンする間隔に対して、MPX回路350が1つの出力を切り替える間隔が長い。たとえば、信号φSEL1がオンしてから信号φSEL2がオンするまでの間隔より、入力sf1に対するタイミングMUX1と入力sf5に対するタイミングMUX1との間隔のほうが長い。これにより、画素信号の伝達経路にある各回路の出力が十分に安定する時間が確保される。
また、別の観点では、増幅器355の後段に選択回路(MPX回路356)が配される。これにより、選択回路で生じるノイズの影響を低減することが可能である。結果として、画質を向上させることができる。
続いて、本実施例の変形例を説明する。図17は、撮像装置の画素と信号処理回路の接続を示す図である。図17の撮像装置は、参照信号Vrefを出力するダミー画素12を有する。各ダミー画素は出力線dummyに接続される。出力線dummyには電流源が接続されている。ダミー画素12は、画素11と同様に増幅トランジスタ607を含む。そのため、増幅トランジスタ607と出力線dummyに接続された電流源とがソースフォロア回路を構成する。ダミー画素12には、光電変換部の代わりに基準電圧を供給する電圧供給部が配される。このような構成により、ダミー画素12は参照電圧Vrefを出力することができる。
ダミー画素12が参照電圧Vrefを出力する事で、複数の信号線201の間に発生するクロストークを打ち消すことができる。また、複数の列にダミー画素12を配置し、かつ、複数の列にダミー画素12の出力を互いにショートする事で、参照信号Vrefに重畳されるトランジスタ起因のノイズを平均化する事が可能である。結果として、画質を向上させることが可能である。
(実施例5)
図18は、本実施例による撮像システム500の構成を示すブロック図である。本実施例の撮像システム500は、上述の各実施例で述べた撮像装置のいずれかの構成を適用した撮像装置200を含む。撮像システム500の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図18に、上述の各実施例のいずれかの撮像装置を撮像装置200として適用したデジタルスチルカメラの構成例を示す。
図18は、本実施例による撮像システム500の構成を示すブロック図である。本実施例の撮像システム500は、上述の各実施例で述べた撮像装置のいずれかの構成を適用した撮像装置200を含む。撮像システム500の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図18に、上述の各実施例のいずれかの撮像装置を撮像装置200として適用したデジタルスチルカメラの構成例を示す。
図18に例示した撮像システム500は、撮像装置200、被写体の光学像を撮像装置200に結像させるレンズ5020、レンズ5020を通過する光量を可変にするための絞り504、レンズ5020の保護のためのバリア506を有する。レンズ5020及び絞り504は、撮像装置200に光を集光する光学系である。
撮像システム500は、また、撮像装置200から出力される出力信号の処理を行う信号処理部5080を有する。信号処理部5080は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部5080は、撮像装置200より出力される出力信号に対してAD変換処理を実施する機能を備えていてもよい。この場合、撮像装置200の内部には、必ずしもAD変換器を有する必要はない。
撮像システム500は、更に、画像データを一時的に記憶するためのバッファメモリ部510、外部コンピュータ等と通信するための外部インターフェース部(外部I/F部)512を有する。更に撮像システム500は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体514、記録媒体514に記録又は読み出しを行うための記録媒体制御インターフェース部(記録媒体制御I/F部)516を有する。なお、記録媒体514は、撮像システム500に内蔵されていてもよく、着脱可能であってもよい。
更に撮像システム500は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部518、撮像装置200と信号処理部5080に各種タイミング信号を出力するタイミング発生部520を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム500は、少なくとも撮像装置200と、撮像装置200から出力された出力信号を処理する信号処理部5080とを有すればよい。全体制御・演算部518及びタイミング発生部520は、撮像装置200の制御機能の一部又は全部を実施するように構成してもよい。
撮像装置200は、画像用信号を信号処理部5080に出力する。信号処理部5080は、撮像装置200から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部5080は、画像用信号を用いて、画像を生成する。
上述した各実施例の撮像装置による撮像装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
(実施例6)
本実施例の撮像システム及び移動体について、図19及び図20を用いて説明する。
本実施例の撮像システム及び移動体について、図19及び図20を用いて説明する。
図19は、本実施例による撮像システム及び移動体の構成例を示す概略図である。図20は、本実施例による撮像システムの動作を示すフロー図である。
本実施例では、車載カメラに関する撮像システムの一例を示す。図19は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム701は、撮像装置702、画像前処理部715、集積回路703、光学系714を含む。光学系714は、撮像装置702に被写体の光学像を結像する。撮像装置702は、光学系714により結像された被写体の光学像を電気信号に変換する。撮像装置702は、上述の各実施例のいずれかの撮像装置である。画像前処理部715は、撮像装置702から出力された信号に対して所定の信号処理を行う。画像前処理部715の機能は、撮像装置702内に組み込まれていてもよい。撮像システム701には、光学系714、撮像装置702及び画像前処理部715が、少なくとも2組設けられており、各組の画像前処理部715からの出力が集積回路703に入力されるようになっている。
集積回路703は、撮像システム用途向けの集積回路であり、メモリ705を含む画像処理部704、光学測距部706、視差演算部707、物体認知部708、異常検出部709を含む。画像処理部704は、画像前処理部715の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ705は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部706は、被写体の合焦や、測距を行う。視差演算部707は、複数の撮像装置702により取得された複数の画像データから視差(視差画像の位相差)の算出を行う。物体認知部708は、車、道、標識、人等の被写体の認知を行う。異常検出部709は、撮像装置702の異常を検出すると、主制御部713に異常を発報する。
集積回路703は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、FPGA(Field Programmable Gate Array)やASIC(Application Specific Integrated Circuit)等によって実現されてもよいし、これらの組合せによって実現されてもよい。
主制御部713は、撮像システム701、車両センサ710、制御ユニット720等の動作を統括・制御する。なお、主制御部713を持たず、撮像システム701、車両センサ710、制御ユニット720が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う(例えばCAN規格)方法も取りうる。
集積回路703は、主制御部713からの制御信号を受け或いは自身の制御部によって、撮像装置702へ制御信号や設定値を送信する機能を有する。例えば、集積回路703は、撮像装置702内の電圧スイッチ13をパルス駆動させるための設定や、フレーム毎に電圧スイッチ13を切り替える設定等を送信する。
撮像システム701は、車両センサ710に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ710は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム701は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部711に接続されている。特に、衝突判定機能に関しては、撮像システム701や車両センサ710の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
また、撮像システム701は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置712にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部713は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置712は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施例では、車両の周囲、例えば前方又は後方を撮像システム701で撮影する。図19(b)に、車両前方を撮像システム701で撮像する場合の撮像システム701の配置例を示す。
2つの撮像装置702は、車両700の前方に配置される。具体的には、車両700の進退方位又は外形(例えば車幅)に対する中心線を対称軸に見立て、その対称軸に対して2つの撮像装置702が線対称に配置されると、車両700と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置702は、運転者が運転席から車両700の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置712は、運転者の視野に入りやすい配置が好ましい。
次に、撮像システム701における撮像装置702の故障検出動作について、図20を用いて説明する。撮像装置702の故障検出動作は、図20に示すステップS810〜S880に従って実施される。
ステップS810は、撮像装置702のスタートアップ時の設定を行うステップである。すなわち、撮像システム701の外部(例えば主制御部713)又は撮像システム701の内部から、撮像装置702の動作のための設定を送信し、撮像装置702の撮像動作及び故障検出動作を開始する。
次いで、ステップS820において、有効画素から画素信号を取得する。また、ステップS830において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップS820とステップS830とは逆でもよい。
次いで、ステップS840において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。
ステップS840における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップS850に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップS860へと移行する。ステップS860では、走査行の画素信号をメモリ705に送信して一次保存する。そののち、ステップS820に戻り、故障検出動作を継続する。
一方、ステップS840における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップS870に移行する。ステップS870において、撮像動作に異常があると判定し、主制御部713、又は警報装置712に警報を発報する。警報装置712は、表示部に異常が検出されたことを表示させる。その後、ステップS880において撮像装置702を停止し、撮像システム701の動作を終了する。
なお、本実施例では、1行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、1フレーム毎に故障検出動作を行ってもよい。
なお、ステップS870の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。
また、本実施例では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム701は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体(移動装置)に適用することができる。加えて、移動体に限らず、高度道路交通システム(ITS)等、広く物体認識を利用する機器に適用することができる。
[変形実施例]
本発明は、上記実施例に限らず種々の変形が可能である。
本発明は、上記実施例に限らず種々の変形が可能である。
例えば、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本発明の実施例である。
また、上述の実施例は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。
100 画素
103 増幅器
105 比較器
107 AD変換器
103 増幅器
105 比較器
107 AD変換器
Claims (7)
- 画素信号を出力する画素と、前記画素信号を増幅した増幅信号を出力する増幅器と、前記増幅信号をAD変換する逐次比較型のAD変換器とを備え、
前記AD変換器は、前記増幅信号が所定の信号範囲内にあるか検出を行い、
前記検出の結果が、前記増幅信号の振幅が前記所定の値の振幅よりも小さいことを示す場合には、前記増幅器は前記画素信号に適用するゲインを第1ゲインとして前記増幅信号を出力し、前記AD変換器は前記第1ゲインが適用された前記増幅信号をAD変換し、
前記検出の結果が、前記増幅信号の振幅が前記所定の値の振幅よりも大きいことを示す場合には、前記増幅器は前記画素信号に適用するゲインを前記第1ゲインよりも小さい第2ゲインとして前記増幅信号を出力し、前記AD変換器は前記第2ゲインが適用された前記増幅信号をAD変換することを特徴とする撮像装置。 - 前記検出が、所定の値を有する閾値と前記増幅信号との比較であることを特徴とする請求項1に記載の撮像装置。
- 前記AD変換器は、比較信号を出力するデジタルアナログ変換器と、前記比較信号と前記増幅信号とを比較する比較器とを有し、
前記閾値を、前記デジタルアナログ変換器が生成することを特徴とする請求項2に記載の撮像装置。 - 前記AD変換器は、前記増幅信号に基づくデジタル信号を生成し、
前記検出が、前記デジタル信号と所定の値との比較であることを特徴とする請求項1に記載の撮像装置。 - 前記画素が第1チップに配され、前記増幅器と前記AD変換器とが第2チップに配され、前記第1チップと前記第2チップとが積層された請求項1〜3のいずれか1項に記載の撮像装置。
- 請求項1〜5のいずれか1項に記載の撮像装置と、
前記撮像装置が出力する信号を処理することによって画像を生成する信号処理部とを有することを特徴とする撮像システム。 - 請求項1〜5のいずれか1項に記載の撮像装置と、
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
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