JP6976798B2 - 撮像装置、撮像システム、移動体、回路チップ - Google Patents

Description

本発明は、撮像装置、撮像システム、移動体、回路チップに関する。

複数の有効画素が複数行、複数列に渡って配された撮像装置が知られている。この撮像装置の一例として、特許文献１にあるように、複数の有効画素が配された第１チップと、画素が出力する信号をＡＤ変換するＡＤ変換部が配された第２チップとが積層された撮像装置が知られている。

特開２０１６−１７１３９９号公報

特許文献１では、ノイズレベルを出力するオプティカルブラック画素について何ら開示していない。さらに言えば、特許文献１では、オプティカルブラック画素とＡＤ変換部との好適な配置について検討がなされていない。

本発明は、オプティカルブラック画素とＡＤ変換部との好適な配置関係を備える撮像装置を提供する。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも小さいことを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅と等しいことを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、前記第２チップには、複数の電気回路がＴ行かつＵ列の行列状に配され、前記複数の電気回路の各々が前記ＡＤ変換部を含むことで前記複数のＡＤ変換部が前記第２チップに配されており、前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、前記Ｍ番目の配線層に含まれ前記複数の画素回路のうちの第３回路に接続された第３導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第４回路に接続された第４導電部と、が電気的に接続されており、前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、前記第４導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第３の長さであり、前記第３導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第４の長さであり、前記第３の長さと前記第４の長さとの和が、前記第１の長さと前記第２の長さとの和よりも大きいことを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、
前記第２チップには、複数の電気回路がＴ行かつＵ列の行列状に配され、前記複数の電気回路の各々が前記ＡＤ変換部を含むことで前記複数のＡＤ変換部が前記第２チップに配されており、前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、前記第１の長さが前記第２の長さよりも大きいことを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記第２チップは、前記領域に対して、平面視において重なる位置に、前記第１チップに接続し、前記オプティカルブラック画素が出力する信号を受けるための接続部を備えることを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に複数列に渡って配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、前記第２チップは、前記複数列のオプティカルブラック画素から出力された信号の中から、前記ＡＤ変換部に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする撮像装置である。
また、別の態様は、第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する画素チップに対して積層するための回路チップであって、前記回路チップは、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有し、前記回路チップは、前記領域に対して、平面視において重なる位置に、前記画素チップに接続し、前記オプティカルブラック画素が出力する信号を受けるための接続部を備えることを特徴とする回路チップである。

本発明により、オプティカルブラック画素とＡＤ変換部との好適な配置関係を備える撮像装置が提供される。

撮像装置の構成を示す図 画素アレイが備える画素の配列を示す図 平面視における撮像装置の画素と信号処理回路の配置を示す図 画素と信号処理回路の等価回路を示す図 第１チップ１と第２チップ５の接続関係を示す図 画素と信号処理回路の接続を示す図 画素の等価回路を示す図 撮像装置の動作を示す図 撮像装置の動作を示す図 信号処理部と画素のレイアウトを示す図 ＡＤ変換回路の等価回路を示す図 ＡＤ変換回路の動作を示す図 画素と信号処理回路の接続を示す図 画素と信号処理回路の接続を示す図 画素と信号処理回路の接続を示す図 撮像装置の動作を示す図 撮像装置の構成を示す平面図 撮像装置の構成を示す平面図 撮像装置の構成を示す平面図 撮像システムの構成を示す図 移動体の構成を示す図 撮像システムの動作を示す図

以下、図面を参照しながら各実施例を説明する。なお、以下の説明では、特に断りの無い限り、トランジスタはＮ型トランジスタであるものとする。しかし、以下に述べる実施例はＮ型トランジスタに限定されるものでは無く、Ｐ型トランジスタを適宜用いてもよい。その場合には、トランジスタのゲート、ソース、ドレインの電位を、実施例中の説明に対し適宜変更することができる。例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、実施例中の説明に対し逆転させるようにすればよい。

（実施例１）
（撮像装置の全体構成）
図１は、本実施例の撮像装置が備える、第１チップ１、第２チップ５を示した図である。第１チップ１は、複数行および複数列に渡って画素１１が配された画素アレイを備える画素チップである。また、第２チップ５は、複数行および複数列に渡って、信号処理回路２１が配された回路チップである。なお、ここでは画素１１と信号処理回路２１のみを図示しているが、他に画素１１を制御する制御線、画素１１が出力する信号を伝送する信号線が適宜、第１チップ１に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第１チップ１あるいは第２チップ５に配される。

（画素アレイ内の画素配置）
図２は、第１チップ１が備える画素アレイを示した図である。本実施例の画素アレイの画素１１は、有効画素、オプティカルブラック画素（ＯＢ画素）、リファレンス画素を有する。各画素の構成については後述する。画素アレイは、有効画素領域８３０、水平ＯＢ画素領域８１２Ａ、垂直ＯＢ画素領域８１２Ｂ、リファレンス画素領域８３５を有する。

垂直ＯＢ画素領域８１２Ｂはリファレンス画素領域８３５と有効画素領域８３０の間に配されている。水平ＯＢ画素領域８１２Ａは、有効画素領域８３０の一方の端部の外側に配されている。水平ＯＢ画素領域８１２Ａと、垂直ＯＢ画素領域８１２Ｂとを組み合わせたＯＢ画素領域が、有効画素領域８３０をＬ字型に囲むように配されているとも言える。

（平面視における、画素と信号処理回路の配置関係）
図３は、図２において、領域８４０として示した部分に関する、平面視における、第１チップ１が備える画素１１と、第２チップ５が備える信号処理回路２１（Ａ）〜（Ｃ）のレイアウトを示した図である。以下、信号処理回路２１（Ａ）〜（Ｃ）を区別せずに表記する場合には、単に信号処理回路２１とする。

画素１１は、有効画素１３を有する。図３では、有効画素１３が備えるカラーフィルタの色も合わせて示している。図３に示したＲは、有効画素１３が赤（Ｒ）のカラーフィルタを備えることを示している。以下、同じくＧ、Ｂはそれぞれ、有効画素１３が緑（Ｇ）、青（Ｂ）のカラーフィルタを備えることを示している。

別の言い方をすれば、第１色に対応する波長の光が入射する画素と、第２色に対応する波長の光が入射する画素とを備えるとも言える。

典型的には、赤色に対応する波長は６００〜８３０ｎｍである。また、緑色に対応する波長は、５００〜６００ｎｍである。また、青色に対応する波長は３６０〜５００ｎｍである。

また、カラーフィルタの色は、カラーフィルタの透過率がピークとなるピーク波長で区別してもよい。典型的には、青色のカラーフィルタの透過率のピーク波長は約４５０ｎｍである。また、緑色のカラーフィルタの透過率のピーク波長は約５４０ｎｍである。また、赤色のカラーフィルタの透過率のピーク波長は約６３０ｎｍである。

１つの有効画素１３のカラーフィルタは、単一のカラーフィルタ部材によって構成されていてもよい。また、１つの画素１１のカラーフィルタは、カラーフィルタが設けられる領域の一部と他の一部とで、実質的に同一色とみなせる範囲で、互いに組成が異なるカラーフィルタ部材が設けられた例であってもよい。

また、図３では、「Ａ」の符号を付した画素を記載している。「Ａ」を付した画素は、遮光膜によって遮光されたオプティカルブラック画素１５（以下、ＯＢ画素１５）である。有効画素１３は、光電変換によって生成した電荷を蓄積する電荷生成部である第１導電型の半導体領域を備える。ＯＢ画素１５は、有効画素１３が備える電荷生成部に対応する、第１導電型の半導体領域を備える。ＯＢ画素１５では、この第１導電型の半導体領域は遮光されている。

また、図３では、「Ｎ」の符号を付した画素を記載している。「Ｎ」を付した画素は、リファレンス画素１７である。リファレンス画素１７は、有効画素１３とＯＢ画素１５は備える、第１導電型の半導体領域を有しない画素である。

１つの信号処理回路２１は、複数行および複数列に渡って配された画素１１と平面視において重なるように配置されている。ここでは、１つの信号処理回路２１は、４行１２列の画素１１に、平面視において重なるように配置されている。特に、１つの信号処理回路２１は、ＯＢ画素１５と重なるように配されている。また、１つの信号処理回路２１は、有効画素１３、リファレンス画素１７と重なるように配されている。後述するが、信号処理回路２１は、マルチプレックス回路、ＡＤ変換回路を有する。したがって、１つの信号処理回路２１のマルチプレックス回路とＡＤ変換回路の一方、あるいは両方が、画素１１に重なるように配置されていると言える。

また、後述するが、本実施例のＡＤ変換回路は、１列の画素１１の信号をＡＤ変換する。例えば、信号処理回路２１（Ａ）は１列目の画素１１、すなわちＯＢ画素１５、リファレンス画素１７の信号をデジタル信号に変換し、有効画素１３の信号のＡＤ変換を行わない。

信号処理回路２１（Ｂ）は２列目の画素１１、すなわち有効画素１３、ＯＢ画素１５、リファレンス画素１７の信号をデジタル信号に変換する。

信号処理回路２１（Ｃ）は３列目の画素１１、すなわち有効画素１３、ＯＢ画素１５、リファレンス画素１７の信号をデジタル信号に変換する。

なお、この配置は一例であって、本実施例では、１つの信号処理回路２１に対し、複数行、複数列の画素１１が配されている形態を採用することができる。

（撮像装置の等価回路）
図４は、図１、図３に示した撮像装置の等価回路を示している。図４では、図３に示した画素１１のうち、１列目、２列目、Ｎ列目の画素１１を示している。第１チップ１の画素１１は、１列の画素１１に対し、４本の信号線２０１（Ａ）〜（Ｄ）を有する。なお、以下では信号線２０１（Ａ）〜（Ｄ）を区別なく表記する場合には、単に信号線２０１と表記する。１行目の画素１１は信号線２０１（Ａ）に接続されている。以下、同様に２〜４行目の画素１１は、順に信号線２０１（Ｂ）〜（Ｄ）に接続されている。信号線２０１（Ａ）〜（Ｄ）は、他の列においても、１列目の画素１１と同じように配されている。

１列の画素１１に対応する信号線２０１（Ａ）〜（Ｄ）のそれぞれは、接続部３０３を介して、信号処理回路２１が備えるマルチプレックス回路（以下、ＭＰＸ回路と表記する）３５０（Ａ）に接続されている。また、信号処理回路２１は、ＡＤ変換回路（以下、明細書および図面にてＡＤＣと表記する）３６０（Ａ）、３６０（Ｂ）を有する。ＭＰＸ回路３５０（Ａ）は、信号線２０１（Ａ）〜（Ｄ）に接続される入力部と、ＡＤＣ３６０（Ａ）に接続される出力部とを備える第１選択部である。

別の列の画素１１に対応する信号線２０１（Ａ）〜（Ｄ）のそれぞれは、接続部３０３を介して、信号処理回路２１が備えるＭＰＸ回路３５０（Ｂ）に接続されている。ＭＰＸ回路３５０（Ｂ）は、信号線２０１（Ａ）〜（Ｄ）に接続される入力部と、ＡＤＣ３６０（Ｂ）に接続される出力部とを備える第２選択部である。

図４に示しているように、ＡＤＣ３６０に接続される画素１１は全て、同じ列に属している。本実施例では、ＡＤＣ３６０（Ａ）に接続される画素１１は同じ１列に属するＯＢ画素１５とリファレンス画素１７である。同じく、ＡＤＣ３６０（Ｂ）に接続される全ての画素１１もまた、同じ列に属するＯＢ画素１５、リファレンス画素１７である。

ＡＤＣ３６０（Ａ）、（Ｂ）は、図２に示した水平ＯＢ画素領域８１２Ａに配されるＯＢ画素１５の信号をＡＤ変換する。さらに、ＡＤＣ３６０（Ａ）、３６０（Ｂ）は、図２に示した垂直ＯＢ画素領域８１２Ｂに配されるＯＢ画素１５の信号をＡＤ変換する。

ＡＤＣ３６０（Ｃ）に接続される全ての画素１１もまた、同じ１列に属する。本実施例では、ＡＤＣ３６０（Ｃ）に接続される画素１１は有効画素１３、ＯＢ画素１５、リファレンス画素１７である。ＡＤＣ３６０（Ｃ）は、図２に示した水平ＯＢ画素領域８１２Ａに配されるＯＢ画素１５の信号のＡＤ変換を行わない。ＡＤＣ３６０（Ｃ）は、有効画素領域８３０に配された有効画素１３、垂直ＯＢ画素領域８１２Ｂに配されたＯＢ画素１５、リファレンス画素領域８３５に配されたリファレンス画素１７の信号をＡＤ変換する。

また、図４に示したように、第２チップ５は電流源３１０を有する。電流源３１０は、接続部３０３を介して、各列の信号線２０１に電流を供給する。

図４に示したように、画素アレイの１列目には水平ＯＢ画素領域８１２ＡのＯＢ画素１５と、リファレンス画素１７が配されている。１列目のＯＢ画素１５が出力する信号を、ＡＤＣ３６０（Ａ）がＡＤ変換する。ここで、図３の配置を参照する。図３では、信号処理回路２１と画素との平面視における配置の関係を示した。図３に示した信号処理回路２１（Ａ）は、図４に示したＡＤＣ３６０（Ａ）を有する。すなわち、水平ＯＢ画素領域８１２ＡのＯＢ画素１５と、当該ＯＢ画素１５の信号をＡＤ変換するＡＤＣ３６０（Ａ）は、平面視において重なる位置に配されていると言える。さらに、水平ＯＢ画素領域８１２ＡのＯＢ画素１５と、当該ＯＢ画素１５の信号をＡＤ変換するＡＤＣ３６０（Ｂ）もまた、平面視において重なる位置に配されていると言える。なお、本実施例では、ＡＤＣ３６０（Ａ）、（Ｂ）は、さらに、９〜１２列目の有効画素１３とも、平面視において重なる例を示している。

（ＡＤＣの配列）
図５は、ＡＤＣ３６０を有する信号処理回路２１の配列の一部と、画素アレイの画素配列の一部とを示す図である。図２で付した符号と同じ部材については、図２で付した符号と同じ符号を図５においても付している。

信号処理回路２１（Ａ）は、１列目の画素１１と接続される。具体的には、１列目の画素１１が接続される信号線２０１が、接続部３０３（Ａ）に接続される。この接続部３０３（Ａ）は、接続配線１７０（Ａ）を介して、信号処理回路２１の入力部１６０（Ａ）に接続される。このようにして、１列目の画素１１と、信号処理回路２１（Ａ）が接続される。

同じく、信号処理回路２１（Ｂ）は、２列目の画素１１と接続される。また信号処理回路２１（Ｃ）は、３列目の画素１１と接続される。また信号処理回路２１（Ｄ）は、４列目の画素１１と接続される。

１列目の画素１１である第１画素群から、２列目の画素１１である第２画素群への方向は、第１方向である。つまり第１方向とは、列番号が進む方向を指す。一方、１列目の画素１１に接続される信号処理回路２１（Ａ）から、２列目の画素１１に接続される信号処理回路２１（Ｂ）への方向は、第１方向に交差する方向である第２方向である。この信号処理回路２１の並び方は、水平ＯＢ画素領域８１２ＡのＯＢ画素１５の信号をＡＤ変換する信号処理回路２１に適用することができる。同じく、この信号処理回路２１の並び方は、有効画素１３の信号をＡＤ変換する信号処理回路２１に適用することもできる。

本実施例では、水平ＯＢ画素領域８１２Ａは複数列のＯＢ画素１５を有する。仮に、この複数列をＸ列であるとすれば、水平ＯＢ画素領域８１２ＡのＯＢ画素１５に接続される信号処理回路２１はＸ行設けられることとなる。水平ＯＢ画素領域８１２Ａは、図２、図５で示したように、複数行のＯＢ画素１５を有する。したがって、水平ＯＢ画素領域８１２ＡのＯＢ画素１５に接続される信号処理回路２１は、水平ＯＢ画素領域８１２Ａに、平面視において重なっている。別の見方をすれば、水平ＯＢ画素領域８１２ＡのＯＢ画素１５に接続されるＭＰＸ回路３５０は、水平ＯＢ画素領域８１２Ａに、平面視において重なっている。別の見方をすれば、水平ＯＢ画素領域８１２ＡのＯＢ画素１５をＡＤ変換するＡＤＣ３６０は、水平ＯＢ画素領域８１２Ａに、平面視において重なっている。

（撮像装置の接続部周りの断面構造）
図６は、図４に示した撮像装置の断面構造を示した図である。図６では、１列目の４行のＯＢ画素１５と、５列目の４行のリファレンス画素１７とを中心に記載している。図１に示した第１チップ１と第２チップ５は、接合面３００で接合されている。

本実施例の撮像装置は、裏面照射型の撮像装置である。ＯＢ画素１５は、不図示の光電変換部を備える。この光電変換部と、接合面３００との間に信号線２０１が設けられている。信号線２０１は、画素１１の所定の方向（図では列に沿った方向）に延在している。信号線２０１は、接続配線４０１を介して接続部３０３に接続される。また、ＭＰＸ回路３５０（Ａ）は、接続配線４０５を介して接続部３０３に接続される。

図６では、図５に示した接続配線１７０の図示を省略しているが、図６に示したＭＰＸ回路３５０（Ａ）に接続配線１７０が内包されていてもよい。また、別の例として、接続配線１７０が、接続配線４０５とＭＰＸ回路３５０（Ａ）との間の配線層に形成されていてもよい。

接続配線４０１、接続配線４０５、接続部３０３は、平面視において重なるように配置されている。信号処理回路２１と信号線２０１との接続は、接続配線４０５に対して、平面視において重なる位置に接続配線４０１を形成することによって行うことができるとも言える。そして、所定の方向に沿って延在する信号線２０１と接続配線４０１とを接続することによって、信号線２０１と、ＭＰＸ回路３５０とを接続することができる。信号線２０１が所定の方向に延在していることにより、接続配線４０１と信号線２０１との接続を容易にすることができる。

（画素の等価回路）
図７（ａ）は、本実施例の有効画素１３、ＯＢ画素１５の等価回路図である。有効画素１３、ＯＢ画素１５は、光電変換部であるフォトダイオード６０１ａ、６０１ｂを有する。有効画素１３のフォトダイオード６０１ａ、６０１ｂには、不図示の１つのマイクロレンズと、図３に示した配列に従って設けられたカラーフィルタを透過した光が入射する。つまり、フォトダイオード６０１ａに入射する光と、フォトダイオード６０１ｂに入射する光の波長は実質的に同じである。一方、ＯＢ画素１５のフォトダイオード６０１ａ、６０１ｂは遮光されている。

フォトダイオード６０１ａは、転送トランジスタ６０３ａを介して、フローティングディフージョン部（以下、ＦＤ部）６０５に接続されている。また、転送トランジスタ６０３ａのゲートは、制御線６５０を介して、不図示の垂直走査回路に接続されている。

フォトダイオード６０１ｂは、転送トランジスタ６０３ｂを介して、ＦＤ部６０５に接続されている。また、転送トランジスタ６０３ｂのゲートは、制御線６５５を介して、不図示の垂直走査回路に接続されている。

ＦＤ部６０５は、リセットトランジスタ６０６と、増幅トランジスタ６０７のゲートに接続されている。

リセットトランジスタ６０６および増幅トランジスタ６０７は、電源電圧Ｖｄｄが供給される。リセットトランジスタ６０６のゲートは、制御線６６０を介して、不図示の垂直走査回路に接続されている。

増幅トランジスタ６０７は、選択トランジスタ６０８に接続されている。選択トランジスタ６０８のゲートは、制御線６６５を介して、不図示の垂直走査回路に接続されている。

選択トランジスタ６０８は、信号線２０１に接続されている。

図７（ｂ）は、リファレンス画素１７の等価回路である。リファレンス画素１７の等価回路は、図７（ａ）の等価回路に対し、フォトダイオード６０１ａ、６０１ｂの代わりに容量６０１０ａ、６０１０ｂが設けられた構成である。すなわち、リファレンス画素１７は光電変換部を有していない。

（撮像装置の動作）
ＭＰＸ回路３５０（Ａ）は、１列の画素１１に対応して配される複数の信号線２０１（Ａ）〜（Ｄ）の信号を順次、ＡＤＣ３６０（Ａ）に出力する。図６では、ＭＰＸ回路３５０（Ａ）が出力する信号を、Ｒｏｗ＿ｎとして示している。ｎは、ＭＰＸ回路３５０（Ａ）がＡＤＣ３６０（Ａ）に出力する信号が対応する画素行を示している。つまり、Ｒｏｗ＿１がＨｉｇｈレベルであれば、ＭＰＸ回路３５０（Ａ）はＡＤＣ３６０（Ａ）に１行目の画素１１が信号線２０１（Ａ）に出力した信号を出力していることを示す。

（動作：各行の画素１１からのＮ信号の読出し）
時刻ｔ１に、垂直走査回路は１行目の画素１１に出力する信号ＰＳＥＬ（１）をＨｉｇｈレベルにする。

時刻ｔ２に、垂直走査回路は２行目の画素１１に出力する信号ＰＳＥＬ（１）をＨｉｇｈレベルにする。

時刻ｔ３に、垂直走査回路は３行目の画素１１に出力する信号ＰＳＥＬ（１）をＨｉｇｈレベルにする。

以降、同様に垂直走査回路は、４行目の画素１１に出力する信号ＰＳＥＬ（４）をＨｉｇｈレベルとする。

時刻ｔ５に、垂直走査回路は１行目の画素１１に出力する信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルにする。これにより、Ｎ信号が信号線２０１（Ａ）に出力される。

時刻ｔ６に、垂直走査回路は２行目の画素１１に出力する信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルにする。これにより、Ｎ信号が信号線２０１（Ｂ）に出力される。

時刻ｔ７に、垂直走査回路は３行目の画素１１に出力する信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルにする。これにより、Ｎ信号が信号線２０１（Ｃ）に出力される。

時刻ｔ８に、垂直走査回路は４行目の画素１１に出力する信号ＰＲＥＳをＨｉｇｈレベルからＬｏｗレベルにする。これにより、Ｎ信号が信号線２０１（Ｄ）に出力される。

（動作：各行の画素１１のＮ信号のＡＤ変換）
時刻ｔ９に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ａ）の信号、すなわち１行目の画素１１のＮ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、１行目の画素１１のＮ信号をデジタル信号に変換する。

時刻ｔ１０に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｂ）の信号、すなわち２行目の画素１１のＮ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、２行目の画素１１のＮ信号をデジタル信号に変換する。

時刻ｔ１１に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｃ）の信号、すなわち３行目の画素１１のＮ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、３行目の画素１１のＮ信号をデジタル信号に変換する。

時刻ｔ１２に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｄ）の信号、すなわち４行目の画素１１のＮ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、４行目の画素１１のＮ信号をデジタル信号に変換する。

（動作：各行の画素１１のＡ＋Ｂ信号の読出し）
時刻ｔ１０に、垂直走査回路は、１行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。ＦＤ部６０５では、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷が加算される。これにより、ＦＤ部６０５は、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、フォトダイオード６０１ａのみの電荷によるＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号をＡ信号とする。また、仮に、フォトダイオード６０１ｂのみの電荷によるＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号をＢ信号とする。この表記に従うと、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷を加算した電荷に対応するＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号はＡ信号とＢ信号を加算したＡ＋Ｂ信号とみなすことができる。各列の信号線２０１（Ａ）には、１行目の画素１１のＡ＋Ｂ信号が出力されている。

時刻ｔ１１に、垂直走査回路は、２行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｂ）には、２行目の画素１１のＡ＋Ｂ信号が出力される。

時刻ｔ１２に、垂直走査回路は、３行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｃ）には、３行目の画素１１のＡ＋Ｂ信号が出力される。

時刻ｔ１３に、垂直走査回路は、４行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｄ）には、４行目の画素１１のＡ＋Ｂ信号が出力される。

（動作：各行の画素１１のＡ＋Ｂ信号のＡＤ変換）
時刻ｔ１９に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ａ）の信号、すなわち１行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、１行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２０に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｂ）の信号、すなわち２行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、２行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２１に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｃ）の信号、すなわち３行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、３行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２２に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｄ）の信号、すなわち４行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、４行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

その後、垂直走査回路は５行目の画素１１の信号ＰＳＥＬ（５）をＨｉｇｈレベルとする。以降、同様の動作が繰り返される。

このようにして、本実施例の撮像装置は、各画素のＮ信号に基づくデジタル信号と、各画素のＡ＋Ｂ信号に基づくデジタル信号とを得ることができる。つまり、有効画素１３のＮ信号に基づくデジタル信号と、Ａ＋Ｂ信号に基づくデジタル信号を得る。また、ＯＢ画素１５のＮ信号に基づくデジタル信号と、Ａ＋Ｂ信号に基づくデジタル信号を得る。また、リファレンス画素１７のＮ信号に基づくデジタル信号と、Ａ＋Ｂ信号に基づくデジタル信号とを得る。なお、ＯＢ画素１５のＡ＋Ｂ信号は、ＦＤ部６０５の暗電流成分と、遮光されたフォトダイオード６０１ａ、６０１ｂの電荷（主として暗電流成分）に基づく信号である。また、リファレンス画素１７のＡ＋Ｂ信号は、主としてＦＤ部６０５の暗電流成分に基づく信号である。

その後、複数のＡＤＣ３６０のそれぞれが生成したデジタル信号が、不図示の転送線を介して、デジタル信号処理回路に出力される。このデジタル信号処理回路は、ＯＢ画素１５の信号に基づくデジタル信号、リファレンス画素１７の信号に基づくデジタル信号を用いて、有効画素１３の信号に基づくデジタル信号に含まれるノイズ成分を低減する補正処理を行う。

（本実施例の効果）
本実施例の撮像装置では、図５を参照しながら説明したように、水平ＯＢ画素領域８１２Ａに接続される信号処理回路２１が、水平ＯＢ画素領域８１２Ａに、平面視において重なっている。

もし仮に、水平ＯＢ画素領域８１２Ａに接続される信号処理回路２１が、水平ＯＢ画素領域８１２Ａと平面視において重なる領域を有さず、有効画素領域８３０に重なったとする。この場合には、有効画素１３の信号が伝送されている信号線２０１と、水平ＯＢ画素領域８１２Ａの信号が入力される信号処理回路２１が重なることとなる。この場合には、ＯＢ画素１５の信号が入力された接続配線１７０（図５参照）と、有効画素１３の信号が入力された信号線２０１との間でクロストークが生じる可能性が有る。これにより、ＯＢ画素１５の信号と有効画素１３の信号の信号精度の低下が生じうる。

一方、本実施例では、水平ＯＢ画素領域８１２Ａに接続される信号処理回路２１は、水平ＯＢ画素領域８１２Ａと平面視において重なる領域を有する。これにより、ＯＢ画素１５の信号が入力された接続配線１７０と、有効画素１３の信号が入力された信号線２０１との間のクロストークを生じにくくすることができる。これにより、ＯＢ画素１５の信号と有効画素１３の信号の信号精度の低下が生じにくくなる。

（他の形態）
本実施例では、水平ＯＢ画素領域８１２Ａに接続される信号処理回路２１は、一部が有効画素領域８３０に重なっていた。他の例について、図面を参照しながら説明する。

図１０は第１チップ１、第２チップ５とのレイアウトの関係を示した図である。図１０においても、図５に示した部材と同じ機能を有する部材については、図５で使用した符号を使用している。

図１０（Ａ）は、本実施例の図３で示したレイアウトに対応している。つまり、ＯＢ画素１５のＡＤ変換を行う信号処理回路２１が、水平ＯＢ画素領域８１２Ａと、有効画素領域８３０とに跨って配されている例である。この例では、８列のＯＢ画素１５のＡＤ変換を行う信号処理回路２１が４行２列に渡って配されている。１つの信号処理回路２１は、図４に示したように、１列のＯＢ画素１５の信号のＡＤ変換を行う。したがって、４行１列の信号処理回路２１は、４列のＯＢ画素１５の信号をＡＤ変換することとなる。

図１０（Ａ）では、１列の信号処理回路２１の水平方向の幅が、対応する４列のＯＢ画素１５の幅よりも小さい例である。別の言い方をすれば、４列のＯＢ画素１５を１つの画素群とすると、図１０（Ａ）の例は、複数列の信号処理回路２１の水平方向のピッチが、複数の画素群の水平方向のピッチよりも小さい例である。この結果、図１０（Ａ）では、ＯＢ画素１５のＡＤ変換を行う信号処理回路２１が、水平ＯＢ画素領域８１２Ａと、有効画素領域８３０とに跨って配されている。

図１０（Ｂ）は、図１０（Ａ）と同じく、１列の信号処理回路２１の水平方向の幅が、対応する４列のＯＢ画素１５の幅よりも小さい例である。ただし、図１０（Ｂ）では、ＯＢ画素１５のＡＤ変換を行う信号処理回路２１が、有効画素領域８３０には重ならず、水平ＯＢ画素領域８１２Ａに重なっている例である。この結果、第２チップ５には、信号処理回路２１同士の間に、信号処理回路２１が配されない空隙が形成される。この空隙には、信号処理回路２１とは別の回路（例えば、水平走査回路、電源電圧生成回路、タイミングジェネレータ等）を配置することができる。また、第２チップ５を製造する際に、複数の領域に分割して露光する分割露光を行う場合が有る。この分割露光によって領域を分割する位置を、この空隙とすることもできる。また、第２チップ５を製造する際に、複数の領域に分割して露光し、複数の領域をつなぎ合わせる、つなぎ合わせ露光を行う場合が有る。この複数の領域をつなぎ合わせる位置を、この空隙とすることもできる。

図１０（Ｃ）は、１列の信号処理回路２１の水平方向の幅が、対応する４列のＯＢ画素１５の幅と一致する例である。別の言い方をすれば、４列のＯＢ画素１５を１つの画素群とすると、図１０（Ｃ）の例は、複数列の信号処理回路２１の水平方向のピッチが、複数の画素群の水平方向のピッチと一致する例である。この場合は、第２チップ５のチップ面積を第１チップ１よりも大きくせずに、１つの信号処理回路２１水平方向の幅を広くとることができる。このため、図１０（Ｃ）の例は、ＡＤＣ３６０、ＭＰＸ回路３５０の回路面積の増加に対応しやすい形態であると言える。

図１０（Ｄ）は、１列の信号処理回路２１の水平方向の幅が、対応する４列のＯＢ画素１５の幅よりも大きい例である。別の言い方をすれば、４列のＯＢ画素１５を１つの画素群とすると、図１０（Ｃ）の例は、複数列の信号処理回路２１の水平方向のピッチが、複数の画素群の水平方向のピッチよりも大きい例である。この例では、第２チップ５の面積が、積層型の撮像装置のセンササイズを律速することになりうる。ただし、この例では、１つの信号処理回路２１水平方向の幅を、図１０（Ｃ）の例よりもさらに広くとることができる。このため、図１０（Ｄ）の例は、ＡＤＣ３６０、ＭＰＸ回路３５０の回路面積の増加に対し、図１０（Ｃ）よりもさらに対応しやすい形態であると言える。

図１０では、信号処理回路２１とＯＢ画素１５との配置の例を述べた。好ましい例は、水平ＯＢ画素領域８１２Ａに接続される信号処理回路２１が、有効画素領域８３０に重なっていない形態である。つまり、図１０の例で言えば、図１０（Ｂ）、（Ｃ）、（Ｄ）の例である。この場合には、より好適に、ＯＢ画素１５の信号が入力された接続配線１７０と、有効画素１３の信号が入力された信号線２０１との間のクロストークを生じにくくすることができる。

また、別の見方をすれば、水平ＯＢ画素領域８１２ＡのＯＢ画素１５が接続された接続配線１７０が、有効画素領域８３０の有効画素１３が接続された信号線２０１と、平面視において重ならないようにする。これにより、ＯＢ画素１５の信号が入力された接続配線１７０と、有効画素１３の信号が入力された信号線２０１との間のクロストークを生じにくくすることができる。

（本実施例のさらなる効果：図８の動作における、撮像装置が行う並行動作による高速化）
図８に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素１１に対応するＮ信号の読出しと２行目の画素１１に対応するＮ信号の読出しとの並行動作
（２）１行目の画素１１に対応するＮ信号のＡＤ変換と、２行目の画素１１に対応するＮ信号の読み出しとの並行動作
（３）４行目の画素１１に対応するＮ信号のＡＤ変換と、１行目の画素１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
（４）１行目の画素１１に対応するＡ＋Ｂ信号の読出しと、２行目の画素１１に対応するＡ＋Ｂ信号の読出しとの並行動作
（５）１行目の画素１１に対応するＡ＋Ｂ信号のＡＤ変換と、２行目の画素１１に対応するＡ＋Ｂ信号の読出しとの並行動作
この並行動作により、ＡＤＣ３６０（Ａ）が１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素１１が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。

（撮像装置の動作；焦点検出＋撮像モード）
図９の動作は、撮像装置が焦点検出用の信号と、撮像用の信号を出力する動作である。

以下、図８に示した動作と異なる点を中心に説明する。

（動作：各行の画素１１からのＮ信号の読出し）
図８に示した動作と同じである。

（動作：各行の画素１１のＮ信号のＡＤ変換）
図８に示した動作と同じである。

（動作：各行の画素１１に対応するＡ信号の読み出し）
時刻ｔ９に、垂直走査回路は、１行目の画素１１に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａが蓄積した電荷が、転送トランジスタ６０３ａを介してＦＤ部６０５に転送される。これにより、ＦＤ部６０５は、フォトダイオード６０１ａの電荷に対応する電位となる。各列の信号線２０１（Ａ）には、１行目の画素１１のＡ信号が出力される。このＡ信号は、複数のフォトダイオードのうちの一部のみのフォトダイオードの信号に基づく第１信号である。この第１信号は、焦点検出用の信号として用いることができる。

時刻ｔ１０に、垂直走査回路は、２行目の画素１１に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線２０１（Ｂ）には、２行目の画素１１のＡ信号が出力される。

時刻ｔ１１に、垂直走査回路は、３行目の画素１１に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線２０１（Ｃ）には、３行目の画素１１のＡ信号が出力される。

時刻ｔ１２に、垂直走査回路は、４行目の画素１１に出力する信号ＰＴＸＡをＨｉｇｈレベルとする。これにより、各列の信号線２０１（Ｄ）には、４行目の画素１１のＡ信号が出力される。

（動作：各行の画素１１に対応するＡ信号のＡＤ変換）
時刻ｔ１７に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ａ）の信号、すなわち１行目の画素１１のＡ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、１行目の画素１１のＡ信号をデジタル信号に変換する。

時刻ｔ１８に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｂ）の信号、すなわち２行目の画素１１のＡ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、２行目の画素１１のＡ信号をデジタル信号に変換する。

時刻ｔ１９に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｃ）の信号、すなわち３行目の画素１１のＡ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、３行目の画素１１のＡ信号をデジタル信号に変換する。

時刻ｔ２０に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｄ）の信号、すなわち４行目の画素１１のＡ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、４行目の画素１１のＡ信号をデジタル信号に変換する。

（動作：各行の画素１１のＡ＋Ｂ信号の読出し）
時刻ｔ１８に、垂直走査回路は、１行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ａ）には、１行目の画素１１のＡ＋Ｂ信号が出力される。

時刻ｔ１９に、垂直走査回路は、２行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｂ）には、２行目の画素１１のＡ＋Ｂ信号が出力される。

時刻ｔ２０に、垂直走査回路は、３行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｃ）には、３行目の画素１１のＡ＋Ｂ信号が出力される。

時刻ｔ２１に、垂直走査回路は、４行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。これにより、信号線２０１（Ｄ）には、４行目の画素１１のＡ＋Ｂ信号が出力される。

（動作：各行の画素１１のＡ＋Ｂ信号のＡＤ変換）
時刻ｔ２６に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ａ）の信号、すなわち１行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、１行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２７に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｂ）の信号、すなわち２行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、２行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２８に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｃ）の信号、すなわち３行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、３行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

時刻ｔ２９に、ＭＰＸ回路３５０（Ａ）は信号線２０１（Ｄ）の信号、すなわち４行目の画素１１のＡ＋Ｂ信号をＡＤＣ３６０（Ａ）に出力する。ＡＤＣ３６０（Ａ）は、４行目の画素１１のＡ＋Ｂ信号をデジタル信号に変換する。

その後、垂直走査回路は５行目の画素１１の信号ＰＳＥＬ（５）をＨｉｇｈレベルとする。以降、同様の動作が繰り返される。

このようにして、本実施例の撮像装置は、各画素のＮ信号に基づくデジタル信号と、各画素のＡ信号に基づくデジタル信号と、各画素のＡ＋Ｂ信号に基づくデジタル信号とを得ることができる。

（本実施例のさらなる効果：図９の動作における、撮像装置が行う並行動作による高速化）
図９に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素１１に対応するＮ信号の読出しと２行目の画素１１に対応するＮ信号の読出しとの並行動作
（２）１行目の画素１１に対応するＮ信号のＡＤ変換と、２行目の画素１１に対応するＮ信号の読み出しとの並行動作
（３）４行目の画素１１に対応するＮ信号のＡＤ変換と、１行目の画素１１に対応するＡ信号の読み出しとの並行動作
（４）１行目の画素１１に対応するＡ信号の読出しと、２行目の画素１１に対応するＡ信号の読出しとの並行動作
（５）１行目の画素１１に対応するＡ信号のＡＤ変換と、２行目の画素１１に対応するＡ信号の読出しとの並行動作
（６）４行目の画素１１に対応するＡ信号のＡＤ変換と、１行目の画素１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
（７）１行目の画素１１に対応するＡ＋Ｂ信号の読出しと、２行目の画素１１に対応するＡ＋Ｂ信号の読出しとの並行動作
（８）１行目の画素１１に対応するＡ＋Ｂ信号のＡＤ変換と、２行目の画素１１に対応するＡ信号の読出しとの並行動作
この並行動作により、ＡＤＣ３６０（Ａ）が１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素１１が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。

本実施例は、この例に限定されるものでは無い。例えば、１フレーム期間において、第１色のカラーフィルタが配された有効画素１３と接続され、第２色のカラーフィルタが配された有効画素１３とは接続されないようにするようにもできる。Ｒ，Ｇのカラーフィルタが配された１列の有効画素１３に注目して説明すると、ＭＰＸ回路３５０は、第１色であるＲのカラーフィルタを有する有効画素１３が接続された信号線２０１（Ａ）、２０１（Ｃ）をＡＤＣ３６０に接続する。一方、当該１フレーム期間において、ＭＰＸ回路３５０は、第２色であるＧのカラーフィルタを有する有効画素１３が接続された信号線２０１（Ｂ）、２０１（Ｄ）をＡＤＣ３６０に接続しない。この構成では、ＡＤＣ３６０に入力される有効画素１３の信号を、１色のみに対応する信号とすることができる。これにより、ＡＤＣ３６０のＡＤ変換の補正、ＡＤ変換後の補正を簡略にすることができるという効果を得ることができる。

また、本実施例では、１列の画素１１に対し、１つの信号処理回路２１が対応して設けられる構成としたが、この例に限定されるものでは無い。１列の画素１１に対して、複数の信号処回路２１が設けられてもよい。例えば、信号線２０１（Ａ）、２０１（Ｂ）に接続される信号処理回路２１と、信号線２０１（Ｃ）、２０１（Ｄ）に接続される別の信号処理回路２１が設けられていてもよい。また、複数の画素列で、１つの信号処理回路２１を共有するようにしてもよい。

（実施例２）
本実施例について、実施例１と異なる点を中心に説明する。本実施例の撮像装置は、実施例１のＡＤＣ３６０に、逐次比較型のＡＤ変換器を用いた例である。その他の構成は、実施例１の撮像装置の構成と同じとすることができる。

（逐次比較型ＡＤＣの等価回路）
図１１は、本実施例のＡＤＣ３６０の等価回路図である。

ＡＤＣ３６０は入力ノードＩＮ及び出力ノードＯＵＴを有し、入力ノードＩＮから入力されたアナログ信号Ｓｉｎ（ＭＰＸ回路３５０の出力）をデジタル信号Ｓｏｕｔに変換して出力ノードＯＵＴから出力する。このアナログ信号Ｓｉｎは、実施例１で説明した、Ｎ信号とＳ信号の一方あるいは両方とすることができる。ＡＤＣ３６０はＭＰＸ回路出力を５ビットの分解能でデジタル信号Ｓｏｕｔに変換する。

ＡＤＣ３６０はアナログ信号Ｓｉｎとの比較に用いられる比較信号を生成する生成回路８１０を更に有する。生成回路８１０はバイナリウェイトの容量値を有する複数の容量素子ｃｐ０〜ｃｐ４と、容量素子ｃｐ０〜ｃｐ４に接続された複数のスイッチｓｗ０〜ｓｗ４とを有する。複数のスイッチｓｗ０〜ｓｗ４によって、容量素子ｃｐ０〜ｃｐ４のうちの１つ以上を選択するスイッチ回路が構成される。バイナリウェイトとは、公比２の等比数列をなす重み（容量値）の集合のことである。図１１の例では、容量素子ｃｐ０〜ｃｐ４は順に、１Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃの容量値を有する。容量素子ｃｐ０〜ｃｐ４の一方の電極は生成回路８１０の供給ノードＳＰＬに接続され、他方の電極はそれぞれスイッチｓｗ０〜ｓｗ４に接続される。スイッチｓｗ０〜ｓｗ４はそれぞれ、一端が容量素子ｃｐ０〜ｃｐ４に接続され、他端がノードＡとノードＢとの間をトグルする。ノードＡには接地電位ＧＮＤが供給され、ノードＢには基準電圧ＶＲＦが供給される。基準電圧ＶＲＦはＡＤＣ３６０の外部から供給される定電圧であり、接地電位ＧＮＤよりも大きな値である。スイッチｓｗ０がノードＡにトグルすると、容量素子ｃｐ０に接地電位ＧＮＤが供給され、スイッチｓｗ０がノードＢにトグルすると、容量素子ｃｐ０に基準電圧ＶＲＦが供給される。他のスイッチｓｗ１〜ｓｗ４についても同様である。スイッチｓｗ０〜ｓｗ４が切り替わることによって、供給ノードＳＰＬと基準電圧ＶＲＦとの間に接続される容量素子の合成容量値が変化し、その結果として供給ノードＳＰＬから出力される比較信号Ｖｃｍｐの値が変化する。

ＡＤＣ３６０は比較器８１５を更に有する。比較器８１５はアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値とを比較して、比較結果に応じた信号を出力する。比較器８１５の非反転ノードには容量素子ｃｐ６を介してアナログ信号Ｓｉｎが供給され、比較器８１５の反転ノードには生成回路８１０の供給ノードＳＰＬから比較信号Ｖｃｍｐが供給される。それにより、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値以上の場合にＨｉｇｈが出力され、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値未満の場合にＬｏｗが出力される。この例ではアナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値が等しい場合にＨｉｇｈを出力しているが、Ｌｏｗを出力してもよい。容量素子ｃｐ６はアナログ信号Ｓｉｎの値を比較信号Ｖｃｍｐとの比較が可能な範囲に調整する。本実施例では、説明を簡単にするために、アナログ信号Ｓｉｎの値は接地電位ＧＮＤ以上、基準電圧ＶＲＦ以下であり、アナログ信号Ｓｉｎと同じ大きさの信号が比較器８１５の非反転ノードに供給される場合を扱う。

図１１の例ではアナログ信号Ｓｉｎを比較器８１５の非反転ノードに供給し、比較信号Ｖｃｍｐを比較器８１５の反転ノードに供給するが、アナログ信号Ｓｉｎの値と比較信号Ｖｃｍｐの値との大小関係を判定できれば他の構成も取りうる。例えば、アナログ信号Ｓｉｎと比較信号Ｖｃｍｐとの差分を比較器８１５の非反転ノードに供給し、接地電位ＧＮＤを比較器８１５の反転ノードに供給してもよい。

ＡＤＣ３６０はスイッチｓｗ５、ｓｗ６を更に有する。これらのスイッチｓｗ５、ｓｗ６が導通状態になると、比較器８１５の非反転ノード、反転ノードに接地電位ＧＮＤが供給され、比較器８１５がリセットされる。

ＡＤＣ３６０は、制御回路８２０を更に備える。制御回路８２０には比較器８１５から比較結果が供給され、制御回路８２０はこの比較結果に基づいてデジタル信号Ｓｏｕｔを生成し、出力ノードＯＵＴから出力する。制御回路８２０はまた、各スイッチｓｗ０〜ｓｗ６に制御信号を送信してその状態を切り替える。ＡＤＣ３６０（Ａ）は、ＡＤＣ３６０（Ｂ）が備える比較器８１５、生成回路８１０とは別の比較器８１５、生成回路８１０を備える。第１ＡＤ変換部と第２ＡＤ変換部は、別々の比較器と、別々の生成回路とを備えると言える。

（逐次比較型ＡＤＣの動作）
図１２において、ｓｗ０〜ｓｗ６は制御回路８２０からスイッチｓｗ０〜ｓｗ６に供給される制御信号の値を示す。スイッチｓｗ０〜ｓｗ４は、供給される制御信号がＨｉｇｈである場合にノードＢへトグルし、制御信号がＬｏｗである場合にノードＡへトグルする。スイッチｓｗ５、ｓｗ６は、供給される制御信号がＨｉｇｈである場合に導通状態となり、制御信号がＬｏｗである場合に非導通状態となる。図１２の下側にはアナログ信号Ｓｉｎ及び比較信号Ｖｃｍｐが示される。図１２では、アナログ信号Ｓｉｎの値が２進数で００１１０に相当する場合を例として扱う。

続いて、ＡＤ変換器１００のＡＤ変換動作を時系列に沿って説明する。制御回路８２０は準備期間において、スイッチｓｗ０〜ｓｗ４に供給される制御信号をＬｏｗにし、スイッチｓｗ５、ｓｗ６に供給される制御信号をＨｉｇｈにする。これにより、比較器８１５の非反転ノード及び反転ノードが接地電位ＧＮＤにリセットされるとともに、比較信号Ｖｃｍｐの値が接地電位ＧＮＤに等しくなる。その後、制御回路８２０はスイッチｓｗ５、ｓｗ６に供給される制御信号をＬｏｗにする。以降の動作において、比較器８１５の非反転ノードにはアナログ信号Ｓｉｎが供給され続ける。

次に、逐次比較期間が始まると、制御回路８２０はスイッチｓｗ４に供給される制御信号をＨｉｇｈに変更する。これにより、スイッチｓｗ４はノードＢにトグルし、バイナリウェイトの中で１番目に大きな容量値を有するキャパシタｃｐ４を介して生成回路８１０の供給ノードＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／２だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／２に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／２）よりも小さいと判定し、スイッチｓｗ４に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値のＭＳＢ（ＬＳＢを１ビット目とした場合に５ビット目）が０であることを意味する。

次に、制御回路８２０はスイッチｓｗ３に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で２番目に大きな容量値を有するキャパシタｃｐ３を介して生成回路８１０の供給ノードＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／４だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／４に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／４）よりも小さいと判定し、スイッチｓｗ３に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値は接地電位ＧＮＤに戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の４ビット目が０であることを意味する。

次に、制御回路８２０はスイッチｓｗ２に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で３番目に大きな容量値を有するキャパシタｃｐ２を介して生成回路８１０の供給ノードＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／８だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ／８に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ／８）よりも大きいと判定し、スイッチｓｗ２に供給される制御信号をＨｉｇｈのままにする。それにより、比較信号Ｖｃｍｐの値はＶＲＦ／８に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の３ビット目が１であることを意味する。

次に、制御回路８２０はスイッチｓｗ１に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で４番目に大きな容量値を有するキャパシタｃｐ１と、キャパシタｃｐ２とを介して生成回路８１０の供給ノードＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／１６だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に等しくなる。なお、本明細書で用いる「＊」は乗算を意味している。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ＊３／１６）よりも大きいと判定し、スイッチｓｗ１に供給される制御信号をＨｉｇｈのままにする。それにより、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に維持される。この比較結果は、デジタル信号Ｓｏｕｔの値の２ビット目が１であることを意味する。

最後に、制御回路８２０はスイッチｓｗ０に供給される制御信号をＨｉｇｈに変更する。これにより、バイナリウェイトの中で５番目に大きな容量値を有するキャパシタｃｐ０と、ｃｐ１、ｃｐ２とを介して生成回路８１０の供給ノードＳＰＬに基準電圧ＶＲＦが印加される。その結果、比較信号ＶｃｍｐがＶＲＦ／３２だけ増加し、比較信号Ｖｃｍｐの値はＶＲＦ＊７／３２に等しくなる。制御回路８２０は、比較器８１５からの比較結果に基づいて、アナログ信号Ｓｉｎの値が比較信号Ｖｃｍｐの値（ＶＲＦ＊７／３２）よりも小さいと判定し、スイッチｓｗ０に供給される制御信号をＬｏｗに戻す。それにより、比較信号Ｖｃｍｐの値はＶＲＦ＊３／１６に戻る。この比較結果は、デジタル信号Ｓｏｕｔの値の１ビット目が０であることを意味する。

以上の逐次比較により、制御回路８２０はアナログ信号に対応するデジタル信号Ｓｏｕｔが００１１０であると決定する。

このようにして、ＡＤＣ３６０は、入力されるアナログ信号に対応するデジタル信号を生成するＡＤ変換を行うことができる。

（他のＡＤ変換形式）
実施例２では、ＡＤＣ３６０として、逐次比較型のＡＤ変換器を用いた例を説明した。ＡＤＣ３６０は、この逐次比較型のＡＤ変換器に限定されるものでは無い。例えば、他のＡＤ変換器として、ランプ信号比較型、デルタシグマ型、パイプライン型、フラッシュ型等の種々のＡＤ変換器を用いることができる。

（実施例３）
本実施例の撮像装置について、実施例１と異なる点を中心に説明する。本実施例は、異なる画素列の信号が、１つのＭＰＸ回路３５０を介して１つのＡＤＣ３６０に入力される例である。

（撮像装置の等価回路）
図１３は、撮像装置の等価回路を示している。図１３では、図３に示した画素１１のうち、有効画素領域８３０の一部の列の画素１１のみを示している。第１チップ１の画素１１は、１列の画素１１に対し、４本の信号線２０１（Ａ）〜（Ｄ）を有する。なお、以下では信号線２０１（Ａ）〜（Ｄ）を区別なく表記する場合には、単に信号線２０１と表記する。１行目の画素１１は信号線２０１（Ａ）に接続されている。以下、同様に２〜４行目の画素１１は、順に信号線２０１（Ｂ）〜（Ｄ）に接続されている。信号線２０１（Ａ）〜（Ｄ）は、他の列においても、１列目の画素１１と同じように配されている。

信号線２０１（Ａ）、２０１（Ｃ）のそれぞれは、接続部３０３を介して、信号処理回路２１が備えるマルチプレックス回路（以下、ＭＰＸ回路と表記する）３５０（Ａ）に接続されている。また、信号処理回路２１は、ＡＤ変換回路（以下、明細書および図面にてＡＤＣと表記する）３６０（Ａ）、３６０（Ｂ）を有する。ＭＰＸ回路３５０（Ａ）は、信号線２０１（Ａ）、２０１（Ｃ）に接続される入力部と、ＡＤＣ３６０（Ａ）に接続される出力部とを備える第１選択部である。

信号線２０１（Ｂ）、２０１（Ｄ）のそれぞれは、接続部３０３を介して、信号処理回路２１が備えるＭＰＸ回路３５０（Ｂ）に接続されている。ＭＰＸ回路３５０（Ｂ）は、信号線２０１（Ｂ）、２０１（Ｄ）に接続される入力部と、ＡＤＣ３６０（Ｂ）に接続される出力部とを備える第２選択部である。

図１３に示しているように、ＡＤＣ３６０（Ａ）に接続される画素１１は全て、Ｒのカラーフィルタを備える画素１１である。一方、ＡＤＣ３６０（Ｂ）に接続される画素１１は全て、Ｇのカラーフィルタを備える画素１１である。このように、各々が第１色（Ｒ）のカラーフィルタを備える複数の第１画素１１は、第２ＡＤ変換部であるＡＤＣ３６０（Ｂ）に接続されずに第１ＡＤ変換部であるＡＤＣ３６０（Ａ）に接続される。また、各々が第２色（Ｇ）のカラーフィルタを備える複数の第１画素１１は、第１ＡＤ変換部であるＡＤＣ３６０（Ａ）に接続されずに第２ＡＤ変換部であるＡＤＣ３６０（Ｂ）に接続される。

また、図１３に示したように、第２チップ５は電流源３１０を有する。電流源３１０は、接続部３０３を介して、各列の信号線２０１に電流を供給する。

（撮像装置の接続部周りの断面構造）
図１４は、図１３に示した撮像装置の断面構造を示した図である。図１４では、４行１列に配された画素１１と、１行目１１列目の画素１１とを中心に記載している。図１に示した第１チップ１と第２チップ５は、接合面３００で接合されている。

本実施例の撮像装置は、裏面照射型の撮像装置である。画素１１は、不図示の光電変換部を備える。この光電変換部と、接合面３００との間に信号線２０１が設けられている。信号線２０１は、画素１１の所定の方向（図では列に沿った方向）に延在している。信号線２０１は、接続配線４０１を介して接続部３０３に接続される。また、ＭＰＸ回路３５０（Ａ）は、接続配線４０５を介して接続部３０３に接続される。接続配線４０１、接続配線４０５、接続部３０３は、平面視において重なるように配置されている。信号処理回路２１と信号線２０１との接続は、接続配線４０５に対して、平面視において重なる位置に接続配線４０１を形成することによって行うことができるとも言える。そして、所定の方向に沿って延在する信号線２０１と接続配線４０１とを接続することによって、信号線２０１と、ＭＰＸ回路３５０とを接続することができる。信号線２０１が所定の方向に延在していることにより、接続配線４０１と信号線２０１との接続を容易にすることができる。他の例として、図１５に示すように、第１チップ１ではなく第２チップ５に、所定の方向に延在する信号線５０１を設けることが考えられる。この場合においても、画素１１とＭＰＸ回路３５０（Ａ）を接続することができる。しかしながら、図１５に比べて、図１４に示した、第１チップ１に、所定の方向に延在する信号線を設けることが好ましい。これは、画素１１が備わる第１チップ１よりも、信号処理回路２１が備わる第２チップ５の方が、配線層が多くなることに由来する。配線層の多い第２チップ５に、図１５のように信号線５０１を設けるよりも、配線層の少ない第１チップ１に、図１４のように信号線２０１を設ける方が、設計の自由度が高いためである。

（撮像装置の動作）
図１６は、撮像装置の動作を示した図である。

図１６の信号ＰＲＥＳは、制御線６６０を介して垂直走査回路からリセットトランジスタ６０６のゲートに供給される信号を示している。同じく、信号ＰＳＥＬは、制御線６６５を介して垂直走査回路からＮ行目の画素１１の選択トランジスタ６０８のゲートに供給される信号を示している。なお、信号ＰＳＥＬについては、出力される画素１１の行位置を末尾に合わせて示している。つまり、信号ＰＳＥＬ（１）は、１行目の画素１１に出力される信号ＰＳＥＬであることを示している。信号ＰＴＸＡは、制御線６５０を介して垂直走査回路から転送トランジスタ６０３ａのゲートに供給される信号を示している。信号ＰＴＸＢは、制御線６５５を介して垂直走査回路から転送トランジスタ６０３ｂのゲートに供給される信号を示している。

図１６では、ＭＰＸ回路３５０（Ａ）、ＡＤＣ３６０（Ａ）に関わる動作を示している。このＭＰＸ回路３５０（Ａ）、ＡＤＣ３６０（Ａ）には、図１３で示したように、Ｒのカラーフィルタを備える、１行目および３行目であって、１〜１２列のうちの奇数列に位置する画素１１の信号が入力される。したがって、図１６では、１行目、３行目であって、１〜１２列のうちの奇数列に位置する画素１１の動作に関わる動作を示している。

また、図１６に示した信号ＭＰＸは、不図示のタイミングジェネレータが、ＭＰＸ回路３５０（Ａ）に出力する信号を示している。信号ＭＰＸの信号値の変化によって、ＭＰＸ回路３５０（Ａ）は、ＡＤＣ３６０（Ａ）に出力する信号を、１〜１２列のうち、奇数列の画素１１に対応する信号線２０１の中から順次変更する。

図１６では、ＭＰＸ回路３５０（Ａ）が、ＡＤＣ３６０（Ａ）に信号を出力する列としてどの列を選択しているかを、Ｃｏｌ＿ｎｍとして示している。このｎｍの表記を説明する。ｎは画素１１の列番号を示している。また、ｍは、１列の画素１１に対応して配される信号線２０１（Ａ）〜（Ｄ）のアルファベットを示している。つまり、Ｃｏｌ＿１Ａであれば、１列目の画素１１に対応された信号線２０１（Ａ）を示している。

時刻ｔ１において、垂直走査回路は、１行目および３行目の画素１１に出力する信号ＰＲＥＳをＨｉｇｈレベルとしている。これにより、１行目の画素１１のリセットトランジスタ６０６がオンしている。よって、ＦＤ部６０５は、電源電圧Ｖｄｄに対応する電位にリセットされている。また、時刻ｔ１において垂直走査回路は、信号ＰＳＥＬ（１）をＨｉｇｈレベルとしている。これにより、１行目の画素１１の選択トランジスタ６０８がオンする。よって、図１３に示した電流源３１０が供給する電流が、１行目の画素１１の選択トランジスタ６０８を介して増幅トランジスタ６０７に供給される。これにより、電源電圧Ｖｄｄ、増幅トランジスタ６０７、電流源３１０によるソースフォロワ回路が形成される。つまり、増幅トランジスタ６０７は、ＦＤ部６０５の電位に対応する信号を、選択トランジスタ６０８を介して信号線２０１に出力するソースフォロワ動作を行う。

（動作：１行目の画素１１に対応するＮ信号の読み出し）
時刻ｔ２に、垂直走査回路は、１行目の画素１１に出力する信号ＰＲＥＳをＬｏｗレベルとする。これにより、１行目の画素１１のリセットトランジスタ６０６がオフする。よって、ＦＤ部６０５のリセットが解除される。増幅トランジスタ６０７は、リセットが解除されたＦＤ部６０５の電位に基づく信号を、図１３に示した信号線２０１（Ａ）に出力する。この信号を、Ｎ信号（ノイズ信号）と表記する。これにより、各列の信号線２０１（Ａ）には、画素１１からＮ信号が出力されている。

（動作：１行目の画素１１に対応するＮ信号のＡＤ変換）
時刻ｔ２以降、ＭＰＸ回路３５０（Ａ）は、タイミングジェネレータから供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素１１に対応する信号線２０１（Ａ）を、順次ＡＤＣ３６０（Ａ）に接続する。

ＡＤＣ３６０（Ａ）は、ＭＰＸ回路３５０（Ａ）から出力される、１列目の信号線２０１（Ａ）のノイズ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素１１に対応する信号線２０１（Ａ）に出力されているノイズ信号をデジタル信号にＡＤ変換する。

（動作：３行目の画素１１に対応するＮ信号の読み出し）
時刻ｔ１６に、垂直走査回路は、３行目の画素１１に出力する信号をＬｏｗレベルとする。これにより、３行目の画素１１のリセットトランジスタ６０６がオフする。よって、ＦＤ部６０５のリセットが解除される。増幅トランジスタ６０７は、リセットが解除されたＦＤ部６０５の電位に基づく信号であるＮ信号を、図１３に示した信号線２０１（Ｃ）に出力する。これにより、各列の信号線２０１（Ｃ）には、画素１１からノイズ信号が出力されている。

（動作：３行目の画素１１に対応するＮ信号のＡＤ変換）
時刻ｔ１６以降、ＭＰＸ回路３５０（Ａ）は、タイミングジェネレータから供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素１１に対応する信号線２０１（Ｃ）を、順次ＡＤＣ３６０（Ａ）に接続する。

ＡＤＣ３６０（Ａ）は、ＭＰＸ回路３５０（Ａ）から出力される、１列目の信号線２０１（Ｃ）のＮ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素１１に対応する信号線２０１（Ｃ）に出力されているＮ信号をデジタル信号にＡＤ変換する。

（動作：１行目の画素１１に対応するＡ＋Ｂ信号の読み出し）
時刻ｔ１６に、垂直走査回路は、１行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、フォトダイオード６０１ａ、６０１ｂが蓄積した電荷（本実施例では電子である）が、転送トランジスタ６０３ａ、６０３ｂを介してＦＤ部６０５に転送される。ＦＤ部６０５では、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷が加算される。これにより、ＦＤ部６０５は、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷を加算した電荷に対応する電位となる。仮に、フォトダイオード６０１ａのみの電荷によるＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号をＡ信号とする。また、仮に、フォトダイオード６０１ｂのみの電荷によるＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号をＢ信号とする。この表記に従うと、フォトダイオード６０１ａ、６０１ｂのそれぞれの電荷を加算した電荷に対応するＦＤ部６０５の電位に基づいて増幅トランジスタ６０７が出力する信号はＡ信号とＢ信号を加算したＡ＋Ｂ信号とみなすことができる。各列の信号線２０１（Ａ）には、１行目の画素１１のＡ＋Ｂ信号が出力されている。

（１行目の画素１１に対応するＡ＋Ｂ信号のＡＤ変換）
時刻ｔ３０以降、ＭＰＸ回路３５０（Ａ）は、タイミングジェネレータから供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素１１に対応する信号線２０１（Ａ）を、順次ＡＤＣ３６０（Ａ）に接続する。

ＡＤＣ３６０（Ａ）は、ＭＰＸ回路３５０（Ａ）から出力される、１列目の信号線２０１（Ａ）のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素１１に対応する信号線２０１（Ａ）に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。

（動作：３行目の画素１１に対応するＡ＋Ｂ信号の読み出し）
時刻ｔ３０に、垂直走査回路は、３行目の画素１１に出力する信号ＰＴＸＡ、ＰＴＸＢをＨｉｇｈレベルとする。これにより、各列の信号線２０１（Ｃ）には、３行目の画素１１のＡ＋Ｂ信号が出力されている。

（動作：３行目の画素１１に対応するＡ＋Ｂ信号のＡＤ変換）
時刻ｔ４４以降、ＭＰＸ回路３５０（Ａ）は、タイミングジェネレータから供給される信号ＭＰＸによって、１〜１２列のうち奇数列の画素１１に対応する信号線２０１（Ｃ）を、順次ＡＤＣ３６０（Ａ）に接続する。

ＡＤＣ３６０（Ａ）は、ＭＰＸ回路３５０（Ａ）から出力される、１列目の信号線２０１（Ｃ）のＡ＋Ｂ信号をデジタル信号にＡＤ変換する。その後、順次、１〜１２列のうちの奇数列の画素１１に対応する信号線２０１（Ｃ）に出力されているＡ＋Ｂ信号をデジタル信号にＡＤ変換する。

（撮像装置が行う並行動作）
図１６に示した動作では、以下のように、複数の動作を並行して行っている。
（１）１行目の画素１１に対応するＮ信号のＡＤ変換と、３行目の画素１１に対応するＮ信号の読み出しとの並行動作
（２）３行目の画素１１に対応するＮ信号のＡＤ変換と、１行目の画素１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
（３）１行目の画素１１に対応するＡ＋Ｂ信号のＡＤ変換と、３行目の画素１１に対応するＡ＋Ｂ信号の読み出しとの並行動作
この並行動作により、ＡＤＣ３６０（Ａ）が１度のＡＤ変換を終えてから、次のＡＤ変換を行うまでの待機期間を短縮することができる。これにより、全ての画素１１が出力する信号のＡＤ変換に要する期間を短縮することができる。よって、撮像装置の高フレームレート化を進展させることができる。

（本実施例の効果）
本実施例の撮像装置では、前述したように、１つのＡＤＣ３６０（Ａ）に接続される画素１１は全て、Ｒのカラーフィルタを備える画素１１である。一方、ＡＤＣ３６０（Ｂ）に接続される画素１１は全て、Ｇのカラーフィルタを備える画素１１である。このように、各々が第１色（Ｒ）のカラーフィルタを備える複数の第１画素１１は、第２ＡＤ変換部であるＡＤＣ３６０（Ｂ）に接続されずに第１ＡＤ変換部であるＡＤＣ３６０（Ａ）に接続される。また、各々が第２色（Ｇ）のカラーフィルタを備える複数の第１画素１１は、第１ＡＤ変換部であるＡＤＣ３６０（Ａ）に接続されずに第２ＡＤ変換部であるＡＤＣ３６０（Ｂ）に接続される。

この構成を備えることにより、１つのＡＤＣがＡＤ変換する信号に対応する光の色を１色のみとすることができる。複数のＡＤＣを備える撮像装置においては、ＡＤＣごとのＡＤ変換特性のばらつきに対応するため、ＡＤ変換の補正処理、あるいはＡＤ変換後の補正処理が必要になることがある。ＡＤ変換の補正処理は、例えばＡＤＣが使用する基準信号の補正がある。また、ＡＤ変換後の補正処理は、例えばデジタル信号の補正がある。１つのＡＤＣがＡＤ変換する信号に対応する光の色を複数とすると、複数の色のそれぞれに応じた補正パラメータを用意する必要が生じうる。このため、ＡＤ変換の補正、ＡＤ変換後の補正が煩雑になるという課題が有る。

一方、本実施例の撮像装置は、１つのＡＤＣがＡＤ変換する信号に対応する光の色を１色のみとしている。これにより、本実施例の撮像装置はＡＤ変換の補正、ＡＤ変換後の補正を簡略にすることができるという効果を有する。

このように、本実施例の撮像装置は、複数の第１画素に第１色のカラーフィルタが配され、複数の第２画素に第２色のカラーフィルタが配される場合における、画素とＡＤ変換部との好適な接続関係を備える撮像装置を提供することができる。

なお、本実施例では撮像モードで動作する撮像装置の例を示した。実施例１で述べた焦点検出＋撮像モードでも、本実施例の撮像装置は動作可能である。この場合には、画素１１から、Ａ信号を読み出し、ＡＤＣ３６０が、Ａ信号に基づくデジタル信号を得るようにすればよい。

（実施例４）
本実施例の撮像装置について、実施例１と異なる点を中心に説明する。

読み出し動作と本実施例が着目する課題である横筋状のノイズについて説明する。

横筋状のノイズの原因として、電源電圧の変動が挙げられる。実施例１の撮像装置の図８で示した駆動のように、画素１１からＮ信号を読み出すタイミングとＡ＋Ｂ信号を読み出すタイミングは異なっている。その際、図７で示した電源電圧Ｖｄｄに重畳されるノイズにより、Ｎ信号を読み出すタイミングとＡ＋Ｂ信号を読み出すタイミングとで電源電圧Ｖｄｄの電位が異なりうる。この電源電圧Ｖｄｄの変動は、増幅トランジスタ６０５のドレイン−ゲート間の寄生容量を介してＦＤ部６０５に伝搬する。これにより、Ｎ信号とＡ＋Ｂ信号のノイズ成分が異なることとなるから、Ａ＋Ｂ信号からＮ信号を差し引いても、ノイズ成分が残存することとなる。画素１１は垂直走査回路によって行単位で駆動されているから、Ｎ信号、Ａ＋Ｂ信号が受ける電源電圧Ｖｄｄの変動の影響は、行単位で異なる。よって、この行単位で現れるノイズによって、Ａ＋Ｂ信号を用いて生成される画像において、横筋状の縞が現れることとなる。

画像に現れるシェーディングを低減するために、特開２０１７−１１４９２号公報には、垂直ＯＢ画素領域に配されたＯＢ画素の信号を用いて補正処理を行うことが記載されている。しかし、垂直ＯＢ画素領域に配されたＯＢ画素を読み出すタイミングと、有効画素から信号を読み出すタイミングは異なっている。したがって、上述した、電源電圧Ｖｄｄの変動に起因する横筋状の縞の充分な低減は困難である。

そこで、本実施例では、有効画素１３の選択トランジスタ６０８がオンしている期間に、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５の選択トランジスタ６０８もオンさせる。これにより、有効画素１３から、Ｎ信号を読み出している期間に、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＮ信号を読み出す。また、有効画素１３から、Ａ＋Ｂ信号を読み出している期間に、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＡ＋Ｂ信号を読み出す。

具体的には、図８に示した駆動において、Ｒｏｗ１の駆動を有効画素１３が配された行の駆動とし、Ｒｏｗ２の駆動を、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５が配された行の駆動とする。これにより、有効画素１３からＮ信号を読み出すタイミングと、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＮ信号を読み出すタイミングとを近接させることができる。ここで言う近接とは、ある行の有効画素１３からＮ信号を読み出してから、次に続く別の行の有効画素からＮ信号を読み出すまでの期間タイミングとの間の期間に、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＮ信号を読み出すタイミングを設ける点を指している。また、有効画素１３からＡ＋Ｂ信号を読み出すタイミングと、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＡ＋Ｂ信号を読み出すタイミングとを近接させることができる。近接とは、ある行の有効画素１３からＡ＋Ｂ信号を読み出してから、次に続く別の行の有効画素からＡ＋Ｂ信号を読み出すまでの期間タイミングとの間の期間に、垂直ＯＢ画素領域８１２ＢのＯＢ画素１５からＡ＋Ｂ信号を読み出すタイミングを設けることができる点を指す。

ＡＤＣ３６０は、図８に示したＲｏｗ１の駆動によって制御される有効画素１３から出力されるＮ信号をＡＤ変換した後、Ｒｏｗ２の駆動によって制御されるＯＢ画素１５から出力されるＮ信号をＡＤ変換する。そして、ＡＤＣ３６０は、図８に示したＲｏｗ１の駆動によって制御される有効画素１３から出力されるＡ＋Ｂ信号をＡＤ変換した後、Ｒｏｗ２の駆動によって制御されるＯＢ画素１５から出力されるＡ＋Ｂ信号をＡＤ変換する。

尚、ＯＢ画素１５の信号を用いた補正を行う際には、複数のＯＢ画素１５のＮ信号同士、あるいはＡ＋Ｂ信号同士で平均値を得るようにしてもよい。

以上のように、本実施例では、画像に横筋状の縞が生じにくくすることができる。

なお、本実施例の撮像装置では、有効画素１３、ＯＢ画素１５の信号を１回ずつＡＤ変換している例を基に説明した。

他の例として、垂直ＯＢ画素領域８１２Ｂの１つのＮ信号に対し、複数回のＡＤ変換を行う。この複数回のＡＤ変換によって得られたデジタル信号を平均化することによって、有効画素１３の信号を補正する補正用のデジタル信号を得る。複数のデジタル信号を平均化することによって、ランダムノイズを低減することができる。よって、この複数のデジタル信号を平均化して得た補正用のデジタル信号を用いて、有効画素１３の信号を補正することにより、好適にノイズを低減させることができる。なお、この複数回のＡＤ変換は、垂直ＯＢ画素領域８１２Ｂの１つのＡ＋Ｂ信号に対して行うようにしてもよい。

尚、複数のＯＢ画素１５の信号のデータの平均化は、異なる列で隣接するＯＢ画素１５同士での平均（水平方向での平均）とすることができる。これにより、各行の有効画素１３に対応した補正値を得ることができる。ただし、この例に限定されるものでは無く、異なる行で隣接するＯＢ画素１５同士での平均（垂直方向での平均）とすることができる。この場合においても、横筋状のノイズを低減することができる。

（実施例５）
図１７を用いて本実施例を説明する。図１７（ａ）は、Ｊ行かつＫ列の行列状に配された複数の画素回路１０の配置を示している。本実施例の画素回路１０は、上述した実施例の有効画素１１、ＯＢ画素１５、リファレンス画素１７のいずれかとすることができる。実用的には、Ｊ≧１００、Ｋ≧１００であり、より好ましくは、Ｊ≧１０００、Ｋ≧１０００である。画素回路１０のＪ行は、第ａ１〜ａ４行、第ｂ１〜ｂ４行、第ｃ１〜ｃ４行、第ｄ１〜ｄ４行をこの順で含む。第ａ１〜ａ４行は、第ａ１行、第ａ２行、第ａ３行、第ａ４行をこの順で含み、これらを第ａ行と総称する。第ｂ１〜ｂ４行を第ｂ行と総称し、第ｃ１〜ｃ４行を第ｃ行と総称し、第ｄ１〜ｄ４行を第ｄ行と総称する。ａ、ｂ、ｃ、ｄは正の整数であり、ａ＜ｂ＜ｃ＜ｄである。ａ１、ａ２、ａ３、ａ４は正の整数であり、ａ１＜ａ２＜ａ３＜ａ４である。例えば、図１７（ａ）に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ａ１＝１、ａ２＝２、ａ３＝３、ａ４＝４、ｂ１＝５、ｂ４＝８、ｃ１＝９、ｃ４＝１２、ｄ１＝１３、ｄ４Ｊ＝１６である。説明の上では、第ａ１〜ｄ４行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ａ２＝１＋ａ１、ａ３＝１＋ａ２、ａ４＝１＋ａ３であり、ｂ１＝１＋ａ４、ｃ１＝１＋ｂ４、ｄ１＝１＋ｃ４である。しかし、２つの行の間に図示しない行があることを否定するものではない。

画素回路１０のＫ列は、第ｅ１列、第ｆ１列、第ｇ１列、第ｈ１列、第ｅ２列、第ｆ２列、第ｇ２列、第ｈ２列をこの順で含む。すなわち、ｅ１、ｆ１、ｇ１、ｈ１、ｅ２、ｆ２、ｇ２、ｈ２は正の整数であり、ｅ１＜ｆ１＜ｇ１＜ｈ１＜ｅ２＜ｆ２＜ｇ２＜ｈ２である。同様に、ｈ２＜ｅ３＜ｆ３＜ｇ３＜ｈ３＜ｅ４＜ｆ４＜ｇ４＜ｈ４である。ある。例えば、図１７に示した複数の画素回路１０が全ての画素回路１０であるとすれば、ｅ１＝１、ｆ１＝２、ｇ１＝３、ｈ１＝４、ｅ２＝５、ｆ２＝６、ｇ２＝７、ｈ２＝８、ｈ５＝Ｋ＝２０である。説明の上では、第ｅ１〜ｈ５行のそれぞれの行は隣接しているものとして説明する。列が隣接している場合、ｆ１＝１＋ｅ１、ｇ１＝１＋ｆ１、ｈ１＝１＋ｇ１であり、ｅ２＝１＋ｈ４、ｅ３＝１＋ｈ２、ｅ４＝１＋ｈ３、ｅ５＝１＋ｈ４である。しかし、２つの列の間に図示しない列があることを否定するものではない。

以降の説明では、第α行かつ第β行の画素回路１０を画素回路１０（α、β）と表現する。

同一列の画素回路１０の２つ以上の画素回路１０が信号線１４へ共通に接続されている。この信号線１４は、上述した実施例の信号線２０１を適用することができる。信号線１４は、同一列の画素回路１０が並ぶ方向に沿って延びている。例えば、第ｅ１列の画素回路１０（ａ１、ｅ１）、１０（ｂ１、ｅ１）、１０（ｃ１、ｅ１）、１０（ｄ１、ｅ１）は、共通の信号線１４に接続されている。同一列の画素回路１０の全ての画素回路１０が１本の信号線１４に共通に接続されてもよいが、同一列の画素回路１０の２つ以上の画素回路１０が共通に接続される信号線１４は複数本あってもよい。例えば、第ｅ１列の画素回路１０（ａ２、ｅ１）、１０（ｂ２、ｅ１）、１０（ｃ２、ｅ１）、１０（ｄ２、ｅ１）は、画素回路１０（ａ１、ｅ１）が接続された信号線１４とは別の信号線１４に共通に接続されてもよい。複数の信号線１４に接続された複数の画素回路１０は、信号線１４に読み出すべき画素回路１０から順番に選択されて、それぞれ読み出される。同一列の画素回路１０からの信号を、複数の信号線１４で並行して読み出すことで、信号の読出しを高速化できる。

また、図１７（ｂ）は、Ｔ行かつＵ列の行列状に配された複数の周辺回路２０の配置を示している。周辺回路２０は、上述した実施例の信号処理回路２１を適用することができる。ここで、Ｔ＜Ｊであり、Ｕ＜Ｋである。実用的には、Ｔ≧１０、Ｕ≧１０であり、より好ましくは、Ｔ≦１０００、Ｕ≦１０００である。周辺回路２０のＴ行は、第ｑ行、第ｑ行、第ｒ行、第ｓ行をこの順で含む。すなわち、ｐ、ｑ、ｒ、ｓは正の整数でありｐ＜ｑ＜ｒ＜ｓである。例えば、図１７（ｂ）に示した複数の周辺回路２０が全ての周辺回路２０であるとすれば、ｐ＝１、ｑ＝２、ｒ＝３、ｓ＝Ｔ＝４である。説明の上では、第ｐ〜ｓ行のそれぞれの行は隣接しているものとして説明する。行が隣接している場合、ｑ＝１＋ｐ、ｒ＝１＋ｑ、ｓ＝１＋ｒである。しかし、２つの行の間に図示しない行があることを否定するものではない。

周辺回路２０のＵ列は、第ｖ列、第ｗ列、第ｘ列、第ｙ列、第ｚ列をこの順で含む。すなわち、ｖ、ｗ、ｘ、ｙ、ｚは正の整数でありｖ＜ｗ＜ｘ＜ｙ＜ｚである。例えば、図１７に示した複数の周辺回路２０が全ての周辺回路２０であるとすれば、ｖ＝１、ｗ＝２、ｘ＝３、ｙ＝４、ｚ＝Ｕ＝５である。説明の上では、第ｖ〜ｚ行のそれぞれの列は隣接しているものとして説明する。列が隣接している場合、ｗ＝１＋ｖ、ｘ＝１＋ｗ、ｙ＝１＋ｘ、ｚ＝１＋ｙである。しかし、２つの列の間に図示しない列があることを否定するものではない。

以降の説明では、第γ行かつ第δ行の周辺回路２０を周辺回路２０（γ、δ）と表現する。

第ｖ列の周辺回路２０は、第ｐ行の周辺回路２０（ｐ、ｖ）、第ｑ行の周辺回路２０（ｑ、ｖ）、第ｒ行の周辺回路２０（ｒ、ｖ）、第ｓ行の周辺回路２０（ｓ、ｖ）を含む。第ｗ列の周辺回路２０は、第ｐ行の周辺回路２０（ｐ、ｗ）、第ｑ行の周辺回路２０（ｑ、ｗ）、第ｒ行の周辺回路２０（ｒ、ｗ）、第ｓ行の周辺回路２０（ｓ、ｖ）を含む。

同一の周辺回路２０に接続される画素回路１０の集合を画素グループ１５と称する。本例では、画素グループ１５は、Ｊ個の画素回路１０からなる。１つの画素グループ１５には、当該１つの画素グループ１５に所属する全ての画素回路１０が同一の周辺回路２０に接続される。そして、当該同一の周辺回路２０には、当該画素グループ１５以外の画素グループ１５に含まれる画素回路１０は接続されない。本実施例では、同一列の画素回路１０の複数の画素回路１０が画素グループ１５を構成する。本例では、１つの画素グループ１５には同一列の全ての画素回路１０が属する。例えば、第ｅ１列の全ての画素回路１０は画素グループ１５ｅ１に属する。図１７（ａ）には、第α列の画素回路１０で構成される画素グループ１５を画素グループ１５αと表現している（αはｅ１、ｆ１、ｅ２などである）。

図１７（ｂ）には、周辺回路２０の各々が、複数の画素ブロック１５のうちのどの画素ブロック１５に接続されるかを示している。例えば、周辺回路２０（ｐ、ｖ）は画素ブロック１５ｅ１に接続されており、周辺回路２０（ｑ、ｖ）は画素ブロック１５ｆ１に接続されている。周辺回路２０（ｒ、ｖ）は画素ブロック１５ｆ１に接続されており、周辺回路２０（ｓ、ｖ）は画素ブロック１５ｇ１に接続されている。例えば、周辺回路２０（ｐ、ｗ）は画素ブロック１５ｅ２に接続されており、周辺回路２０（ｑ、ｗ）は画素ブロック１５ｆ２に接続されている。周辺回路２０（ｒ、ｗ）は画素ブロック１５ｇ２に接続されており、周辺回路２０（ｓ、ｗ）は画素ブロック１５ｈ２に接続されている。例えば、周辺回路２０（ｐ、ｘ）は画素ブロック１５ｅ３に接続されており、周辺回路２０（ｑ、ｘ）は画素ブロック１５ｆ３に接続されている。周辺回路２０（ｒ、ｘ）は画素ブロック１５ｇ３に接続されており、周辺回路２０（ｓ、ｘ）は画素ブロック１５ｈ３に接続されている。

図１７に示す例では、同一列の画素回路１０の全ての画素回路１０が同一の画素グループ１５に属する。そのため、第ｅ１列の全ての画素回路１０は周辺回路２０（ｐ、ｖ）に接続され、第ｆ１列の全ての画素回路１０は周辺回路２０（ｑ、ｖ）に接続されている。第ｇ１列の全ての画素回路１０は周辺回路２０（ｒ、ｖ）に接続され、第ｈ１列の全ての画素回路１０は周辺回路２０（ｓ、ｖ）に接続されている。第ｅ２列の全ての画素回路１０は周辺回路２０（ｐ、ｗ）に接続され、第ｆ２列の全ての画素回路１０は周辺回路２０（ｑ、ｗ）に接続されている。第ｇ２列の全ての画素回路１０は周辺回路２０（ｒ、ｗ）に接続され、第ｈ２列の全ての画素回路１０は周辺回路２０（ｓ、ｗ）に接続されている。第ｅ３列の全ての画素回路１０は周辺回路２０（ｐ、ｘ）に接続され、第ｆ３列の全ての画素回路１０は周辺回路２０（ｑ、ｘ）に接続されている。第ｇ３列の全ての画素回路１０は周辺回路２０（ｒ、ｘ）に接続され、第ｈ３列の全ての画素回路１０は周辺回路２０（ｓ、ｘ）に接続されている。

ここで、同一行（例えば第ａ行）の３列分（例えば第ｅ１〜ｇ１列、）の画素回路１０と、３列分の画素回路１０に接続された同一列（例えばｖ列）の３行分（例えば第ｐ〜ｒ行）の周辺回路２０に注目する。３列分の画素回路１０のうちの中間の列（第ｆ１列）の画素回路１０は、３行分の周辺回路２０のうちの中間の列（第ｑ行）の周辺回路２０に接続されている。このようにすることで、３列分の画素回路１０の並び順と、この３列分の画素回路１０のそれぞれが接続された３行分の周辺回路２０の並び順が一致する。このようにすることで、周辺回路２０による信号処理の特性の違いの影響を小さくできる。３行分の周辺回路２０に関して、中間の行の周辺回路２０と一端の行の周辺回路２０との特性差、および、中間の行の周辺回路２０と他端の行の周辺回路２０との特性差を、第１の特性差と称する。一端の行の周辺回路２０と他端の行の周辺回路２０の特性差を第２の特性差と称する。２つの周辺回路２０の特性差はその距離に比例するため、第１の特性差は第２の特性差よりも小さくなる傾向にある。３列分の画素回路１０に関して、中間の列の画素回路１０と一端の列の画素回路１０の出力差、および、中間の列の画素回路１０との他端の列の画素回路１０の出力差は、第１の特性差に対応することになる。そのため、２つの画素回路１０に対応した信号の出力差を小さくする上では、２つの画素回路１０の間の距離が小さいほど、対応する２つの周辺回路２０の間の距離を小さくすることが好ましいのである。

このことは、ｆ１がｅ１とｇ１の間の整数であり、ｑがｐとｒの間の整数であることに対応する。また、ｆ１がｅ１とｈ１の間の整数であり、ｑがｐとｓの間の整数であることに対応する。また、ｇ１がｅ１とｈ１の間の整数であり、ｒがｑとｓの間の整数であることに対応する。また、ｇ１がｆ１とｈ１の間の整数であり、ｒがｑとｓの間の整数であることに対応する。ここでは、第ａ行、第ｖ列を例示したが、第ｂ行、第ｃ行、第ｄ行でも同様であり、第ｗ列、第ｘ列、第ｙ列、第ｚ列でも同様である。

本実施例では、ｅ１＜ｆ１＜ｇ１＜ｈ１、ｐ＜ｑ＜ｒ＜ｓであることから、周辺回路２０の列番が同じ場合には、画素回路１０の列番が大きくなるほど、接続される周辺回路２０の行番が大きくなる。

複数の画素回路１０と複数の周辺回路２０との接続関係を説明する。

図１７に示す例では、第ａ列の全ての画素回路１０は周辺回路２０（ｉ、ｊ）に接続され、第ｂ列の全ての画素回路１０は周辺回路２０（ｋ、ｊ）に接続され、第ｃ列の全ての画素回路１０は周辺回路２０（ｓ、ｊ）に接続されている。第ｄ列の全ての画素回路１０は周辺回路２０（ｉ、ｒ）に接続され、第ｅ列の全ての画素回路１０は周辺回路２０（ｋ、ｒ）に接続され、第ｆ列の全ての画素回路１０は周辺回路２０（ｓ、ｒ）に接続されている。第ｇ列の全ての画素回路１０は周辺回路２０（ｉ、ｔ）に接続され、第ｈ列の全ての画素回路１０は周辺回路２０（ｋ、ｔ）に接続され、第ｑ列の全ての画素回路１０は周辺回路２０（ｓ、ｔ）に接続されている。

本実施例では、ｅ１＜ｆ１＜ｇ１＜ｈ１であることから、周辺回路２０の列番が同じ場合には、画素回路１０の列番が大きくなるほど、接続される周辺回路２０の行番が大きくなることになる。

ｈ１＜ｅ２であることから、画素回路１０の列番が大きくなる（第ｈ１列から第ｅ２列になる）と、接続される周辺回路２０の列番が変わる（第ｖ列から第ｗ列になる）。同一列の周辺回路２０に割り当てられる画素回路１０の列数はｅ２−ｈ１＋１であり、これが同一列に含まれる周辺回路２０の行数Ｔに等しくなる（Ｔ＝ｅ２−ｈ１＋１）。換言すれば、Ｔに等しい画素回路１０の列数毎に、接続される周辺回路２０の列が変わるのである。

本実施例では、同一行（例えば第ｐ行）かつ近接列（例えば第ｖ行と第ｗ行）の周辺回路２０がそれぞれ接続された２つの画素回路１０（例えば第ｅ１列と第ｅ２列）の間にはＴ−１列分の画素回路１０が存在する。

また、Ｋ列の画素回路１０が列毎にいずれかの周辺回路２０に割り当てられる。そのため、Ｔ×Ｕ＝Ｋとなりうる。信号処理の並列度を高めるためには、Ｊ≦Ｋとすることが好ましいため、Ｊ≦Ｔ×Ｕとなる。また、Ｔ＜Ｊ、Ｕ＜Ｋであるから、Ｔ×Ｕ＜Ｊ×Ｋである。よって、Ｔ×Ｕ−Ｋ＜Ｊ×Ｋ−Ｔ×Ｕを満たす。これを変形すると、Ｔ×Ｕ＜（Ｊ＋１）×Ｋ／２となり、Ｊ＋１≒Ｊであるから、Ｔ×Ｕ＜Ｊ×Ｋ／２となる。よって、本実施例の接続方法を採用する場合には、Ｊ≦Ｔ×Ｕ＜Ｊ×Ｋ／２を満足することが好ましい。

図１８には、画素回路１０と周辺回路２０の平面的な位置関係を示している。図１８では、複数の画素回路１０を構成する複数の半導体素子１００と、複数の周辺回路２０を構成する複数の半導体素子２００と、を示している。なお、半導体素子１００のうちの特定の半導体素子を半導体素子１０１〜１０６で示し、半導体素子２００のうちの特定の半導体素子を半導体素子２０１〜２０６で示している。複数の半導体素子１００の何れかは、接続部３００を介して、複数の半導体素子２００の何れかに電気的に接続されている。半導体素子１０１〜１０６と半導体素子２０１〜２０６とを接続する特定の接続部を接続部３０１〜３０６で指名している。

図１７の太線は、半導体素子１００と半導体素子２００との間の配線経路を示している。半導体素子１００と半導体素子２００とを接続する配線経路は、半導体素子１００と接続部３００とを接続する配線経路と、接続部３００と半導体素子２００とを接続する配線経路とに区別することができる。

図１７に示した、半導体素子１００と半導体素子２００の間の接続部３００を介した配線経路は、実際の配線経路の長さの大小関係を模式的に示している。ｖ列目の周辺回路２０（ｐ、ｖ）、２０（ｒ、ｖ）、２０（ｓ、ｖ）と、このｖ列目の周辺回路２０（ｐ、ｖ）、２０（ｒ、ｖ）、２０（ｓ、ｖ）に接続された画素回路１０との間の配線経路に注目する。１つの半導体素子１００と１つの半導体素子２００との間の最短の配線経路の長さは、画素回路１０毎および／または周辺回路２０毎に互いに異なっている。図１７には、画素回路１０（ａ１、ｅ１）の半導体素子１０１と周辺回路２０（ｐ、ｖ）の半導体素子２０１との間の最短の配線経路の長さＬ１を示している。

なお、半導体素子２０１には、信号線１４ａを介して、画素回路１０（ｃ１、ｅ１）の半導体素子１００も接続されている。しかし、画素回路１０（ａ１、ｅ１）の半導体素子１００と半導体素子２０１との間の配線経路は、画素回路１０（ａ１、ｅ１）の半導体素子１０１と周辺回路（ｐ、ｖ）の半導体素子２０１との間の配線経路よりも長い。そのため、画素回路１０（ｃ１、ｅ１）の半導体素子１０と半導体素子２０１との間の配線経路は、画素回路１０の半導体素子１００と半導体素子２０１との間の最短の配線経路ではない。以降の説明では、他の配線経路についても、同様にして最短の配線経路を特定する。

図１７には、画素回路１０（ａ４、ｅ１）の半導体素子１０２と周辺回路２０（ｐ、ｖ）の半導体素子２０２との間の最短の配線経路の長さＬ２を示している。画素回路１０（ｄ１、ｈ１）の半導体素子１０３と周辺回路２０（ｓ、ｖ）の半導体素子２０３との間の最短の配線経路の長さＬ３を示している。画素回路１０（ｄ１、ｈ１）の半導体素子１０４と周辺回路２０（ｓ、ｖ）の半導体素子２０４との間の最短の配線経路の長さＬ４を示している。

長さＬ３および長さＬ４は、長さＬ１および長さＬ２よりも大きい（Ｌ１、Ｌ２＜Ｌ３、Ｌ４）。このように、画素回路１０と周辺回路２０との間の配線経路の長さを周辺回路２０毎に異ならせることで、画素回路１０のレイアウトと周辺回路２０のレイアウトの自由度を高めている。特に、より長い配線経路を採用することで、画素回路１０の半導体素子１００から離れた位置に、周辺回路２０の半導体素子２００を配置できる。そのため、より長い配線経路は画素回路１０のレイアウトと周辺回路２０のレイアウトの自由度を高めることに大いに貢献している。

長さＬ２は長さＬ１よりも小さい（Ｌ２＜Ｌ１）。また、長さＬ４は長さＬ３よりも大きい（Ｌ３＜Ｌ４）。このように、画素回路１０と周辺回路２０との間の配線経路の長さを画素回路１０毎に異ならせることで、画素回路１０のレイアウトと周辺回路２０のレイアウトの自由度を高めている。特に、より長い配線経路を採用することで、画素回路１０の半導体素子１００から離れた位置に、周辺回路２０の半導体素子２００を配置できる。そのため、より長い配線経路は画素回路１０のレイアウトと周辺回路２０のレイアウトの自由度を高めることに大いに貢献している。

図１７には、画素回路１０（ｃ１、ｇ１）の半導体素子１０５と周辺回路２０（ｒ、ｖ）の半導体素子２０５との間の最短の配線経路の長さＬ５を示している。また、画素回路１０（ｃ１、ｇ１）の半導体素子１０６と周辺回路２０（ｒ、ｖ）の半導体素子２０６との間の最短の配線経路の長さＬ６を示している。長さＬ５、Ｌ６は、長さＬ１、Ｌ２と長さＬ３、Ｌ４との間の長さである（Ｌ１、Ｌ２＜Ｌ５、Ｌ６＜Ｌ３、Ｌ４）。このように、配線経路の長さを３種類以上にすることで、隣接する周辺回路２０同士での、配線経路の長さの違いに起因する電気特性の違いを低減することができる。また、周辺回路２０の電気特性の違いを信号処理により補正する場合に、行が進むにつれて配線経路が長くなるようにしておけば、補正のアルゴリズムを簡略化することができる。

ここまで、第ｖ列の周辺回路２０に関して説明したが、図１７から理解できるように、第ｗ列、第ｘ列の周辺回路２０の配線経路についても同様である。

ここで、配線経路について、より詳細に説明する。図１８は、半導体装置ＡＰＲの断面図である。配線構造１２は５層（Ｍ層）の配線層を含む。５層（Ｍ層）の配線層は、半導体層１１から、１番目の配線層１２１、２番目（ｍ番目）の配線層１２２、３番目（ｍ”番目；ｍ＜ｍ”＜ｍ’）の配線層１２３、４番目（ｍ’番目；ｍ’＞ｍ）の配線層１２４、５番目（Ｍ番目）の配線層１２５である。配線構造２２は５層（Ｍ層）の配線層を含む。

配線構造２２は６層（Ｎ層）の配線層を含む。６層（Ｎ層）の配線層は、半導体層２１から、１番目の配線層２２１、２番目の配線層２２２、３番目（ｎ番目）の配線層２２３、４番目（Ｎ−２番目）の配線層２２４、５番目（Ｎ−１番目）の配線層２２５、６番目（Ｎ番目）の配線層２２５を含む。

導電部１３１、１３３は、配線構造１２の半導体層１１からＭ番目の配線層１２５に含まれ、配線構造１２によって複数の画素回路１０のうちの任意の画素回路（α、β）に接続されている。導電部２３１、２３３は、配線構造２２の半導体層２１からＮ番目の配線層２２６に含まれ、配線構造２２によって複数の周辺回路２０のうちの任意の周辺回路（γ、δ）に接続されている。導電部１３１と導電部２３１とが電気的に接続されており、導電部１３３と導電部２３３とが電気的に接続されている。導電部１３１と導電部２３１とを合わせたものが接続部３０１であり、導電部１３３と導電部２３３とを合わせたものが接続部３０３である。他の接続部３００も同様に、配線構造１２の導電部と、配線構造２２の導電部とが電気的に接続されたものである。具体的には、導電部１３１、１３３と導電部２３１、２３３はそれぞれ銅を主成分としており、導電部１３１の銅と導電部２３１の銅とが接合しており、導電部１３３の銅と導電部２３３の銅とが接合している。この他の形態としては、導電部１３１と導電部２３１との間と、導電部１３３と導電部２３３との間と、にそれぞれ配置したバンプを介して導電部１３１と導電部２３１、２３３とを電気的に接続することができる。また、別の形態としては、半導体層２１を貫通する貫通電極を用いて導電部１３１、１３３と導電部２３１、２３３とを接続することができる。いずれの接続形態においても、導電部１３１および導電部２３１は、半導体層１１と周辺回路２０（ｐ、ｖ）との間に位置している。また、導電部１３３および導電部２３３は、半導体層１１と周辺回路２０（ｓ、ｖ）との間に位置している。

なお、Ｍ層目の配線層１２５とＮ層目の配線層２２６とが接しない場合、Ｍ層目の配線層１２５とＮ層目の配線層２２６との間に、画素回路１０と周辺回路２０のどちらも構成しない配線層を配置することもできる。

半導体素子１００、２００は、例えばソース／ドレインとゲートを有するトランジスタであるが、ダイオードでもよい。半導体素子１００、２００の導電部１３１、１３３が接続する部分は、半導体素子１００、２００のソース／ドレインでもよいし、ゲートであってもよい。また、半導体素子１００、２００はＭＩＳ型の容量素子や、多結晶シリコンや単結晶シリコンからなる抵抗素子であってもよい。

図１８に示すように、半導体層１１の上であって、半導体層１１に対して配線構造１２側とは反対側には、カラーフィルタアレイ１７および／またはマイクロレンズアレイ１８を含む光学構造１９が設けられている。

導電部２３１から複数の画素回路１０を構成する複数の半導体素子１００までの最短の配線経路の長さが長さＬ１１である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子１０１までの配線経路である。導電部１３１から複数の周辺回路２０を構成する複数の半導体素子２００までの最短の配線経路の長さが長さＬ１２である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子２０１までの配線経路である。上述した長さＬ１はＬ１１とＬ１２との和（Ｌ１＝Ｌ１１＋Ｌ１２）におおむね相当する。導電部２３３から複数の画素回路１０を構成する複数の半導体素子１００までの最短の配線経路の長さが長さＬ３１である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子１０３までの配線経路である。導電部１３３から複数の周辺回路２０を構成する複数の半導体素子２００までの最短の配線経路の長さが長さＬ３２である。ここでは、最短の配線経路の長さとなるのは、導電部２３１から半導体素子２０３までの配線経路である。上述した長さＬ３はＬ３１とＬ３２との和（Ｌ３＝Ｌ３１＋Ｌ３２）におおむね相当する。

なお、長さＬ１１の算定の始点を導電部２３１とし、長さＬ１２の算定の始点を導電部１３１とすることで、配線経路の長さには、導電部１３１と導電部１３３との間の接続距離が２倍されて含まれ得る。しかし、配線経路の長さの比較においては、導電部１３１と導電部１３３との間の接続距離を相殺することができる。

互いに接続された導電部１３１と導電部２３１に関し、導電部２３１から半導体素子１００までの配線経路の長さＬ１１は、導電部１３１から半導体素子２００までの配線経路の長さＬ１２よりも大きい（Ｌ１１＞Ｌ１２）。同様に、互いに接続された導電部１３３と導電部２３３に関し、導電部２３３から半導体素子１００までの配線経路の長さＬ３１は、導電部１３３から半導体素子２００までの配線経路の長さＬ３２よりも大きい（Ｌ３１＞Ｌ３２）。なお、長さＬ２については、接続部３０２から半導体素子１０２までの配線経路の長さが接続部３０２から半導体素子２０２までの配線経路の長さ以下である。さらに、本例では、長さＬ３１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ３１）。長さＬ１１が長さＬ３２よりも大きい（Ｌ３２＜Ｌ１１）。

このように、接続部３００からの配線経路の長さを、接続部３００に対して配線構造２２側よりも、配線構造１２側で大きくすることが好ましい。具体的には、配線経路を延長するための配線を配線構造１２に設ければよい。配線経路を延長することで、配線に混入するノイズが増大しうる。しかし、配線経路を延長するための配線を配線構造１２に設け、配線経路を配線構造２２側で長くすることで、ノイズ源となる周辺回路２０から離すことができる。これにより、半導体素子１００と半導体素子２００との間の配線経路に生じるノイズを抑制できる。

また、周辺回路２０毎の特性のばらつきを低減するためには、周辺回路２０毎の半導体素子２００の位置関係のばらつきを小さくすることが好ましい。周辺回路２０毎の半導体素子２００の位置関係のばらつきが大きくなれば、その分、周辺回路２０内のレイアウトが異なり、レイアウトの違いによる特性のばらつきが大きくなるからである。本例では、周辺回路２０における半導体素子２００の位置関係は、周辺回路２０毎に同じである。そして、接続部３００から半導体素子２００までの配線経路はできるだけ短くなっている。本例では、長さＬ３１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ３１）。長さＬ１１が長さＬ３２よりも大きい（Ｌ３２＜Ｌ１１）。さらに、長さＬ１２と長さＬ３２は等しい（Ｌ１２＝Ｌ３２）。このようにすれば、接続部３００から半導体素子２００までの配線経路の長さによる、周辺回路２０の特性ばらつきを低減できるため、好ましい。

配線経路を延長するための配線は、配線構造１２と配線構造２２のうち、配線層数が小さい方の配線構造に含まれることが好ましい。配線経路を延長するための配線層を設けた結果、配線構造１２と配線構造２２の配線層数が同じとなってもよい。配線経路を延長するための配線層が、配線構造１２と配線構造２２のうち、配線層数が大きい方の配線構造に含まれると、歩留まりが低下したりコストが増大したりする可能性が高くなるためである。配線構造１２と配線構造２２のうち、配線層数が少ない方の配線構造であれば、配線経路を延長するための配線を配置しても、歩留まりの低下やコストの増大を抑制できる。

これらの点を総合すると、Ｌ１２＜Ｌ１１とし、Ｌ３２＜Ｌ３１とする場合には、配線構造１２の配線層数（Ｍ）は、配線構造２２の配線層数（Ｎ）以下であること（Ｍ≦Ｎ）が好ましい。配線構造１２の配線層数（Ｍ）は、配線構造２２の配線層数（Ｎ）よりも小さいこと（Ｍ＜Ｎ）が好ましい。

図１８に示す形態では、複数の画素回路のうちの２つ以上の画素回路が共通に接続された共通線４２１、４２２、４２３、４２４は、２番目（ｍ番目）の配線層１２２に含まれている。図１８には、共通線４２１、４２３と導電部１３１、１３３とを接続する延長線４４１、４４２を示している。延長線４４１、４４３は、共通線４２１、４２３と導電部１３１、１３３との間の配線経路を延長するために設けられた配線である。延長線４４１、４４３の配線長が、長さＬ１１、Ｌ１３の大半、さらには、長さＬ１、Ｌ３の大半を担いうる。図１８に示す形態では、延長線４４１、４４３は、４番目（ｍ’番目；ｍ’＞ｍ）の配線層１２４に含まれている。配線経路を延長するための延長線４４１、４４２は低抵抗であることが好ましいため、配線の幅を太くしやすい、より上層の配線層に設けることが好ましい。

延長線４４１、４４３と共通線４２２、４２４との間には、シールド線４３１、４３２、４３３が配されている。シールド線４３１、４３２、４３３は、接地電位や電源電位などの固定電位が供給された配線である。シールド線４３１、４３２、４３３は、延長線４４１、４４３を含む４番目（ｍ’番目；ｍ’＞ｍ）の配線層１２４と、共通線４２２、４２４を含む２番目（ｍ番目）の配線層１２２との間に位置する。シールド線４３１、４３２、４３３は、３番目（ｍ”番目；ｍ＜ｍ”＜ｍ’）の配線層１２３に含まれる。共通線４２１と共通線４２２は別々の信号を伝送する。そのため、共通線４２１に接続された延長線４４１が共通線４２２に近接（例えば交差）すると、共通線４２１の信号と共通線４２２の信号との間でクロストークが生じ得る。そこで、延長線４４１と共通線４２２との間に、固定電位が供給されたシールド線４３１を配置することで、クロストークを抑制できる。同様に、シールド線４３３は、共通線４２３に接続された延長線４４３と共通線４２４との間に配され、共通線４２３の信号と共通線４２４の信号とのクロストークを抑制できる。

（実施例６）
図１９を用いて本実施例を説明するが、実施例５と同じである点については省略する。例えば、接続部３０３を介した半導体素子１０３と半導体素子２０３との間の配線経路の長さＬ３は、接続部３０１を介した半導体素子１０１と半導体素子２０１との間の配線経路の長さＬ１よりも大きい点で同じである。

実施例５では、接続部３００から半導体素子２００までの配線経路の長さ（例えば長さＬ１２、Ｌ３２）を周辺回路２０毎に同じにした（Ｌ１２＝Ｌ３２）。これに対し、本実施例では、長さＬ１２、Ｌ３２を周辺回路２０毎に異ならせている。例えば、長さＬ３２は長さＬ１２より大きい（Ｌ１２＜Ｌ３２）。このようにすることで、接続部３００を、半導体素子２００の位置に制限されずに、適切な位置に配置することが可能となる。その結果、周辺回路２０の特性のばらつきを低減できる。また、接続部３００の位置を最適化することで、接続部３００における接合ムラを低減できるため、接続部３００の接続の信頼性を向上できる。

本実施例では、実施例５と同様に、接続部３０１を介した半導体素子１０１と半導体素子２０１との間の配線経路については長さＬ１１が長さＬ１２よりも大きい（Ｌ１２＜Ｌ１１）。そのため、延長線４４１を配線構造１２に配置すればよい。一方、実施例５とは異なり、接続部３０３を介した半導体素子１０３と半導体素子２０３との間の配線経路については、長さＬ３２が長さＬ３１よりも大きい（Ｌ３１＜Ｌ３２）。そのため、延長線４４３だけではなく、配線構造２２にも延長線が追加される。

（実施例７）
図２０は、本実施例による撮像システム５００の構成を示すブロック図である。本実施例の撮像システム５００は、上述の各実施例で述べた撮像装置のいずれかの構成を適用した撮像装置２００を含む。撮像システム５００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図２０に、上述の各実施例のいずれかの撮像装置を撮像装置２００として適用したデジタルスチルカメラの構成例を示す。

図２０に例示した撮像システム５００は、撮像装置２００、被写体の光学像を撮像装置２００に結像させるレンズ５０２０、レンズ５０２０を通過する光量を可変にするための絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。レンズ５０２０及び絞り５０４は、撮像装置２００に光を集光する光学系である。

撮像システム５００は、また、撮像装置２００から出力される出力信号の処理を行う信号処理部５０８０を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、撮像装置２００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。この場合、撮像装置２００の内部には、必ずしもＡＤ変換回路を有する必要はない。

撮像システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に撮像システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。なお、記録媒体５１４は、撮像システム５００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、撮像装置２００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム５００は、少なくとも撮像装置２００と、撮像装置２００から出力された出力信号を処理する信号処理部５０８０とを有すればよい。全体制御・演算部５１８及びタイミング発生部５２０は、撮像装置２００の制御機能の一部又は全部を実施するように構成してもよい。

撮像装置２００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、撮像装置２００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。

上述した各実施例の撮像装置による撮像装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。

（実施例８）
本実施例の撮像システム及び移動体について、図２１及び図２２を用いて説明する。

図２１は、本実施例による撮像システム及び移動体の構成例を示す概略図である。図２２は、本実施例による撮像システムの動作を示すフロー図である。

本実施例では、車載カメラに関する撮像システムの一例を示す。図２１は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の各実施例のいずれかの撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。画像前処理部７１５の機能は、撮像装置７０２内に組み込まれていてもよい。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検出すると、主制御部７１３に異常を発報する。

集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。

集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内の電圧スイッチ１３をパルス駆動させるための設定や、フレーム毎に電圧スイッチ１３を切り替える設定等を送信する。

撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施例では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図２１（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。

２つの撮像装置７０２は、車両７００の前方に配置される。具体的には、車両７００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置７０２が線対称に配置されると、車両７００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置７０２は、運転者が運転席から車両７００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置７１２は、運転者の視野に入りやすい配置が好ましい。

次に、撮像システム７０１における撮像装置７０２の故障検出動作について、図２２を用いて説明する。撮像装置７０２の故障検出動作は、図２２に示すステップＳ８１０〜Ｓ８８０に従って実施される。

ステップＳ８１０は、撮像装置７０２のスタートアップ時の設定を行うステップである。すなわち、撮像システム７０１の外部（例えば主制御部７１３）又は撮像システム７０１の内部から、撮像装置７０２の動作のための設定を送信し、撮像装置７０２の撮像動作及び故障検出動作を開始する。

次いで、ステップＳ８２０において、有効画素から画素信号を取得する。また、ステップＳ８３０において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ８２０とステップＳ８３０とは逆でもよい。

次いで、ステップＳ８４０において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。

ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップＳ８５０に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップＳ８６０へと移行する。ステップＳ８６０では、走査行の画素信号をメモリ７０５に送信して一次保存する。そののち、ステップＳ８２０に戻り、故障検出動作を継続する。

一方、ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップＳ８７０に移行する。ステップＳ８７０において、撮像動作に異常があると判定し、主制御部７１３、又は警報装置７１２に警報を発報する。警報装置７１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ８８０において撮像装置７０２を停止し、撮像システム７０１の動作を終了する。

なお、本実施例では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。

なお、ステップＳ８７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。

また、本実施例では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施例］
本発明は、上記実施例に限らず種々の変形が可能である。

例えば、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本発明の実施例である。

また、上述の実施例は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。

１ 第１チップ
５ 第２チップ
１１ 画素
２１ 信号処理回路
８３０ 有効画素領域
８１２Ａ 水平ＯＢ画素領域
８１２Ｂ 垂直ＯＢ画素領域
８３５ リファレンス画素領域

Claims (22)

1. 第１行に、複数列に渡って配された有効画素と、
   前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
   前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
   前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
   前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも小さいことを特徴とする撮像装置。
2. 第１行に、複数列に渡って配された有効画素と、
   前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
   前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
   前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
   前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅と等しいことを特徴とする撮像装置。
3. 第１行に、複数列に渡って配された有効画素と、
   前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
   前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
   前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
   前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、
   前記第２チップには、複数の電気回路がＴ行かつＵ列の行列状に配され、
   前記複数の電気回路の各々が前記ＡＤ変換部を含むことで前記複数のＡＤ変換部が前記第２チップに配されており、
   前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、
   前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、
   前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、
   前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、
   前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、
   前記Ｍ番目の配線層に含まれ前記複数の画素回路のうちの第３回路に接続された第３導電部と、前記Ｎ番目の配線層に含まれ、前記複数の電気回路のうちの第４回路に接続された第４導電部と、が電気的に接続されており、
   前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、
   前記第４導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第３の長さであり、前記第３導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第４の長さであり、
   前記第３の長さと前記第４の長さとの和が、前記第１の長さと前記第２の長さとの和よりも大きいことを特徴とする撮像装置。
4. 前記第３の長さが前記第１の長さよりも大きい、請求項３に記載の撮像装置。
5. 前記第１の長さが前記第４の長さよりも大きい、請求項３または４に記載の撮像装置。
6. 第１行に、複数列に渡って配された有効画素と、
   前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
   前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
   前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
   前記第１チップには、前記有効画素、前記オプティカルブラック画素を含む複数の画素回路がＪ行かつＫ列の行列状に配され、
   前記第２チップには、複数の電気回路がＴ行かつＵ列の行列状に配され、
   前記複数の電気回路の各々が前記ＡＤ変換部を含むことで前記複数のＡＤ変換部が前記第２チップに配されており、
   前記第１チップは、前記複数の画素回路を構成する複数の半導体素子が設けられた第１半導体層と、前記複数の画素回路を構成するＭ層の配線層を含む第１配線構造と、を含み、
   前記第２チップは、前記複数の電気回路を構成する複数の半導体素子が設けられた第２半導体層と、前記複数の電気回路を構成するＮ層の配線層を含む第２配線構造と、を含み、
   前記第１配線構造が前記第１半導体層と前記第２半導体層との間に配され、
   前記第２配線構造が前記第１配線構造と前記第２半導体層との間に配され、
   前記第１配線構造の前記第１半導体層からＭ番目の配線層に含まれ、前記複数の画素回路のうちの第１回路に接続された第１導電部と、前記第２配線構造の前記第２半導体層からＮ番目の配線層に含まれ、前記複数の電気回路のうちの第２回路に接続された第２導電部と、が電気的に接続されており、
   前記第２導電部から前記複数の画素回路を構成する前記複数の半導体素子までの最短の配線経路が第１の長さであり、前記第１導電部から前記複数の電気回路を構成する前記複数の半導体素子までの最短の配線経路が第２の長さであり、
   前記第１の長さが前記第２の長さよりも大きいことを特徴とする撮像装置。
7. 第１行に、複数列に渡って配された有効画素と、
   前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
   前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
   前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
   前記第２チップは、前記領域に対して、平面視において重なる位置に、前記第１チップに接続し、前記オプティカルブラック画素が出力する信号を受けるための接続部を備えることを特徴とする撮像装置。
8. 前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも小さいことを特徴とする請求項３〜７のいずれか１項に記載の撮像装置。
9. 前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅と等しいことを特徴とする請求項３〜７のいずれか１項に記載の撮像装置。
10. 前記第１行に、複数列の前記オプティカルブラック画素が配され、
    前記第２チップは、前記複数列のオプティカルブラック画素の信号の中から、前記ＡＤ変換部に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
11. 第１行に、複数列に渡って配された有効画素と、
    前記第１行に複数列に渡って配された複数のオプティカルブラック画素が配された領域とを有する第１チップと、
    前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有する第２チップとが積層された撮像装置であって、
    前記ＡＤ変換部が、前記オプティカルブラック画素に対して、平面視において重なる部分を備え、
    前記第２チップは、前記複数列のオプティカルブラック画素から出力された信号の中から、前記ＡＤ変換部に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする撮像装置。
12. 前記マルチプレックス回路が、前記オプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項１０または１１に記載の撮像装置。
13. 第２行に、前記第１行に配された全ての前記有効画素の列数よりも多い列数に渡ってオプティカルブラック画素が配され、
    複数の前記ＡＤ変換部のうちの一のＡＤ変換部が、前記第２行のオプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項１〜１２のいずれか１項に記載の撮像装置。
14. 第３行に、複数列に渡ってリファレンス画素が配され、
    前記第２行は、前記第１行と前記第３行の間の行であり、
    前記複数のＡＤ変換部のうちの一のＡＤ変換部が、前記第３行のリファレンス画素に対して、平面視において重なる部分を備えることを特徴とする請求項１３に記載の撮像装置。
15. 前記ＡＤ変換部は参照信号と、前記オプティカルブラック画素が出力する信号とを比較する比較器を有することを特徴とする請求項１〜１４のいずれか１項に記載の撮像装置。
16. 請求項１〜１５のいずれか１項に記載の撮像装置と、
    前記撮像装置が出力する信号を処理することによって画像を生成する信号処理部とを有することを特徴とする撮像システム。
17. 請求項１〜１５のいずれか１項に記載の撮像装置と、
    前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、を有する移動体であって、
    前記距離情報に基づいて前記移動体を制御する制御手段をさらに有することを特徴とする移動体。
18. 第１行に、複数列に渡って配された有効画素と、前記第１行に配された複数のオプティカルブラック画素が配された領域とを有する画素チップに対して積層するための回路チップであって、
    前記回路チップは、前記複数のオプティカルブラック画素が出力する信号をＡＤ変換する複数のＡＤ変換部を有し、
    前記回路チップは、前記領域に対して、平面視において重なる位置に、前記画素チップに接続し、前記オプティカルブラック画素が出力する信号を受けるための接続部を備えることを特徴とする回路チップ。
19. 前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅よりも小さいことを特徴とする請求項１８に記載の回路チップ。
20. 前記複数のＡＤ変換部の、前記第１行の行に沿った方向における幅が、前記領域の、前記方向における幅と等しいことを特徴とする請求項１８に記載の回路チップ。
21. 前記回路チップは、前記画素チップから出力される複数列のオプティカルブラック画素の信号の中から、前記ＡＤ変換部に出力する信号を選択するマルチプレックス回路をさらに有することを特徴とする請求項１８〜２０のいずれか１項に記載の回路チップ。
22. 前記マルチプレックス回路が、前記オプティカルブラック画素に対して、平面視において重なる部分を備えることを特徴とする請求項２１に記載の回路チップ。

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