JP6704944B2 - 撮像装置、撮像システム、移動体 - Google Patents

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Description

本発明は、撮像装置、撮像システム、移動体に関する。
光電変換部の信号をＡＤ変換するＡＤ変換部が複数行複数列に渡って配された撮像装置が特許文献１に記載されている。
特許文献１に記載の撮像装置では、１列のＡＤ変換部が１つの垂直バスに接続される。この垂直バスは、各列に対応して設けられた信号保持部に接続される。各列の信号保持部から順次、出力部にデジタル信号が伝送される。
特開２０１４−１６５７３３号公報
特許文献１の撮像装置では、複数のビットのデジタル信号のうち、互いに異なるビットを各々が保持するビットメモリと、デジタル信号を伝送する伝送線の接続形態について検討がなされていない。
本実施例は、伝送線の配線数の増加を抑えながら、複数のビットのデジタル信号の伝送を高速化する技術を提供するものである。
本発明は上記の課題を鑑みて為されたものであり、一の態様は、複数行および複数列に渡って配された複数の光電変換部と、複数行および複数列に渡って配され、各々が複数の第１ビットメモリを有する複数のＡＤ変換部と、複数の第２ビットメモリと、複数の第１伝送線と、複数の第２伝送線と、複数の第３伝送線と、前記複数のＡＤ変換部を行単位で走査する走査回路と、を備える撮像装置であって、前記複数のＡＤ変換部の各々は、対応する前記光電変換部が生成する信号に基づく信号をＡＤ変換することによって複数のビットのデジタル信号を生成する回路であり、前記複数のＡＤ変換部の各々が含む前記複数の第１ビットメモリの各々は、前記デジタル信号の前記複数のビットのうちの互いに異なる１ビットのデジタル信号を保持し、前記複数の第１伝送線の各々は、対応する１列および複数行に渡って配された、複数のＡＤ変換部の各々の複数の第１ビットメモリに接続され、
前記複数の第２ビットメモリは、前記複数の第１伝送線の１つに接続され、前記複数のビットのうちの互いに異なる１ビットのデジタル信号を各々が保持し、前記第２伝送線には、前記複数の第２ビットメモリの一部のビットメモリが接続され、前記第３伝送線には、前記複数の第２ビットメモリの他の一部のビットメモリが接続されることを特徴とする撮像装置である。
また、別の一の態様は、複数行および複数列に渡って配された複数の光電変換部が生成した電荷に基づく信号が入力されるチップであって、前記チップは、複数行および複数列に渡って配され、各々が複数の第１ビットメモリを有する複数のＡＤ変換部と、複数の第２ビットメモリと、複数の第１伝送線と、複数の第２伝送線と、複数の第３伝送線と、前記複数のＡＤ変換部を行単位で走査する走査回路と、を備え、前記複数のＡＤ変換部の各々は、対応する前記光電変換部が生成する信号に基づく信号をＡＤ変換することによって複数のビットのデジタル信号を生成する回路であり、前記複数のＡＤ変換部の各々が含む前記複数の第１ビットメモリの各々は、前記デジタル信号の前記複数のビットのうちの互いに異なる１ビットのデジタル信号を保持し、前記複数の第１伝送線の各々は、対応する１列および複数行に渡って配された、複数のＡＤ変換部の各々の複数の第１ビットメモリに接続され、前記複数の第２ビットメモリは、前記複数の第１伝送線の１つに接続され、前記複数のビットのうちの互いに異なる１ビットのデジタル信号を各々が保持し、前記第２伝送線には、前記複数の第２ビットメモリの一部のビットメモリが接続され、前記第３伝送線には、前記複数の第２ビットメモリの他の一部のビットメモリが接続されることを特徴とするチップである。
本発明により、伝送線の配線数の増加を抑えながら、複数のビットのデジタル信号の伝送を高速化する技術を提供することができる。
撮像装置の構成の模式図と、断面図 画素の構成を示す図 第２チップの構成を示す図 第２チップの一部の領域の構成を示す図と、ＡＤ変換部の構成を示す図 第１メモリ、バッファメモリの構成を示す図 バッファメモリの構成を示す図 撮像装置の動作を示す図 第１メモリ、バッファメモリの構成を示す図 撮像装置の構成の模式図 第２チップの構成を示す図と、ＡＤ変換部の構成を示す図 撮像装置の構成を示す図 撮像システムの全体図 移動体の全体図 撮像システムの信号処理フローを示した図
以下、図面を参照しながら各実施例を説明する。
（実施例１）
図１（ａ）は、本実施例の撮像装置が備える、第１チップ１、第２チップ５を示した図である。第１チップ１には、複数行および複数列に渡って光電変換部１３が配されている。また、第２チップ５には、複数行および複数列に渡って、ＡＤ変換部（以降ＡＤＣとする）２１が配されている。ＡＤＣ２１は、光電変換部１３が生成する信号に基づく信号を複数のビットのデジタル信号にＡＤ変換する。なお、ここでは光電変換部１３とＡＤＣ２１のみを図示しているが、他に光電変換部１３を制御する制御線、光電変換部１３が蓄積した電荷に基づく信号を伝送する信号線が適宜、第１チップ１、第２チップ５に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第１チップ１あるいは第２チップ５に配される。
図１（ｂ）は、第１チップ１、第２チップ５の断面図である。第１チップ１と第２チップ５は、接合面２を介して接続されている。この接合面２では、第１チップ１のもっとも上層に位置する配線および絶縁層と、第２チップ５のもっとも上層に位置する配線および絶縁層とが接続される。配線としては典型的にはＣｕが用いられる。他の例としてＡｌを用いることもできる。第１チップ１、第２チップ５のそれぞれのもっとも上層に位置する配線は接続部３を介して接続される。
図２は、本実施例の画素１１の等価回路図である。画素１１は、光電変換部１３としてフォトダイオードを有する。画素１１のフォトダイオード１３には、不図示の１つのマイクロレンズと、カラーフィルタを透過した光が入射する。
フォトダイオード１３は、転送トランジスタ６０３を介して、フローティングディフージョン部（以下、ＦＤ部）６０５に接続されている。また、転送トランジスタ６０３のゲートは、制御線６５０を介して、不図示の垂直走査回路に接続されている。制御線６５０は、信号Ｔｘを伝送する。
ＦＤ部６０５は、リセットトランジスタ６０６と、増幅トランジスタ６０７のゲートに接続されている。
リセットトランジスタ６０６および増幅トランジスタ６０７は、電源電圧Ｖｄｄが供給される。リセットトランジスタ６０６のゲートは、制御線６６０を介して、不図示の垂直走査回路に接続されている。制御線６６０は、信号Ｒｘを伝送する。
増幅トランジスタ６０７は、選択トランジスタ６０８に接続されている。選択トランジスタ６０８のゲートは、制御線６６５を介して、不図示の垂直走査回路に接続されている。制御線６６５は信号ＰＳＥＬｘを伝送する。
選択トランジスタ６０８は、信号線２０１に接続されている。
図３は本実施例の撮像装置の第２チップ５の構成を示したブロック図である。
第２チップ５は、ＡＤＣ２１が複数行複数列に渡って配されたＡＤ変換領域（図中でＡＤＣ Ａｒｒａｙと表記）２２を複数有する。つまり、ＡＤ変換領域２２もまた、複数行複数列に渡って配されている。各ＡＤ変換領域２２に対応して、バッファメモリ（図中ではｂｕｆｆｅｒ ｍｅｍｏｒｙと表記）２５が設けられている。ＡＤ変換領域２２のＡＤＣ２１とバッファメモリ２５とが図３では不図示の伝送線によって接続されている。
また、第２チップ５は、第１チップ１に配された画素１１を行ごとに順次走査する垂直走査回路（図中ではＶＳＣＡＮと表記）２４を有する。
第２チップ５は、デジタル信号処理回路（図中でＤＦＥと表記した。以降ＤＦＥとする）２８を有する。ＤＦＥ２８は、バッファメモリ２５から出力されるデジタル信号に対して種々の処理（ノイズ減算処理、ゲイン補正・オフセット補正等の各種補正等）を行う。第２チップ５は、２つのＤＦＥ２８を有する。１つのＤＦＥ２８は、複数のバッファメモリ２５から出力されるデジタル信号を処理する。
本実施例のＡＤＣ２１は、ランプ信号と、光電変換部の生成した信号に基づく信号とを比較するランプ信号比較型のＡＤ変換を行う。第２チップ５は、このランプ信号を生成するランプ信号生成部３５（図中ではＲａｍｐ Ｇｅｎ．と表記）を有する。
第２チップ５は、各種の制御信号を生成するタイミングジェネレータ（図中でＴＧと表記した。以降ＴＧとする）３０、ランプ信号比較型のＡＤ変換で用いる、グレイコードのカウント信号を生成するカウンタ（図中でＣｏｕｎｔｅｒと表記）３１とを有する。
第２チップ５は、ＤＦＥ２８が処理した信号を、撮像装置の外部に出力するデータインターフェース部（図中ではｄａｔａ Ｉ／Ｆと表記。以降ＩＦ部とする）３５を有する。
図４（ａ）は、１つのＡＤ変換領域２２、１つのバッファメモリ２５に関わる構成の詳細を示したブロック図である。
ＡＤ変換領域２２は、複数行複数列のＡＤＣ２１として、ｍ行ｎ列のＡＤＣ２１を有する。
ＡＤ変換領域２２には、ＡＤ変換領域２２から、ＡＤ変換領域２２の外部に設けられたバッファメモリ２５に延在する、複数の伝送線４３を有する。１つの伝送線４３は、１列複数行に配されたＡＤＣ２１に接続されている。つまり、複数の伝送線４３の各々が、１列複数行のＡＤＣ２１に接続されるように、複数の伝送線４３がＡＤ変換領域２２に配されている。
また、第２チップ５には、複数行複数列のＡＤＣ２１を行ごとに走査するＡＤＣ走査回路（図中ではＡＤＣ ＳＣＡＮと表記）４１を有する。ＡＤＣ２１は、後述するが、光電変換部１３の信号に対応する信号をＡＤ変換して得られるデジタル信号を保持するメモリを有する。このメモリが、伝送線４３に接続される。そして、ＡＤＣ走査回路４１は、ＡＤＣ２１の各メモリを行ごとに選択する。ＡＤＣ走査回路４１に選択されたメモリから、伝送線４３に、当該メモリが保持したデジタル信号が出力される。
伝送線４３に出力された信号は、伝送線４３を介してバッファメモリ２５に伝送される。バッファメモリ２５は、後述するが、複数のビットのデジタル信号の各ビットの信号（以降、ビット信号と表記する）を保持するメモリ（以降ビットメモリと表記する）が複数行複数列に渡って配されている。第２チップ５は、バッファメモリ２５を垂直走査するメモリ垂直走査回路（図中ではＭＥＭ ＶＳＣＡＮと表記）４５と、バッファメモリ２５を水平走査するメモリ水平走査回路（図中ではＭＥＭ ＨＳＣＡＮと表記）４８とを有する。
メモリ垂直走査回路４５と、メモリ水平走査回路４８とによって選択されたビットメモリから、伝送線４９を介してＤＦＥ２８にビット信号が伝送される。
図４（ｂ）はＡＤＣ２１の構成を示したブロック図である。ＡＤＣ２１は、図１（ｂ）で示した、第２チップ５と第１チップ１とを接続する接続部３を介して、図２に示した信号線２０１に接続されている。電流源５０は、第２チップ５に設けられており、図１（ｂ）に示した接続部３を介して、図２に示した信号線２０１に電流を供給する。これにより、画素１１の増幅トランジスタ６０７はソースフォロワ動作を行う。別の言い方をすれば、電流源５０と、増幅トランジスタ６０７はソースフォロワ回路を形成する。
ＡＤＣ２１は、比較器５１、第１メモリ５５を有する。比較器５１には、図３に示したランプ信号生成部３５からランプ信号ＶＲＭＰが出力される。比較器５１は、ランプ信号ＶＲＭＰと、信号線２０１から出力される画素１１の信号とを比較した結果を示す比較結果信号を第１メモリ５５に出力する。第１メモリ５５には、図３に示したカウンタ３１から、カウント信号Ｃｏｕｎｔが出力される。カウント信号Ｃｏｕｎｔは、クロック信号をグレイコードで計数した信号である。第１メモリ５５は、比較結果信号の信号レベルが変化したタイミングに基づいて、その時点のカウント信号Ｃｏｕｎｔを保持する。この各ビットメモリ５５０ａ〜ｄが保持するカウント信号Ｃｏｕｔの各ビット信号は、光電変換部１３が生成した信号に基づく信号に対応するデジタル信号の各ビット信号である。
本実施例では、第１メモリ５５は、ＡＤＣ２１に含まれている。このため、複数行複数列に渡って配された第１メモリ５５を有するメモリ領域は、本実施例ではＡＤ変換領域２２である。
第１メモリ５５には、図４（ａ）に示したＡＤＣ走査回路４１から走査信号が出力される。アクティブレベルの走査信号が入力された第１メモリ５５は、保持したデジタル信号を伝送線４３に出力する。
図５は、図４に示したＡＤＣ２１と、バッファメモリ２５の構成を示したブロック図である。ここでは、複数行複数列に配されたＡＤＣ２１のうち、１つのＡＤＣ２１に着目して説明する。他のＡＤＣ２１についても、以下に説明するＡＤＣ２１と同じ構成を備える。
第１メモリ５５は、第１ビットメモリ５５０ａ〜ｄを有する。第１ビットメモリ５５０ａ〜ｄのそれぞれは、カウント信号Ｃｏｕｎｔのうちの各ビットの信号を保持するメモリである。比較器５１の比較結果信号が、第１ビットメモリ５５ａ〜ｄに出力される。
また、第１ビットメモリ５５０ａ〜ｄに、ＡＤＣ走査回路４１から走査信号Ｓ１〜Ｓ４が入力される。ＡＤＣ走査回路４１は、複数の第１ビットメモリ５５０ａ〜ｄを第１方向（行が進む方向）に走査する第１走査回路である。また、第１ビットメモリ５５０ａ〜ｄには１つの伝送線４３が接続される。つまり、伝送線４３は、複数の第１ビットメモリが接続された第１伝送線である。ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４を順にアクティブレベルとする。これにより、第１ビットメモリ５５０ａから順に伝送線４３にビット信号を出力する。つまり、伝送線４３は、１つのＡＤ変換部２１が出力するデジタル信号の各ビット信号をシリアルに伝送する。
その後、ＡＤＣ走査回路４１は、走査信号Ｓ５〜Ｓ８を順にアクティブレベルにする。これにより、複数行のＡＤ変換部２１のデジタル信号の各ビット信号が、１つの伝送線４３にシリアル転送される。
バッファメモリ２５は、第２ビットメモリがアレイ状に配された、ビットメモリ部２５０を有する。また、バッファメモリ２５は、第１選択回路６０、第２選択回路６５を有する。第１選択回路６０には、図３に示したＴＧ３０から制御信号ＳＥＬ１が入力される。また、第２選択回路６５には、図３に示したＴＧ３０から制御信号ＳＥＬ２が入力される。
ビットメモリ部２５０は、１列のＡＤＣ２１に対して、複数列設けられた第２ビットメモリを有する。複数列の第２ビットメモリのうちの、ある列の第２ビットメモリは１つのメモリ群と言える。また、別の列の第２ビットメモリは、別のメモリ群と言える。つまり、ビットメモリ２５０は、１列のＡＤＣ２１に対して、複数のメモリ群を有すると言える。第１選択回路６０は、信号ＳＥＬ１がアクティブレベルの場合には、複数列設けられた第２ビットメモリのうちの一方の列に、伝送線４３から伝送される各ビット信号を伝送する。第１選択回路６０は、信号ＳＥＬ１がノンアクティブレベルの場合には、複数列設けられた第２ビットメモリのうちの他方の列に、伝送線４３から伝送される各ビット信号を伝送する。
メモリ垂直走査回路４５は、走査信号Ｓｘｙ（ｘは１〜８、ｙは１〜２の値）を対応する第２ビットメモリに出力する。メモリ垂直走査回路４５は、複数の第２ビットメモリ２５０ａ〜ｈを第１方向（行が進む方向）に走査する第２走査回路である。
バッファメモリ２５は伝送線群５２０を有する。伝送線群５２０の詳細は後述するが、複数の伝送線を備える。
アクティブレベルの走査信号Ｓｘｙが入力された第２ビットメモリに、第１選択回路６０から出力されるビット信号が保持される。
第２選択回路６５は、ＴＧ３０から出力される信号ＳＥＬ２がアクティブレベルである場合は、第２ビットメモリの一方の列からビット信号が伝送される伝送線群５２０をスイッチＳＷ２に接続する。一方、信号ＳＥＬ２がノンアクティブレベルである場合は、第２ビットメモリの他方の列からビット信号が伝送される伝送線群５２０をスイッチＳＷ２に接続する。
メモリ水平走査回路４８は、走査信号Ｈｗ（ｗは１〜ｎの数）を対応するスイッチＳＷｗ（ｗは１〜ｎの数）に出力する。メモリ水平走査回路４８は、走査信号Ｈｗを走査信号Ｈ１から順にアクティブレベルとする。これにより、スイッチＳＷ１から順に、伝送線群４９にビット信号を出力する。メモリ水平走査回路４８は、複数の組の各々の第２伝送線と第３伝送線を走査する第３走査回路である。
図６は、図５に示したバッファメモリ２５の詳細を示した図である。伝送線群５２０は、伝送線５２０ａ〜ｈを備える。また、ビットメモリ部２５０は、第２ビットメモリ２５０ａ〜ｈを備える。第２ビットメモリ２５０ａは、伝送線５２０ａに接続される。同じく、第２ビットメモリ２５０ｂ〜ｈのそれぞれは、伝送線５２０ｂ〜ｈのうちの対応する伝送線５２０ｚ（ｚはｂ〜ｈのいずれか）に接続される。例えば、伝送線５２０ａは複数の第２ビットメモリ２５０ａ〜ｈの一部の第２ビットメモリである第２ビットメモリ２５０ａが接続された第２伝送線である。また、伝送線５２０ｂは複数の第２ビットメモリ２５０ａ〜ｈの他の一部の第２ビットメモリである第２ビットメモリ２５０ｂが接続された第３伝送線である。
第２選択回路６５は、伝送線５２０ａ〜ｈのそれぞれに対応して配された、選択回路６５ａ〜ｈを有する。伝送線群４９は、伝送線４９０ａ〜ｈを有する。選択回路６５ａ〜ｈのそれぞれは、対応するスイッチＳＷを介して、伝送線４９０ａ〜ｈのいずれかの対応する伝送線に接続される。伝送線４９０ａは、複数のメモリ群の一方のメモリ群の第２伝送線と、複数のメモリ群の他方のメモリ群の第２伝送線とがせ選択的に接続される第４伝送線である。また、伝送線４９０ｂは、複数のメモリ群の一方のメモリ群の第３伝送線と、複数のメモリ群の他方のメモリ群の第３伝送線とが選択的に接続される第５伝送線である。
図７は、本実施例の撮像装置の動作を示したタイミング図である。
図７に示した信号は、図２〜図６で参照した信号に対応している。図７に示したＶＬＩＮＥは、信号線２０１の電位である。
期間Ｐ１に、垂直走査回路２４は、信号を出力させる画素行に出力する信号ＲＸをアクティブレベルとする。これにより、リセットトランジスタ６０６がアクティブとなり、ＦＤ部６０５の電位がリセットされる。信号線２０１には、リセットが解除されたＦＤ部６０５の電位に対応する信号（ノイズ信号）が、増幅トランジスタ６０７から選択トランジスタ６０８を介して出力される。
期間Ｐ２に、ランプ信号生成部３５は、ランプ信号ＶＲＭＰの電位の単調変化を開始する。ここでいう単調変化とは、電位の変化の方向が、変化の開始から終了までの間、同じ方向に維持されることを意味する。ランプ信号の単位時間当たりの電位変化率が、変化の開始から終了までの間に変化が有った場合においても、これは電位の単調変化の範囲内である。
期間Ｐ２において、比較結果信号の信号レベルが変化した時のカウント信号Ｃｏｕｎｔを、第１メモリ５５の各々の第１ビットメモリ５５０ａ〜ｄが保持する。このカウント信号Ｃｏｕｎｔは、ノイズ信号に基づくデジタル信号である。これをＮデータと表記する。
期間Ｐ４では、ＴＧ３０が第１選択回路６０に出力する信号ＳＥＬ１をアクティブレベルとしている。これにより、第１ビットメモリ５５０ａ〜ｄから出力されるビット信号が、第１選択回路６０と、第２ビットメモリ部２５０の一方の列の第２ビットメモリ２５０ａ〜ｈとに接続された伝送線に出力される。
期間Ｐ４に、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ８を順次アクティブレベルとする。これにあわせて、メモリ垂直走査回路４５は、走査信号Ｓ１１、Ｓ２１、Ｓ３１、Ｓ４１、Ｓ５１、Ｓ６１、Ｓ７１、Ｓ８１を順次アクティブレベルとする。
例えば、走査信号Ｓ１がアクティブレベルに有る場合に、走査信号Ｓ１１がアクティブレベルにある。これにより、第１ビットメモリ５５０ａが出力したビット信号が、第２ビットメモリ部２５０の一方の列の、第２ビットメモリ２５０ａに保持される。以下、同様にして、１つのＡＤＣ２１の第１メモリ５５が保持したＮデータのビット信号が、第２ビットメモリ２５０ａ〜ｄに保持される。そして、同じ列で別の行のＡＤＣ２１の第１メモリ５５が保持したＮデータのビット信号が、第２ビットメモリ２５０ｅ〜ｈに保持される。
また、この期間Ｐ４の一部に含まれる期間である期間Ｐ３に、垂直走査回路２４は、信号Ｔｘをアクティブレベルとする。これにより、光電変換部１３が生成した電荷が、ＦＤ部６０５に転送される。この結果、ＦＤ部６０５は、光電変換部１３が生成した電荷に対応する電位となる。よって、信号線２０１には、光電変換部１３が生成した電荷に対応するＦＤ部６０５の電位に対応する信号（光信号）が、増幅トランジスタ６０７から選択トランジスタ６０８を介して出力される。
先述したように、期間Ｐ３は、期間Ｐ４の一部の期間に含まれる期間である。つまり、第１ビットメモリ５５０ａ〜ｄから、第２ビットメモリ２５０ａ〜ｈにビット信号を伝送する動作と、光電変換部１３からＦＤ部６０５への電荷の転送動作とが並行して行われる。
期間Ｐ５に、ランプ信号生成部３５は、ランプ信号ＶＲＭＰの電位の単調変化を開始する。
期間Ｐ５において、比較結果信号の信号レベルが変化した時のカウント信号Ｃｏｕｎｔを、第１メモリ５５の各々の第１ビットメモリ５５０ａ〜ｄが保持する。このカウント信号Ｃｏｕｎｔは、光信号に基づくデジタル信号である。これをＳデータと表記する。
また、期間Ｐ５では、メモリ水平走査回路４８が、走査信号Ｈｗ（ｗは１〜ｎ）を順次アクティブレベルとする。これにより、第２ビットメモリ部２５０の一方の列の第２ビットメモリ２５０ａ〜ｈが保持したＮデータが、伝送線群４９に出力される。
期間Ｐ７では、ＴＧ３０が第１選択回路６０に出力する信号ＳＥＬ２をアクティブレベルとしている。これにより、第１ビットメモリ５５０ａ〜ｄから出力されるビット信号が、第１選択回路６０と、第２ビットメモリ部２５０の他方の列の第２ビットメモリ２５０ａ〜ｈとに接続された伝送線に出力される。
期間Ｐ７に、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ８を順次アクティブレベルとする。これにあわせて、メモリ垂直走査回路４５は、走査信号Ｓ１２、Ｓ２２、Ｓ３２、Ｓ４２、Ｓ５２、Ｓ６２、Ｓ７２、Ｓ８２を順次アクティブレベルとする。
例えば、走査信号Ｓ１がアクティブレベルに有る場合に、走査信号Ｓ１２がアクティブレベルにある。これにより、第１ビットメモリ５５０ａが出力したビット信号が、第２ビットメモリ部２５０の他方の列の、第２ビットメモリ２５０ａに保持される。以下、同様にして、１つのＡＤＣ２１の第１メモリ５５が保持したＳデータのビット信号が、第２ビットメモリ２５０ａ〜ｄに保持される。そして、同じ列で別の行のＡＤＣ２１の第１メモリ５５が保持したＳデータのビット信号が、第２ビットメモリ２５０ｅ〜ｈに保持される。
また、この期間Ｐ７の一部に含まれる期間である期間Ｐ６に、垂直走査回路２４は、次の画素行に供給する信号Ｒｘをアクティブレベルとする。これにより、次行のリセットトランジスタ６０６がアクティブとなり、ＦＤ部６０５の電位がリセットされる。信号線２０１には、次行の画素１１からノイズ信号が出力される。
期間Ｐ８、Ｐ９に、メモリ水平走査回路４８が、走査信号Ｈｗ（ｗは１〜ｎ）を順次アクティブレベルとする。これにより、第２ビットメモリ部２５０の他方の列の第２ビットメモリ２５０ａ〜ｈが保持したＳデータが、伝送線群４９に出力される。
また、期間Ｐ９と一部重なる期間である期間Ｐ１０に、先の期間Ｐ４と同じく、１つのＡＤＣ２１の第１メモリ５５が保持したＮデータのビット信号が、第２ビットメモリ２５０ａ〜ｄに保持される。そして、同じ列で別の行のＡＤＣ２１の第１メモリ５５が保持したＮデータのビット信号が、第２ビットメモリ２５０ｅ〜ｈに保持される。
つまり、第２ビットメモリ部２５０の他方の列の第２ビットメモリ２５０ａ〜ｈが保持したＳデータの伝送線群４９への出力動作と、第１ビットメモリ５５０ａ〜ｄから第２ビットメモリ２５０ａ〜ｈへの出力動作を並行して行うことができる。これは、第２ビットメモリ２５０ａ〜ｈが、１列の第１ビットメモリ５５０ａ〜ｄに対して、複数列備えていることによる効果である。つまり、第１ビットメモリ５５０ａに対して、複数の第２ビットメモリ２５０ａを備え、この複数の第２ビットメモリ２５０ａの中から選択的にビット信号を出力できるためである。これにより、第１ビットメモリ５５０ａ〜ｄから第２ビットメモリ２５０ａ〜ｈの転送の待機時間を減らすことができる。
また、本実施例は、第１ビットメモリ５５０ａ〜ｄは伝送線４３によってシリアルに伝送される。一方、第２ビットメモリ２５０ａ〜ｈは伝送線５２０ａ〜ｈ、伝送線４９０ａ〜ｈによってパラレルに伝送される。これにより、第１ビットメモリ５５０ａ〜ｄからの信号をシリアル伝送とすることにより、ＡＤ変換領域２２における伝送線の配線面積を削減することができる。ＡＤ変換領域２２は、ＡＤ変換を行うために多くの素子を有する回路を備えている。したがって、ＡＤ変換領域２２の領域面積が十分に確保できない場合には、ＡＤ変換部の個数を減らす場合が生じる。この場合には複数行の画素１１のＡＤ変換を終えるまでに要する期間が長大化する。したがって、ＡＤ変換部の面積の圧迫の要因となる、伝送線の配線面積を低減することにより、ＡＤ変換部の個数を充分に確保することができる。
一方で、シリアル伝送は、複数のビットのデジタル信号の伝送に、パラレル伝送と比べて時間が掛かる。よってＡＤ変換領域の外部に設けられたバッファメモリ２５からのデジタル信号をパラレル伝送によって行う。これにより、複数行、複数列の画素１１に対応するデジタル信号の撮像装置からの読み出しを高速化することができる。
また、パラレル伝送によるデジタル信号の高速読み出しは、走査信号の信号変動、伝送線の信号変動によるノイズが生じる。このノイズは、ＡＤ変換部に伝搬するとＡＤ変換の精度の低下を生じさせる。具体的には、比較器５１の電源線、ランプ信号ＶＲＭＰの伝送線、信号線２０１と比較器５１との間の伝送線にノイズが重畳すると、比較結果信号の信号レベルの変化するタイミングが、本来変化するタイミングとは別のタイミングとなる。このため、本来得られるデジタル信号の値とは異なるデジタル信号が取得されることとなる。一方、本実施例の撮像装置は、ノイズパラレル伝送を行うバッファメモリを、ＡＤ変換領域２２の外部に設けている。これにより、ＡＤ変換の精度の低下を抑制することができる。
また、バッファメモリ２５を備えず、ＡＤ変換領域２２からＤＦＥ２８にデジタル信号を伝送する場合には次の課題が有る。この場合、複数行複数列のＡＤ変換部２１の中から、ＸＹアドレスを指定してデジタル信号を読み出すことが想定される。ＡＤ変換領域２２は、比較器５１を含むＡＤ変換を行うための素子が多く設けられている。したがって、ＡＤ変換領域２２からＤＦＥ２８にデジタル信号を伝送する場合、ＡＤ変換部２１とＤＦＥ２８との伝送経路の配線長が最も短いＡＤ変換部２１と、最も長いＡＤ変換部２１との差が大きくなる。したがって、ＡＤ変換部２１からＤＦＥ２８への伝送時間を、伝送距離が最長のＡＤ変換部２１を基準に決定すると、ＡＤ変換領域２２からＤＦＥ２８へのデジタル信号の伝送時間が長大化する。一方、ＡＤ変換部２１からＤＦＥ２８への伝送時間を、伝送距離が最短のＡＤ変換部２１を基準に決定すると、ＡＤ変換領域２２からＤＦＥ２８へのデジタル信号の伝送不良が生じる。
一方、本実施例では、複数行複数列のＡＤ変換部２１から、垂直走査によってバッファメモリ２５にデジタル信号を伝送する。そして、バッファメモリ２５の垂直走査および水平走査によってＤＦＥ２８にデジタル信号を伝送する。これにより、各ＡＤ変換部２１からＤＦＥ２８へのデジタル信号の伝送距離の差を低減することができる。これにより、デジタル信号の伝送に充分な長さの時間を確保しながら、高速なデジタル信号の伝送を行うことができる。
なお、本実施例では、１列複数行のＡＤ変換部２１に対し、伝送線４３が１本設けられた例を説明したが、この例に限定されるものでは無い。例えば、図８に示すように、１列複数行のＡＤ変換部２１のうち、一部のＡＤ変換部２１が伝送線４３−１に接続され、他の一部のＡＤ変換部２１が伝送線４３−２に接続される形態であってもよい。この場合には、複数行のＡＤ変換部２１から並行して、ビット信号をバッファメモリ２５に伝送することができる。
なお、本実施例では、伝送線５２０ａ〜ｈの１つが、ビットメモリ２５０ａ〜ｈの１つに対応して設けられている例を説明したが、この例に限定されるものでは無い。つまり、伝送線５２０ａ（第２伝送線）に第２ビットメモリ２５０ａ〜ｈの一部の複数の第２ビットメモリが接続され、別の伝送線５２０ｂ（第３伝送線）に第２ビットメモリ２５０ａ〜ｈの他の一部の複数の第２ビットメモリが接続される形態であってもよい。この場合において、第２ビットメモリの一部のビットメモリと、他の一部のビットメモリとから、ビット信号がパラレルに伝送される。よって、バッファメモリ２５からＤＦＥ２８への信号伝送を高速化する効果が得られる。
また、本実施例では、比較器５１に入力される参照信号の一例として、ランプ信号を用いた例を説明した。本実施例はこの例に限定されるものでは無く、参照信号の別の例として、逐次比較型のＡＤ変換に用いられる参照信号としてもよい。
（実施例２）
実施例１の撮像装置と異なる点を中心に説明する。実施例１の撮像装置は第１チップ１、第２チップ５を積層した撮像装置であった。本実施例の撮像装置は、第１チップ、第２チップ、第３チップとして３つのチップを積層した撮像装置である。
図９は、本実施例の撮像装置の模式図である。第１チップ１０１、第２チップ１０２、第３チップ１０３が積層されている。第１チップ１０１は、光電変換部１３が複数行複数列に渡って配されている。
第２チップ１０２にはＡＤ変換部２１が複数行複数列に渡って配されている。
第３チップ１０３には、バッファメモリ２５と、ＤＦＥ２８とを備える領域が、複数行複数列配されている。
図１０（ａ）は本実施例の撮像装置の構成を示したブロック図である。図１０（ａ）では、図３に示したブロックと同じ機能を有するブロックに、図３で付した符号と同じ符号を付している。本実施例の撮像装置は、ＡＤ変換部２１の外部に第１メモリ５５が設けられている。第１メモリ５５は、第３チップ１０３に配されている。本実施例では、ＡＤ変換領域２２とは別の領域に、複数行複数列の第１メモリ５５が配されたメモリ領域が配されている。
図１０（ｂ）は、本実施例のＡＤ変換部２１に関わる構成を示したブロック図である。第１メモリ５５がＡＤ変換部２１の外部に設けられている点以外は、図４（ｂ）の構成と同じとすることができる。
本実施例においても、第１メモリ５５とバッファメモリ２５との間の信号伝送と、バッファメモリ２５とＤＦＥ２８との間の信号伝送は実施例１と同じとすることができる。
このように、本実施例の撮像装置は、比較器５１を有するＡＤ変換部と、ＡＤ変換部の出力を受ける第１メモリ５５とが別のチップに設けられた場合においても、実施例１と同じ効果を得ることができる。
（実施例３）
本実施例の撮像装置について、実施例１と異なる点を中心に説明する。
本実施例の撮像装置は、ＦＤ部６０５に入力ノードが接続されたトランジスタ（実施例１で言えば増幅トランジスタ６０７）が、比較器が備える差動対の入力トランジスタとして動作する。
図１１は、本実施例の撮像装置の回路を示した回路図である。
第１チップ１には、光電変換部（フォトダイオード）９１３、転送トランジスタ９１４、リセットトランジスタ９１５、ＦＤ部９２０を有する画素９１２が配されている。画素９１２は、図１のように、複数行および複数列に渡って配されている。
また、画素９１２は、入力トランジスタ９１７−１、９１７−２、電流源９１９を有する。
第２チップ５には、カレントミラー回路を構成するトランジスタ群９１８、メモリ部９２１、ランプ信号生成部９１１が配されている。
トランジスタ群９１８の共通ノードには、電源電圧ＶＤＤが供給される。また、電流源９１９の一方の主ノードは入力トランジスタ９１７−１、９１７−２が接続される。電流源９１９の他方の主ノードは電源電圧ＧＮＤ（接地電位）が供給される。
入力トランジスタ９１７−１、９１７−２、カレントミラー回路を構成するトランジスタ群９１８、電流源９１９によって差動対９２５が構成される。差動対９２５の複数の入力ノードとして、入力トランジスタ９１７−１、９１７−２が設けられている。差動対９２５の入力トランジスタ９１７−１は制御ノードであるゲートがＦＤ部９２０に接続されている。また、入力トランジスタ９１７−１は転送トランジスタ９１４を介して光電変換部９１３に接続されていることから、入力トランジスタ９１７−１は光電変換部９１３に接続された、差動対９２５の入力ノードと言える。
また、入力トランジスタ９１７−２の制御ノードであるゲートは、伝送線９１６を介して、ランプ信号生成部９１１に接続されていることから、入力トランジスタ９１７−２は、ランプ信号生成部９１１が接続された、差動対９２５の入力ノードと言える。
差動対９２５の一部である入力トランジスタ９１７−１、９１７−２、電流源９１９は、光電変換部９１３が配された第１チップ１に配されている。一方、差動対９２５の他の一部であるカレントミラー回路であるトランジスタ群９１８は第２チップ５に配されている。そして、本実施例では、ランプ信号生成部９１１は、差動対９２５の一部である入力トランジスタ９１７−１、９１７−２、電流源９１９は、光電変換部９１３が配された第１チップ１とは別のチップである第２チップ５に配されている。
差動対９２５は、入力トランジスタ９１７−１の制御ノードの電位と、入力トランジスタ９１７−２の制御ノードの電位とを比較した結果を示す比較結果信号ＣＯＵＴを出力する比較器である。すなわち、差動対９２５を備える比較器と、メモリ部９２１は、光電変換部９１３が蓄積した電荷に基づくアナログ信号をデジタル信号に変換するＡＤ変換部である。
本実施例のメモリ部９２１は、実施例１で述べた第１メモリ５５とすることができる。そして、この第１メモリ５５の後段に、実施例１と同じく、バッファメモリ２５を設ける。そして、バッファメモリ２５の後段にＤＦＥ２８を設ける。
第１メモリ５５とバッファメモリ２５との間の信号伝送と、バッファメモリ２５とＤＦＥ２８との間の信号伝送は実施例１と同じとすることができる。
このように、本実施例のように、ＦＤ部（浮遊拡散部）が接続された入力ノードを有する入力トランジスタが、差動対の入力トランジスタである場合においても、実施例１の撮像装置と同じ効果を得ることができる。
なお、これまでの実施例は、画素の電荷蓄積期間の開始同士、終了同士が行ごとで異なるローリングシャッタ動作を説明した。これまでの実施例は、画素の電荷蓄積期間の開始同士、終了同士が複数行複数列で同じグローバルシャッタ動作であっても、行うことができる。
（実施例４）
図１２は、本実施例による撮像システム５００の構成を示すブロック図である。本実施例の撮像システム５００は、上述の各実施例で述べた撮像装置のいずれかの構成を適用した撮像装置２００を含む。撮像システム５００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１２に、上述の各実施例のいずれかの撮像装置を撮像装置２００として適用したデジタルスチルカメラの構成例を示す。
図１２に例示した撮像システム５００は、撮像装置２００、被写体の光学像を撮像装置２００に結像させるレンズ５０２０、レンズ５０２０を通過する光量を可変にするための絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。レンズ５０２０及び絞り５０４は、撮像装置２００に光を集光する光学系である。
撮像システム５００は、また、撮像装置２００から出力される出力信号の処理を行う信号処理部５０８０を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。信号処理部５０８０は、撮像装置２００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。この場合、撮像装置２００の内部には、必ずしもＡＤ変換回路を有する必要はない。
撮像システム５００は、更に、画像データを一時的に記憶するためのバッファメモリ部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に撮像システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。なお、記録媒体５１４は、撮像システム５００に内蔵されていてもよく、着脱可能であってもよい。
更に撮像システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、撮像装置２００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム５００は、少なくとも撮像装置２００と、撮像装置２００から出力された出力信号を処理する信号処理部５０８０とを有すればよい。全体制御・演算部５１８及びタイミング発生部５２０は、撮像装置２００の制御機能の一部又は全部を実施するように構成してもよい。
撮像装置２００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、撮像装置２００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。
上述した各実施例の撮像装置による撮像装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
（実施例５）
本実施例の撮像システム及び移動体について、図１３及び図１４を用いて説明する。
図１３は、本実施例による撮像システム及び移動体の構成例を示す概略図である。図１４は、本実施例による撮像システムの動作を示すフロー図である。
本実施例では、車載カメラに関する撮像システムの一例を示す。図１３は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の各実施例のいずれかの撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。画像前処理部７１５の機能は、撮像装置７０２内に組み込まれていてもよい。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。
集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検出すると、主制御部７１３に異常を発報する。
集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取りうる。
集積回路７０３は、主制御部７１３からの制御信号を受け或いは自身の制御部によって、撮像装置７０２へ制御信号や設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内の電圧スイッチ１３をパルス駆動させるための設定や、フレーム毎に電圧スイッチ１３を切り替える設定等を送信する。
撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
また、撮像システム７０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施例では、車両の周囲、例えば前方又は後方を撮像システム７０１で撮影する。図１３（ｂ）に、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示す。
２つの撮像装置７０２は、車両７００の前方に配置される。具体的には、車両７００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置７０２が線対称に配置されると、車両７００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置７０２は、運転者が運転席から車両７００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置７１２は、運転者の視野に入りやすい配置が好ましい。
次に、撮像システム７０１における撮像装置７０２の故障検出動作について、図１４を用いて説明する。撮像装置７０２の故障検出動作は、図１４に示すステップＳ８１０〜Ｓ８８０に従って実施される。
ステップＳ８１０は、撮像装置７０２のスタートアップ時の設定を行うステップである。すなわち、撮像システム７０１の外部（例えば主制御部７１３）又は撮像システム７０１の内部から、撮像装置７０２の動作のための設定を送信し、撮像装置７０２の撮像動作及び故障検出動作を開始する。
次いで、ステップＳ８２０において、有効画素から画素信号を取得する。また、ステップＳ８３０において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ８２０とステップＳ８３０とは逆でもよい。
次いで、ステップＳ８４０において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。
ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップＳ８５０に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップＳ８６０へと移行する。ステップＳ８６０では、走査行の画素信号をメモリ７０５に送信して一次保存する。そののち、ステップＳ８２０に戻り、故障検出動作を継続する。
一方、ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップＳ８７０に移行する。ステップＳ８７０において、撮像動作に異常があると判定し、主制御部７１３、又は警報装置７１２に警報を発報する。警報装置７１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ８８０において撮像装置７０２を停止し、撮像システム７０１の動作を終了する。
なお、本実施例では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。
なお、ステップＳ８７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。
また、本実施例では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システム７０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
［変形実施例］
本発明は、上記実施例に限らず種々の変形が可能である。
例えば、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本発明の実施例である。
また、上述の実施例は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。
１ 第１チップ
５ 第２チップ
２１ ＡＤ変換部（ＡＤＣ）
２２ ＡＤ変換領域（ＡＤＣ Ａｒｒａｙ）
２５ バッファメモリ
２８ デジタル信号処理回路（ＤＦＥ）
３０ タイミングジェネレータ（ＴＧ）
３１ カウンタ
３５ ランプ信号生成部

Claims (15)

  1. 複数行および複数列に渡って配された複数の光電変換部と、
    複数行および複数列に渡って配され、各々が複数の第１ビットメモリを有する複数のＡＤ変換部と、
    複数の第２ビットメモリと、
    複数の第１伝送線と、
    複数の第２伝送線と、
    複数の第３伝送線と、
    前記複数のＡＤ変換部を行単位で走査する走査回路と、を備える撮像装置であって、
    前記複数のＡＤ変換部の各々は、対応する前記光電変換部が生成する信号に基づく信号をＡＤ変換することによって複数のビットのデジタル信号を生成する回路であり、
    前記複数のＡＤ変換部の各々が含む前記複数の第１ビットメモリの各々は、前記デジタル信号の前記複数のビットのうちの互いに異なる１ビットのデジタル信号を保持し、
    前記複数の第１伝送線の各々は、対応する１列および複数行に渡って配された、複数のＡＤ変換部の各々の複数の第１ビットメモリに接続され、
    前記複数の第２ビットメモリは、前記複数の第１伝送線の１つに接続され、前記複数のビットのうちの互いに異なる１ビットのデジタル信号を各々が保持し、
    前記第２伝送線には、前記複数の第２ビットメモリの一部のビットメモリが接続され、
    前記第３伝送線には、前記複数の第２ビットメモリの他の一部のビットメモリが接続されることを特徴とする撮像装置。
  2. 前記第１伝送線の１つと、前記複数の第２ビットメモリと、前記第２伝送線と、前記第３伝送線を各々が含む複数の組を有し、
    前記複数の第２ビットメモリを順に走査する第２走査回路と、
    前記複数の組の各々の前記第２伝送線と前記第３伝送線を走査する第３走査回路とを有することを特徴とする請求項１に記載の撮像装置。
  3. 前記複数の組の各々は、前記複数の第２ビットメモリをそれぞれが有する複数のメモリ群と、第１選択回路とを有し、
    前記第１選択回路は、前記第１伝送線を、前記複数のメモリ群の一方のメモリ群の前記複数の第２ビットメモリに選択的に接続することを特徴とする請求項２に記載の撮像装置。
  4. 前記複数の組の各々は、第２選択回路を有し、
    前記撮像装置は、第４伝送線と、第５伝送線とを有し、
    前記複数のメモリ群の各々は、前記第２伝送線と、前記第３伝送線とを有し、
    前記第２選択回路は、前記複数のメモリ群の一方のメモリ群の前記第２伝送線と、前記複数のメモリ群の他方のメモリ群の前記第２伝送線を選択的に前記第４伝送線に接続し、
    前記第２選択回路は、前記複数のメモリ群の一方のメモリ群の前記第３伝送線と、前記複数のメモリ群の他方のメモリ群の前記第３伝送線を選択的に前記第５伝送線に接続することを特徴とする請求項３に記載の撮像装置。
  5. 前記第３走査回路は、前記複数の組の各々の前記第２選択回路を制御走査することによって、前記複数の組の各々の前記第２伝送線と前記第３伝送線を走査することを特徴とする請求項４に記載の撮像装置。
  6. 前記第３走査回路が、前記複数の組の各々の前記第２伝送線と前記第３伝送線を走査することによって、前記複数行のうちの第１行の前記光電変換部の信号に基づく前記デジタル信号が前記第４伝送線と前記第５伝送線に出力される期間に、
    前記第１行の光電変換部の次に信号が読み出される行の前記光電変換部の信号に基づく前記デジタル信号が、前記複数の第１ビットメモリから前記第１伝送線に出力されることを特徴とする請求項４または５に記載の撮像装置。
  7. 前記ＡＤ変換部は、前記光電変換部に基づく信号と参照信号との比較を行い、前記比較の結果を示す比較結果信号を前記複数の第１ビットメモリに出力する比較器を有し、
    前記撮像装置は、クロック信号を計数したカウント信号を生成するカウンタをさらに有し、
    前記複数の第１ビットメモリは、前記比較結果信号の信号レベルが変化したタイミングに基づいて、前記カウント信号を保持することを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
  8. 前記参照信号がランプ信号であることを特徴とする請求項７に記載の撮像装置。
  9. 前記複数の光電変換部が第１チップに配され、
    前記比較器が第２チップに配され、
    前記複数の第２ビットメモリが第３チップに配され、
    前記第１チップ、前記第２チップ、前記第３チップが積層されていることを特徴とする請求項７または８に記載の撮像装置。
  10. 前記複数の第１ビットメモリが、前記第３チップに配されていることを特徴とする請求項９に記載の撮像装置。
  11. 前記比較器が、複数の入力トランジスタを有する差動対を備え、
    前記複数の入力トランジスタの一方の入力トランジスタの入力ノードが前記光電変換部に接続され、
    前記複数の入力トランジスタの他方の入力ノードに、前記参照信号が入力されることを特徴とする請求項７〜１０のいずれか１項に記載の撮像装置。
  12. 前記複数の光電変換部が第１チップに配され、
    前記複数の第１ビットメモリが第２チップに配され、
    前記第１チップと前記第２チップとが積層されていることを特徴とする請求項１〜８のいずれかに記載の撮像装置。
  13. 請求項１〜１２のいずれか１項に記載の撮像装置と、前記撮像装置が出力する信号を処理する信号処理部とを有することを特徴とする撮像システム。
  14. 請求項１〜１２のいずれか１項に記載の撮像装置を有する移動体であって、
    前記移動体の移動を制御する制御部をさらに有することを特徴とする移動体。
  15. 複数行および複数列に渡って配された複数の光電変換部が生成した電荷に基づく信号が入力されるチップであって、
    前記チップは、
    複数行および複数列に渡って配され、各々が複数の第１ビットメモリを有する複数のＡＤ変換部と、
    複数の第２ビットメモリと、
    複数の第１伝送線と、
    複数の第２伝送線と、
    複数の第３伝送線と、
    前記複数のＡＤ変換部を行単位で走査する走査回路と、を備え、
    前記複数のＡＤ変換部の各々は、対応する前記光電変換部が生成する信号に基づく信号をＡＤ変換することによって複数のビットのデジタル信号を生成する回路であり、
    前記複数のＡＤ変換部の各々が含む前記複数の第１ビットメモリの各々は、前記デジタル信号の前記複数のビットのうちの互いに異なる１ビットのデジタル信号を保持し、
    前記複数の第１伝送線の各々は、対応する１列および複数行に渡って配された、複数のＡＤ変換部の各々の複数の第１ビットメモリに接続され、
    前記複数の第２ビットメモリは、前記複数の第１伝送線の１つに接続され、前記複数のビットのうちの互いに異なる１ビットのデジタル信号を各々が保持し、
    前記第２伝送線には、前記複数の第２ビットメモリの一部のビットメモリが接続され、
    前記第３伝送線には、前記複数の第２ビットメモリの他の一部のビットメモリが接続されることを特徴とするチップ。
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