TW201941589A - 成像裝置、成像系統、及移動體 - Google Patents

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Abstract

本公開涉及成像裝置、成像系統和移動體。成像裝置包括：第一傳輸線，連接到多個位元記憶體；多個第二位元記憶體，設置在記憶體區域的外部並連接到第一傳輸線，並且第二位元記憶體各自被配置為保持作為多個位元中的不同位元之一的一位元的數位訊號；第二傳輸線，連接到多個第二位元記憶體的一部分；以及，第三傳輸線，連接到多個第二位元記憶體的另一部分。

Description

成像裝置、成像系統、及移動體
本發明涉及成像裝置、成像系統和移動體。
日本專利申請公開No. 2014-165733討論了一種成像裝置，該成像裝置包括對光電轉換單元的訊號執行AD轉換的類比-數位（AD）轉換單元。在該成像裝置中，AD轉換單元設置成多列和多行。
在日本專利申請公開No. 2014-165733中討論的成像裝置中，一行中的AD轉換單元連接到一個垂直匯流排。該垂直匯流排連接到對應於每行提供的訊號保持單元。數位訊號從每行的訊號保持單元依序地傳輸到輸出單元。
根據本發明的一個態樣，成像裝置包括：多個光電轉換單元，設置成多列和多行；記憶體區域，其中多個第一位元記憶體設置成多列和多行，第一位元記憶體各自保持一位元的數位訊號，並且該一位元是數位訊號的不同位元之一，該數位訊號由多個位元形成且透過基於由多個光電轉換單元中的對應光電轉換單元產生的訊號的訊號的類比-數位（AD）轉換而產生；第一傳輸線，設置為對應於多行中的一行中的多個第一位元記憶體，並且從記憶體區域延伸到記憶體區域的外部，第一傳輸線連接到該一行中的多個第一位元記憶體；多個第二位元記憶體，設置在記憶體區域的外部並連接到第一傳輸線，第二位元記憶體各自被配置為保持一位元的數位訊號，該一位元是多個位元中的不同位元之一；第二傳輸線，連接到多個第二位元記憶體的一部分；以及，第三傳輸線，連接到多個第二位元記憶體的另一部分。
參考圖式，根據示例性實施例的以下描述，本發明的其它特徵將變得清楚。
日本專利申請公開No. 2014-165733討論了成像裝置，但是沒有討論位元記憶體，每個位元記憶體保持由多個位元形成的數位訊號的一個不同位元，也沒有討論用於傳輸數位訊號的傳輸線的連接配置。
下面要描述的技術涉及一種用於加速由多個位元形成的數位訊號的傳輸，同時抑制傳輸線的佈線數量的增加的技術。
以下將參考圖式來描述示例性實施例。
圖1A是示出根據第一示例性實施例的成像裝置中包括的第一晶片1和第二晶片5的圖示。在第一晶片1中，光電轉換單元13設置成多列和多行。此外，在第二晶片5中，類比-數位（AD）轉換單元（下文中，各自稱為“AD轉換器（ADC）”）21設置成多列和多行。ADC 21執行基於由光電轉換單元13產生的訊號的訊號到由多個位元形成的數位訊號的AD轉換。在圖1A中，僅示出了光電轉換單元13和ADC 21。然而，除了這些單元之外，用於控制光電轉換單元13的控制線和用於傳輸基於由光電轉換單元13累積的電荷的訊號的訊號線適當地設置在第一晶片1和第二晶片5中。此外，垂直掃描電路和諸如時序產生器之類的驅動電路適當地設置在第一晶片1或第二晶片5中。
圖1B是第一晶片1和第二晶片5的截面圖。第一晶片1和第二晶片5經由接合平面2連接。在接合平面2處，位元於第一晶片1的最上層和絕緣層中的佈線和位元於第二晶片5的最上層和絕緣層中的佈線連接。Cu通常用於佈線。Al也可以用作另一個示例。位元於第一晶片1的最上層中的佈線和位元於第二晶片5的最上層中的佈線經由連接部3連接。
圖2是根據本示例性實施例的像素11的等效電路圖。像素11包括充當光電轉換單元13的光電二極體。穿過微透鏡和濾色器（未示出）的光入射在像素11的光電二極體上。
光電二極體經由傳送電晶體603連接到浮動擴散部（下文中稱為“FD部”）605。此外，傳送電晶體603的閘極經由控制線650連接到垂直掃描電路（未示出）。控制線650傳輸訊號Tx。
FD部605連接到放大電晶體607的閘極和重設電晶體606。
重設電晶體606和放大電晶體607被供應電源電壓Vdd。重設電晶體606的閘極經由控制線660連接到垂直掃描電路（未示出）。控制線660傳輸訊號Rx。
放大電晶體607連接到選擇電晶體608。選擇電晶體608的閘極經由控制線665連接到垂直掃描電路（未示出）。控制線665傳輸訊號PSELx。
選擇電晶體608連接到訊號線201。
圖3是示出根據本示例性實施例的成像裝置的第二晶片5的配置的框圖。
第二晶片5包括AD轉換區（在圖3中指示為“ADC陣列”）22，其中ADC 21設置成多列和多行。AD轉換區22也設置成多列和多行。對應於每個AD轉換區22提供緩衝記憶體25。AD轉換區22的ADC 21和緩衝記憶體25透過圖3中未示出的傳輸線連接。
第二晶片5進一步包括垂直掃描電路（在圖3中指示為“VSCAN”）24，該垂直掃描電路24依序地掃描設置在第一晶片1中的每列中的像素11。
第二晶片5包括數位訊號處理電路（下文中稱為“數位前端（DFE）”，如圖3中所指示的）28。DFE 28針對從緩衝記憶體25輸出的數位訊號執行各種處理（包括噪訊減法處理，以及如增益校正和偏移校正之類的各種校正）。第二晶片5包括兩個DFE 28。DFE 28中的一個處理從多個緩衝記憶體25輸出的數位訊號。
本示例性實施例的ADC 21執行斜坡訊號比較型的AD轉換，用於將斜坡訊號與基於由光電轉換單元13產生的訊號的訊號進行比較。第二晶片5包括產生該斜坡訊號的斜坡訊號產生單元35（指示為如圖3中的“斜坡產生”）。
第二晶片5包括產生各種控制訊號的時序產生器（TG）30。第二晶片5進一步包括計數器31，計數器31產生用於斜坡訊號比較型的AD轉換中的格雷碼的計數訊號。
第二晶片5包括資料介面單元（在圖3中指示為“資料I/F”）36，該資料介面單元36將由DFE 28處理的訊號輸出到成像裝置的外部。
圖4A是示出關於一個AD轉換區22和一個緩衝記憶體25的配置的細節的框圖。
AD轉換區22包括m列和n行的ADC 21，作為多列和多行的ADC 21。
AD轉換區22包括從AD轉換區22延伸到設在AD轉換區22外部的緩衝記憶體25的多個傳輸線43。一個傳輸線43連接到設置成多列和一行的ADC 21。換句話說，多個傳輸線43設置在AD轉換區22中，使得多個傳輸線43中的每一個連接到設置成多列和一行的ADC 21。
此外，第二晶片5包括ADC掃描電路（在圖4A中指示為“ADC SCAN”）41，該ADC掃描電路41逐列地掃描設置成多列和多行的ADC 21。如將在下面描述的，ADC 21包括記憶體，該記憶體保持透過對對應於光電轉換單元13的訊號的訊號執行AD轉換而獲得的數位訊號。該記憶體連接到傳輸線43。ADC掃描電路41逐列地選擇相應ADC 21的每個記憶體。由該記憶體保持的數位訊號被從ADC掃描電路41選擇的記憶體輸出到傳輸線43。
輸出到傳輸線43的訊號經由傳輸線43傳輸到緩衝記憶體25。如將在下面描述的，在緩衝記憶體25中，各自保持由多個位元形成的數位訊號的每個位元的訊號（下文中稱為“位元訊號”）的記憶體（下文中稱為“位元記憶體”）被設置成多列和多行。第二晶片5包括垂直地掃描緩衝記憶體25的記憶體垂直掃描電路（在圖4A中指示為“MEM VSCAN”）45。第二晶片5進一步包括水平地掃描緩衝記憶體25的記憶體水平掃描電路（在圖4A中指示為“MEM HSCAN”）48。
位元訊號經由傳輸線49從記憶體垂直掃描電路45和記憶體水平掃描電路48選擇的位元記憶體傳輸到DFE 28。
圖4B是示出ADC 21的配置的框圖。ADC 21經由圖1B中示出的連接部3連接到圖2中示出的訊號線201。連接部3連接第二晶片5和第一晶片1。電流源50設在第二晶片5中，並經由圖1B中示出的連接部3向圖2中示出的訊號線201供應電流。以這種方式，像素11的放大電晶體607執行源極跟隨器操作。換句話說，電流源50和放大電晶體607形成源極跟隨器電路。
ADC 21包括比較器51和第一記憶體55。斜坡訊號VRMP從如圖3中示出的斜坡訊號產生單元35輸出到比較器51。比較器51將比較結果訊號輸出到第一記憶體55。比較結果訊號指示斜坡訊號VRMP與從訊號線201輸出的像素11的訊號之間的比較的結果。計數訊號Count從如圖3中示出的計數器31輸出到第一記憶體55。計數訊號Count是透過格雷碼計數時鐘訊號而獲得的訊號。基於比較結果訊號的訊號電位準的改變發生的時序，第一記憶體55保持在那時的計數訊號Count。計數訊號Count的每個位元訊號由位元記憶體（第一位元記憶體55）的對應的位元記憶體保持，並且是對應於基於由光電轉換單元13產生的訊號的訊號的數位訊號的每個位元訊號。
在本示例性實施例中，第一記憶體55包括在ADC 21中。因此，設置成多列和多行的包括第一記憶體55的記憶體區域是本示例性實施例中的AD轉換區22。
掃描訊號從圖4A中示出的ADC掃描電路41輸出到第一記憶體55。輸入處於有效電位準的掃描訊號的第一記憶體55將保持的數位訊號輸出到傳輸線43。
圖5是示出圖4A和圖4B中示出的ADC 21中的一個ADC 21、和緩衝記憶體25的配置的框圖。這裡，將主要描述設置成多列和多行的ADC 21中的一個ADC 21。其它ADC 21各自也具有與下面將描述的ADC 21的配置相同的配置。
第一記憶體55包括第一位元記憶體550a至550d。第一位元記憶體550a至550d中的每一個是保持計數訊號Count的每個位元的訊號的記憶體。比較器51的比較結果訊號輸出到第一位元記憶體550a至550d。
此外，掃描訊號S1至S4從ADC掃描電路41分別輸入到第一位元記憶體550a至550d。ADC掃描電路41是第一掃描電路，其在第一方向（掃描列中的前進方向）上掃描多個第一位元記憶體550a至550d。此外，一個傳輸線43連接到第一位元記憶體550a至550d。換句話說，傳輸線43是連接多個第一位元記憶體的第一傳輸線。ADC掃描電路41依序地使掃描訊號S1至S4進入有效電位準。透過該操作，從第一位元記憶體550a開始，將位元訊號依序地輸出到傳輸線43。換句話說，傳輸線43串列地傳輸由一個ADC 21輸出的數位訊號的位元訊號。
之後，ADC掃描電路41依序地使掃描訊號S5至S8進入有效電位準。透過該操作，由此多列中的ADC 21中的每一個的數位訊號的位元訊號被串列地傳送到一個傳輸線43。
緩衝記憶體25包括位元記憶體單元250，位元記憶體單元250中排列有第二位元記憶體。緩衝記憶體25進一步包括第一選擇器電路60和第二選擇器電路65。控制訊號SEL1從圖3中示出的TG 30輸入到第一選擇器電路60。此外，控制訊號SEL2從圖3中示出的TG 30輸入到第二選擇器電路65。
位元記憶體單元250包括相對於一行中的ADC 21設置成多行的第二位元記憶體。可以說，在多行中的第二位元記憶體中，行中的第二位元記憶體是一個記憶體組。還可以說另一行中的第二位元記憶體是另一個記憶體組。換句話說，可以說位元記憶體單元250包括關於一行中的ADC 21的多個記憶體組。在控制訊號SEL1處於有效電位準的情況下，第一選擇器電路60將從傳輸線43傳輸的每個位元訊號傳輸到設為多行的第二位元記憶體的一行。在控制訊號SEL1處於非有效電位準的情況下，第一選擇器電路60將從傳輸線43傳輸的每個位元訊號傳輸到設為多行的第二位元記憶體的另一行。
記憶體垂直掃描電路45將掃描訊號Sxy（x是1至8中的任何一個的值，並且y是1或2的值）輸出到對應的第二位元記憶體。記憶體垂直掃描電路45是在第一方向（掃描列中的前進方向）上掃描多個第二位元記憶體250a至250h的第二掃描電路。
緩衝記憶體25包括傳輸線組520。如下面將詳細描述的，傳輸線組520包括多個傳輸線。
輸入處於有效電位準的掃描訊號Sxy的第二位元記憶體保持從第一選擇器電路60輸出的位元訊號。
在從TG 30輸出的控制訊號SEL2處於有效電位準的情況下，第二選擇器電路65將傳輸線組520連接到開關SW2，位元訊號要從第二位元記憶體的一行傳輸到傳輸線組520。另一方面，在控制訊號SEL2處於非有效電位準的情況下，第二選擇器電路65將傳輸線組520連接到開關SW2，位元訊號將從第二位元記憶體的另一行傳輸到傳輸線組520。
記憶體水平掃描電路48將掃描訊號Hw（w是1至n中的任何一個的整數）輸出到對應的開關SWw（w是1至n中的任何一個的整數）。從掃描訊號H1開始，記憶體水平掃描電路48依序地使掃描訊號Hw進入有效電位準。透過該操作，位元訊號從開關SW1依序地輸出到傳輸線組49。記憶體水平掃描電路48是掃描包括在多個集合中的每個集合中的第二傳輸線和第三傳輸線的第三掃描電路。
圖6是示出圖5中示出的緩衝記憶體25的細節的圖示。傳輸線組520包括傳輸線520a至520h。此外，位元記憶體單元250包括第二位元記憶體250a至250h。第二位元記憶體250a連接到傳輸線520a。類似地，第二位元記憶體250b至250h中的每一個連接到傳輸線520b至520h中的對應傳輸線520z（z是b至h中的任何一個）。例如，傳輸線520a是連接作為多個第二位元記憶體250a至250h的一部分的第二位元記憶體的第二位元記憶體250a的第二傳輸線。此外，傳輸線520b是連接作為多個第二位元記憶體250a至250h的另一部分的第二位元記憶體的第二位元記憶體250b的第三傳輸線。
第二選擇器電路65包括被設置為分別對應於傳輸線520a至520h的選擇器電路65a至65h。傳輸線組49包括傳輸線490a至490h。選擇器電路65a至65h中的每一個經由對應的開關SW連接到傳輸線490a至490h的對應傳輸線。傳輸線490a是選擇性地連接多個記憶體組的一個記憶體組的第二傳輸線或多個記憶體組的另一個記憶體組的第二傳輸線的第四傳輸線。此外，傳輸線490b是選擇性地連接多個記憶體組的一個記憶體組的第三傳輸線或多個記憶體組的另一個記憶體組的第三傳輸線的第五傳輸線。
圖7是示出根據本示例性實施例的成像裝置的操作的時序圖。
圖7中示出的訊號對應於參考圖2至圖6描述的訊號。圖7中示出的電位元VLINE指示訊號線201的電位元。
在時段P1中，垂直掃描電路24使要輸出到像素列的訊號Rx進入有效電位準，該像素列是要輸出訊號的像素列。透過該操作，重設電晶體606由此變為有效，並且FD部605的電位元被重設。對應於其重設被消除的FD部605的電位元的訊號（噪訊訊號）經由選擇電晶體608從放大電晶體607輸出到訊號線201。
在時段P2中，斜坡訊號產生單元35開始斜坡訊號VRMP的電位元的單調改變。這裡的單調改變指示，在改變的開始到結束的時段期間，電位元改變的方向維持不變。在從改變的開始到結束的時段期間斜坡訊號的每單位元時間的電位元改變率發生改變的情況下，該改變也在電位元的單調改變的範圍內。
在時段P2中，第一記憶體55的第一位元記憶體550a至550d中的每一個在比較結果訊號的訊號電位準改變時保持計數訊號Count。該計數訊號Count是基於噪訊訊號的數位訊號。這將被稱為“資料N”。
在時段P4中，TG 30保持控制訊號SEL1以有效電位準輸出到第一選擇器電路60。透過該操作，要從第一位元記憶體550a至550d輸出的位元訊號被輸出到連接到第一選擇器電路60和位元記憶體單元250的一行的第二位元記憶體250a至250h的傳輸線。
在時段P4中，ADC掃描電路41依序地使掃描訊號S1至S8進入有效電位準。與此同步地，記憶體垂直掃描電路45依序地使掃描訊號S11、S21、S31、S41、S51、S61、S71和S81進入有效電位準。
例如，在掃描訊號S1處於有效電位準的情況下，掃描訊號S11處於有效電位準。由第一位元記憶體550a輸出的位元訊號由此被位元記憶體單元250的一行中的第二位元記憶體250a保持。類似地，由一個ADC 21的第一記憶體55保持的資料N的位元訊號被第二位元記憶體250a至250d保持。此外，由同一行中的另一列中的ADC 21的第一記憶體55保持的資料N的位元訊號被第二位元記憶體250e至250h保持。
在包括在時段P4中的時段P3中，垂直掃描電路24使訊號Tx進入有效電位準。透過該操作，在光電轉換單元13中產生的電荷被傳送到FD部605。結果，FD部605具有對應於由光電轉換單元13產生的電荷的電位元。因此，對應於FD部605的電位元的訊號（光學訊號）經由選擇電晶體608從放大電晶體607輸出到訊號線201，FD部605的電位元對應於光電轉換單元13產生的電荷。
如上所述，時段P3包括在時段P4中。換句話說，用於將位元訊號從第一位元記憶體550a至550d傳輸至第二位元記憶體250a至250h的操作和用於將電荷從光電轉換單元13傳送至FD部605的操作平行地執行。
在時段P5中，斜坡訊號產生單元35開始斜坡訊號VRMP的電位元的單調改變。
在時段P5中，第一記憶體55的第一位元記憶體550a至550d各自在比較結果訊號的訊號電位準改變時保持計數訊號Count的對應位元。該計數訊號Count是基於光學訊號的數位訊號。這將被稱為“資料S”。
此外，在時段P5中，記憶體水平掃描電路48依序地使掃描訊號Hw（w是從1至n的整數）進入有效電位準。透過該操作，由位元記憶體單元250的一行中的第二位元記憶體250a至250h保持的資料N被輸出到傳輸線組49。
在時段P7中，TG 30保持控制訊號SEL2以有效電位準輸出到第一選擇器電路60。透過該操作，從第一位元記憶體550a至550d輸出的位元訊號被輸出到連接到第一選擇器電路60和位元記憶體單元250的另一行中的第二位元記憶體250a至250h的傳輸線。
在時段P7中，ADC掃描電路41依序地使掃描訊號S1至S8進入有效電位準。與此同步地，記憶體垂直掃描電路45依序地使掃描訊號S12、S22、S32、S42、S52、S62、S72和S82進入有效電位準。
例如，在掃描訊號S1處於有效電位準的情況下，掃描訊號S12處於有效電位準。透過該操作，由第一位元記憶體550a輸出的位元訊號被位元記憶體單元250的另一行中的第二位元記憶體250a保持。類似地，由一個ADC 21的第一記憶體55保持的資料S的位元訊號被第二位元記憶體250a至250d保持。此外，由同一行中的另一列中的ADC 21的第一記憶體55保持的資料S的位元訊號被第二位元記憶體250e至250h保持。
在包括在時段P7中的時段P6中，垂直掃描電路24使要供應給下一像素列的訊號Rx進入有效電位準。透過該操作，下一列中的重設電晶體606變為有效，並且FD部605的電位元被重設。噪訊訊號從下一列的像素11輸出到訊號線201。
在時段P8和時段P9中，記憶體水平掃描電路48依序地使掃描訊號Hw（w是從1至n的整數）進入有效電位準。透過該操作，由位元記憶體單元250的另一行中的第二位元記憶體250a至250h保持的資料S被輸出到傳輸線組49。
在與時段P9重疊的時段P10中，與在前面時段P4中的一樣，由一個ADC 21的第一記憶體55保持的資料N的位元訊號被第二位元記憶體250a至250d保持。此外，由同一行中的另一列中的ADC 21的第一記憶體55保持的資料N的位元訊號被第二位元記憶體250e至250h保持。
換句話說，可以平行地執行用於將由位元記憶體單元250的另一行中的第二位元記憶體250a至250h保持的資料S輸出到傳輸線組49的操作和用於將資料S從第一位元記憶體550a至550d輸出到第二位元記憶體250a至250h的操作。這是透過相對於一行中的第一位元記憶體550a至550d提供多行中的第二位元記憶體250a至250h而產生的效果。換句話說，這是因為相對於第一位元記憶體550a提供了多個第二位元記憶體250a，並且可以從該多個第二位元記憶體250a選擇性地輸出位元訊號。這可以減少從第一位元記憶體550a至550d到第二位元記憶體250a至250h的傳送的等待時間。
此外，在本示例性實施例中，透過使用傳輸線43來執行從第一位元記憶體550a至550d的串列傳輸。另一方面，透過使用傳輸線520a至520h和傳輸線490a至490h來執行從第二位元記憶體250a至250h的平行傳輸。以這種方式，因為執行來自第一位元記憶體550a至550d的訊號的串列傳輸，所以可以減小AD轉換區22中的傳輸線的佈線面積。AD轉換區22包括具有多個元件的電路以執行AD轉換。因此，如果不能充分確保AD轉換區22的區面積，則存在ADC的數量減少的情況。在這種情況下，完成多列中的像素11的AD轉換所需的時段增加。因此，透過減小可以增加ADC面積的傳輸線的佈線面積，可以確保足夠數量的ADC。
同時，在串列傳輸中，與平行傳輸相比，傳輸由多個位元形成的數位訊號需要很長時間。因此，對來自設在AD轉換區外部的緩衝記憶體25的數位訊號執行平行傳輸。這可以加速對應於來自成像裝置的多列和多行中的像素11的數位訊號的讀出。
透過平行傳輸高速讀出數位訊號導致掃描訊號的訊號波動和由於傳輸線的訊號波動引起的噪訊。當傳播到ADC時，這種噪訊會導致AD轉換精度下降。具體地說，如果噪訊干擾比較器51的電源線、斜坡訊號VRMP的傳輸線、以及訊號線201和比較器51之間的傳輸線，則比較結果訊號的訊號電位準改變的時序變得與應該發生的改變的時序不同。因此，獲取了具有與應該獲得的數位訊號的值不同的值的數位訊號。在根據本示例性實施例的成像裝置中，執行噪訊平行傳輸的緩衝記憶體被設在AD轉換區22的外部。這可以抑制AD轉換的精度的下降。
另外，在不設緩衝記憶體25的情況下將數位訊號從AD轉換區22傳輸到DFE 28的情況下，出現以下問題。在這種情況下，假設透過從多列和多行的ADC 21指定XY地址來讀出數位訊號。AD轉換區22設有用於執行AD轉換的多個元件，包括比較器51。因此，在數位訊號從AD轉換區22傳輸到DFE 28的情況下，在具有到DFE 28的最長傳輸路徑的ADC 21與具有到DFE 28的最短傳輸路徑的ADC 21之間的距離差異很大。結果，如果基於具有最長傳輸距離的ADC 21確定從ADC 21到DFE 28的傳輸時間，則從AD轉換區22到DFE 28傳輸數位訊號的時間很長。另一方面，如果基於具有最短傳輸距離的ADC 21確定從ADC 21到DFE 28的傳輸時間，則從AD轉換區22到DFE 28傳輸數位訊號中發生故障。
另一方面，在本示例性實施例中，透過垂直掃描將數位訊號從多列和多行的ADC 21傳輸到緩衝記憶體25。另外，透過緩衝記憶體25的垂直掃描和水平掃描將數位訊號傳輸到DFE 28。這可以減小從相應ADC 21到DFE 28的數位訊號的傳輸距離之間的差異。透過該操作，可以高速地傳輸數位訊號，同時保持足夠的時間來傳輸數位訊號。
在本示例性實施例中，描述了為多列和一行的ADC 21提供一個傳輸線43的示例，但是本示例性實施例不限於此。例如，如圖8中示出的，可以存在這樣的配置：多列和一行中的ADC 21中的一些ADC 21連接到傳輸線43-1，而ADC 21中的其它ADC 21連接到傳輸線43-2。在這種情況下，位元訊號可以從多列中的ADC 21平行地傳輸到緩衝記憶體25。
在本示例性實施例中，描述了其中傳輸線520a至520h之一被提供為對應於對應的第二位元記憶體250a至250h之一的示例，但是本示例性實施例不限於此。換句話說，可以存在這樣的配置：第二位元記憶體250a至250h的一部分的多個第二位元記憶體連接到傳輸線520a（第二傳輸線），而第二位元記憶體250a至250h的另一部分的多個第二位元記憶體連接到作為傳輸線520b（第三傳輸線）的另一傳輸線。在這種情況下，位元訊號從第二位元記憶體的一些位元記憶體和第二位元記憶體的其它位元記憶體平行地傳輸。以這種方式，可以獲得加速從緩衝記憶體25到DFE 28的訊號傳輸的效果。
此外，在本示例性實施例中，描述了其中使用斜坡訊號作為要輸入到比較器51的參考訊號的示例的示例。本示例性實施例不限於此。作為參考訊號的另一示例，可以採用要用於逐次逼近型的AD轉換的參考訊號。
將關注與根據第一示例性實施例的成像裝置不同的點來描述第二示例性實施例。在根據第一示例性實施例的成像裝置中，第一晶片1和第二晶片5是層疊的。在根據第二示例性實施例的成像裝置中，第一晶片、第二晶片和第三晶片的三個晶片是層疊的。
圖9是根據本示例性實施例的成像裝置的示意圖。第一晶片101、第二晶片102和第三晶片103是層疊的。在第一晶片101中，光電轉換單元13設置成多列和多行。
在第二晶片102中，ADC 21設置成多列和多行。
在第三晶片103中，各自包括緩衝記憶體25和DFE 28的區設置成多列和多行。
圖10A是示出根據本示例性實施例的成像裝置的配置的框圖。在圖10A中，具有與圖3中示出的塊的功能相同的功能的塊被提供了與圖3中圖式標記相同的圖式標記。在根據本示例性實施例的成像裝置中，第一記憶體55設在ADC 21外部。第一記憶體55設置在第三晶片103中。在本示例性實施例中，多列和多行的第一記憶體55設置在不同於AD轉換區22的區域的記憶體區域中。
圖10B是示出關於本示例性實施例的ADC 21的配置的框圖。除了第一記憶體55設在ADC 21外部之外，圖10B中的配置可以類似於圖4B中的配置。
在本示例性實施例中，第一記憶體55和緩衝記憶體25之間的訊號傳輸以及緩衝記憶體25和DFE 28之間的訊號傳輸可以與第一示例性實施例中的類似。
以這種方式，在包括比較器51的ADC 21和接收ADC 21的輸出的第一記憶體55設在不同的晶片中的情況下，根據本示例性實施例的成像裝置也可以獲得與第一示例性實施例類似的效果。
將關注與第一示例性實施例不同的點來描述根據第三示例性實施例的成像裝置。
在根據本示例性實施例的成像裝置中，具有連接到FD部920的輸入節點的電晶體（對應於第一示例性實施例中的放大電晶體607）作為比較器中包括的差分電路的輸入電晶體操作。
圖11是示出根據本示例性實施例的成像裝置的電路的電路圖。
在第一晶片1中，設置像素912。像素912包括光電轉換單元（光電二極體）913、傳送電晶體914、重設電晶體915和FD部920。如圖11中示出的，像素912設置成多列和多行。
像素912進一步包括輸入電晶體917-1和917-2，以及電流源919。
在第二晶片5中，設置了電晶體組918、記憶體單元921和斜坡訊號產生單元911。電晶體組918形成電流鏡電路。
電源電壓Vdd被供應給電晶體組918的共用節點。輸入電晶體917-1和917-2連接到電流源919的一個主節點。電源電壓GND（接地電位元）被供應給電流源919的另一個主節點。
差分電路925由輸入電晶體917-1和917-2、形成電流鏡電路的電晶體組918以及電流源919來配置。輸入電晶體917-1和917-2設為差分電路925的多個輸入節點。在差分電路925的輸入電晶體917-1中，充當控制節點的閘極連接到FD部920。因為輸入電晶體917-1經由傳送電晶體914連接到光電轉換單元913，所以可以說輸入電晶體917-1是差分電路925的輸入節點，並且該輸入節點連接到光電轉換單元913。
此外，充當輸入電晶體917-2的控制節點的閘極經由傳輸線916連接到斜坡訊號產生單元911。因此，可以說輸入電晶體917-2是差分電路925的輸入節點，並且斜坡訊號產生單元911連接到該輸入節點。
作為差分電路925的一部分的輸入電晶體917-1和917-2以及電流源919設置在第一晶片1中，其中第一晶片1中設置有光電轉換單元913。另一方面，作為電流鏡電路並且形成差分電路925的另一部分的電晶體組918設置在第二晶片5中。此外，在本示例性實施例中，斜坡訊號產生單元911設置在不同於第一晶片1的第二晶片5中。在第一晶片1中，設置了作為差分電路925的部分的輸入電晶體917-1和917-2、電流源919和光電轉換單元913。
差分電路925是輸出比較結果訊號COUT的比較器。比較結果訊號COUT指示輸入電晶體917-1的控制節點的電位元與輸入電晶體917-2的控制節點的電位元之間的比較的結果。換句話說，包括差分電路925的比較器和記憶體單元921形成ADC，該ADC將基於由光電轉換單元913累積的電荷的類比訊號轉換為數位訊號。
本示例性實施例的記憶體單元921可以是第一示例性實施例中描述的第一記憶體55。與第一示例性實施例中一樣，緩衝記憶體25設在第一記憶體55之後的級中。DFE 28設在緩衝記憶體25之後的級中。
第一記憶體55和緩衝記憶體25之間的訊號傳輸以及緩衝記憶體25和DFE 28之間的訊號傳輸可以與第一示例性實施例中的訊號傳輸類似。
此外，在具有連接到FD部（浮動擴散部）的輸入節點的輸入電晶體是如本示例性實施例中的差分電路的輸入電晶體的情況下，可以獲得與根據第一示例性實施例的成像裝置的效果類似的效果。
在上述每個示例性實施例中，描述了捲簾式快門操作。在捲簾式快門操作中，像素的電荷累積時段的開始在列之間變化，並且其結束也在列之間變化。然而，可以如下執行上述每個示例性實施例中的全域快門操作。在該全域快門操作中，像素的電荷累積時段的開始對於多列和多行是相同的，並且其結束也是相同的。
圖12是示出根據第四示例性實施例的成像系統500的配置的框圖。根據本示例性實施例的成像系統500包括成像裝置200，向該成像裝置200應用了根據上述示例性實施例中的任一個的成像裝置的配置。成像系統500的具體示例包括數位靜物相機、數位攝影機和監視器相機。圖12示出了數位靜物相機的配置示例，其中根據上述示例性實施例中的任一個的成像裝置應用於成像裝置200。
圖12中示出的示例的成像系統500包括成像裝置200、透鏡5020、光圈504和屏障506。透鏡5020設為將物體的光學圖像聚焦在成像裝置200上。光圈504設為變化透過透鏡5020的光量。屏障506設為保護透鏡5020。透鏡5020和光圈504形成將光會聚在成像裝置200上的光學系統。
成像系統500進一步包括處理從成像裝置200輸出的輸出訊號的訊號處理單元5080。訊號處理單元5080執行訊號處理操作。具體地，訊號處理單元5080根據需要對輸入訊號執行諸如校正和壓縮之類的各種處理，並輸出處理的結果。訊號處理單元5080可以具有對從成像裝置200輸出的輸出訊號執行AD轉換處理的功能。在這種情況下，不必在成像裝置200內提供A/D轉換電路。
成像系統500進一步包括用於臨時儲存圖像資料的緩衝記憶體單元510，以及用於與外部電腦通訊的外部介面單元（外部I/F單元）512。成像系統500進一步包括諸如半導體記憶體的儲存媒體514和儲存媒體控制介面單元（儲存媒體控制I/F單元）516。提供儲存媒體514以用於記錄和讀出捕獲的圖像資料。提供儲存媒體控制I/F單元516以用於記錄到儲存媒體514和從儲存媒體514讀出。儲存媒體514可以內置在成像系統500中，或者可以是可附接和可移除的。
成像系統500進一步包括總控制/計算單元518和時序產生單元511。總控制/計算單元518執行各種算術運算，並控制整個數位靜物相機。時序產生單元511將各種時序訊號輸出到成像裝置200和訊號處理單元5080。時序訊號可以從外部輸入。成像系統500僅需要至少具有成像裝置200，以及處理從成像裝置200輸出的輸出訊號的訊號處理單元5080。總控制/計算單元518和時序產生單元511可以被配置為執行成像裝置200的部分或全部控制功能。
成像裝置200將圖像訊號輸出到訊號處理單元5080。訊號處理單元5080在對從成像裝置200輸出的圖像訊號執行預定的訊號處理之後輸出圖像資料。此外，訊號處理單元5080使用圖像訊號產生圖像。
透過使用基於根據上述每個示例性實施例的成像裝置的成像裝置配置成像系統，可以實現能夠獲得更高品質的圖像的成像系統。
將參考圖13A、圖13B和圖14來描述根據第五示例性實施例的成像系統和移動體。
圖13A和圖13B分別是根據本示例性實施例的示出成像系統的配置示例的示意圖和示出移動體的配置示例的示意圖。圖14是示出根據本示例性實施例的成像系統的操作的流程圖。
在本示例性實施例中，將描述與車載相機相關的成像系統的示例。圖13A和圖13B示出了車輛系統的示例和安裝在該車輛系統上的成像系統的示例。成像系統701包括成像裝置702、圖像預處理單元715、積體電路703和光學系統714。光學系統714將物體的光學圖像聚焦在成像裝置702上。成像裝置702將由光學系統714聚焦的物體的光學圖像轉換為電訊號。成像裝置702是根據上述示例性實施例中的任何一個的成像裝置。圖像預處理單元715對從成像裝置702輸出的訊號執行預定的訊號處理。圖像預處理單元715的功能可以結合在成像裝置702中。成像系統701設有至少兩個集合，每個集合包括光學系統714、成像裝置702和圖像預處理單元715。來自每個集合的圖像預處理單元715的輸出將被輸入到積體電路703。
積體電路703是用於成像系統的積體電路。積體電路703包括圖像處理單元704、光學距離測量單元706、視差計算單元707、物體辨識單元708和異常檢測單元709。圖像處理單元704包括記憶體705。圖像處理單元704對圖像預處理單元715的輸出訊號執行諸如顯影處理和缺陷校正處理之類的圖像處理。記憶體705被提供用於透過成像獲得的圖像的主儲存。記憶體705還儲存成像像素的缺陷位置。光學距離測量單元706執行聚焦並測量物體的距離。視差計算單元707根據由多個成像裝置702獲取的多條圖像資料計算視差（視差圖像的相位元差）。物體辨識單元708辨識諸如汽車、道路、標誌或人之類的物體。在異常檢測單元709檢測到成像裝置702的異常的情況下，異常檢測單元709向主控制單元713通知檢測到的異常。
積體電路703可以由專門設計的硬體實現，或者可以由軟體模塊實現，或者可以透過其組合實現。積體電路703還可以由現場可程式化閘陣列（FPGA）或專用積體電路（ASIC）實現，或者可以透過其組合來實現。
主控制單元713全面地控制諸如成像系統701、車輛感測器710和控制單元720之類的組件的操作。可以採用其它類型的方法。例如，可以不提供主控制單元713，並且成像系統701、車輛感測器710和控制單元720可以各自具有通訊介面，以經由通訊網路（例如，控制器區域網路（CAN）標準傳輸和接收控制訊號。
積體電路703包括在從主控制單元713接收到控制訊號時或者基於自身控制單元將控制訊號和設定值傳輸到成像裝置702的功能。例如，積體電路703傳輸諸如用於脈衝驅動設在成像裝置702內部的電壓開關的設定、和用於改變每幀的電壓開關的設定之類的設定。
成像系統701連接到車輛感測器710。成像系統701可以檢測自身車輛的駕駛狀況，例如車輛速度、橫擺率和轉向角。成像系統701還可以檢測自身車輛外部的環境以及其它車輛和障礙物的狀態。車輛感測器710還充當距離資訊獲取單元，其獲取關於從視差圖像到目標物體的距離的距離資訊。此外，成像系統701連接到駕駛支持控制單元711，駕駛支持控制單元711提供各種駕駛支持，例如自動轉向、自動列駛和防碰撞功能。具體地，基於成像系統701或車輛感測器710的檢測結果，關於碰撞確定功能，推測與另一輛汽車或障礙物的碰撞，或者確定碰撞的存在/不存在。由此在推測到碰撞的情況下執行回避控制並在碰撞時執行安全裝置啟動。
成像系統701還連接到警報設備712，警報設備712基於碰撞確定單元的確定結果向駕駛員發出警報。例如，在存在發生碰撞的高可能性作為碰撞確定單元的確定的結果的情況下，主控制單元713透過例如制動、釋放加速器踏板或限制引擎輸出來執行用於避免碰撞或減少損壞的車輛控制。警報設備712透過例如發出聲音警報、在儀錶板或汽車導航系統的顯示單元螢幕上顯示資訊、或振動安全帶或轉向器來警告用戶。
在本示例性實施例中，成像系統701捕獲車輛的周圍區域（例如，前方或後方區域）的圖像。圖13B示出了在成像系統701對車輛的前方區域進行成像的情況下的成像系統701的佈局示例。
兩個成像裝置702設置在車輛700的前部。具體地，假設相對於車輛700的前後移動方向或外部形式（例如，車輛寬度）的中心線是對稱軸，兩個成像裝置702設置成關於對稱軸對稱。在獲取指示車輛700和目標物體之間的距離的資訊以及確定碰撞可能性方面，這是期望的。此外，期望成像裝置702設置在當駕駛員從駕駛員座位視覺上辨識車輛700外部的情況時不妨礙駕駛員的視野的位置處。期望警報設備712設置在容易進入駕駛員視野的位置處。
接下來，將參考圖14描述成像系統701中的成像裝置702的故障檢測操作。透過圖14中示出的步驟S810至S880執行成像裝置702的故障檢測操作。
在步驟S810中，執行成像裝置702的啟動時的設定。換句話說，從成像系統701的外部設備（例如，主控制單元713）或成像系統701的內部單元傳輸用於操作成像裝置702的設定，並且開始成像裝置702的成像操作和故障檢測操作。
接下來，在步驟S820中，從掃描列中的有效像素獲取像素訊號。在步驟S830中，從為故障檢測提供的故障檢測像素獲取輸出值。該故障檢測像素包括與有效像素一樣的光電轉換單元。在該光電轉換單元中寫入預定的電壓。故障檢測像素輸出對應於寫入該光電轉換單元中的電壓的訊號。步驟S820和S830可以顛倒。
接下來，在步驟S840中，確定故障檢測像素的預期輸出值和來自故障檢測像素的實際輸出值是否彼此匹配。
在預期輸出值和實際輸出值彼此匹配作為步驟S840中的確定的結果的情況下（步驟S840中的“是”），處理進入步驟S850。在步驟S850中，確定正常地執行成像操作。然後，處理進入步驟S860。在步驟S860中，掃描列中的像素訊號被傳輸到記憶體705，並且臨時保存傳輸的像素訊號。然後，處理返回到步驟S820，並且繼續故障檢測操作。
另一方面，在預期輸出值和實際輸出值彼此不匹配作為步驟S840中的確定的結果的情況下（步驟S840中的“否”），處理進入步驟S870。在步驟S870中，確定成像操作中存在異常，並且向主控制單元713或警報設備712發出警報。警報設備712在顯示單元上顯示指示檢測到異常的資訊。然後，在步驟S880中，停止成像裝置702，並且結束成像系統701的操作。
在本示例性實施例中，描述了流程圖逐列循環的示例。然而，流程圖可以針對每多列循環，或者可以針對每幀執行故障檢測操作。
在步驟S870中，可以經由無線網路向車輛的外部設備發出警報。
此外，在本示例性實施例中，描述了用於防止與另一車輛碰撞的控制。然而，本示例性實施例可適用於用於執行跟隨另一車輛的自動駕駛的控制，以及用於執行自動駕駛以防止碾過車道的控制。成像系統701不僅可適用於諸如私人汽車的車輛，而且還可適用於例如船舶、飛機或工業機器人之類的移動體（移動設備）。另外，成像系統701不僅可適用於移動體，而且還可適用於利用廣泛範圍內的物體辨識的設備，例如智慧運輸系統（ITS）。

[修改的示例性實施例]
可以以各種方式修改本發明，而不限於上述示例性實施例。
任何一個示例性實施例的部分配置被添加到其它示例性實施例之一的示例也是本發明的示例性實施例。任何一個示例性實施例的部分配置被替換為其它示例性實施例之一的部分配置的示例也是本發明的示例性實施例。
此外，所有上述示例性實施例僅是實現本發明的示例。本發明的技術範圍不受這些示例的限制性解釋。換句話說，本發明可以在各個方面實現，而不背離其技術思想或實質特性。
本發明的示例性實施例可以各自提供用於加速由多個位元形成的數位訊號的傳輸，同時抑制傳輸線的佈線數量的增加的技術。
雖然已經參考示例性實施例描述了本發明，但是應該理解，本發明不限於所公開的示例性實施例。所附申請專利範圍的範圍應被賦予最廣泛的解釋，以包含所有這些修改以及等同的結構和功能。
1‧‧‧第一晶片
2‧‧‧接合平面
3‧‧‧連接部
5‧‧‧第二晶片
11‧‧‧像素
13‧‧‧光電轉換單元
21‧‧‧ADC
22‧‧‧AD轉換區
24‧‧‧垂直掃描電路
25‧‧‧緩衝記憶體
28‧‧‧DFE
30‧‧‧時序產生器
31‧‧‧計數器
35‧‧‧斜坡訊號產生單元
36‧‧‧資料介面單元
41‧‧‧ADC SCAN
43‧‧‧傳輸線
43-1‧‧‧傳輸線
43-2‧‧‧傳輸線
45‧‧‧MEM VSCAN
48‧‧‧記憶體水平掃描電路
49‧‧‧傳輸線
50‧‧‧電流源
51‧‧‧比較器
55‧‧‧第一記憶體
60‧‧‧第一選擇器電路
65‧‧‧第二選擇器電路
65a‧‧‧選擇器電路
65b‧‧‧選擇器電路
65c‧‧‧選擇器電路
65d‧‧‧選擇器電路
65e‧‧‧選擇器電路
65f‧‧‧選擇器電路
65g‧‧‧選擇器電路
65h‧‧‧選擇器電路
101‧‧‧第一晶片
102‧‧‧第二晶片
103‧‧‧第三晶片
200‧‧‧成像裝置
201‧‧‧訊號線
250‧‧‧位元記憶體單元
250a‧‧‧第二位元記憶體
250b‧‧‧第二位元記憶體
250c‧‧‧第二位元記憶體
250d‧‧‧第二位元記憶體
250e‧‧‧第二位元記憶體
250f‧‧‧第二位元記憶體
250g‧‧‧第二位元記憶體
250h‧‧‧第二位元記憶體
490a‧‧‧傳輸線
490b‧‧‧傳輸線
490c‧‧‧傳輸線
490d‧‧‧傳輸線
490e‧‧‧傳輸線
490f‧‧‧傳輸線
490g‧‧‧傳輸線
490h‧‧‧傳輸線
500‧‧‧成像系統
504‧‧‧光圈
506‧‧‧屏障
510‧‧‧緩衝記憶體單元
511‧‧‧時序產生單元
512‧‧‧外部介面單元
514‧‧‧儲存媒體
516‧‧‧儲存媒體控制I/F單元
518‧‧‧總控制/計算單元
520‧‧‧傳輸線組
520a‧‧‧傳輸線
520b‧‧‧傳輸線
520c‧‧‧傳輸線
520d‧‧‧傳輸線
520e‧‧‧傳輸線
520f‧‧‧傳輸線
520g‧‧‧傳輸線
520h‧‧‧傳輸線
550a‧‧‧第一位元記憶體
550b‧‧‧第一位元記憶體
550c‧‧‧第一位元記憶體
550d‧‧‧第一位元記憶體
603‧‧‧傳送電晶體
605‧‧‧FD部
606‧‧‧重設電晶體
607‧‧‧放大電晶體
608‧‧‧選擇電晶體
650‧‧‧控制線
660‧‧‧控制線
665‧‧‧控制線
701‧‧‧成像系統
702‧‧‧成像裝置
703‧‧‧積體電路
704‧‧‧圖像處理單元
705‧‧‧記憶體
706‧‧‧光學距離測量單元
707‧‧‧視差計算單元
708‧‧‧物體辨識單元
709‧‧‧異常檢測單元
710‧‧‧車輛感測器
711‧‧‧駕駛支持控制單元
712‧‧‧警報設備
713‧‧‧主控制單元
714‧‧‧光學系統
715‧‧‧圖像預處理單元
720‧‧‧控制單元
911‧‧‧斜坡訊號產生單元
912‧‧‧像素
913‧‧‧光電轉換單元
914‧‧‧傳送電晶體
915‧‧‧重設電晶體
916‧‧‧傳輸線
917-1‧‧‧輸入電晶體
917-2‧‧‧輸入電晶體
918‧‧‧電晶體組
919‧‧‧電流源
920‧‧‧FD部
925‧‧‧差分電路
5020‧‧‧透鏡
5080‧‧‧訊號處理單元
S810‧‧‧步驟
S820‧‧‧步驟
S830‧‧‧步驟
S840‧‧‧步驟
S850‧‧‧步驟
S860‧‧‧步驟
S870‧‧‧步驟
S880‧‧‧步驟
圖1A和圖1B分別是示出成像裝置的配置的示意圖和截面圖。
圖2是示出像素的配置的等效電路圖。
圖3是示出第二晶片的配置的框圖。
圖4A和圖4B分別是示出第二晶片的部分區的配置的圖示和示出類比-數位（AD）轉換單元的配置的框圖。
圖5是示出第一記憶體和緩衝記憶體中的每一個的配置的框圖。
圖6是示出緩衝記憶體的配置的圖示。
圖7是示出成像裝置的操作的圖示。
圖8是示出第一記憶體和緩衝記憶體中的每一個的配置的圖示。
圖9是示出成像裝置的配置的示意圖。
圖10A和圖10B分別是示出第二晶片的配置的框圖和示出AD轉換單元的配置的框圖。
圖11是示出成像裝置的配置的圖示。
圖12是示出整個成像系統的圖示。
圖13A和圖13B是各自示出整個移動體的圖示。
圖14是示出成像系統的訊號處理流程的流程圖。

Claims (19)

  1. 一種成像裝置，其特徵在於，所述成像裝置包括： 多個光電轉換單元，設置成多列和多行； 記憶體區域，其中多個第一位元記憶體設置成多列和多行，所述第一位元記憶體各自保持一位元的數位訊號，並且該一位元是數位訊號的不同位元之一，該數位訊號由多個位元形成且透過基於由所述多個光電轉換單元中的對應光電轉換單元產生的訊號的訊號的類比-數位（AD）轉換而產生； 第一傳輸線，設置為對應於多行中的一行中的多個第一位元記憶體，並且從所述記憶體區域延伸到所述記憶體區域的外部，所述第一傳輸線連接到該一行中的多個第一位元記憶體； 多個第二位元記憶體，設置在所述記憶體區域的外部並連接到所述第一傳輸線，所述第二位元記憶體各自被配置為保持一位元的數位訊號，該一位元是所述多個位元中的不同位元之一； 第二傳輸線，連接到所述多個第二位元記憶體的一部分；以及 第三傳輸線，連接到所述多個第二位元記憶體的另一部分。
  2. 根據請求項1所述的成像裝置，進一步包括： 多個集合，各集合包括所述第一傳輸線、所述多個第二位元記憶體、所述第二傳輸線和所述第三傳輸線； 第一掃描電路，被配置為依序地掃描所述多個第一位元記憶體； 第二掃描電路，被配置為依序地掃描所述多個第二位元記憶體；以及 第三掃描電路，被配置為掃描包括在所述多個集合中的各集合中的所述第二傳輸線和所述第三傳輸線。
  3. 根據請求項2所述的成像裝置， 其中所述多個集合各自具有多個記憶體組和第一選擇器電路，所述多個記憶體組各自具有所述多個第二位元記憶體，以及 其中所述第一選擇器電路選擇性地將所述第一傳輸線連接到所述多個記憶體組中的一個記憶體組的所述多個第二位元記憶體。
  4. 根據請求項3所述的成像裝置，進一步包括第四傳輸線和第五傳輸線， 其中所述多個集合各自具有第二選擇器電路， 其中所述多個記憶體組各自具有所述第二傳輸線和所述第三傳輸線，以及 其中所述第二選擇器電路選擇性地將所述多個記憶體組中的所述一個記憶體組的第二傳輸線和所述多個記憶體組中的另一個記憶體組的第二傳輸線連接到所述第四傳輸線，並且所述第二選擇器電路選擇性地將所述多個記憶體組的所述一個記憶體組的第三傳輸線和所述多個記憶體組的所述另一個記憶體組的第三傳輸線連接到所述第五傳輸線。
  5. 根據請求項4所述的成像裝置，其中透過對所述多個集合中的各集合的第二選擇器電路執行控制掃描，所述第三掃描電路掃描所述多個集合中的各集合的第二傳輸線和第三傳輸線。
  6. 根據請求項4所述的成像裝置，其中，透過所述第三掃描電路掃描所述多個集合中的各集合中的第二傳輸線和第三傳輸線，在基於多列中的第一列中的光電轉換單元的訊號的數位訊號被輸出到所述第四傳輸線和所述第五傳輸線的時段中，基於第一列中光電轉換單元旁邊的訊號被讀出的列中的光電轉換單元的訊號的數位訊號被從所述多個第一位元記憶體輸出到所述第一傳輸線。
  7. 根據請求項5所述的成像裝置，其中，透過所述第三掃描電路掃描所述多個集合中的各集合中的第二傳輸線和第三傳輸線，在基於多列中的第一列中的光電轉換單元的訊號的數位訊號被輸出到所述第四傳輸線和所述第五傳輸線的時段中，基於第一列中光電轉換單元旁邊的訊號被讀出的列中的光電轉換單元的訊號的數位訊號被從所述多個第一位元記憶體輸出到所述第一傳輸線。
  8. 根據請求項1所述的成像裝置，進一步包括： 比較器，被配置為在基於光電轉換單元的訊號和參考訊號之間進行比較，並且將指示比較的結果的比較結果訊號輸出到所述多個第一位元記憶體；和 計數器，被配置為透過對時鐘訊號進行計數來產生計數訊號， 其中，所述多個第一位元記憶體基於所述比較結果訊號的訊號電位準改變的時序保持所述計數訊號。
  9. 根據請求項5所述的成像裝置，進一步包括： 比較器，被配置為在基於光電轉換單元的訊號和參考訊號之間進行比較，並且將指示比較的結果的比較結果訊號輸出到所述多個第一位元記憶體；和 計數器，被配置為透過對時鐘訊號進行計數來產生計數訊號， 其中，所述多個第一位元記憶體基於所述比較結果訊號的訊號電位準改變的時序保持所述計數訊號。
  10. 根據請求項6所述的成像裝置，進一步包括： 比較器，被配置為在基於光電轉換單元的訊號和參考訊號之間進行比較，並且將指示比較的結果的比較結果訊號輸出到所述多個第一位元記憶體；和 計數器，被配置為透過對時鐘訊號進行計數來產生計數訊號， 其中，所述多個第一位元記憶體基於所述比較結果訊號的訊號電位準改變的時序保持所述計數訊號。
  11. 根據請求項7所述的成像裝置，進一步包括： 比較器，被配置為在基於光電轉換單元的訊號和參考訊號之間進行比較，並且將指示比較的結果的比較結果訊號輸出到所述多個第一位元記憶體；和 計數器，被配置為透過對時鐘訊號進行計數來產生計數訊號， 其中，所述多個第一位元記憶體基於所述比較結果訊號的訊號電位準改變的時序保持所述計數訊號。
  12. 根據請求項8所述的成像裝置，其中，所述參考訊號是斜坡訊號。
  13. 根據請求項8所述的成像裝置， 其中所述多個光電轉換單元設置在第一晶片中， 其中所述比較器設置在第二晶片中， 其中所述多個第二位元記憶體設置在第三晶片中，並且 其中所述第一晶片、所述第二晶片和所述第三晶片是層疊的。
  14. 根據請求項13所述的成像裝置，其中所述多個第一位元記憶體設置在所述第三晶片中。
  15. 根據請求項8所述的成像裝置， 其中所述比較器包括具有多個輸入電晶體的差分電路， 其中所述多個輸入電晶體中的一個輸入電晶體的輸入節點連接到光電轉換單元，以及 其中所述參考訊號被輸入到所述多個輸入電晶體的另一個輸入節點。
  16. 根據請求項12所述的成像裝置， 其中所述比較器包括具有多個輸入電晶體的差分電路， 其中所述多個輸入電晶體中的一個輸入電晶體的輸入節點連接到光電轉換單元，以及 其中所述斜坡訊號被輸入到所述多個輸入電晶體的另一個輸入節點。
  17. 根據請求項1所述的成像裝置， 其中所述多個光電轉換單元設置在第一晶片中， 其中所述記憶體區域設在第二晶片中，並且 其中所述第一晶片和所述第二晶片是層疊的。
  18. 一種成像系統，其特徵在於，所述成像系統包括： 根據請求項1至17中任一項所述的成像裝置；和 訊號處理單元，被配置為處理由所述成像裝置輸出的訊號。
  19. 一種移動體，其特徵在於，所述移動體包括： 根據請求項1至17中任一項所述的成像裝置；和 控制單元，被配置為控制所述移動體的移動。
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