JP2017192056A - 固体撮像素子、撮像装置、および電子機器 - Google Patents

Abstract

【課題】高速の制御信号やクロック信号を安定供給できるようにする。
【解決手段】複数の画素からなる画素群に対応するADCエリア毎に画素信号をアナログデジタル変換するエリアAD方式において、１個以上のADCエリアからなるエリア群単位で、規則的にリピータ素子を配置して、複数のADCエリアを制御する制御信号を再ドライブする。本開示は、固体撮像素子に適用することができる。
【選択図】図６

Description

本開示は、固体撮像素子、撮像装置、および電子機器に関し、特に、高速の制御信号を安定供給できるようにした固体撮像素子、撮像装置、および電子機器に関する。

エリアAD（アナログデジタル変換）方式は、少なくとも１画素以上の画素群のエリア毎であって、その直下に、この画素群の画素信号をAD変換するAD変換器（ADC：Analog Digital Converter）を含むADCエリアを配置する方式であるが、フレームレートを上げるためにADCエリアを如何に小さくするかが鍵となる。

そのため、制御信号線やクロック信号線の特性を保証するための一般的な手段として周辺のアクセサリ（制御）ブロックに大きな１個のドライバを設けて、その１個のドライバで制御信号をドライブするシステムが挙げられる。

ところが、高速の制御信号やクロック信号を使用する際、配線負荷により波形なまりが生じることがある。

そこで、この配線負荷により生じる波形なまりを抑制するために中間バッファからなるリピータ素子（中継装置：再ドライブ装置）を用いる技術が提案されている（特許文献１参照）。

特願２０１３−５０７５１８号公報

ところで、このリピータ素子を用いるために、従来のカラムAD方式のイメージセンサと同じように、本来のADCエリアサイズよりも若干、各エリアを小さく作成することで、詰めて配設し、数ADCエリアごとに専用のリピータを配置するための領域を確保することが考えられる。

しかしながら、このようにリピータを配置するための領域を確保しようとすると、画素とADCエリアを接続する端子の位置がエリア毎にずれるため、VSL（垂直転送線）の配線パターンがADCエリア毎に変わってしまい、結果として、ADCエリア毎に特性が変動する。

また、専用のリピータを配置する領域を確保すると、１個のADCエリアに対する画素数の割合が増えるため、フレームレートの向上に影響を与える。

本開示は、このような状況に鑑みてなされたものであり、特に、高速の制御信号やクロック信号を安定供給できるようにするものである。

本開示の一側面の固体撮像素子は、画素がアレイ状に配設された画素チップと、前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、前記制御信号を再ドライブするリピータ素子とを含み、前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される固体撮像素子である。

前記リピータ素子は、再ドライブする前記制御信号の種別に応じて、前記エリア群単位の所定数分の間隔で規則的に配設されるようにすることができる。

前記リピータ素子は、前記エリア内に配設されるようにすることができる。

前記リピータ素子には、前記制御信号のうちアナログ信号用のアナログ信号用リピータ素子と、前記制御信号のうちデジタル信号用のデジタル信号用リピータ素子とを含ませるようにすることができ、前記アナログ信号用リピータ素子は、前記エリアにおけるアナログ領域に配設され、前記デジタル信号用リピータ素子は、前記エリアにおけるデジタル領域に配設されるようにすることができる。

前記エリア群を構成する前記エリア内において、上下方向、および左右方向の少なくともいずれかに対して、前記リピータ素子が配設される領域がフリップされ、隣接するエリアであって、隣接する前記リピータ素子が配設される領域が集約されるようにすることができる。

配設される領域が集約された前記リピータ素子は、前記隣接するエリア間で共有されるようにすることができる。

前記リピータ素子が配設される領域がフリップされるとき、対応する画素チップにおける構成もフリップされるようにすることができる。

前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれの特性の要求に応じた、前記エリア群単位の所定数分の間隔で規則的に配設されるようにすることができる。

前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれのスキュー差が抑制されるような、前記エリア群単位の所定数分の間隔で規則的に配設されるようにすることができる。

本開示の一側面の撮像装置は、画素がアレイ状に配設された画素チップと、前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、前記制御信号を再ドライブするリピータ素子とを含み、前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される撮像装置である。

本開示の一側面の電子機器は、画素がアレイ状に配設された画素チップと、前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、前記制御信号を再ドライブするリピータ素子とを含み、前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される電子機器である。

本開示の一側面においては、画素がアレイ状に配設された画素チップと、前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、前記制御信号を再ドライブするリピータ素子とが含まれており、前記リピータ素子が、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設されている。

本開示の一側面によれば、高速の制御信号やクロック信号を安定的に供給することが可能となる。

本技術を適用した固体撮像素子の構成例を説明する図である。 図１の回路チップにおける動作を説明する図である。 図１のADCエリアを説明する図である。 画素群における電極と、対応するADCエリアの端子との関係を説明する図である。 従来のリピータ領域を確保する方法を説明する図である。 本開示のリピータ領域を確保する方法を説明する図である。 第１の変形例となるADCエリアの構成例を説明する図である。 第２の変形例となる図７のADCエリアを用いたときの異なる複数の種別の制御信号毎に設定されるリピータ素子の配置例を説明する図である。 機能ブロック毎に設定される制御信号毎のADCエリア上のリピータ素子の配置例を説明する図である。 第３の変形例となるADCエリアにおける上下の機能ブロックの配置をフリップすることにより効率よくリピータ素子が配置される例を説明する図である。 図１０のADCエリアを用いたときの異なる複数の種別の制御信号毎に設定されるリピータ素子の配置例を説明する図である。 第４の変形例となるADCエリアにおける上下左右の機能ブロックの配置をフリップすることにより効率よくリピータ素子が配置される例を説明する図である。 ADCエリアをフリップする際の画素チップと回路チップとの端子のずれを解消するために引き込み配線を用いる例を説明する図である。 ADCエリアをフリップする際の画素チップと回路チップとの端子を揃えて配置する例を説明する図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用した固体撮像素子の使用例を説明する図である。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

＜開示の固体撮像素子の構成例＞
図１のブロック図を参照して、本開示のエリアAD（アナログデジタル変換）方式の固体撮像素子の一実施の形態の構成例について説明する。

図１のエリアAD方式の固体撮像素子１１は、画素チップ３１と回路チップ３２とが貼り合わされて積層された構成となっており、画素チップ３１上にはアレイ状に配置された少なくとも１画素以上の所定数の画素４１からなる画素群５１に対して１つのADCエリア７１が設定されている。図１においては、２画素×２画素の合計４画素で１個の画素群５１が設定されており、この画素群５１を構成する４画素の画素信号がADCエリア７１においてAD変換されることが表されている。

画素チップ３１上の各画素４１と、回路チップ３２上のADC（Analog Digital Converter）と間の信号のやり取りや電源の共有は端子（図４を参照して後述するCuからなる端子５１ａと、Cuからなる７１ａとが接続されたCuCu Pad）を通して行う。

従来の固体撮像素子は、画素チップ３１上の画素領域における各画素の画素信号を１行毎に順に読んでいくが、エリアAD方式では画素領域を複数個の画素からなる複数の画素群５１に分割し、１個の画素群５１に対して１個のADCエリア７１が割り当てられ、全てのADCエリア７１において、該当する画素が読み込まれてAD変換されることにより１フレーム分の処理が終了する。そのため、１個のADCエリア７１に割り当てられる画素数が少ないほど、フレームレートを高速にすることが可能となる。

＜本開示の固体撮像素子におけるエリアAD方式における制御方法＞
次に、図２を参照して、図１の固体撮像素子１１におけるエリアAD方式による制御方法について説明する。

回路チップ３２は、制御ブロック８１、アクセサリブロック８２、およびADCエリア７１の集合体６１からなる。

制御ブロック８１は、集合体６１に設けられているADCエリア７１を制御するための制御信号を発生し、アクセサリブロック８２に供給する。

アクセサリブロック８２は、制御ロジック８２ａにより、制御ブロック８１より供給されてくる制御信号をADCエリア７１が配置される行数分に分割し、スキューを調整して、図中の矢印で示されるように、行方向に各ADCエリア７１へとドライブする。また、アクセサリブロック８２は、ADCエリア７１内で使用するアナログ信号も供給する。

アクセサリブロック８２より、各ADCエリア７１に行方向に供給される制御信号は、行方向のすべてのADCエリア７１に接続されるため、エリア数が多くなると配線負荷、および接続先の入力容量が増加する。このため、高速の制御信号やクロック信号が送信されると、波形なまりが生じる恐れがあり、信号の特性が不安定な状態になる恐れがある。

尚、図２においては、アクセサリブロック８２がADCエリア７１群からなる集合体６１の左側に配置された例となるが、アクセサリブロック８２は、集合体６１の右側に配置されるようにしてもよいし、左右両側に配置されるようにしてもよいものである。

＜ADCエリアの構成例＞
次に、図３を参照して、ADCエリア７１の構成例について説明する。

１個のADCエリア７１には、これまでのカラムADCと同じ機能が設けられており、アナログ領域１０１とデジタル領域１０２とに分けられている。

アナログ領域１０１は、コンパレータ１３１、VSL（垂直転送線）を含む制御ロジックブロック１３２、および負荷MOS１３３が設けられている。また、デジタル領域１０１は、カウンタ１２１およびセンスアンプ１２２が設けられている。

制御ロジックブロック１３２は、画素チップ３１の画素群５１に含まれる各画素４１よりVSLを介して、端子５１ａ，７１ａが接続された端子を介して供給されてくる画素信号を受け取り、随時、コンパレータ１３１、負荷MOS１３３、およびカウンタ１２１を用いてAD変換する。センスアンプ１２２は、AD変換後のデジタル信号に変換された画素信号を転送する。

＜従来の画素チップと回路チップとの接続＞
ここで、図４を参照して、従来の画素チップ３１と回路チップ３２との接続について説明する。図４においては、画素チップ３１上の複数の画素４１からなる画素群５１−１乃至５１−３が図中の左から右方向に配置されており、それぞれの画素群５１−１乃至５１−３の配置に対して、その直下の回路チップ３２上にADCエリア７１−１乃至７１−３が設けられている。

そして、画素群５１−１乃至５１−３と、ADCエリア７１−１乃至７１−３との対応する物理的に同一の位置にそれぞれCuからなる端子５１ａ−１乃至５１ａ−３と端子７１ａ−１乃至７１ａ−３とが設けられて、接続されている。以降においては、相互に、Cuの端子が接続されたものであるため、端子５１ａ−１と７１ａ−１、端子５１ａ−２と７１ａ−２、および端子５１ａ−３と７１ａ−３が接続された状態のそれぞれの端子をCuCu Padとも称するものとする。

また、以降において、画素群５１−１乃至５１−３、およびADCエリア７１−１乃至７１−３のそれぞれについて、特に区別する必要がない場合、単に画素群５１、およびADCエリア７１と称するものとし、その他の構成についても同様に称するものとする。

すなわち、図４で示されるように、画素チップ３１における複数の画素４１からなる１個の画素群５１に対して、回路チップ３２側に１個のADCエリア７１が設けられた構成とされており、Cuからなる端子５１ａとCuからなる端子７１ａとの位置関係は、全ての画素群５１およびADCエリア７１で同じ位置関係とされている。

尚、端子５１ａ，７１ａが接続されたCuCu Padの数は、１個の画素群５１およびADCエリア７１において、複数存在する構成でもよいが、図４においては１個だけが配置された例が示されている。ここで、高速の制御信号の特性を保証するためにリピータ素子を挿入することが考えられるが、従来におけるエリアAD方式では、画素チップ３１下にADCエリア７１が敷き詰められているので、リピータ素子を配置する領域が確保できない。

そこで、従来のカラムAD方式ではカラムエリア内にリピータを配置する際、カラムピッチを、図４における画素ピッチよりも少し小さくし、図５で示されるように、例えば、３個のカラム７１’−１乃至７１’−３毎にリピータ領域１５１を確保する手法が提案されている。

しかしながら、図５で示される手法を用いた場合、カラムAD方式と同じようにリピータ領域を確保することはできるが、ADCエリア７１毎に端子５１ａ，７１ａが接合されたCuCu Padの位置がずれてしまう。その結果、ADCエリア７１毎にレイアウトパターンを作成する必要があり、ADCエリア７１内のレイアウトを行う際の制約となる。

また、端子５１ａ，７１ａが接合されたCuCu Padのレイアウトに起因して、ADCエリア７１のサイズを大きくしなくてはならないケースが発生する可能性がある。さらに、ADCエリア７１毎にレイアウト差分が発生するので、特性に差分が発生する恐れがある。

＜本開示の画素チップと回路チップとの接続＞
そこで、本開示の画素チップ３１と回路チップ３２との接続は、上述した端子５１ａ，７１ａが接合されたCuCu Padの位置ずれを解決するために、各ADCエリア７１内にリピータ領域を設定できるような構成とする。

すなわち、図６で示されるように、画素チップ３１上の画素群５１に対応する、回路チップ３２上の領域であって、ADCエリア７１内にリピータ領域１６１を含むレイアウトを基本構成とし、これを繰り返し配置する。これにより、ADCエリア７１毎のCuCu Padに接続された端子７１ａの位置ずれを抑制しつつ、ADCエリア７１毎のレイアウト構成を統一することができ、ADCエリア７１毎の特性の差分を抑制することが可能となる。

より詳細には、画素群５１−１乃至５１−３のそれぞれに対応するADCエリア７１−１乃至７１−３においては、それぞれに同一のレイアウトとなる右側にリピータ素子が配設されるリピータ領域１６１−１乃至１６１−３が設けられている。

尚、このリピータ領域１６１には、後述するアナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２が配設される。また、以降においては、アナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２は、単に、リピータ素子１８１，１８２とも称するものとする。

＜第１の変形例＞
１つのADCエリア７１には、図３で示されるように、複数の機能ブロックが存在し、その全てに必要とされる制御信号をそれぞれに出力する必要があるため、従来のカラムAD方式と比較して、制御信号線の配線密集度が高い。

これらの制御信号線のリピータ素子を所定の領域にまとめて配置すると、ADCエリア７１の空間的な圧迫につながる。

そこで、図７で示されるように、ADCエリア７１の中の空きスペースにリピータ素子を配置する領域を確保する。

すなわち、図７においては、アナログ領域１０１におけるコンパレータ１３１と負荷MOS１３３との間に、アナログ信号用リピータ素子１８１が配置されている。また、デジタル領域１０２におけるカウンタ１２１とセンスアンプ１２２との間に、デジタル信号用リピータ素子１８２が配置されている。

このような構成により、ADCエリア７１毎にアナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２が繰り返し配置される。これにより、ADCエリア７１毎のCuCu Padに接続される端子５１ａに対する端子７１ａの位置ずれを抑制しつつ、ADCエリア７１毎のレイアウト構成を統一することができ、ADCエリア７１毎の特性の差分の発生を抑制することが可能となる。

＜第２の変形例＞
当然のことながら、ADCエリア７１内にも大きな空きスペースは存在しない。そこで、図８で示されるように、所定数のADCエリア７１毎に異なる種別の制御信号に対するリピータ素子を配置することで、専用のリピータ素子を配置する空間を確保することなく、制御信号線およびクロック配線の特性を保証するようにしてもよい。

すなわち、図８においては、アクセサリブロック８２が、ADCエリア７１−１乃至７１−５に対して、デジタル信号の制御信号およびクロック信号などからなる制御信号Ａ，Ｂ（図中のSignal A, Signal Bに対応する）と、アナログ信号の制御信号およびクロック信号などからなる制御信号Ｃ，Ｄ，Ｅ（図中のSignal C, Signal D, Signal Eに対応する）を出力する。

より詳細には、アクセサリブロック８２は、アナログエリア２０１およびデジタルエリア２０２を備えている。デジタルエリア２０２は、制御信号Ａ，Ｂのそれぞれを出力（ドライブ）するドライバ２１１−１，２１１−２を備えている。また、アナログエリア２０１は、制御信号Ｃ乃至Ｅのそれぞれを出力（ドライブ）するドライバ２２１−１乃至２２１−３を備えている。

また、ADCエリア７１−１，７１−３，７１−５は、それぞれデジタル領域１０２−１，１０２−３，１０２−５に、制御信号Ａを再ドライブするリピータ素子１８２Ａ−１乃至１８２Ａ−３を設けている。さらに、ADCエリア７１−２，７１−４は、それぞれのデジタル領域１０２−２，１０２−４に、制御信号Ｂを再ドライブするリピータ素子１８２Ｂ−１，１８２Ｂ−２を設けている。

尚、ADCエリア７１−１，７１−３，７１−５は、制御信号Ｂをそれぞれ隣接するADCエリア７１−２，７１−４に対して、通過させる構成となっており、同様に、ADCエリア７１−２，７１−４は、制御信号Ａをそれぞれ隣接するADCエリア７１−３，７１−５に対して、通過させる構成となっている。

同様に、ADCエリア７１−１，７１−４は、それぞれのアナログ領域１０１−１，１０１−４に、制御信号Ｃを再ドライブするリピータ素子１８１Ｃ−１，１８１Ｃ−２を設けている。また、ADCエリア７１−２，７１−５は、それぞれのアナログ領域１０１−２，１０１−５に、制御信号Ｄを再ドライブするリピータ素子１８１Ｄ−１，１８１Ｄ−２を設けている。さらに、ADCエリア７１−３は、アナログ領域１０１−３に、制御信号Ｅを再ドライブするリピータ素子１８１Ｅ−１を設けている。

尚、ADCエリア７１−２，７１−３は、制御信号Ｃを隣接するADCエリア７１−４に対して、通過させる構成となっており、同様に、ADCエリア７１−１，７１−３，７１−４は、制御信号Ｄをそれぞれ隣接するADCエリア７１−２，７１−５に対して、通過させる構成となっており、ADCエリア７１−１，７１−２は、制御信号Ｅを隣接するADCエリア７１−３に対して、通過させる構成となっている。

すなわち、各ADCエリア７１のアナログ領域１０１にはリピータ素子１８１Ｃ乃至１８１Ｅが２個のADCエリア７１おきに配置されている。また、各ADCエリア７１のデジタル領域１０２にはリピータ素子１８２Ａ，１８２Ｂが１個のADCエリア７１おきに配置されている。

このように、アナログ信号の制御信号に関するリピータ素子１８１Ｃ乃至１８１Ｅについては、２個のADCエリア７１おきに配置され、デジタル信号の制御信号に関するリピータ素子１８２Ａ，Ｂについては、１個のADCエリア７１おきに配置される。

結果として、アナログ信号およびデジタル信号のいずれにおいても、制御信号の種別毎のリピータ素子専用領域を確保することなく、複数の種別の制御信号を複数のADCエリア７１おきにリピータ素子１８１または１８２により再ドライブすることが可能となる。

また、それぞれ異なる制御信号毎に求められる特性に合わせて最適なADCエリア７１の間隔で再ドライブすることで、それぞれの制御信号の特性を確保することができる。

さらに、適度なADCエリア７１の間隔毎にリピータ素子１８１，１８２を配置することにより、アクセサリブロック８２内のドライバ２１１，２２１のドライバセルの出力を小さくすることも可能となる。

＜リピータ素子の配置位置＞
図８におけるアナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２が配置されるADCエリア７１のエリア数の間隔は１個のADCエリア７１内にそれぞれ１個設けられる例を示したものである。

しかしながら、実際に搭載されるアナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２は、異なる制御信号やクロック信号のそれぞれに求められる特性によって配置間隔を設定する必要がある。

図９は、ADCエリア７１内の各ブロックの制御信号線と、アナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２とが設けられる、ADCエリア７１毎の配置例を示している。

すなわち、図９は、ADCエリア７１を識別するエリア番号に対する、負荷MOS１３３、コンパレータ１３１、およびカウンタ１２１のそれぞれに必要とされる異なる種別の制御信号毎のアナログ信号用リピータ素子１８１、およびデジタル信号用リピータ素子１８２の配置例を示したものである。

ここで、図９においては、黒丸印が付されたエリア番号に対応するADCエリア７１に対応する種別毎の制御信号のアナログ信号用リピータ素子１８１、または、デジタル信号用リピータ素子１８２が設けられていることを示している。

より詳細には、負荷MOS１３３では、制御信号Asignal_D1，Asignal_D2，Asignal_P1，Asignal_P2が設定され、コンパレータ１３１では、制御信号Asignal_D3，Asignal_D4，Asignal_P3，Asignal_P4が設定され、カウンタ１２１では、制御信号Dsignal_P1，Dsignal_P2，Dsignal_P3，Dsignal_C1が設定されている。

ここで、制御信号AsignalD1乃至AsignalD4は、アナログ信号であって、レジスタ信号からなる制御信号であり、図９においては、それぞれエリア番号が２３乃至２６のADCエリア７１に設けられている。

また、制御信号AsignalP1乃至AsignalP4は、アナログ信号であってパルス信号からなる制御信号であり、図９においては、制御信号AsignalP1，AsignalP2が、それぞれエリア番号が１４，１５、および２８，２９のADCエリア７１に設けられており、制御信号AsignalP3，AsignalP4が、それぞれエリア番号が１０，１１、および２０，２１のADCエリア７１に設けられている。

さらに、制御信号Dsignal_P1，Dsignal_P2，Dsignal_P3は、デジタル信号であって、パルス信号からなる制御信号であり、図９においては、制御信号Dsignal_P1が、エリア番号が１３，２５のADCエリア７１に設けられており、制御信号Dsignal_P2，Dsignal_P3が、いずれも同一のエリア番号が１４，２６のADCエリア７１に設けられている。

また、制御信号Dsignal_C1は、デジタル信号であって、クロック信号からなる制御信号であり、図９においては、エリア番号が６，１２，１８，２４，３０のADCエリア７１に設けられている。

すなわち、パルス信号は、周期的に再ドライブする必要があり、リピータ素子が設けられる頻度は、ADCエリア７１間の配線負荷とリピータ素子のサイズで決まる。図９では、アナログ信号については、エリア番号で１４個分の間隔（ADCエリア７１が１４個間隔）とされ、デジタル信号については、エリア番号で１０個分の間隔（ADCエリア７１が１０個間隔）とされている。

また、制御信号間のスキュー差を揃えるべき信号については同一のADCエリア７１内のリピータ素子が接続されており、図９においては、例えば、制御信号Dsignal_P2/P3が該当する。

さらに、クロック信号は、高速になるほどリピータ素子に接続する周期を狭くする必要があるため、図９においては、エリア番号で６個ずつの間隔（ADCエリア７１が６個間隔）とされている。さらに、クロック信号は、Duty特性等を確保するためにインバータ構成のリピータ素子を配置する必要がある。

尚、レジスタ信号は、DC（Direct Current）の電圧レベルなので特に制約はない。

上述の視点で各制御信号線に接続するリピータ素子の関係から、１個のADCエリア７１内に配置が必要なリピータ素子数が算出される。例えば、図９で示されるリピータ素子の配置例においては、アナログ信号用リピータ素子１８１が１個であり、デジタル信号用リピータ素子１８２が２個必要となる。

アクセサリブロック８２から出力される制御信号線は、レジスタ信号のようなDCレベルのものからクロック信号など特性がシビアなものまで様々である。また、クロック信号やパルス信号であっても各制御信号によって求められると特性は異なる。

このため、制御信号線毎に最適な間隔でリピータ素子を配置することで、ADCエリア７１のそれぞれで制御信号線の全ての制御信号のリピータ素子を設ける必要がなくなるので、ADCエリア７１における空間的な制約を緩和しつつ、制御信号の特性の劣化を抑制することが可能となる。

＜第３の変形例＞
ところで、エリアAD方式では１個のADCエリア７１に対する画素群５１に割り当てられる画素４１の数を少なくすれば少なくするほど、フレームレートを上げることができる。そのため、ADCエリア７１に対する要求は厳しく、ADCエリア７１内におけるリピータ素子を配置する領域の確保自体が困難になる状況が発生する。

そこで、隣接する上下のADCエリア７１の片方をフリップし（レイアウトを変えて）、アナログ領域１０１およびデジタル領域１０２の少なくともいずれかをまとめることで、リピータ領域を確保し易くするようにしてもよい。

例えば、図７のADCエリア７１の配置を基本構成とする場合、図１０の左部においては下側のADCエリア７１−２が、そのレイアウトを上下フリップした（上下の配置を反転させた）構成とし、両者が上下に鏡写しとなるようにレイアウトされている。このような配置にすることで、図１０の右部で示されるようにアナログ領域１０１−１，１０１−２をまとめたアナログ領域１０１’を構成し、上下のADCエリア７１−１，７１−２で共通化することが可能になる。

結果として、アナログ信号用リピータ素子１８１−１，１８１−２を接続し、ADCエリア７１−１，７１−２を跨いで形成することで、ADCエリア７１−１，７１−２において共通化したアナログ信号用リピータ素子１８１’を用いることが可能となる。

その結果、ADCエリア７１−１，７１−２間の領域を無駄なく使用することができ、リピータ素子１８１’を設けるための空間を省スペース化することが可能となる。

尚、図１０におけるADCエリア７１−１，７１−２の上下を入れ替えることで、デジタル領域１０２−１，１０２−２をまとめて、デジタル信号用リピータ１８２−１，１８２−２を共通化するようにしてもよい。

すなわち、ADCエリア７１の領域を１行おきに上下フリップすることでADCエリア７１を跨いでアナログ領域１０１、およびデジタル領域１０２を共通化することができ、その結果、１行おきにアナログ信号用リピータ素子１８１とデジタル信号用リピータ素子１８２とを交互に共通化して配置することが可能となり、ADCエリア７１間の領域を最大限、使用することが可能になる。

＜アクセサリブロックのフリップ例＞
ところで、ADCエリア７１の領域のフリップを行う際は、ADCエリア７１のフリップに合わせてアクセサリブロック８２のアナログエリア２０１、およびデジタルエリア２０２についてもフリップを行う必要がある。

前述したとおり、エリアADC方式では１個のADCエリア７１に全ての機能ブロックの制御信号が通るので、制御信号線の配線密度が増大する。結果として、制御信号線間のスペースが狭くなることで、制御信号線間に寄生容量が生じることが懸念される。

そこで、図１０で示されるようにADCエリア７１を１行おきに上下フリップすることで制御信号自体を共有化する際には、アクセサリブロック８２におけるレイアウトもフリップする必要がある。

すなわち、図１１で示されるように、上部にADCエリア７１−１乃至７１−５が配設され、下部にADCエリア７１−１１乃至７１−１２が配置されており、ADCエリア７１−１，７１−１１、ADCエリア７１−２，７１−１２、ADCエリア７１−３，７１−１３、ADCエリア７１−４，７１−１４、およびADCエリア７１−５，７１−１５の、それぞれの境界を跨ぐように、それぞれ共通化されたアナログ領域１０１’−１乃至１０１’−５が設けられている。

そして、ADCエリア７１−１乃至７１−５の上部側、および，ADCエリア７１−１１乃至７１−１５の下部側に、それぞれデジタル領域１０２−１乃至１０２−５、および１０２−１１乃至１０２−１５が設けられている。

このとき、アクセサリブロック８２は、図中の上からデジタルエリア２０２−１、アナログエリア２０１、およびデジタルエリア２０２−２が設けられている。

デジタルエリア２０２−１は、図中の上から、制御信号Ｂ，Ａ（Signal_B，Signal_A）を出力するドライバ２１１−１−２，２１１−１−１を備えている。また、アナログエリア２０１は、上から制御信号Ｃ，Ｄ，Ｅ（Signal_C，Signal_D，Signal_E）を出力するドライバ２２１−１，２２１−２，２２１−３を備えている。さらに、デジタルエリア２０２−２は、図中上から制御信号Ａ，Ｂ（Signal_A，Signal_B）を出力するドライバ２１１−２−１，２１１−２−２を備えている。

また、デジタル領域１０２−１，１０２−３，１０２−５では、制御信号Ａを再ドライブするデジタル信号用リピータ素子１８２Ａ−１−１，１８２Ａ−１−２，１８２Ａ−１−３が設けられている。そして、デジタル信号用リピータ素子１８２Ａ−１−１の出力は、ADCエリア７１−１に出力され、デジタル信号用リピータ素子１８２Ａ−１−２の出力は、ADCエリア７１−３に出力され、デジタル信号用リピータ素子１８２Ａ−１−３の出力は、ADCエリア７１−５に出力される。

さらに、デジタル領域１０２−２，１０２−４では、制御信号Ｂを再ドライブするデジタル信号用リピータ素子１８２Ｂ−１−１，１８２Ｂ−１−２が設けられており、デジタル信号用リピータ素子１８２Ｂ−１−１の出力は、ADCエリア７１−２に出力され、デジタル信号用リピータ素子１８２Ｂ−１−２の出力は、ADCエリア７１−４に出力される。

また、アナログ領域１０１’−１，１０１’−４では、制御信号Ｃを再ドライブするリピータ素子１８１Ｃ−１，１８２Ｃ−２が設けられており、リピータ素子１８１Ｃ−１の出力は、ADCエリア７１−１，７１−１１に出力され、リピータ素子１８１Ｃ−２の出力は、ADCエリア７１−４，７１−１４に出力される。

さらに、アナログ領域１０１’−２，１０１’−５では、制御信号Ｄを再ドライブするリピータ素子１８２Ｄ−１，１８２Ｄ−２が設けられており、リピータ素子１８１Ｄ−１の出力は、ADCエリア７１−２，７１−１２に出力され、リピータ素子１８１Ｄ−２の出力は、ADCエリア７１−５，７１−１５に出力される。

また、アナログ領域１０１’−３では、制御信号Ｅを再ドライブするリピータ素子１８２Ｅ−１が設けられており、リピータ素子１８１Ｅ−１の出力は、ADCエリア７１−３，７１−１３に出力される。

さらに、デジタル領域１０２−１１，１０２−１３，１０２−１５では、制御信号Ａを再ドライブするデジタル信号用リピータ素子１８２Ａ−２−１，１８２Ａ−２−２，１８２Ａ−２−３が設けられている。そして、デジタル信号用リピータ素子１８２Ａ−２−１の出力は、ADCエリア７１−１１に出力され、デジタル信号用リピータ素子１８２Ａ−２−２の出力は、ADCエリア７１−１３に出力され、デジタル信号用リピータ素子１８２Ａ−２−３の出力は、ADCエリア７１−１５に出力される。

さらに、デジタル領域１０２−１２，１０２−１４では、制御信号Ｂを再ドライブするデジタル信号用リピータ素子１８２Ｂ−２−１，１８２Ｂ−２−２が設けられており、デジタル信号用リピータ素子１８２Ｂ−２−１の出力は、ADCエリア７１−１２に出力され、デジタル信号用リピータ素子１８２Ｂ−２−２の出力は、ADCエリア７１−１４に出力される。

すなわち、図１１においては、アナログ領域１０１’が共有されており、制御信号Ｃ，Ｄ，Ｅが上下のADCエリア７１−１，７１−１１、ADCエリア７１−２，７１−１２、ADCエリア７１−３，７１−１３、ADCエリア７１−４，７１−１４、およびADCエリア７１−５，７１−１５で共有されている。

このように、上下のADCエリア７１−１乃至７１−５、およびADCエリア７１−１１乃至７１−１５で、制御信号Ｃ，Ｄ，Ｅのそれぞれが１本の制御信号となるので、上下のADCエリア７１への制御信号線を半分にすることが可能となる。

また、図１１で示されるように、制御信号を共有すると配線だけでなく、アナログ信号用リピータ素子１８１Ｃ，１８１Ｄ，１８１Ｅの数を減らすことが可能になる。

さらに、これまで各行毎に配置していたアナログ信号用リピータ素子１８１Ｃ，１８１Ｄ，１８１Ｅを１行おきに配置すればよくなり、その結果、全体の消費電力を低減させることが可能となる。

＜第４の変形例＞
以上においては、ADCエリア７１を上下でフリップし、アナログ信号用リピータ素子１８１またはデジタル信号用リピータ素子１８２を共有する例について説明してきたが、更に１列おきに左右フリップした構成とするようにしてもよい。

すなわち、図１２で示されるように、水平方向、および垂直方向に２個×２個のADCエリア７１−１乃至７１−４について、上下左右に対してフリップすることで、例えば、図中の中央部にアナログ信号用リピータ素子１８１’’が集中的に配置され、中央上下部にデジタル信号用リピータ素子１８２’−１，１８２’−２が配置されるようにしてもよい。

この場合、デジタル信号用リピータ素子１８２’についても、隣接する水平方向、および垂直方向に２個×２個のADCエリア７１に設けられたものと一体化した配置とされる。

従って、図１２で示されるようなレイアウトを取ることにより、アナログ信号用リピータ素子１８１’’が、４個のアナログ領域１０１が集約されたアナログ領域１０１’’毎に共用して配置されると共に、デジタル信号用リピータ素子１８２’が、４個のデジタル領域１０２が集約されたデジタル領域１０２’に共用して配置される。

このように、ADCエリア７１のレイアウトを行う際、ADCエリア７１の中央よりもコーナ部をリピータ素子が配置される領域として確保する方がレイアウトを行い易く、かつ面積効率がよい。そこで、各リピータ素子が配置される領域をADCエリア７１のコーナに配置することで、上下左右のADCエリアで１個のリピータ素子が配置される領域を共有することが可能になる。リピータ領域を集約することで、リピータの配置効率を更に上げることができる。つまり、ADCエリア７１におけるリピータ素子が配置される領域の割合を下げることが可能となる。

＜フリップの応用例＞
尚、図１０乃至図１２において、ADCエリア７１のブロック構成をフリップする実施例を挙げたが、端子５１ａ，７１ａが接合されたCuCu Padの配置位置によっては、画素チップ３１の端子５１ａと回路チップ３２の端子７１ａとの位置がずれるケースが発生する。

すなわち、図１３で示されるように、ADCエリア７１の機能ブロック構成の左右をフリップした場合に、画素チップ５１の端子５１ａ−２に対応する位置に設けられた端子７１ａ−２に対して引き込み配線７１ｃにより、フリップ位置に対応する端子７１ａ’−２に移動させる構成例を示している。

つまり、本来は、画素群５１とADCエリア７１とで同じ位置で端子５１ａ，７１ａと接続されてCuCu Padが形成されるが、ADCエリア７１において、機能ブロックの左右フリップを行うことで右側のADCエリア７１−２においては引き込み配線７１ｃが必要となっている。

このようにADCエリア７１においてパターン差分が発生すると、ADCエリア７１間の特性差が発生するリスクとなる。そこで、ADCエリア７１の機能ブロックのフリップにより端子７１ａ−２が、端子７１ａ’−２とされる場合、図１４で示されるように、画素チップ５１における端子５１ａ−２も合わせてフリップし、端子５１ａ’−２することでこのリスクを解消する。

以上の如く、本開示によれば、アクセサリブロック８２から大きな１個のドライバでドライブするケースと比較すると、制御信号線の遠端部のクロック信号からなる制御信号の劣化を低減できるので、高速システムの特性保証を容易に実現することができる。

また、配線負荷が大きくても、制御信号線の遠端部まで制御信号をドライブすることができるため、多画素システムへ展開が可能になる。

さらに、アクセサリブロック８２のドライバを大きくする必要がなくなるため、アクセサリブロック８２のサイズおよび瞬時電流を抑制することが可能となる。

また、カラムAD方式と同じように、リピータ素子が配置される領域を数ADCエリア列毎に確保するケースと比較すると、専用のリピータ素子が配置される領域が不要になるので、ADCエリア７１を広く確保することが可能となる。これは１個のADCエリア７１に対しての画素数の割合を減らすことと等価なので、フレームレートを上げることが可能になる。

さらに、画素群５１とADCエリア７１の配置関係を一致させることが可能になるので、設計自体の制約が緩和されると共に、ADCエリア７１毎の特性差分の発生を抑制することが可能となる。

尚、以上においては、複数のADCエリア７１単位でリピータ素子１８１，１８２を規則的に配置する例について説明してきたが、少なくとも１個以上の所定数のADCエリア７１の群（ADCエリア群）により設定される範囲毎に、リピータ素子１８１，１８２が規則的に配置されるようにしてもよい。

＜電子機器への適用例＞
上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図１５は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。

図１５に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。

光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。

シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。

固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。

駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。

信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。

このように構成されている撮像装置５０１においても、上述した固体撮像素子５０４に代えて、固体撮像素子１１を適用することにより、高速の制御信号を安定的に供給することが可能となる。
＜６．固体撮像素子の使用例＞

図１６は、上述の固体撮像素子１１を使用する使用例を示す図である。

上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

尚、本開示は、以下のような構成も取ることができる。
＜１＞ 画素がアレイ状に配設された画素チップと、
前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
前記制御信号を再ドライブするリピータ素子とを含み、
前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
固体撮像素子。
＜２＞ 前記リピータ素子は、再ドライブする前記制御信号の種別に応じて、前記エリア群単位の所定数分の間隔で規則的に配設される
＜１＞に記載の固体撮像素子。
＜３＞ 前記リピータ素子は、前記エリア内に配設される
＜２＞に記載の固体撮像素子。
＜４＞ 前記リピータ素子は、前記制御信号のうちアナログ信号用のアナログ信号用リピータ素子と、前記制御信号のうちデジタル信号用のデジタル信号用リピータ素子とを含み、
前記アナログ信号用リピータ素子は、前記エリアにおけるアナログ領域に配設され、
前記デジタル信号用リピータ素子は、前記エリアにおけるデジタル領域に配設される
＜３＞に記載の固体撮像素子。
＜５＞ 前記エリア群を構成する前記エリア内において、上下方向、および左右方向の少なくともいずれかに対して、前記リピータ素子が配設される領域がフリップされ、隣接するエリアであって、隣接する前記リピータ素子が配設される領域が集約される
＜３＞に記載の固体撮像素子。
＜６＞ 配設される領域が集約された前記リピータ素子は、前記隣接するエリア間で共有される
＜５＞に記載の固体撮像素子。
＜７＞ 前記リピータ素子が配設される領域がフリップされるとき、対応する画素チップにおける構成もフリップされる
＜５＞に記載の固体撮像素子。
＜８＞ 前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれの特性の要求に応じた、前記エリア群単位の所定数分の間隔で規則的に配設される
＜２＞乃至＜７＞のいずれかに記載の固体撮像素子。
＜９＞ 前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれのスキュー差が抑制されるような、前記エリア群単位の所定数分の間隔で規則的に配設される
＜２＞乃至＜７＞のいずれかに記載の固体撮像素子。
＜１０＞ 画素がアレイ状に配設された画素チップと、
前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
前記制御信号を再ドライブするリピータ素子とを含み、
前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
撮像装置。
＜１１＞ 画素がアレイ状に配設された画素チップと、
前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
前記制御信号を再ドライブするリピータ素子とを含み、
前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
電子機器。

１１ 固体撮像素子， ３１ 画素チップ， ３２ 回路チップ， ４１ 画素， ５１，５１−１乃至５１−３ 画素群， ５１ａ，５１ａ−１乃至５１ａ−３ 端子， ６１ 集合体， ７１，７１−１乃至７１−５，７１−１１乃至７１−１５，７１’−１乃至７１’−３ ADCエリア， ７１ａ，７３ａ−１乃至７３ａ−３ 端子， ８１ 制御ブロック， ８２ アクセサリブロック， １０１，１０１−１乃至１０１−５，１０１−１１乃至１０１−１５ アナログ領域， １０２，１０２−１乃至１０２−５，１０２−１１乃至１０２−１５ デジタル領域， １２１ カウンタ， １２２ センスアンプ， １３１ コンパレータ， １３２ 制御ロジック， １３３ 負荷MOS， １５１，１６１，１６１−１乃至１６１−３ リピータ領域， １８１，１８１−１乃至１８１−５，１８１−１１乃至１８１−１５ アナログ信号用リピータ素子， １８２，１８２−１乃至１８２−５，１８２−１１乃至１８２−１５ デジタル信号用リピータ素子， ２０１，２０１−１，２０１−２ アナログエリア， ２０２，２０２−１，２０２−２ デジタルエリア， ２１１，２１１−１，２１１−２，２１２，２１２−１，２１２−２ ドライバ

Claims (11)

1. 画素がアレイ状に配設された画素チップと、
   前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
   前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
   前記制御信号を再ドライブするリピータ素子とを含み、
   前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
   固体撮像素子。
2. 前記リピータ素子は、再ドライブする前記制御信号の種別に応じて、前記エリア群単位の所定数分の間隔で規則的に配設される
   請求項１に記載の固体撮像素子。
3. 前記リピータ素子は、前記エリア内に配設される
   請求項２に記載の固体撮像素子。
4. 前記リピータ素子は、前記制御信号のうちアナログ信号用のアナログ信号用リピータ素子と、前記制御信号のうちデジタル信号用のデジタル信号用リピータ素子とを含み、
   前記アナログ信号用リピータ素子は、前記エリアにおけるアナログ領域に配設され、
   前記デジタル信号用リピータ素子は、前記エリアにおけるデジタル領域に配設される
   請求項３に記載の固体撮像素子。
5. 前記エリア群を構成する前記エリア内において、上下方向、および左右方向の少なくともいずれかに対して、前記リピータ素子が配設される領域がフリップされ、隣接するエリアであって、隣接する前記リピータ素子が配設される領域が集約される
   請求項３に記載の固体撮像素子。
6. 配設される領域が集約された前記リピータ素子は、前記隣接するエリア間で共有される
   請求項５に記載の固体撮像素子。
7. 前記リピータ素子が配設される領域がフリップされるとき、対応する画素チップにおける構成もフリップされる
   請求項５に記載の固体撮像素子。
8. 前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれの特性の要求に応じた、前記エリア群単位の所定数分の間隔で規則的に配設される
   請求項２に記載の固体撮像素子。
9. 前記リピータ素子は、再ドライブする複数の異なる種別の前記制御信号のそれぞれのスキュー差が抑制されるような、前記エリア群単位の所定数分の間隔で規則的に配設される
   請求項２に記載の固体撮像素子。
10. 画素がアレイ状に配設された画素チップと、
    前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
    前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
    前記制御信号を再ドライブするリピータ素子とを含み、
    前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
    撮像装置。
11. 画素がアレイ状に配設された画素チップと、
    前記画素チップにおける少なくとも１画素以上の画素からなる画素群に対応付けて、設定されるエリア毎に前記画素群の画素の画素値をアナログデジタル（AD）変換する複数のエリアAD変換部と、
    前記複数のエリアAD変換部を制御する制御信号を発生する制御信号発生部と、
    前記制御信号を再ドライブするリピータ素子とを含み、
    前記リピータ素子は、少なくとも１個以上の前記エリアからなる所定数のエリア群単位で規則的に配設される
    電子機器。

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