JP6660141B2 - 撮像素子およびそれを用いる撮像装置 - Google Patents

Description

本発明は、撮像素子およびそれを用いる撮像装置に関する。

近年、デジタルカメラや携帯電話機など、撮像機能を有する電子機器の小型化と、撮像素子の画素数の増加とが同時に進行しており、撮像素子内の回路集積度が高まる傾向にある。

しかしながら、回路集積度が高まると故障が発生しやすくなるという問題がある。例えば、撮像素子に組み込まれた複数の保持回路における故障を想定し、特許文献１では、冗長な保持回路や１ビット記憶素子を設ける構成が開示されている。

特開２０１２−６０３３４号公報

特許文献１によれば、冗長な保持回路や１ビット記憶素子を、故障した保持回路や１ビット記憶素子の代わりに用いることで、故障が発生しても撮像素子の機能を維持することができる。冗長な構成を多く設ければ、それだけ多くの故障に対応することができるが、回路規模が増大し、必要な実装面積が増加する。実装面積を増やさないようにさらに集積度を高めると、故障がさらに発生しやすくなる。したがって、十分な故障耐性は確保しつつ、必要以上の冗長性による回路規模の増大を防ぐような、冗長な回路を適切に配置する必要があるが、特許文献１にはそういった検討はなされていない。

本発明はこのような従来技術の課題に鑑みてなされたものであり、冗長な構成が適切に配置された撮像素子を提供することを目的の１つとする。

上述の目的は、複数の画素と、複数の画素から読み出された画素信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段によりＡ／Ｄ変換された第１画素信号を保持するための第１メモリと、Ａ／Ｄ変換手段によりＡ／Ｄ変換された第２画素信号を保持するための第２メモリと、を有し、第２画素信号の最大値が第１画素信号の最大値よりも小さく、第１メモリの冗長な記憶容量が第２メモリの冗長な記憶容量よりも大きく、かつ、第１メモリの冗長な記憶容量を除いた記憶容量が第２メモリの冗長な記憶容量を除いた記憶容量よりも大きいことを特徴とする撮像素子によって達成される。

このような構成により、本発明によれば、冗長な構成が適切に配置された撮像素子を提供することができる。

第１実施形態にかかわる第１メモリ部、第２メモリ部の構成を示すブロック図 実施形態に係る撮像素子の全体構成例を模式的に示すブロック図 実施形態に係る撮像素子が有する画素の構成例を表す等価回路図 実施形態における第１〜第４ビット切替部ほかの回路構成例を示す図 第１実施形態における信号読み出し動作の例を示すタイミングチャート 第１実施形態の変形例に係る撮像素子の全体構成例を模式的に示すブロック図 第２実施形態に係る撮像素子の全体構成例を模式的に表すブロック図

以下、本発明の例示的な実施形態を、添付の図面に基づいて詳細に説明する。
●（第１実施形態）
（全体構成）
図２は、本発明の実施形態に係る撮像素子１００の全体構成例を模式的に示すブロック図である。撮像素子１００は、画素部１０と、複数の列回路２０と、ランプ発生器３０と、計測カウンタ４０と、メモリ選択制御部５０とを有している。
画素部１０には、複数の画素が例えば行列状に配置されている。画素の構成については後述する。ランプ発生器３０は、経過時間に比例した値を有するスロープ信号である、参照信号ＲＡＭＰを出力する。計測カウンタ４０は、ランプ発生器３０から参照信号ＲＡＭＰが出力されている間、アップカウントを行う。メモリ選択制御部５０は、列回路２０に設けられた複数の回路の選択信号ＳＥＬ＿Ｍ１およびＳＥＬ＿Ｍ２を出力する。

（列回路の構成）
次に、列回路２０の構成について説明する。本実施形態において列回路２０は画素部の垂直出力線ごとに設けられる。個々の列回路２０は、ランプ発生器３０および計測カウンタ４０とともに、画素信号をＡ／Ｄ変換する回路を形成する。

比較器２００は、ランプ発生器３０の参照信号ＲＡＭＰと、画素部１０からの画素信号とを入力とし、２つの信号の比較結果に応じた信号ＣＯＭＰを出力する。信号ＣＯＭＰは、ここでは参照信号ＲＡＭＰが画素信号を上回る場合にはＬレベル、参照信号ＲＡＭＰが画素信号を下回るとＨレベルを有するものとする。詳細は後述するが、比較器２００は、Ａ／Ｄ変換器として機能する。

第１ビット切替部２０３には計測カウンタ４０のカウント値と、第１切替制御部２０７からの切り替え制御信号が入力される。切り替え制御信号は、カウント値の各ビットが、第１メモリ部２０１が有する複数のビットメモリのうち、所定のビットメモリに書き込まれるように、カウント値の各ビットを出力信号線に割り当てる。

つまり、第１ビット切替部２０３は、Ｎ入力Ｍ出力（Ｍ＞Ｎ）の切り替え回路である。そして、第１切替制御部２０７の出力する切り替え制御信号は、第１メモリ部２０１が有するＭ個のビットメモリに対応するＭビット出力と、カウント値に対応するＮビット入力との入出力関係を制御し、カウント値の書き込み先をビット単位で制御／選択する。

第１メモリ部２０１は、電荷が蓄積された状態における画素信号をＡ／Ｄ変換した信号を保持するメモリである。第１メモリ部２０１は複数のビットメモリを有しており、比較器２００が出力する信号ＣＯＭＰと、第１ビット切替部２０３の出力信号と、メモリ選択制御部５０が出力する選択信号ＳＥＬ＿Ｍ１が入力される。選択信号ＳＥＬ＿Ｍ１がＨレベルのときは第１メモリ部２０１へのデータの書き込みが有効となり、選択信号ＳＥＬ＿Ｍ１がＬレベルのときは第１メモリ部２０１へのデータの書き込みが無効となる。第１メモリ部２０１は、選択信号ＳＥＬ＿Ｍ１がＨレベルにある状態で、信号ＣＯＭＰがＬレベルからＨレベルに転じると、第１ビット切替部２０３の出力信号をビットメモリに取り込む。これにより、第１メモリ部２０１にカウント値が保持される。

第２メモリ部２０２は、電荷がリセットされた状態における画素信号をＡ／Ｄ変換した信号を保持するメモリである。第２ビット切替部２０４には計測カウンタ４０のカウント値と、第２切替制御部２０８からの切り替え制御信号が入力される。切り替え制御信号は、カウント値の各ビットが、第２メモリ部２０２が有する複数のビットメモリのうち、所定のビットメモリに書き込まれるように、カウント値の各ビットを出力信号線に割り当てる。

第２ビット切替部２０４および第２切替制御部２０８は、入出力ビット数が第１ビット切替部２０３より少ないことを除き、第１ビット切替部２０３および第１切替制御部２０７と同様の機能を実現する。

第３ビット切替部２０５は、第１切替制御部２０７からの切り替え制御信号に応じて、第１メモリ部２０１の各ビットメモリの出力から、所定のビットメモリの出力を選択して出力する。具体的には、第３のビット切替部２０５はＭ入力Ｎ出力（Ｍ＞Ｎ）の切り替え回路である。そして、第１切替制御部２０７の出力する切り替え制御信号は、第１メモリ部２０１が有するＭ個のビットメモリに対応するＭビット入力と、Ｎビット出力との入出力関係を制御し、第１メモリ部２０１から出力する信号をビット単位で制御／選択する。

第４ビット切替部２０６はおよび第２切替制御部２０８は、入出力ビット数が第３ビット切替部２０５より少ないことを除き、第３ビット切替部２０５および第１切替制御部２０７と同様の機能を実現する。

（画素の構成）
図３（ａ）は、撮像素子１００の画素部１０に配置される画素１０１の等価回路図である。画素部１０には、図３（ａ）に示す構成を有する画素１０１が複数、例えば行列状に２次元配列されている。
画素１０１は、光電変換を行うフォトダイオードＰＤ、電荷を一時的に蓄積するフローティングディフュージョンＦＤ、および、複数のＭＯＳトランジスタで構成される。
フォトダイオードＰＤは、転送トランジスタＭＴＸによってフローティングディフュージョンＦＤと接続されている。転送トランジスタＭＴＸは垂直走査回路６０が生成する転送パルスＰＴＸによって制御され、オン状態において、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへ転送する。

フローティングディフュージョンＦＤは、リセットトランジスタＭＲＥＳを介して電源配線に接続されている。リセットトランジスタＭＲＥＳは垂直走査回路６０が生成するリセットパルスＰＲＥＳによって制御され、オン状態において、フローティングディフュージョンＦＤを電源電圧Ｖｄｄにリセットする。

また、フローティングディフュージョンＦＤは増幅トランジスタＭＳＦのゲートにも接続されている。増幅トランジスタＭＳＦは、選択トランジスタＭＳＥＬを介して垂直出力線ＶＬへ接続され、定電流源Ｉと共にソースフォロワアンプを形成する。増幅トランジスタＭＳＦはフローティングディフュージョンＦＤの電圧に応じた画素信号を、選択トランジスタＭＳＥＬを介して垂直出力線ＶＬへと出力する。垂直出力線ＶＬは列回路２０へ接続される。選択トランジスタＭＳＥＬは、垂直走査回路６０が生成する選択パルスＰＳＥＬによって制御される。

なお、以下の説明においては、フローティングディフュージョンＦＤに蓄積された電荷がリセットされた状態で出力される、ノイズ成分に相当する画素信号を基準信号、基準信号をＡＤ変換して得られるデジタル信号をＮ信号と呼ぶ。また、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷が転送され、露光によって生じた電荷が蓄積された状態で出力される画素信号を撮像信号、撮像信号をＡＤ変換して得られるデジタル信号をＳ信号と呼ぶ。撮像信号およびＳ信号のレベルは、フォトダイオードＰＤの受光量（発生電荷量）に依存して変動する。一方、基準信号およびＮ信号のレベルは受光量に依存しない。したがって、基準信号のレンジは、撮像信号のレンジよりも狭く、Ｎ信号の最大値はＳ信号の最大値より小さい。

（メモリ部の構成）
次に、図１を参照して、第１メモリ部２０１および第２メモリ部２０２の構成を説明する。
本実施形態では、第１メモリ部２０１および第２メモリ部２０２のそれぞれに設ける冗長なビットメモリの数を、第１メモリ部２０１および第２メモリ部２０２に保持する信号の最大値、より具体的には最大値を保持するために必要なビット数に応じて決定する。また、第１メモリ部２０１および第２メモリ部２０２の記憶容量（ビットメモリの数）も、信号の最大値を保持するために必要なビット数に応じて決定することができる。

信号の最大値を保持するために必要なビット数が多いほど、実際に使用されるビットメモリの数が多くなるため、ビットメモリの故障の影響を受けやすい。したがって、信号の最大値を保持するために必要なビット数が多いほど、冗長なビットメモリの数も多くする。信号の最大値を保持するために必要なビット数が少ない場合には、もともと使用されないビットメモリに故障が発生しても影響はないため、冗長なビットメモリの数も少なくてよい。

冗長なビットメモリの数を信号の最大値を保持するために必要なビット数に関わらず一定とした場合、最大値が大きな信号を保持するために用いるメモリ部ほど、冗長なビットメモリが不足しやすくなる。冗長なビットメモリが不足した場合には撮像素子全体が使用できなくなってしまう。

また、信号の最大値を保持するために必要なビット数が少なく、使用されないビットメモリがある場合には、その実装面積が無駄になる。したがって、本実施形態では、信号の最大値を保持するために必要なビット数が小さい場合には、冗長なビットメモリの数だけでなく、容量そのものも小さくする。

図１（ａ）は第１メモリ部２０１の構成を模式的に示したブロック図であり、図１（ｂ）は第２メモリ部２０２の構成を模式的に示したブロック図である。
第１メモリ部２０１、第２メモリ部２０２には、複数のビットメモリｍｅｍ及びｍｅｍ＿ｒが設けられている。ｍｅｍは通常使用するための（予備でない）ビットメモリであり、ｍｅｍ＿ｒは故障したビットメモリｍｅｍの代わりに用いるための冗長ビットメモリ（予備のメモリ）である。以下の説明では、第１メモリ部２０１および第２メモリ部２０２に関する記載において、通常使用する（予備でない）ビットメモリｍｅｍを便宜上「常用ビットメモリ」という。また、「冗長」や「常用」の付かない単なる「ビットメモリ」は、常用ビットメモリと冗長ビットメモリを区別しない場合に用いるものとする。

Ｎ信号の最大値はＳ信号の最大値より小さいため、Ｎ信号を保持するための第２メモリ部２０２に設ける常用ビットメモリｍｅｍの数を、第１メモリ部２０１に設ける常用ビットメモリｍｅｍの数より少なくしている。また、ビットメモリの故障率が一定であれば、ビットメモリの数が多いほど、いずれかのビットメモリに故障が発生する確率も高くなる。そのため、常用ビットメモリｍｅｍの数が第２メモリ部２０２より多い第１メモリ部２０１には、第２メモリ部２０２より多くの冗長ビットメモリｍｅｍ＿ｒを設けている。つまり、第１メモリ部２０１における冗長な記憶容量が、第２メモリ部２０２における冗長な記憶容量よりも多くなるようにしている。

なお、図１には、Ｓ信号の最大値が８ビットであらわされ、Ｎ信号の最大値が４ビットで表される場合における構成例として、Ｓ信号用の常用ビットメモリｍｅｍを８つ、Ｎ信号用の常用ビットメモリｍｅｍを４つ設けた例を示した。また、Ｓ信号用の冗長ビットメモリ数（２）と、Ｎ信号用の冗長ビットメモリ数（１）の比が、Ｓ信号用の常用ビットメモリ数（８）とＮ信号用の常用ビットメモリ数（４）との比と等しくなるように冗長ビットメモリの数を定めた例を示した。

しかしながら、これらは単なる例にすぎず、保持する信号の最大値を表すビット数より多い数の常用ビットメモリｍｅｍを設けてもよい。また、常用ビットメモリの数が多いメモリ部の方が冗長ビットメモリの数も多くなるようにすれば、冗長ビットメモリ数の比が常用ビットメモリ数の比と等しくなくてもよい。

第１メモリ部２０１の各ビットメモリには、比較器２００からの信号ＣＯＭＰと、第１ビット切替部２０３の出力信号Ｂ０〜Ｂ９の１つとが入力される。また、常用ビットメモリからは出力Ｍ１０〜Ｍ１７が、冗長ビットメモリからはＭＲ１０〜ＭＲ１１が出力される。

第２メモリ部２０２の各ビットメモリには、比較器２００からの信号ＣＯＭＰと、第２ビット切替部２０４の出力信号Ｂ０〜Ｂ４の１つとが入力される。また、常用ビットメモリからは出力Ｍ２０〜Ｍ２３が、冗長ビットメモリからはＭＲ２０が出力される。

（ビット切替部）
図４は、第１〜第４ビット切替部２０３〜２０６の回路構成例および、計測カウンタ４０、第１〜第２切替制御部２０７〜２０８との接続例を示す図である。
第１〜第４ビット切替部２０３〜２０６はそれぞれ、複数のセレクタ２１０の組み合わせによって構成されている。各セレクタ２１０は、切替制御部２０７〜２０８から入力される制御信号が０またはＬレベルの場合、端子０に入力された信号を選択して出力し、制御信号が１またはＨレベルの場合、端子１に入力された信号を選択して出力する。

図４（ａ）は、第１ビット切替部２０３の回路構成を示す。第１ビット切替部２０３は、複数のセレクタ２１０Ａと複数のセレクタ２１０Ｂとが２段構成で配置されている。複数のセレクタ２１０Ａおよび２１０Ｂは、第１切替制御部２０７からの制御信号により、計測カウンタ４０の出力するＮビット（ここではＮ＝８）の信号Ａ０〜Ａ７を、Ｍビット（ここではＭ＝１０）の出力Ｂ０〜Ｂ９のうち、Ｎビット分に割り当てる。これにより、第１メモリ部２０１が有するＭ個のビットメモリのうち、故障していないＮ個のビットメモリを選択してカウント値を保持することを可能にする。

なお、信号Ｂ０〜Ｂ９のうち、信号Ｂ０とＢ９には、カウント値の最上位ビット（Ａ７）および最下位ビット（Ａ０）が常に割り当てられる。残りの信号Ｂ１〜Ｂ８と、信号Ａ０〜Ａ７との入出力関係がセレクタ２１０Ａおよび２１０Ｂにより制御される。

第１ビット切替部２０３の出力ビット数は、接続される第１メモリ部２０１が有するビットメモリの数に等しい。したがって、第１切替制御部２０７の出力する切り替え制御信号により、セレクタ２１０Ａと２１０Ｂとが選択する信号を制御することにより、カウント値の各ビットを書き込むビットメモリを制御または選択することができる。

出力信号Ｂ０〜Ｂ７は、第１メモリ部２０１のメモリｍｅｍの各ビットに入力され、出力信号Ｂ８〜Ｂ９は、第１メモリ部２０１の冗長メモリｍｅｍ＿ｒの各ビットに入力される。図４（ａ）の信号Ｂ０〜Ｂ９は、図１（ａ）の信号Ｂ０〜Ｂ９に対応している。

図４（ｂ）は、第２ビット切替部２０４の回路構成を示す。各セレクタ２１０Ａには第２切替制御部２０８から制御信号が入力され、計測カウンタ４０が出力するＯビット（ここではＯ＝４）の信号Ａ０〜Ａ３を、Ｐビット（ここではＰ＝５）の出力Ｂ０〜Ｂ４のうち、Ｏビット分に割り当てる。

図４（ｃ）は、第３ビット切替部２０５の回路構成を示す。第３ビット切替部２０５は第１ビット切替部２０３と逆の動作を行い、Ｍビットの入力からＮビット（Ｍ＞Ｎ）の出力を出力する。具体的には、第３ビット切替部２０５は、第１メモリ部２０１が有するＭ個のビットメモリの隣接する２つの値を入力とする（Ｍ−１）個のセレクタ２１０Ｃと、セレクタ２１０Ｃの隣接する２つの出力を入力とするＮ個のセレクタ２１０Ｄとを有する。そして、第１切替制御部２０７からの制御信号によって個々のセレクタを制御し、第１メモリ部２０１が有するＭ個のビットメモリの出力信号のうち、故障していないＮ個のビットメモリからの信号を選択して信号Ｃ０〜Ｃ７として出力する。これにより、第３ビット切替部２０５は、第１メモリ部２０１に保持されていたカウント値を出力する。なお、図４（ｃ）における信号Ｍ１０〜Ｍ１７とＭＲ１０〜ＭＲ１１は、図１（ａ）における同名の信号に対応する。

図４（ｄ）は、第４ビット切替部２０６の回路構成を示す。第４ビット切替部２０６は第１ビット切替部２０３と逆の動作を行い、Ｐビットの入力からＯビット（Ｐ＞Ｏ）の出力を出力する。第４ビット切替部２０６は、第２メモリ部２０２が有するＰ個のビットメモリの隣接する２つの値を入力とする（Ｐ−１）個のセレクタ２１０Ｃを有する。セレクタ２１０Ｃのそれぞれには第２切替制御部２０８から制御信号が入力され、第２メモリ部２０２からの信号Ｍ２０〜Ｍ２３、ＭＲ２０の中から、故障していないビットメモリからの信号を選択し、信号Ｃ０〜Ｃ３として出力する。これにより、第４ビット切替部２０６は、第２メモリ部２０２に保持されていたカウント値を出力する。なお、図４（ｄ）における信号Ｍ２０〜Ｍ２３とＭＲ２０は、図１（ｂ）における同名の信号に対応する。

なお、図４の例では、セレクタ２１０を用いてビットシフトすることにより、入力信号を冗長ビットメモリの数だけ多いビット数の信号の中に割り振るような構成のビット切替部の構成を示した。これにより、故障した常用ビットメモリがある場合でも、カウント値の保持に用いるビットメモリの並びと、カウント値の最上位ビットから最下位ビット（あるいはその逆）の順序との関係を維持することができる。しかし、ビット切替部をマトリックススイッチで構成し、メモリ部から読み出した信号のビット順序を戻すマトリックススイッチをさらに設けるなど、他の構成とすることもできる。

撮像素子１００には不揮発性記憶回路（例えば電子ヒューズや不揮発性メモリ）が設けられており、第１メモリ部２０１および第２メモリ部２０２のビットメモリの故障情報が記憶されている。第１切替制御部２０７および第２切替制御部２０８は、この故障情報に基づいて、故障していないビットメモリを用いて信号を保持するための制御信号を生成する。なお、常用ビットメモリｍｅｍに故障がない場合には、冗長ビットメモリに対する信号の読み書きを行わないようにして、冗長ビットメモリの故障発生を抑制するように構成してもよい。この場合、図１（ａ）に示した第１ビット切替部２０３において、出力信号Ｂ９を入力とするセレクタをさらに設け、冗長ビットメモリを用いない場合には信号Ｂ８とＢ９を出力しないようにセレクタを制御するように構成してもよい。

（信号の読み出し動作）
図５は、本実施形態における撮像素子１００の信号読み出し動作の例を示すタイミングチャートである。図５において、画素の選択パルスＰＳＥＬ、リセットパルスＰＲＥＳ、および転送パルスＰＴＸは垂直走査回路６０が生成する。また、選択信号ＳＥＬ＿Ｍ１およびＳＥＬ＿Ｍ２はメモリ選択制御部５０が、参照信号ＲＡＭＰはランプ発生部３０がそれぞれ発生する。なお、制御パルスを生成したり計測カウンタ４０がカウントしたりするためのクロック信号は、撮像素子１００外部から供給されてもよいし、撮像素子１００の外部から供給される基準クロックから撮像素子１００内のタイミングジェネレータが生成してもよい。

時刻ｔ１００に垂直走査回路６０は信号を読み出す画素１０１の選択パルスＰＳＥＬをＨレベルとし、選択トランジスタＭＳＥＬをオンして、画素１０１を垂直出力線ＶＬに接続する。
時刻ｔ１０１に垂直走査回路６０はリセットパルスＰＲＥＳをＬレベルとし、画素１０１のリセットトランジスタＭＲＥＳをオフしてフローティングディフュージョンＦＤのリセットを終了する。この時の画素信号（垂直出力線ＶＬの信号）が、基準信号として比較器２００へ入力される。

時刻ｔ１０２にメモリ選択制御部５０は選択信号ＳＥＬ＿Ｍ２をＨレベルとし、第２メモリ部２０２への信号の書き込みを有効にする。
時刻ｔ１０３にランプ発生部３０は、比較器２００への参照信号ＲＡＭＰの入力を開始する。また、計測カウンタ４０は初期値からアップカウントを開始する。

時刻ｔ１０３からｔ１０４の間、比較器２００は基準信号と参照信号ＲＡＭＰとの比較を継続的に行い、参照信号ＲＡＭＰが基準信号を下回ると、比較結果を示す信号ＣＯＭＰをＬレベルからＨレベルへ反転する。そして、信号ＣＯＭＰがＬレベルからＨレベルへと反転した時点における計測カウンタ４０のカウント値ｃｎｔが、基準信号をＡ／Ｄ変換したＮ信号として第２メモリ部２０２に保持される。この際、第２切替制御部２０８は、第２メモリ部２０２のビットメモリのうち、故障していないものにＮ信号を保持するように制御信号を生成する。
時刻ｔ１０４にランプ発生部３０は、比較器２００への参照信号ＲＡＭＰの入力を終了する。

時刻ｔ１０５にメモリ選択制御部５０は選択信号ＳＥＬ＿Ｍ２をＬレベルとし、第２メモリ部２０２への信号の書き込みを無効にする。
時刻ｔ１０６に垂直走査回路６０は信号の読み出しを行う画素１０１の転送パルスＰＴＸをＨレベルとし、転送トランジスタＭＴＸをオンして、フォトダイオードＰＤに蓄積された電荷をフローティングディフュージョンＦＤへと転送する。
時刻ｔ１０７に垂直走査回路６０は転送パルスＰＴＸをＬレベルとし、転送トランジスタＭＴＸをオフして、フォトダイオードＰＤからフローティングディフュージョンＦＤへの電荷転送を終了する。この時の画素信号（垂直出力線ＶＬの信号）が、撮像信号として比較器２００へ入力される。

時刻ｔ１０８にメモリ選択制御部５０は選択信号ＳＥＬ＿Ｍ１をＨレベルとし、第１メモリ部２０１への信号の書き込みを有効にする。
時刻ｔ１０９にランプ発生部３０は比較器２００への参照信号ＲＡＭＰの入力を開始する。また、計測カウンタ４０は初期値からアップカウントを開始する。

時刻ｔ１０９からｔ１１０の間、比較器２００は撮像信号と参照信号ＲＡＭＰとの比較を継続的に行い、参照信号ＲＡＭＰが撮像信号を下回ると、比較結果を示す信号ＣＯＭＰをＬレベルからＨレベルへ反転する。そして、信号ＣＯＭＰがＬレベルからＨレベルへと反転した時点における計測カウンタ４０のカウント値ｃｎｔが、撮像信号をＡ／Ｄ変換したＳ信号として第１メモリ部２０１に保持される。この際、第１切替制御部２０７は、第１メモリ部２０１のビットメモリのうち、故障していないものにＳ信号を保持するように制御信号を生成する。
時刻ｔ１１０にランプ発生部３０は、比較器２００への参照信号ＲＡＭＰの入力を終了する。

時刻ｔ１１１にメモリ選択制御部５０は選択信号ＳＥＬ＿Ｍ１をＬレベルとし、第１メモリ部２０１への信号の書き込みを無効にする。
時刻ｔ１１２に垂直走査回路６０はリセットパルスＰＲＥＳをＨレベルとし、リセットトランジスタＭＲＥＳをオンしてフローティングディフュージョンＦＤのリセットを開始する。
時刻ｔ１１３に垂直走査回路６０は選択パルスＰＳＥＬをＬレベルとし、選択トランジスタＭＳＥＬをオフして、画素１０１の垂直出力線ＶＬへの接続を解除する。
最後に、時刻ｔ１１４からｔ１１５の間、第１メモリ部２０１に保持されたＳ信号と、第２メモリ部２０２に保持されたＮ信号とを、出力回路ＯＵＴ１、ＯＵＴ２から出力する。この際、第１切替制御部２０７および第２切替制御部２０８は、第１メモリ部２０１および第２メモリ部２０２のビットメモリのうち、Ｓ信号およびＮ信号を保持しているものの信号を出力するような制御信号を生成する。

その後、例えばＳ信号とＮ信号との差分を求めることにより、ノイズ成分を低減した撮像信号を得ることができる。

本実施形態の撮像素子は、画素信号をＡ／Ｄ変換する回路と、電荷がリセットされた状態における画素信号をＡ／Ｄ変換した信号を保持する第２メモリと、電荷が蓄積された状態における画素信号とをＡ／Ｄ変換した信号を保持する第１メモリとを有する。そして、第１メモリと第２メモリにおける冗長な記憶容量を、第１メモリの方が多くなるようにする。それにより、第２メモリよりも故障の影響を受けやすい第１メモリの機能を適切に維持することが可能になる。また、第２メモリにおける必要以上に冗長なメモリ容量のための実装面積を削減することができる。

また、第２メモリよりも第１メモリの記憶容量を多くなるようにすることで、第２メモリに対して不要なメモリ容量を削減することができ、メモリ容量を無駄にすることがない上、メモリの実装面積を削減することができ、撮像素子の小型化を実現できる。

（変形例）
次に、図６を参照して、本実施形態の変形例について説明する。本変形例は、第１〜第４ビット切替部２０３〜２０６を列回路２０ごとに設けずに、複数の列回路２０ａで共有する点が異なる。第１〜第４ビット切替部２０５〜２０８を共有することで、列回路２０ａの実装面積もしくは回路集積度を低減することができ、コストダウン、撮像素子の小型化、もしくは故障発生の抑制を実現することができる。

図６は、本変形例に係る撮像素子１００’の全体構成例を模式的に示すブロック図である。図６において、図２と同じ構成要素には同じ参照数字を付し、重複する説明は省略する。本変形例では、第１〜第４ビット切替部２０３〜２０５および第１〜第２切替制御部２０７〜２０８が列回路２０ａとは別個に１組だけ設けられ、複数の列回路２０ａで共用されることを除き、図２と同様の構成を有する。第１〜第４ビット切替部２０３〜２０５および第１〜第２切替制御部２０７〜２０８の動作は図２の構成と同様でよいため、動作の詳細についての説明は省略する。

本変形例においては、第１メモリ部２０１と第２メモリ部２０２において画素信号の読み書きに用いられるビットメモリが全ての列回路２０ａに対して共通するため、ビットメモリの故障に対するロバスト性は図２の構成より低下する。しかし、図２の構成よりも大幅に少ない回路規模で、類似した効果を実現できる。

（第２実施形態）
次に、図７を参照して本発明の第２実施形態について説明する。本実施形態の第１実施形態との差異は、列回路２０のうち、Ｎ信号の生成および保持に関する構成と、Ｓ信号の生成および保持に関する構成とを分離し、基準信号を画素部１０の特定領域（基準画素領域）の画素から得るようにしたことである。

図７は、本実施形態に係る撮像素子１００”の全体構成例を模式的に示すブロック図である。図７において、図２と同じ構成要素には同じ参照数字を付し、重複する説明は省略する。画素部１０は、撮像領域１０ｂと基準領域１０ｃとを有し、それぞれに画素（例えば図３（ａ）を用いて説明した画素１０１と同様の構成を有する画素）が設けられる。以下、撮像領域１０ｂに設けられる画素を撮像画素、基準領域１０ｃに設けられる画素を基準画素と呼ぶ。

撮像画素と基準画素とは同じ構成であってよいが、撮像画素が露光されるのに対し、基準領域１０ｃは遮光されており、基準画素のフォトダイオードＰＤは露光されない。あるいは、基準画素を、画素１０１の構成からフォトダイオードＰＤを除いた構成としてもよい。

本実施形態では、第１の実施形態における列回路２０を、Ｓ信号に係る構成を有する列回路２０ｂと、Ｎ信号に係る構成を有する列回路２０ｃとに分離した構成を有する。
列回路２０ｂは、撮像領域１０ｂの垂直信号線ごとに設けられ、比較器２００、第１メモリ部２０１、第１ビット切替部２０３、第３ビット切替部２０５、第１切替制御部２０７を備える。
また、列回路２０ｃは、基準領域１０ｃの垂直信号線ごとに設けられ、比較器２００、第２メモリ部２０２、第２ビット切替部２０４、第４ビット切替部２０６、第２切替制御部２０８を備える。

第１の実施形態とは異なり、列回路２０ｂ、２０ｃにはＳ信号またはＮ信号を保持するメモリ部が１つしか設けられない。そのため、読み書きを行うメモリ部を選択するためのメモリ選択制御部５０は不要である。
列回路２０ｂ，２０ｃの各要素の動作は第１の実施形態で述べた構成と同様であるため、説明を省略する。

本実施形態では、第１実施形態の構成より、比較器２００の数が増え、メモリ選択制御部５０が不要になる点を除き、第１実施形態と同様の効果が得られる。

（第３実施形態）
次に図３（ｂ）〜（ｃ）を参照して、本発明の第３の実施形態について説明する。本実施形態では、画素が複数の光電変換領域またはフォトダイオードを有し、視差画像を出力可能な構成である場合に、基準信号に代えて焦点検出用信号を第２メモリ部２０２に保持する点で上述の実施形態と異なる。

図３（ｂ）〜（ｃ）は、本実施形態に係る撮像素子の画素部１０に設けられる画素１０１ｄの構成を表す等価回路図およびレイアウトを示すレイアウト図である。なお、本実施形態は上述した実施形態のいずれとも組み合わせ可能であり、第２の実施形態と組み合わされる場合、画素１０１ｄは少なくとも撮像領域１０ｂに配置される。

画素１０１ｄは、第１のフォトダイオードＰＤ１、第２のフォトダイオードＰＤ２を備え、第１および第２のフォトダイオードＰＤ１、ＰＤ２はオンチップマイクロレンズＭＬを共有している。また、第１および第２のフォトダイオードＰＤ１、ＰＤ２の光電変換領域の大きさは、図３（ａ）のフォトダイオードＰＤの光電変換領域の大きさの半分であるとする。第１のフォトダイオードＰＤ１と第２のフォトダイオードＰＤ２とは、射出瞳における異なる領域（部分瞳）からの光が入射し、画素１０１ｄは瞳分割機能を有する。したがって、焦点検出領域内の画素における、第１のフォトダイオードＰＤ１の出力から得られるＡ像信号と、第２のフォトダイオードＰＤ２の出力から得られるＢ像信号とを用いて、位相差検出方式の焦点検出が可能である。

このような構成の画素１０１ｄでは、第１および第２のフォトダイオードＰＤ１、ＰＤ２の両方から、フローティングディフュージョンＦＤへと電荷を転送して信号を読み出すことで、撮像信号を得ることができる。また、第１および第２のフォトダイオードＰＤ１、ＰＤ２の一方から、フローティングディフュージョンＦＤへと電荷を転送して信号を読み出すことで、焦点検出用信号の１つを得ることができる。焦点検出用信号として第１フォトダイオードＰＤ１の電荷に基づく信号を読み出した場合、第２フォトダイオードＰＤ２の電荷に基づく信号は、撮像信号から焦点検出用信号を減じることにより得ることができる。

撮像信号はフォトダイオード２つ分の電荷に基づく信号であるのに対し、焦点検出用信号はフォトダイオード１つ分の電荷に基づく信号であるため、焦点検出用信号の最大値は撮像信号よりも小さい。そのため、上述の実施形態における基準信号と同様に、ビットメモリの数が第１メモリ部２０１より少ない第２メモリ部２０２に保持することができる。

基準信号を読み出す代わりに、第１および第２フォトダイオードＰＤ１，ＰＤ２の一方の電荷を蓄積した状態で画素信号を読み出し、焦点検出用信号として第２メモリ部２０２に保持する。また、撮像信号を読み出す際には、第１および第２フォトダイオードＰＤ１，ＰＤ２の両方の電荷を蓄積した状態で画素信号を読み出す。その他の回路構成および動作については、第１または第２実施形態で述べたものと同様でよい。

本実施形態によれば、撮像素子が瞳分割機能を有する場合において、上述の実施形態と同様の効果が得られる。なお、本実施形態では個々の画素が２つの光電変換領域またはフォトダイオードを有する場合について説明したが、３つ以上の光電変換領域またはフォトダイオードを有してもよい。いずれにしても、撮像信号は複数の光電変換領域の全部で蓄積された電荷に基づく画素信号であり、焦点検出用信号は複数の光電変換領域の一部で蓄積された電荷に基づく画素信号である。

（その他の実施形態）
なお、上述の実施形態では、撮像信号よりも最大値が小さくなる画素信号の例として、ノイズ信号と焦点検出用信号とを例示した。しかし、撮像信号よりも最大値が小さくなる画素信号としては、Ｄレンジ拡大用の低感度画素から得られる画素信号など、他の画素信号であってもよい。本発明は、最大値の異なる任意の１対の画素信号を保持する１対のメモリ部を備える任意の構成において実施可能である。

上述の撮像素子は、第１メモリ部から読み出した信号と、第２メモリ部から読み出した信号とを用いた画像処理を行う画像処理部を有する撮像装置に適用することができる。第１メモリ部にＳ信号を、第２メモリ部にＮ信号を保持する場合、画像処理部はＳ信号とＮ信号との差分を取ることで、Ｓ信号のノイズ低減処理を行うことができる。また、第１メモリ部にＳ信号を、第２メモリ部に焦点検出用信号の一方を保持する場合、画像処理部はＳ信号と焦点検出用信号の一方との差分を取ることで、焦点検出用信号の他方を求めた上で、焦点検出処理を行うことができる。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０１…画素、２０…列回路、３０…ランプ発生器、４０…計測カウンタ、２００…比較器、２０１…第１メモリ部、２０２…第２メモリ部、ｍｅｍ…常用メモリ、ｍｅｍ＿ｒ…冗長メモリ

Claims (13)

1. 複数の画素と、
   前記複数の画素から読み出された画素信号をＡ／Ｄ変換するＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された第１画素信号を保持するための第１メモリと、
   前記Ａ／Ｄ変換手段によりＡ／Ｄ変換された第２画素信号を保持するための第２メモリと、を有し、
   前記第２画素信号の最大値が前記第１画素信号の最大値よりも小さく、前記第１メモリの冗長な記憶容量が前記第２メモリの冗長な記憶容量よりも大きく、かつ、前記第１メモリの前記冗長な記憶容量を除いた記憶容量が前記第２メモリの前記冗長な記憶容量を除いた記憶容量よりも大きいことを特徴とする撮像素子。
2. 前記第１メモリおよび前記第２メモリが、複数のビットメモリから構成されることを特徴とする請求項１に記載の撮像素子。
3. 前記複数のビットメモリのうち、前記冗長な記憶容量を形成するビットメモリは、故障しているビットメモリの代わりに用いられることを特徴とする請求項２に記載の撮像素子。
4. 前記Ａ／Ｄ変換された画素信号を、前記複数のビットメモリのうち故障してないビットメモリを用いて読み書きするための選択手段をさらに有することを特徴とする請求項３に記載の撮像素子。
5. 前記選択手段が、前記第１メモリおよび前記第２メモリの全てに共通して設けられることを特徴とする請求項４に記載の撮像素子。
6. 前記複数の画素の各々が複数の光電変換手段を有し、
   前記第１画素信号は、前記複数の光電変換手段の全部で蓄積された電荷に基づく信号であり、前記第２画素信号は、前記複数の光電変換手段の一部で蓄積された電荷に基づく信号であることを特徴とする請求項１から５のいずれか１項に記載の撮像素子。
7. 前記第１メモリと前記第２メモリの両方が、前記複数の画素の垂直出力線ごとに設けられることを特徴とする請求項１から６のいずれか１項に記載の撮像素子。
8. 前記複数の画素が、露光されない画素と、露光される画素とを有し、
   前記第２メモリは前記露光されない画素の垂直出力線ごとに設けられ、前記第１メモリは前記露光される画素の垂直信号線ごとに設けられる、
   ことを特徴とする請求項１から６のいずれか１項に記載の撮像素子。
9. 前記第２画素信号はノイズ成分に相当する信号であることを特徴とする請求項１から８のいずれか１項に記載の撮像素子。
10. 前記複数の画素のうち、前記第２画素信号を出力する画素は、前記第１画素信号を出力する画素より低感度であることを特徴とする請求項１から８のいずれか１項に記載の撮像素子。
11. 請求項１から１０のいずれか１項に記載の撮像素子と、
    前記第１メモリから読み出した前記第１画素信号と、前記第２メモリから読み出した前記第２画素信号とを用いた画像処理を行う画像処理手段と、
    を有することを特徴とする撮像装置。
12. 前記画像処理が、前記第１メモリから読み出した前記第１画素信号と、前記第２メモリから読み出した前記第２画素信号との差分を求めるノイズ低減処理であることを特徴とする請求項１１に記載の撮像装置。
13. 前記画像処理が、前記第２メモリから読み出した前記第２画素信号と、前記第１メモリから読み出した前記第１画素信号と前記第２メモリから読み出した前記第２画素信号との差分とを用いた焦点検出処理であることを特徴とする請求項１１に記載の撮像装置。

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