JP6237392B2 - 読出回路 - Google Patents
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Description
図2に示したように、読出回路6は、赤外線撮像素子2のマトリクス状に配列された複数の画素の各々から電気信号を読み出す回路である。
制御回路27は、垂直シフトレジスタ22および水平シフトレジスタ23に加えて、次に説明する図4の信号入力回路21のスイッチを制御する信号を発生する。
図3の読出回路6の全体構成は広く知られているので、これ以上の説明は省略する。
信号ΦIgは、LとHを繰り返す。ΦIg=Lになると、まずΦS/Hが短期間Hになり、転送動作が行われ、その後ΦRが短期間Lになり、リセット動作が行われ、ΦIg=Hの期間に蓄積動作が行われる。ΦS/HがLの期間に読出動作が行われる。
図5のタイムチャートは、広く知られているので、これ以上の説明は省略する。
実施形態の読出回路は、図2に示した読出回路6と同様に、赤外線撮像素子2のマトリクス状に配列された複数の画素の各々から電気信号を読み出す回路である。
前述のように、SW1がHで、TG62〜64はオンされ、SW2がLで、TG65はオフされる。さらに、ΦIg1、ΦIg2およびΦIg3はLにされ、NTr32−1、32−3および32−4はオフされる。
図9および図10において、従信号入力回路のΦSH1およびΦR1が共通に示されている。図9および図10を参照して、時間的フィルタモード時の読出回路の動作を説明する。
図11に示すように、垂直シフトレジスタ52の代わりに第1垂直シフトレジスタ52Aおよび第2垂直シフトレジスタ52Bが、水平シフトレジスタ53の代わりに第1水平シフトレジスタ53Aおよび第2水平シフトレジスタ53Bが、設けられる。第1垂直シフトレジスタ52Aおよび第2垂直シフトレジスタ52Bと複数のスキャンラインSLとを接続する部分に、スキャンライン切り替え回路57が設けられる。第1水平シフトレジスタ53Aおよび第2水平シフトレジスタ53Bと複数の選択CLとを接続する部分に、垂直バス切り替え回路58が設けられる。
52 垂直シフトレジスタ
53 水平シフトレジスタ
54 バス選択スイッチ
55 共通ライン
56 アンプ
SL0〜SLn−1 スキャンライン
BL0〜BLm−1 垂直バスライン
TG62〜TG64 トランスファーゲート(端子接続スイッチ)
TG65 トランスファーゲート(演算接続スイッチ)
Claims (3)
- 撮像素子のマトリクス状に配列された複数の画素の各々から電気信号を読み出す読出回路であって、
前記マトリクス状の配列に対応して配置された複数のスキャンラインおよび複数の垂直バスラインと、
前記複数のスキャンラインおよび前記複数の垂直バスラインの交差部分に対応して配列された複数の信号入力回路と、
前記複数のスキャンラインに順次垂直位置選択信号を印加する垂直シフトレジスタと、
前記複数の垂直バスラインの信号を順次読み出すための水平シフト信号を出力する水平シフトレジスタと、を備え、
各信号入力回路は、
前記撮像素子の対応する画素への接続端子と、
電源間に直列に接続されたリセットスイッチおよび蓄積容量と、
前記接続端子と、前記リセットスイッチおよび前記蓄積容量の接続ノードと、の間に配置された露光スイッチと、
一方の端子が電源の一方に接続されたサンプルホールド容量と、
前記接続ノードと前記サンプルホールド容量の他方の端子間に接続されたサンプルホールドスイッチと、
前記サンプルホールド容量の電位に応じた信号を発生する信号変換部と、
対応する前記スキャンラインの前記垂直位置選択信号に応じて、前記信号変換部の発生する信号を対応する前記垂直バスラインに発生するように動作する選択スイッチと、を備え、
前記複数の信号入力回路は、それぞれ所定数の隣接する信号入力回路を含む複数のブロックに分けられ、
各ブロックは、ブロック内の前記所定数の信号入力回路のうちの1つの主信号入力回路の前記接続端子と残りの信号入力回路の前記接続端子とを接続する端子接続配線および前記端子接続配線の途中に設けられた端子接続スイッチと、
前記主信号入力回路の前記サンプルホールド容量の他方の端子と、前記残りの信号入力回路のうちの1つの従信号入力回路の前記接続ノードとを接続する演算用配線および前記演算用配線の途中に設けられた演算接続スイッチと、を備えることを特徴とする読出回路。 - 前記読出回路は、
前記複数の信号入力回路のすべてから、それぞれ読出処理を行う高分解能モードと、
各ブロック内の前記所定数の信号入力回路から、1つの信号を読み出す空間的フィルタモードと、
各ブロック内の前記主信号入力回路および前記従信号入力回路利用して時間積分処理を行い、前記時間積分処理した信号を前記従信号入力回路から読み出す時間的フィルタモードと、を備える請求項1に記載の読出回路。 - 前記読出回路は、前記垂直シフトレジスタ、前記水平シフトレジスタ、前記リセットスイッチ、前記露光スイッチ、前記サンプルホールドスイッチ、前記選択スイッチ、前記端子接続スイッチ、および前記演算接続スイッチを制御する制御回路を備え、
前記制御回路は、
前記高分解能モード時には、前記端子接続スイッチおよび前記演算接続スイッチをオフし、前記垂直シフトレジスタ、前記水平シフトレジスタ、および前記複数の信号入力回路の前記リセットスイッチ、前記露光スイッチ、前記サンプルホールドスイッチおよび前記選択スイッチをオンおよびオフに制御して前記複数の信号入力回路のそれぞれからの読出処理を行い、
前記空間的フィルタモード時には、前記端子接続スイッチをオンにし、前記演算接続スイッチをオフし、前記主信号入力回路以外の信号入力回路の前記露光スイッチおよび前記選択スイッチをオフし、前記垂直シフトレジスタ、前記水平シフトレジスタ、および前記主信号入力回路の前記リセットスイッチ、前記露光スイッチ、前記サンプルホールドスイッチおよび前記選択スイッチをオンおよびオフに制御し、各ブロック内の前記所定数の信号入力回路に対応する複数の画素の電気信号を合わせて前記主信号入力回路から読み出し、
前記時間的フィルタ機能時には、前記端子接続スイッチをオンにし、前記主信号入力回路以外の信号入力回路の前記露光スイッチをオフし、前記従信号入力回路以外の信号入力回路の前記選択スイッチをオフし、前記垂直シフトレジスタと、前記水平シフトレジスタと、前記主信号入力回路の前記リセットスイッチ、前記露光スイッチおよび前記サンプルホールドスイッチと、前記従信号入力回路の前記リセットスイッチ、前記サンプルホールドスイッチおよび前記選択スイッチと、前記演算接続スイッチと、をオンおよびオフに制御し、各ブロック内の前記所定数の信号入力回路に対応する複数の画素の電気信号を合わせ且つ時間積分して前記従信号入力回路から読み出す、請求項2に記載の読出回路。
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