JPWO2017057382A1 - 撮像素子および撮像装置 - Google Patents

Abstract

撮像素子は、光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、前記第１保持回路に保持された電圧により生成される電流を前記第１信号線に供給する第１電流源と、を備え、前記第１保持回路は、前記第１読出回路により前記第１信号が前記第１信号線に読み出されていないときに、前記電源回路からの電流に基づく電圧を保持する。

Description

本発明は、撮像素子および撮像装置に関する。

画素から読み出された信号を、単位画素セルまたは複数の画素をまとめたセル毎に並列処理することができる撮像装置が知られている（特許文献１）。

日本国特開２０１２−２４４３３１号公報

第１の態様によると、撮像素子は、光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、前記第１保持回路に保持された電圧により生成される電流を前記第１信号線に供給する第１電流源と、を備え、前記第１保持回路は、前記第１読出回路により前記第１信号が前記第１信号線に読み出されていないときに、前記電源回路からの電流に基づく電圧を保持する。

第１の実施の形態に係る撮像装置１の構成を示すブロック図。 第１の実施の形態に係る撮像素子３の構成を示すブロック図。 第１の実施の形態に係る画素１０の構成を示すブロック図。 第１の実施の形態に係る電流源回路部１２０の構成を示す回路図。 第１の実施の形態に係る電流源回路部１２０の動作例を示すタイミングチャート。 （ａ）は、第１の実施の形態に係る画素回路１５０の一部と、電流源回路５０の一部と、基準電流源回路３１とを示す図。（ｂ）は、第１の実施の形態に係る画素回路１５０の一部と、電流源回路５０の一部と、基準電流源回路３１との接続関係を示す図。 第１の実施の形態に係る撮像装置１の長時間撮影時の動作例を示すタイミングチャート。 第１の実施の形態に係る撮像装置１の長時間撮影時の他の動作例を示すタイミングチャート。 第２の実施の形態に係る撮像装置１の連続撮影時の動作例を示すタイミングチャート。 第２の実施の形態に係る撮像装置１の連続撮影時の他の動作例を示すタイミングチャート。 第２の実施の形態に係る撮像装置１の連続撮影時の他の動作例を示すタイミングチャート。 第３の実施の形態に係る撮像装置１の動作例を示すタイミングチャート。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、光学系２、撮像素子３、操作部４、制御部５、および長秒時露光設定部６を備える。光学系２は、撮像素子３に被写体からの光を射出する。撮像素子３は、光学系２から射出された光を撮像して、例えば、画像データを生成する。制御部５は、撮像素子３から出力された画像データに対して各種の画像処理を行う。また、制御部５は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。なお、光学系２は、撮像装置１から着脱可能にしてもよい。

操作部４は、撮影動作を開始させるレリーズ操作部材、光学系２のズーミング動作を開始させるズーム操作部材、各種の撮影モードを選択するモード選択操作部材などの各種操作部材を備える。操作部４は、各操作部材の操作に基づく操作信号を出力する。制御部５は、操作部４により出力される操作信号などに基づいて制御信号を生成し、撮像素子３などの撮像装置１の各部を制御する。

長秒時露光設定部６は、長時間撮影（露光）、例えば１秒以上の露光時間を設定する。長秒時露光設定部６は、例えば、レリーズ操作部材の押し下げで露光を開始し、再度のレリーズ操作部材の押し下げで露光を終了するタイム撮影の設定部や、レリーズ操作部材の押し下げで露光開始し、押し下げ中は露光継続し、レリーズ操作部材の押し下げ終了で露光を終了するバルブ撮影の設定部や、被写体輝度に基づき自動的に長秒時の露光時間を設定する自動露出演算部や、手動操作によって長秒時の露光時間を設定する手動長秒時露光設定部などを含むものである。

図２は、第１の実施の形態に係る撮像素子３の構成を示すブロック図である。撮像素子３は、行列状に配置される複数の画素１０と、画素１０を制御する画素制御部１１と、電流源回路部１２０とを備える。画素制御部１１は、電荷蓄積時間制御部１１１と、バイアス電圧プリセット部１１２と、バイアス電圧リフレッシュ部１１３とを有する。

電荷蓄積時間制御部１１１は、画素１０の電荷蓄積時間を制御する。バイアス電圧プリセット部１１２は、レリーズ操作部材の操作に応じた操作信号に基づいて、バイアス電圧をプリセットさせる（詳細は後述する）。バイアス電圧リフレッシュ部１１３は、バイアス電圧をリフレッシュさせるためのリフレッシュタイミング信号を生成する（詳細は後述する）。

画素１０は、説明の便宜上、８行×１０列に配置されている。即ち、画素１０は、列方向（図２において縦方向）に８個配置され、行方向（図２において横方向）に１０個配置されている。電流源回路部１２０は、１行に配置された画素１０の個数１０と同数の電流源回路５０ａ−５０ｊと、複数の電流源回路５０に基準電流を供給する基準電流源Ｉ１を含む基準電流源回路３１とを有する。

図３は、第１の実施の形態に係る画素１０の構成を示す回路図である。撮像素子３は、複数の画素１０を有する。画素１０は、光電変換部１２および読出回路１００を有する。光電変換部１２は、撮像素子３の撮像領域において、例えば、行列状に配置される。光電変換部１２は、入射した光を電荷に変換する光電変換機能を有する。光電変換部１２は、光電変換された電荷を蓄積する。光電変換部１２は、例えば、フォトダイオードにより構成される。読出回路１００は、光電変換部１２で光電変換された電荷により生成される画素信号を信号線１７に読み出す。画素信号は、例えば、画像データを構成する。読出回路１００は、転送部１３と、排出部１４と、フローティングディフュージョン１５と、出力部１６と、を有する。

転送部１３は、転送信号ＴＸにより駆動され、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。出力部１６は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷により生成された画素信号を信号線１７に出力する。出力部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および信号線１７に接続されるトランジスタである。排出部１４は、リセット信号ＲＳＴにより駆動され、フローティングディフュージョン１５の電荷を排出する。フローティングディフュージョン１５は、排出部１４により電荷が排出されることで基準電位にリセットされる。

電流源３０は、信号線１７により読出回路１００に接続される。電流源３０は、読出回路１００により光電変換部１２で光電変換された電荷により生成された画素信号を読み出すための電流を供給する。電流源３０は、具体的には、ドレイン端子、ゲート端子およびソース端子がそれぞれ、信号線１７、電流源回路５０およびグランド（ＧＮＤ）に接続されるトランジスタである。電流源３０は、読出回路１００の出力部１６に電流を供給する。すなわち、出力部１６は、電流源３０を負荷電流源としてソースフォロワ回路を構成する。電流源３０は、電流源回路５０からの電流に基づいて信号線１７に供給する電流を生成する。また、電流源３０は、ドレイン端子とゲート端子とが接続されている。

次に、画素１０の撮影動作、即ち、露光動作を説明する。レリーズ操作部材による撮影開始信号、即ち、レリーズ信号に応じて、電荷蓄積時間制御部１１１は、転送信号ＴＸ及びリセット信号ＲＳＴをハイレベルとする。転送トランジスタＭ１及びリセットトランジスタＭ２がオンすることで、光電変換部１２の電荷とフローティングディフュージョン１５の電荷とをそれぞれ排出してリセットさせる。電荷蓄積時間制御部１１１が転送信号ＴＸ及びリセット信号ＲＳＴをローレベル（例えばグランドレベル）にしてリセットを終了させると、光電変換部１２は入射光に応じた電荷の蓄積を開始する、即ち、露光動作が開始される。

所定の露光時間後に、電荷蓄積時間制御部１１１が転送信号ＴＸをハイレベル（例えば電源ＶＤＤレベル）とする。転送トランジスタＭ１がオンすると、露光時間中に光電変換部１２に蓄積された電荷がフローティングディフュージョン１５に転送される。フローティングディフュージョン１５に転送された電荷により生成される画素信号は、出力部１６により信号線１７に出力された後に、アナログ／デジタル変換回路（不図示）によってデジタル信号に変換される。このようにして、電荷蓄積時間制御部１１１は、転送信号ＴＸ及びリセット信号ＲＳＴによって画素１０の電荷蓄積時間を制御する。

アナログ／デジタル変換回路の一部を構成するコンパレータ回路は、画素信号と基準信号とを比較して生成される出力信号を、ラッチ回路に出力する。ラッチ回路は、コンパレータ回路の出力信号に基づいて、比較開始時からの経過時間に応じたカウント値を保持する。

図４は、第１の実施の形態に係る電流源回路部１２０の構成を示す回路図である。図４に示す例では、説明を簡略化するために、供給部１３０は３個（供給部１３０Ａ−供給部１３０Ｃ）のみ図示している。

基準電流源回路３１は、基準電流源Ｉ１を有する。基準電流源Ｉ１は、電源ＶＤＤに接続され、基準電流ｉ１を出力する。供給部１３０は、基準電流源Ｉ１から出力された基準電流ｉ１に応じた電流を出力する。

記憶回路１１０は、記憶部３２と調節部３３を有する。記憶回路１１０（記憶回路１１０Ａ−記憶回路１１０Ｃ）は、基準電流源Ｉ１から出力される基準電流ｉ１に基づく電圧を記憶部３２により記憶する。記憶部３２は、供給部１３０のゲート端子に接続され、記憶された電圧を供給部１３０に供給する。

供給部１３０は、記憶部３２に記憶された電圧に基づく電流を生成する。記憶部３２は、例えば、一方の電極が供給部１３０のゲート端子に接続され、他方の電極がグランドに接続されたコンデンサなどの容量素子により構成される。記憶部３２（記憶部３２Ａ−記憶部３２Ｃ）は、図４に示す例ではそれぞれコンデンサＣ１−コンデンサＣ３により構成される。

調節部３３は、基準電流源回路３１から記憶部３２に供給される電流を調節する。例えば、基準電流源Ｉ１から出力された電流に基づく電圧を記憶部３２Ａに記憶させる場合、基準電流源Ｉ１から記憶部３２Ｂおよび記憶部３２Ｃに供給される電流を、基準電流源Ｉ１から記憶部３２Ａに供給される電流よりも小さくなるように調節する。

調節部３３は、例えば、基準電流源回路３１と記憶部３２を接続するスイッチにより構成される。調節部３３（調節部３３Ａ−調節部３３Ｃ）は、それぞれスイッチＳＷＳ（ＳＷＳ１−ＳＷＳ３）と、スイッチＳＷＤ（ＳＷＤ１−ＳＷＤ３）と、スイッチＳＷＯ（ＳＷＯ１−ＳＷＯ３）とを含んで構成される。

スイッチＳＷＳ（ＳＷＳ１−ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１−ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１−ＳＷＯ３）は、例えば、トランジスタによりそれぞれ構成される。スイッチＳＷＳ（ＳＷＳ１−ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１−ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１−ＳＷＯ３）は、画素制御部１１により出力される制御信号により制御される。

図５は、第１の実施の形態に係る調節部３３の動作例を示すタイミングチャートである。図５において、ＳＷＳ１−ＳＷＳ３、ＳＷＤ１−ＳＷＤ３、ＳＷＯ１−ＳＷＯ３は、画素制御部１１からスイッチＳＷＳ（ＳＷＳ１−ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１−ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１−ＳＷＯ３）に入力される制御信号を示す。また、縦軸は、画素制御部１１から出力される制御信号の電圧レベルを示し、横軸は、時刻を示す。スイッチＳＷＳ（ＳＷＳ１−ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１−ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１−ＳＷＯ３）は、入力される制御信号がハイレベルの場合にオンし、ローレベルの場合にオフとなる。

時刻ｔ１において、ＳＷＳ１およびＳＷＤ１がハイレベルになる。スイッチＳＷＤ１がオンされることで、供給部１３０Ａのゲート端子とドレイン端子が接続される。これにより、供給部１３０Ａは、ダイオード接続となる。さらに、スイッチＳＷＳ１がオンされることで、基準電流源Ｉ１と、供給部１３０Ａおよび記憶部３２Ａと、の間が接続される。これにより、供給部１３０Ａおよび記憶部３２Ａに基準電流源Ｉ１からの基準電流ｉ１が供給される。

供給部１３０Ａのゲートソース間電圧Ｖｇｓは、基準電流ｉ１および供給部１３０Ａの閾値電圧Ｖｔｈ１に基づく値となる。供給部１３０Ａのゲート端子に印加される電圧Ｖｇ１は、供給部１３０Ａのゲートソース間電圧Ｖｇｓに応じた値となり、基準電流ｉ１と供給部１３０Ａの閾値電圧Ｖｔｈ１とに基づく電圧となる。記憶部３２Ａは、基準電流ｉ１により電圧Ｖｇ１が記憶される。

時刻ｔ２において、ＳＷＤ１がローレベルになる。スイッチＳＷＤ１がオフされることで、基準電流源Ｉ１と記憶部３２Ａとの間の接続が解除される。記憶部３２Ａには、供給部１３０Ａのゲートソース間電圧Ｖｇｓが記憶される。スイッチＳＷＤ１をスイッチＳＷＳ１よりも先にオフされることで、供給部１３０Ａを介して記憶部３２Ａに記憶された電圧Ｖｇ１が降下することを防ぐことができる。

時刻ｔ３において、ＳＷＳ１がローレベルになる。スイッチＳＷＳ１がオフされることで、基準電流源Ｉ１と供給部１３０Ａとの間の接続が解除される。以下、同様にして、スイッチＳＷＳ２およびスイッチＳＷＤ２がオンされることで、基準電流源Ｉ１と、供給部１３０Ｂおよび記憶部３２Ｂと、の間が接続される。これにより、供給部１３０Ｂおよび記憶部３２Ｂに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ４−時刻ｔ５において、スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれローレベルになる。スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｂとの間の接続が解除される。記憶部３２Ｂには、供給部１３０Ｂのゲートソース間電圧Ｖｇｓが記憶される。

時刻ｔ５において、ＳＷＳ３及びＳＷＤ３がハイレベルになる。スイッチＳＷＳ３およびスイッチＳＷＤ３がオンされることで、基準電流源Ｉ１と、供給部１３０Ｃおよび記憶部３２Ｃと、の間が接続される。これにより、供給部１３０Ｃおよび記憶部３２Ｃに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ６−時刻ｔ７において、スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれローレベルになる。スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｃとの間の接続が解除される。記憶部３２Ｃには、供給部１３０Ｃのゲートソース間電圧Ｖｇｓが記憶される。

時刻ｔ８において、ＳＷＯ１−ＳＷＯ３がハイレベルになる。スイッチＳＷＯ１−スイッチＳＷＯ３がオンされることで、供給部１３０Ａ−供給部１３０Ｃは、それぞれのゲート端子に印加される電圧Ｖｇ１−電圧Ｖｇ３に基づく電流を生成して出力する。

図６（ａ）は、第１の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１とを示す回路図である。図６（ｂ）は、第１の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１との接続関係を示す図である。

図６（ｂ）に示す例では、８行×１０列の画素回路１５０を示している。各画素回路１５０は、画素１０と、画素１０毎に配置される電流源３０と、電流源回路５０からの電流に基づく電圧を記憶する第２記憶部１３２と、スイッチＳＷＳ２と、スイッチＳＷＤ２と、スイッチＳＷＯ２とを含んで構成される。複数の画素回路１５０の個数は、撮像素子３の画素１０の個数と同数である。複数の電流源回路５０の個数は、撮像素子３の画素回路１５０の列数と同数である。図６（ｂ）では、画素回路１５０の列数が１０であるので、電流源回路５０の個数は１０（電流源回路５０ａ−５０ｊ）として示している。なお、調節部３３は、スイッチＳＷＳ１と、スイッチＳＷＤ１と、スイッチＳＷＯ１と、スイッチＳＷＳ２と、スイッチＳＷＤ２と、スイッチＳＷＯ２とから構成してもよい。また、記憶回路１１０は、第１記憶部（第１保持回路とも称する）３２と、第２記憶部（第２保持回路とも称する）１３２と、調節部３３と、供給部１３０とから構成してもよい。

次に、電流源回路５０と画素回路１５０との接続関係を説明する。図６（ｂ）において、左端に位置する電流源回路５０ａは、左端に位置する複数の画素回路１５０ａ１、１５０ａ２、１５０ａ３、１５０ａ４、１５０ａ５、１５０ａ６、１５０ａ７、１５０ａ８に接続される。即ち、左端の電流源回路５０ａは、左端列の複数の画素回路１５０のそれぞれに接続される。同様に、左端列の電流源回路５０ａの隣の電流源回路５０ｂは、左端列の画素回路１５０ａ１−１５０ａ８の隣の列の複数の画素回路１５０ｂ１−１５０ｂ８のそれぞれに接続される。以下同様にして、右端に位置する電流源回路５０ｊは、右端列の複数の画素回路１５０ｊ１、１５０ｊ２、１５０ｊ３、１５０ｊ４、１５０ｊ５、１５０ｊ６、１５０ｊ７、１５０ｊ８に接続される。

電流源回路５０と画素回路１５０との接続は、図６（ａ）に示したように、画素回路１５０のスイッチＳＷＳ２と電流源回路５０のスイッチＳＷＯ１とを接続することによって行われる。この接続によって、画素回路１５０の第２記憶部１３２のコンデンサＣ１は、スイッチＳＷＤ２、ＳＷＳ２及びスイッチＳＷＯ１を介して、電流源回路５０の供給部１３０に接続される。

図６（ｂ）に示した複数の電流源回路５０は、例えば左端の電流源回路５０ａから右端の電流源回路５０ｊに向かって、順次、基準電流源Ｉ１からの基準電流ｉ１によって第１記憶部３２のコンデンサＣ１が充電される。このコンデンサＣ１の充電は、スイッチＳＷＳ１及びＳＷＤ１のオンオフ制御によって行われる。なお、これらのスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御は、図５に示したスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御とスイッチＳＷＳ２及びＳＷＤ２のオンオフ制御とスイッチＳＷＳ３及びＳＷＤ３のオンオフ制御と同様に行われる。

上述のコンデンサＣ１の充電によって、第１記憶部３２に基準電流ｉ１に基づく電圧が記憶（保持）される。こうして、全ての電流源回路５０ａ−５０ｊにおいて、基準電流ｉ１に基づく電圧の記憶が終了すると、全ての電流源回路５０ａ−５０ｊのスイッチＳＷＯ１が、図５に示したスイッチＳＷＯ１−ＳＷＯ３と同様に、同時にオンされる。このスイッチＳＷＯ１によって、全ての電流源回路５０ａ−５０ｊの供給部１３０は、基準電流ｉ１に基づく電流を画素回路１５０ａ−１５０ｊに供給可能状態になる。供給部１３０は、第１記憶部３２に記憶された電圧により生成された電流を供給する。この電流源回路５０からの電流は、基準電流源Ｉ１からの基準電流ｉ１と同一の電流、又は略同一の電流である。このようにして、各電流源回路５０ａ−５０ｊは、基準電流源Ｉ１の基準電流ｉ１に基づく電流を生成して、画素回路１５０ａ−１５０ｊに供給することができる。

次いで、最下行の複数の画素回路１５０ａ１−１５０ｊ１の全てのスイッチＳＷＳ２、ＳＷＤ２が、同時にオンされる。このオンにより、最下行の複数の画素回路１５０ａ１−１５０ｊ１において、第２記憶部１３２のコンデンサＣ１が各電流源回路５０ａ−５０ｊの供給部１３０からの電流によって同時に充電され、第２記憶部１３２に電圧が記憶（保持）される。このようにして、最下行の複数の画素回路１５０ａ−１５０ｊの第２記憶部１３２は、それぞれ複数の電流源回路５０ａ−５０ｊからの電流に基づく電圧が同時に記憶される。

その後に、下から２行目の複数の画素回路１５０ａ２−１５０ｊ２の全ては、スイッチＳＷＳ２、ＳＷＤ２が同時にオンされて、各電流源回路５０ａ−５０ｊの電流によって、第２記憶部１３２の電圧が同時に記憶される。以下同様にして、最上行の複数の画素回路１５０ａ８−１５０ｊ８の第２記憶部１３２に、それぞれ電流源回路５０ａ−５０ｊからの電流に基づく電圧が同時に記憶される。第２記憶部１３２は、記憶された電圧（以下、バイアス電圧と記す）を電流源３０に供給する。第２記憶部１３２に電圧が記憶された後に、スイッチＳＷＯ２がオンされることによって、電流源３０は、第２記憶部１３２に記憶されたバイアス電圧に基づく電流を信号線１７に供給する。

以上のように、電流源回路５０ａ−５０ｊは、最上行まで各行毎に、画素回路１５０の第２記憶部１３２に電流源３０のバイアス電圧を同時に記憶させて、全ての画素回路１５０にバイアス電圧をプリセットする。

バイアス電圧プリセット部１１２は、レリーズ操作部材によるレリーズ操作の開始に応じて、露光動作の開始前に、上述のように電流源回路部１２０を駆動させて、全ての画素回路１５０の電流源３０のバイアス電圧を初期設定、即ちプリセットする（以下、全画素バイアス電圧プリセットと記す）。

バイアス電圧リフレッシュ部１１３は、バイアス電圧プリセット部１１２によってプリセットされたバイアス電圧を、露光動作中に再設定、即ちリフレッシュする（以下、バイアス電圧リフレッシュと記す）。なお、このリフレッシュ動作は、プリセットされたバイアス電圧が、第２記憶部１３２のコンデンサＣ１のリーク電流などにより変動した分を補償するものである。リフレッシュ動作は、バイアス電圧の変動分を補償するものであるため、プリセット時に必要な時間よりも短い時間で行うことができる。

次に、本実施の形態の撮像装置１による長時間撮影動作を説明する。長秒時露光設定部６は、自動露出演算部または手動長秒時露光設定部により、例えば５秒程度の長時間撮影を設定する。図７は、第１の実施の形態に係る撮像装置１の長時間撮影時の動作例を示すタイミングチャートである。レリーズ操作部材によるレリーズ操作に応じて、電流源回路５０ａ−５０ｊは、基準電流源Ｉ１からの基準電流ｉ１が順次供給されて、基準電流ｉ１に基づく電圧が記憶される。電流源回路５０ａ−５０ｊは、基準電流ｉ１に基づく電流を供給可能状態になる。

各画素回路１５０には、行毎に電流源回路５０ａ−５０ｊから電流が供給されて、行毎にバイアス電圧を順次記憶させる初期設定が行われる。全ての画素回路１５０へのバイアス電圧の記憶、即ち全画素バイアス電圧プリセットが完了すると、図７に示す時刻ｔ１において、画素制御部１１は、リセット信号ＲＳＴ及び転送信号ＴＸによりリセットトランジスタＭ２及び転送トランジスタＭ１をオンさせて、各画素１０のフォトダイオード及びフローティングディフュージョン１５の電荷をリセットさせる。時刻ｔ２において、画素制御部１１は、リセットを終了させて、露光動作、即ちフォトダイオードによる電荷蓄積を開始させる。

バイアス電圧リフレッシュ部１１３は、露光時間及び露光開始時刻により、露光終了時刻、即ち画素信号の読み出し開始時刻を算出する。バイアス電圧リフレッシュ部１１３は、画素回路１５０の行毎のリフレッシュ時間と画素回路１５０の全行数とに基づいて、全画素回路１５０のリフレッシュ所要時間を算出する。バイアス電圧リフレッシュ部１１３は、さらに、画素信号の読み出し開始時刻とリフレッシュ所要時間とに基づいて、リフレッシュ開始時刻を算出する。バイアス電圧リフレッシュ部１１３は、リフレッシュ開始時刻に基づいて、画素信号の読み出し開始直前に、全ての画素回路１５０のバイアス電圧リフレッシュを完了させるリフレッシュタイミング信号を生成する。

時刻ｔ３において、露光動作中に、画素制御部１１は、リフレッシュタイミング信号に基づいて、各電流源回路５０及び画素回路１５０のスイッチＳＷＳ、ＳＷＤ、ＳＷＯを駆動させる制御信号を出力する。各電流源回路５０は、画素回路１５０の行毎に順次バイアス電圧リフレッシュを行う。画素制御部１１は、画素信号の読み出し開始直前に、電流源回路部１２０に全ての画素回路１５０のバイアス電圧のリフレッシュを完了させる。時刻ｔ４において、画素制御部１１は、転送信号ＴＸにより各画素１０のフォトダイオードに蓄積された電荷を読み出す。

被写体輝度に基づき自動的に露光時間が設定される場合や、手動操作によって露光時間が設定される場合などのように露光終了時刻が予め決定される場合には、画素信号の読み出し直前に全画素回路１５０のリフレッシュが終了するように、リフレッシュ動作を行う。画素信号の読み出しは、その直前にリフレッシュされたバイアス電圧に基づく電流に基づいて行われるので、画素信号の読み出しの精度を向上させることができる。

図８は、第１の実施の形態に係る撮像装置１の長時間撮影時の他の動作例を示すタイミングチャートである。長秒時露光設定部６は、タイム撮影の設定部やバルブ撮影の設定部により長時間撮影を設定する。図８に示す例では、露光終了時刻が撮影者によって露光動作中に決定される場合の撮像装置１の動作例について説明する。図８に示す例では、画素１０による電荷蓄積の開始に応じて行毎にリフレッシュ動作を行い、全行についてリフレッシュ動作が終了すると、再度、行毎のリフレッシュ動作を行う。

図８において、全画素バイアス電圧プリセットの後、時刻ｔ１において、画素制御部１１は、各画素１０のフォトダイオードの電荷をリセットさせる。時刻ｔ２において、画素制御部１１は、リセットを解除させることで、各画素１０において入射光に応じた電荷の蓄積が開始される。

図８に示す例では、バイアス電圧リフレッシュ部１１３は、露光開始時刻に基づいて、画素回路１５０の行毎に順番に選択して、最上行の行を選択した後、最初の行に戻ってリフレッシュ動作を繰り返すリフレッシュタイミング信号を生成する。時刻ｔ２において、画素制御部１１は、リフレッシュタイミング信号に基づいて制御信号を出力し、画素回路１５０の行毎に順次バイアス電圧リフレッシュを行わせる。

時刻ｔ３において、全行の画素回路１５０についてリフレッシュ動作が終了すると、画素制御部１１は、最初の行から再度リフレッシュ動作を開始させる。撮影者によって露光終了時刻が決定されることに応じて、時刻ｔ４において、画素制御部１１は、リフレッシュ動作を終了させた後、各画素１０のフォトダイオードに蓄積された電荷を読み出す。

上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光電変換された電荷により生成された第１信号を第１信号線１７に読み出す第１読出回路１００と、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶回路１１０と、第１記憶回路１１０に記憶された電圧により生成される電流を第１信号線１７に供給する第１電流源３０と、を備え、第１記憶回路１１０は、第１読出回路１００により第１信号が第１信号線１７に読み出されていないときに、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する。このようにしたので、画素信号の読み出しタイミングに応じて第１記憶回路１１０に電圧を記憶させることができる。また、画素信号の読み出しは、その直前に記憶された電圧により生成される電流に基づいて行われるので、画素信号の読み出しの精度を向上させることができる。

（第２の実施の形態）
第２の実施の形態では、撮像装置１で連続撮影（連写）を行う場合のバイアス電圧のリフレッシュ動作例について説明する。第２の実施の形態の撮像装置１は、図１において、第１の実施の形態の撮像装置１に連続撮影モードを設定する連続撮影設定部７を追加した構成である。図９は、第２の実施の形態に係る撮像装置１の連続撮影時の動作例を示すタイミングチャートである。図９に示す例では、操作部材の操作信号などに基づいて連続撮影設定部７により連続撮影モードに設定されると、１フレーム撮影毎に１行ずつ各画素回路１５０のバイアス電圧のリフレッシュを行う。

図９に示す第２の実施の形態の撮像装置１の動作例を以下に説明する。連続撮影設定部７が連続撮影モードを設定した後に、レリーズ操作部材が操作されてレリーズ信号が出力されると、このレリーズ信号に応じてバイアス電圧プリセット部１１２は、図９に示したように、第１の実施の形態と同様に全ての画素回路１５０のバイアス電圧を初期設定、即ちプリセットする。この全画素回路１５０のバイアス電圧のプリセットの終了後、画素制御部１１は、時刻ｔ１において、各画素１０の光電変換部１２の電荷とフローティングディフュージョン１５の電荷とをそれぞれリセットして、時刻ｔ２−ｔ３で第１フレーム目の撮影動作、即ち、露光（電荷蓄積）動作及び画素信号の読み出し動作を行う。

第１フレーム目の撮影が終了すると、第１フレームの撮影終了時刻ｔ３と第２フレームの撮影開始時刻ｔ４との間に、１行目の画素回路１５０ａ１−１５０ｊ１のバイアス電圧のリフレッシュ動作が行われる。以下同様に、第２フレーム目の撮影と第３フレーム目の撮影との間ｔ５−ｔ６に２行目の画素回路１５０ａ２−１５０ｊ２のバイアス電圧のリフレッシュ動作が行われ、第３フレーム目の撮影と第４フレーム目の撮影との間ｔ７−ｔ８に３行目の画素回路１５０ａ３−１５０ｊ３のバイアス電圧のリフレッシュ動作が行われる。このように連続撮影の隣り合うフレームの撮影動作の間において、行毎の画素回路１５０のバイアス電圧のリフレッシュ動作が連続撮影の終了まで行われる。

図１０は、第２の実施の形態に係る撮像装置１の連続撮影時の他の動作例を示すタイミングチャートである。図１０に示す例では、連続撮影設定部７により連続撮影モードに設定されると、１フレーム撮影毎に３行ずつ画素回路１５０のバイアス電圧のリフレッシュを行う。

図１０に示す撮像装置１の動作例を以下に説明する。バイアス電圧プリセット部１１２は、レリーズ信号に応じて、第１の実施の形態と同様に全ての画素回路１５０のバイアス電圧をプリセットする。全ての画素回路１５０のバイアス電圧のプリセットの終了後、画素制御部１１は、時刻ｔ１において、各画素１０の光電変換部１２の電荷とフローティングディフュージョン１５の電荷とをそれぞれリセットして、時刻ｔ２−ｔ３で第１フレーム目の撮影動作を行う。

第１フレーム目の撮影が終了すると、第１フレームの撮影終了時刻ｔ３と第２フレームの撮影開始時刻ｔ４との間に、１行目の画素回路１５０ａ１−１５０ｊ１、２行目の画素回路１５０ａ２−１５０ｊ２、３行目の画素回路１５０ａ３−１５０ｊ３のバイアス電圧のリフレッシュ動作が行われる。以下同様に、第２フレーム目の撮影と第３フレーム目の撮影との間ｔ５−ｔ６に、４行目の画素回路１５０ａ４−１５０ｊ４、５行目の画素回路１５０ａ５−１５０ｊ５、６行目の画素回路１５０ａ６−１５０ｊ６のバイアス電圧のリフレッシュ動作が行われる。このように連続撮影の隣り合うフレームの撮影動作の間において、複数行毎の画素回路１５０のバイアス電圧のリフレッシュ動作が連続撮影の終了まで行われる。

図１１は、第２の実施の形態に係る撮像装置１の連続撮影時の他の動作例を示すタイミングチャートである。図１１に示す例では、１フレーム撮影毎に同時に２行の画素回路１５０のバイアス電圧のリフレッシュを行う。第１の実施の形態では、画素回路１５０の列数と同数の電流源回路５０を設ける例を説明したが、図１１に示す例では、画素回路１５０の複数行に対応する電流源回路５０を設けるようにする。画素回路１５０の複数行（例えば２行）に対応する個数の電流源回路５０を設けることで、同時に複数行の画素回路１５０のバイアス電圧を設定する。

図１１に示す第２の実施の形態の撮像装置１の他の動作例を以下に説明する。バイアス電圧プリセット部１１２は、レリーズ信号に応じて、第１の実施の形態と同様に全ての画素回路１５０のバイアス電圧をプリセットする。全ての画素回路１５０のバイアス電圧のプリセットの終了後、画素制御部１１は、時刻ｔ１において、各画素１０の光電変換部１２の電荷とフローティングディフュージョン１５の電荷とをそれぞれリセットして、時刻ｔ２−ｔ３で第１フレーム目の撮影動作を行う。

第１フレーム目の撮影が終了すると、第１フレームの撮影終了時刻ｔ３と第２フレームの撮影開始時刻ｔ４との間に、１行目の画素回路１５０ａ１−１５０ｊ１、２行目の画素回路１５０ａ２−１５０ｊ２のバイアス電圧のリフレッシュ動作が同時に行われる。以下同様に、第２フレーム目の撮影と第３フレーム目の撮影との間ｔ５−ｔ６に、３行目の画素回路１５０ａ３−１５０ｊ３、４行目の画素回路１５０ａ４−１５０ｊ４のバイアス電圧のリフレッシュ動作が同時に行われる。このように連続撮影の隣り合うフレームの撮影動作の間において、複数行の画素回路１５０のバイアス電圧を同時にリフレッシュする動作が連続撮影の終了まで行われる。

上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。

上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（２）撮像装置１は、連続撮影モードを設定する連続撮影設定部７を備える。このようにしたので、連続撮影設定部７が連続撮影モードを設定した場合に、連続する撮影の間隔において、複数の記憶回路１１０に電圧を記憶させることができる。

（第３の実施の形態）
上述の第１及び第２の実施の形態の撮像装置１の撮像素子３は、一つの撮影動作において露光時間、即ち電荷蓄積時間が全ての画素１０において、同一であった。第３の実施の形態の撮像装置１は、一つの撮影動作において露光時間、即ち電荷蓄積時間を画素１０毎に変更することができる撮像素子３を備えるものである。第３の実施の形態の撮像装置１のその他の構成は、第１及び第２の実施の形態と同一である。

第３の実施の形態の撮像装置１は、図１及び図２に示す撮像素子３を有し、この撮像素子３は複数の画素１０を備え、各画素１０は、それぞれの電荷蓄積時間が画素１０毎に変更可能である。このような画素１０毎の電荷蓄積時間の変更は、電荷蓄積時間制御部１１１によって行われる。なお、画素１０毎に電荷蓄積時間を変更することができる撮像素子は、国際公開されたＷＯ１３/１６４９１５で公知であるので、その画素及び電荷蓄積時間制御部の具体的な構成の例示及びその説明を省略する。

撮像素子３は、上述のように一つの撮影動作において、画素１０毎に電荷蓄積時間を変更可能であるが、説明の単純化のために、以下の説明では、撮像素子３の全画素を３つの画素グループに分ける。第１の画素グループはその電荷蓄積時間が第１時間に制御され、第２の画素グループはその電荷蓄積時間が第２時間に制御され、第３の画素グループは、その電荷蓄積時間が第３時間に制御されるとする。
撮像素子３は、バイアス電圧プリセット動作の開始から画素信号の読み出し動作の開始までの時間が全ての画素１０で同一である。

次に、第３の実施の形態の撮像装置１の撮影動作を説明する。撮像素子３は、例えば、第１の画素グループが被写体像の低輝度部分を撮像し、第２の画素グループが被写体の中輝度部分を撮像し、第３の画素グループが被写体像の高輝度部分を撮像する場合に、例えば、第１の画素グループは、比較的大きい第１の電荷蓄積時間に設定され、第２の画素グループは、第１の電荷蓄積時間よりも小さい第２の電荷蓄積時間に設定され、第３の画素グループは、第２電荷蓄積時間よりも小さい第３の電荷蓄積時間に設定される。

レリーズ操作部材が操作されてレリーズ信号が出力されると、レリーズ信号に応じて、図１２（ａ）−（ｃ）に示したように、バイアス電圧プリセット部１１２は、第１の実施の形態と同様に、全ての画素回路１５０、即ち第１−第３の画素グループのバイアス電圧をプリセットさせる。なお、図１２（ａ）は、第１の画素グループのバイアス電圧プリセット動作から読み出し動作を示すタイミングチャートであり、図１２（ｂ）は、第２の画素グループのバイアス電圧プリセット動作から読み出し動作を示すタイミングチャートであり、図１２（ｃ）は、第３の画素グループのバイアス電圧プリセット動作から読み出し動作を示すタイミングチャートである。

第１−第３の画素グループでは、バイアス電圧のプリセットの終了後、画素制御部１１は、時刻ｔ１において、各画素１０の光電変換部１２の電荷とフローティングディフュージョン１５の電荷とをそれぞれリセットさせる。

第１の画素グループでは、図１２（ａ）に示すように、時刻ｔ２において、リセットを終了させて、露光動作、即ちフォトダイオードによる電荷蓄積を開始させる。第１の画素グループのバイアス電圧リフレッシュ部１１３は、第１の実施の形態と同様に、画素信号の読み出し開始時刻とリフレッシュ所要時間とを算出すると共に、画素信号の読み出し開始時刻とリフレッシュ所要時間とに基づきリフレッシュ開始時刻を算出する。バイアス電圧リフレッシュ部１１３は、リフレッシュ開始時刻に基づいて、画素信号の読み出し開始直前までに、全ての画素回路１５０のバイアス電圧リフレッシュを行わせる。時刻ｔ６において、画素信号の読み出し動作を行う。

第２の画素グループでは、図１２（ｂ）に示すように、時刻ｔ４において、リセットを終了させて、露光動作、即ちフォトダイオードによる電荷蓄積を開始させる。第２の画素グループのバイアス電圧リフレッシュ部１１３は、第１の画素グループと同様に、画素信号の読み出し開始時刻とリフレッシュ所要時間とに基づきリフレッシュ開始時刻を算出する。バイアス電圧リフレッシュ部１１３は、さらに、リフレッシュ開始時刻に基づいて、画素信号の読み出し開始直前までに、全ての画素回路１５０のバイアス電圧リフレッシュを行わせる。時刻ｔ６において、画素信号の読み出し動作を行う。

第３の画素グループでは、図１２（ｃ）に示すように、時刻ｔ５において、リセットを終了させて、露光動作、即ちフォトダイオードによる電荷蓄積を開始させる。第３の画素グループのバイアス電圧リフレッシュ部１１３は、第１及び第２の画素グループと同様に、画素信号の読み出し開始時刻とリフレッシュ所要時間とに基づきリフレッシュ開始時刻を算出する。バイアス電圧リフレッシュ部１１３は、さらに、リフレッシュ開始時刻に基づいて、画素信号の読み出し開始直前までに、全ての画素回路１５０のバイアス電圧リフレッシュを行わせる。第１−第３の画素グループにおいて、時刻ｔ６に画素信号の読み出し動作が行われる。

上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（３）複数の光電変換部１２は、電荷蓄積時間が異なる。このようにしたので、各光電変換部１２の電荷蓄積時間を個別に設定すると共に、画素信号の読み出しタイミングに応じて各記憶回路１１０に電圧を記憶させることができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形
態と組み合わせることも可能である。

（変形例１）
撮像素子３は、１つの半導体基板により構成してもよいし、複数の半導体基板を積層した構成としてもよい。撮像素子３は、たとえば、読出回路１００が設けられた第１半導体基板と、ラッチ回路が設けられた第２半導体基板とを備えるようにする。

上記の実施の形態および変形例では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

上述した実施の形態および変形例は、以下のような撮像素子および撮像装置も含む。
（１）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、上記第１保持回路に保持された電圧により生成される電流を上記第１信号線に供給する第１電流源と、を備え、上記第１保持回路は、上記第１読出回路により上記第１信号が上記第１信号線に読み出されていないときに、上記電源回路からの電流に基づく電圧を保持する撮像素子。
（２）（１）の撮像素子において、上記第１読出回路は、光電変換された電荷を蓄積する第１光電変換部を有し、上記第１保持回路は、上記第１光電変換部により電荷の蓄積を行っているときに、上記電源回路からの電流に基づく電圧を保持する。
（３）（２）の撮像素子において、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、上記電源回路からの電流に基づく電圧を保持する第２保持回路と、上記第２保持回路に保持された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備え、上記第２保持回路は、上記第２読出回路により上記第２信号が上記第２信号線に読み出されていないときに、上記電源回路からの電流に基づく電圧を保持する。
（４）（３）の撮像素子において、上記第１保持回路および上記第２保持回路は、上記電源回路からの電流に基づく電圧を保持するタイミングが異なる。
（５）（３）または（４）の撮像素子において、上記第２読出回路は、光電変換された電荷を蓄積する第２光電変換部を有し、上記第２保持回路は、上記第２光電変換部により電荷の蓄積を行っているときに、上記電源回路からの電流に基づく電圧を保持する。
（６）（５）の撮像素子において、上記第１保持回路および上記第２保持回路は、上記第１光電変換部および上記第２光電変換部の電荷蓄積が終了するまでに上記電源回路からの電流に基づく電圧を保持する。
（７）（６）の撮像素子において、上記第１光電変換部および記第２光電変換部は、電荷蓄積時間が異なる。
（８）（３）から（７）の撮像素子において、上記第１読出回路により上記第１信号線に読み出された上記第１信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、上記第１信号線に接続され、上記第１信号を入力する入力部を有する第１コンパレータ回路と、上記第１コンパレータ回路の出力結果によりデジタル信号に変換された上記第１信号を記憶する第１ラッチ回路と、上記第２読出回路により上記第２信号線に読み出された上記第２信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、上記第２信号線に接続され、上記第２信号を入力する入力部を有する第２コンパレータ回路と、上記第２コンパレータ回路の出力結果によりデジタル信号に変換された上記第２信号を記憶する第２ラッチ回路と、を備え、上記第１ラッチ回路および第２ラッチ回路は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（９）（８）の撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１０）（１）から（９）の撮像素子を備えた撮像装置。

また、上述した実施の形態および変形例は、以下のような撮像素子および撮像装置も含む。
（１）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、基準電流源からの電流に基づく電圧を記憶する第１記憶回路と、上記第１記憶回路に記憶された電圧により生成される電流を上記第１信号線に供給する第１電流源と、を備え、上記第１記憶回路は、上記第１読出回路により上記第１信号が上記第１信号線に読み出されていないときに、上記基準電流源からの電流に基づく電圧を記憶する撮像素子。
（２）（１）のような撮像素子において、光電変換された電荷を蓄積する第１光電変換部を備え、上記第１記憶回路は、上記第１光電変換部により電荷の蓄積を行っているときに、上記基準電流源からの電流に基づく電圧を記憶する。
（３）（２）のような撮像素子において、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、上記基準電流源からの電流に基づく電圧を記憶する第２記憶回路と、上記第２記憶回路に記憶された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備え、上記第２記憶回路は、上記第２読出回路により上記第２信号が上記第２信号線に読み出されていないときに、上記基準電流源からの電流に基づく電圧を記憶する。
（４）（３）のような撮像素子において、上記第１記憶回路および上記第２記憶回路は、上記基準電流源からの電流に基づく電圧を記憶するタイミングが異なる。
（５）（３）または（４）のような撮像素子において、光電変換された電荷を蓄積する第２光電変換部を備え、上記第２記憶回路は、上記第２光電変換部により電荷の蓄積を行っているときに、上記基準電流源からの電流に基づく電圧を記憶する。
（６）（５）のような撮像素子において、上記第１記憶回路および上記第２記憶回路は、上記第１光電変換部および上記第２光電変換部の電荷蓄積が終了するまでに上記基準電流源からの電流に基づく電圧を記憶する。
（７）（６）のような撮像素子において、上記第１光電変換部および上記第２光電変換部は、電荷蓄積時間が異なる。
（８）（３）から（７）のような撮像素子において、上記第１読出回路により上記第１信号線に読み出された上記第１信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、上記第１信号線に接続され、上記第１信号を入力する入力部を有する第１コンパレータ回路と、上記第１コンパレータ回路の出力結果によりデジタル信号に変換された上記第１信号を記憶する第１ラッチ回路と、上記第２読出回路により上記第２信号線に読み出された上記第２信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、上記第２信号線に接続され、上記第２信号を入力する入力部を有する第２コンパレータ回路と、上記第２コンパレータ回路の出力結果によりデジタル信号に変換された上記第２信号を記憶する第２ラッチ回路と、を備え、上記第１ラッチ回路および第２ラッチ回路は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（９）（８）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１０）（１）から（９）のような撮像素子を備えた撮像装置。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１５年第１９５２８４号（２０１５年９月３０日出願）

１ 撮像装置、６ 長秒時露光設定部、１２ 光電変換部、３０ 電流源、３２ 記憶部、３１ 基準電流源回路、１００ 読出回路

Claims (10)

1. 光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、
   電源回路からの電流に基づく電圧を保持する第１保持回路と、
   前記第１保持回路に保持された電圧により生成される電流を前記第１信号線に供給する第１電流源と、を備え、
   前記第１保持回路は、前記第１読出回路により前記第１信号が前記第１信号線に読み出されていないときに、前記電源回路からの電流に基づく電圧を保持する撮像素子。
2. 前記第１読出回路は、光電変換された電荷を蓄積する第１光電変換部を有し、
   前記第１保持回路は、前記第１光電変換部により電荷の蓄積を行っているときに、前記電源回路からの電流に基づく電圧を保持する請求項１に記載の撮像素子。
3. 光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、
   前記電源回路からの電流に基づく電圧を保持する第２保持回路と、
   前記第２保持回路に保持された電圧により生成される電流を前記第２信号線に供給する第２電流源と、を備え、
   前記第２保持回路は、前記第２読出回路により前記第２信号が前記第２信号線に読み出されていないときに、前記電源回路からの電流に基づく電圧を保持する請求項２に記載の撮像素子。
4. 前記第１保持回路および前記第２保持回路は、前記電源回路からの電流に基づく電圧を保持するタイミングが異なる請求項３に記載の撮像素子。
5. 前記第２読出回路は、光電変換された電荷を蓄積する第２光電変換部を有し、
   前記第２保持回路は、前記第２光電変換部により電荷の蓄積を行っているときに、前記電源回路からの電流に基づく電圧を保持する請求項３または請求項４に記載の撮像素子。
6. 前記第１保持回路および前記第２保持回路は、前記第１光電変換部および前記第２光電変換部の電荷蓄積が終了するまでに前記電源回路からの電流に基づく電圧を保持する請求項５に記載の撮像素子。
7. 前記第１光電変換部および記第２光電変換部は、電荷蓄積時間が異なる請求項６に記載の撮像素子。
8. 前記第１読出回路により前記第１信号線に読み出された前記第１信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、前記第１信号線に接続され、前記第１信号を入力する入力部を有する第１コンパレータ回路と、
   前記第１コンパレータ回路の出力結果によりデジタル信号に変換された前記第１信号を記憶する第１ラッチ回路と、
   前記第２読出回路により前記第２信号線に読み出された前記第２信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路であって、前記第２信号線に接続され、前記第２信号を入力する入力部を有する第２コンパレータ回路と、
   前記第２コンパレータ回路の出力結果によりデジタル信号に変換された前記第２信号を記憶する第２ラッチ回路と、を備え、
   前記第１ラッチ回路および第２ラッチ回路は、前記第１読出回路及び前記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている請求項３から請求項７のいずれか一項に記載の撮像素子。
9. 前記第１半導体基板は、前記第２半導体基板により積層されている請求項８に記載の撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子を備えた撮像装置。
    

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