JP2002033962A

JP2002033962A - 撮像装置及びその駆動制御方法

Info

Publication number: JP2002033962A
Application number: JP2001024493A
Authority: JP
Inventors: Shinichi Yoshimura; 真一吉村; Kazuhiko Ueda; 和彦上田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-05-08
Filing date: 2001-01-31
Publication date: 2002-01-31
Also published as: WO2001086946A1; US20020154233A1

Abstract

(57)【要約】【課題】受光信号のＡＤ変換とその他の演算を同一回
路上で実現する。【解決手段】撮像装置は、被写体の明るさに応じた電
気信号を発生する受光部と、受光信号を増幅する増幅部
と、増幅電気信号を電流信号として記憶する複数の記憶
部と、各記憶部の電流出力を電圧に変換する負荷部と、
負荷部の出力信号を演算する演算部と、演算結果を外部
出力する出力部と、各部の駆動を制御する駆動制御部と
で構成される。１つの記憶部に記憶される基準信号レベ
ルと、他の記憶部に時間的に積分しながら記憶されるは
被写体の明るさを比較して、明るさ信号が基準信号を越
えた時間に基づいて被写体の明るさをＡＤ変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、小型・軽量に構成
された撮像装置及びその駆動制御方法に係り、ＣＭＯＳ
（Complementary Metal-Oxide Semiconductor：相補性
金属酸化膜半導体）などの半導体製造技術を用いて実現
される撮像装置及びその駆動制御方法に関する。

【０００２】更に詳しくは、本発明は、各画素における
検出信号を処理するためのさまざまな回路モジュールを
同じチップ上に集積してなる撮像装置及びその駆動制御
方法に係り、特に、画素信号に対するＡＤ（Analog-to-
Digital）変換処理並びに他の１以上の演算処理を同じ
チップ上の回路モジュールを用いて実現する撮像装置及
びその駆動制御方法に関する。

【０００３】

【従来の技術】昨今の半導体製造技術の急速な進歩とも
相俟って、比較的安価な撮像素子が入手可能となってき
た。この結果、携帯電話やＰＤＡ（Personal Digital A
ssistant）などの携帯端末において、小型のカメラを付
属あるいは搭載した機器が開発され、市場に流通し始め
ている。ところが、これらの携帯端末は、小型軽量を特
徴とするので、搭載されるカメラも小型軽量でなければ
ならない。また、携帯型機器は、一般にバッテリ駆動式
であるため、機器本体のみならずその付属・搭載部品
も、低消費電力であることが求めらる。

【０００４】一般的に、カメラといえばＣＣＤ（Charge
Coupled Device：電荷結合素子）センサを用いたもの
を思い浮かべることができる。ＣＣＤとは、ＭＯＳ（Me
talOxide Semiconductor）型電極をチェーンのように配
設して構成される集積回路のことであり、半導体表面の
電荷をある電極から次の電極へと順次転送する機能を利
用して、撮像した画像データを出力するようになってい
る。ところが、ＣＣＤセンサは電源電圧が複数必要であ
ることや、消費電力が比較的大きいといった点から上記
のような携帯機器のような用途には向いているとは言い
難い。

【０００５】他方、ＣＭＯＳ（Complementary Metal-Ox
ide Semiconductor：相補性金属酸化膜半導体）イメー
ジ・センサが次世代のイメージ・センサとして注目を浴
び始めている。

【０００６】ＣＭＯＳ技術を用いて実装されるこのタイ
プのイメージ・センサであれば、小型・軽量化や、低消
費電力などの仕様を満足させることができる。また、イ
メージ・センサと同一のチップ上に、ＣＭＯＳ技術で実
現できる様々な回路部品を集積することができる。特
に、センサ上の各画素におけるフォト・ダイオード出力
をノイズ除去並びにゲイン補正を経た後、アナログ値か
らデジタル値に変換して、さらにはデジタル信号のまま
画像処理を行うといった機能を同一チップ上に搭載した
ＣＭＯＳイメージ・センサに関する報告も幾つかなされ
ている。特に、センサ上で画像処理を行う機能を搭載し
た、いわゆる「スマート・センサ」は、ゲーム用からセ
キュリティ用途に至るまで幅広く利用されるものとして
期待されている。

【０００７】ＣＭＯＳイメージ・センサに関する特集記
事としては、例えば、「ディジタル画像処理機能を持っ
たＣＭＯＳイメージセンサ」（映像情報メディア学会誌
Vol.53，No.2，pp.172〜177，1999）が挙げられる。

【０００８】また、論文としては、“CMOS Active Pixe
l Sensor with On-Chip SuccessiveApproximation Anal
og-To-Digital Converter”（Zhimin Zhou et al.,IEEE
Transactions On Electron Devices，Vol.44，No.10，
1997）が挙げられる。

【０００９】さらに米国特許としては、１９９８年９月
１日付けで発行された米国特許第５，８０１，６５７号
明細書（発明の名称：SERIAL ANALOG-TO-DIGITAL CONVE
RTERUSING SUCCESSIVE COMPARISONS ）などが存在す
る。

【００１０】しかしながら、先行するこれらの技術のほ
とんどが、撮像素子と同一のチップ上に、画素毎、ある
いは画素列毎に専用のアナログ／デジタル・コンバータ
(以下、「ＡＤコンバータ」とする)を搭載することによ
って所望の機能を実現するものである。したがって、画
素出力に対してＡＤコンバータ以外の処理を行うために
は、さらに別の回路を集積する必要があり、イメージ・
センサ・チップ全体の回路規模が大きくならざるを得な
いという問題がある。

【００１１】さらに、上述した各先行技術においては、
画素毎に必要不可欠な増幅トランジスタや読出しトラン
ジスタの特性ばらつきに起因する固定パターン・ノイズ
を除去するための回路が別途必須となるので、回路構成
はますます複雑になってしまう。

【００１２】また、スマート・センサに関する文献の中
には、明るいシーンでも飽和せずに、暗いシーンも埋も
れず再現することができる、ダイナミック・レンジの広
い撮像結果が得られるものについて報告がある。この種
の先行技術として、フォト・ダイオード出力をＭＯＳト
ランジスタのサブスレッショルド領域における電流特性
を利用して対数変換を施すもの（萩原他著「対数変形型
ＣＭＯＳエリア固体撮像素子」，映像情報メディア学会
誌 Vol.54, No.2, pp.224〜228, 2000）や、フォト・
ダイオード出力が飽和した回数をカウントして、その回
数を明るさに換算するもの（宮川他著「マルチ蓄積時間
受光素子」，映像情報メディア学会誌Vol.51, No.2, p
p.256〜262, 1997；伊野他著「蓄積中間画像を用いたイ
メージセンサ上でのＡ／Ｄ変換」，映像情報メディア学
会誌 Vol.54, No.2, pp.297〜300, 2000）などが挙げ
られる。

【００１３】しかしながら、前者のフォト・ダイオード
出力をＭＯＳトランジスタのサブスレッショルド領域に
おける電量特性を利用して対数変換を施すタイプの場
合、入射光量が急激に減少した場合の応答性に問題があ
ったり、低照度におけるノイズの影響、あるいは画素内
回路の特性ばらつきによる固定パターン・ノイズの増大
といった弊害が生じるなどの問題がある。

【００１４】また、後者のフォト・ダイオード出力が飽
和した回数をカウントして明るさに換算するタイプの場
合には、信号を電圧として記憶したり比較したりするの
で、高速な処理が困難となり、アナログからデジタルへ
の変換後のビット数が充分でないという問題がある。

【００１５】

【発明が解決しようとする課題】本発明の目的は、小型
・軽量に構成された優れた撮像装置及びその駆動制御方
法を提供することにある。

【００１６】本発明の更なる目的は、ＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor：相補性金属酸化
膜半導体）などの半導体製造技術を用いて実現される、
優れた撮像装置及びその駆動制御方法を提供することに
ある。

【００１７】本発明の更なる目的は、各画素における検
出信号を処理するためのさまざまな回路モジュールを同
じチップ上に集積してなる、優れた撮像装置及びその駆
動制御方法を提供することにある。

【００１８】本発明の更なる目的は、画素信号に対する
ＡＤ（Analog-to-Digital）変換処理並びに他の１以上
の演算処理を同じチップ上の回路モジュールを用いて実
現することができる、優れた撮像装置及びその駆動制御
方法を提供することにある。

【００１９】本発明の更なる目的は、受光信号強度をア
ナログ値からデジタル値に変換する際に、同時にダイナ
ミック・レンジを拡大して、暗い領域から明るい領域に
至るまで再現した画像を得ることができる、優れた撮像
装置及びその駆動制御方法を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、被写体
の明るさに応じた電気信号を発生する受光部と、前記受
光部の出力信号を増幅する増幅部と、前記増幅部におい
て増幅された電気信号を電流信号として記憶する複数の
記憶部と、前記記憶部からの電流出力を電圧に変換する
負荷部と、前記負荷部の出力信号を演算する演算部と、
前記演算部における演算結果を外部に出力する出力部
と、前記各部の駆動を制御する駆動制御部を具備し、前
記駆動制御部は、１つの記憶部に基準信号レベルに相当
する電流信号を記憶させるとともに、他の記憶部に被写
体の明るさに相当する電流信号を時間的に積分しながら
記憶させ、各記憶部から読み出された電流信号に基づい
て基準信号レベルと被写体の明るさを前記演算部におい
て比較処理せしめる駆動制御モードを有し、前記演算部
は、被写体の明るさ信号が基準信号レベルを越えた瞬間
に識別信号を出力することを特徴とする撮像装置であ
る。

【００２１】本発明の第１の側面に係る撮像装置におい
て、前記駆動制御部は、前記複数の記憶部の各々に異な
る時刻における被写体の明るさに相当する電流信号を記
憶させるとともに、各記憶部から読み出された電流信号
に基づいて各時刻における被写体の明るさを前記演算部
において比較処理せしめる他の駆動制御モードを有して
もよい。このような場合、前記演算部は、被写体の明る
さが変化した瞬間に識別信号を出力するようにしてもよ
い。

【００２２】また、前記増幅部は、ゲート電極同士を対
向して接続したミラー・トランジスタを含んでもよい。
このような場合、前記増幅部は、カレント・ミラーの原
理に従い電流信号を増幅することができる。

【００２３】また、前記記憶部は、カレントコピアの原
理に従って電流信号を記憶するようにしてもよい。

【００２４】また、ＣＭＯＳ（Complementary Metal-Ox
ide Semiconductor：相補性金属酸化膜半導体）製造技
術を利用することによって、前記の各部を同一回路チッ
プ上に実装するようにしてもよい。例えば、前記の各部
を画素毎に有し、多数の画素を縦横のマトリックス状に
配置した光学エリアと、該光学エリア内に配置された各
画素を駆動する信号を発生する駆動回路と、各画素から
の出力信号を外部に出力する出力回路とが同一回路チッ
プ上に実装して、撮像素子を構成することができる。こ
のような撮像素子により撮像した画像フレームを、所定
のフレーム・メモリに一時格納したり、デジタル−アナ
ログ変換して、ＮＴＳＣ（National Television System
Committee）形式又はＶＧＡ（Video Graphic Array）
形式の表示装置上で画面出力することができる。

【００２５】また、本発明の第２の側面は、被写体の明
るさに応じた電気信号を発生する受光部と、前記受光部
の出力信号を増幅する増幅部と、前記増幅部において増
幅された電気信号を電流信号として記憶する複数の記憶
部と、前記記憶部からの電流出力を電圧に変換する負荷
部と、前記負荷部の出力信号を演算する演算部と、前記
演算部における演算結果を外部に出力する出力部とで構
成される撮像装置の駆動制御方法であって、（ａ）１つ
の記憶部に基準信号レベルに相当する電流信号を記憶す
るステップと、（ｂ）他の記憶部に被写体の明るさに相
当する電流信号を時間的に積分しながら記憶するステッ
プと、（ｃ）各記憶部から読み出された電流信号に基づ
いて基準信号レベルと被写体の明るさを前記演算部にお
いて比較処理するステップと、（ｄ）被写体の明るさ信
号が基準信号レベルを越えた瞬間に前記演算部が識別信
号を出力するステップと、で構成される駆動制御モード
を実現することを特徴とする撮像装置の駆動制御方法で
ある。前記ステップ（ｄ）において出力される識別信号
によって被写体の明るさが基準信号レベルを越えるまで
の経過時間を計測することができる。そして、この経過
時間に基づいて、アナログ量である被写体の明るさをデ
ジタル量に変換することができる。

【００２６】本発明の第２の側面に係る撮像装置の駆動
制御方法は、さらに、（ｐ）前記複数の記憶部の各々に
異なる時刻における被写体の明るさに相当する電流信号
を記憶するステップと、（ｑ）各記憶部から読み出され
た電流信号に基づいて各時刻における被写体の明るさを
前記演算部において比較処理するステップと、（ｒ）前
記演算部が被写体の明るさが変化した瞬間に識別信号を
出力するステップと、で構成される他の駆動制御モード
を実現してもよい。このような場合、被写体の明るさの
時間的な変化を高速に演算することができる。

【００２７】また、本発明の第３の側面は、被写体の明
るさに応じた電気信号を発生する受光部と、前記受光部
の出力信号を増幅する増幅部と、前記増幅部において増
幅された電気信号を電流信号として記憶する複数の記憶
部と、前記の各記憶部から読み出した信号を入力して比
較する比較部と、前記比較部における比較結果を画素信
号として出力する出力部とを具備し、１つの記憶部に基
準信号レベルに相当する電流信号を記憶するとともに、
他の記憶部に被写体の明るさに相当する電流信号を記憶
し、前記比較部は、該１つの記憶部から入力される基準
信号レベルを時間的に徐々に上昇させながら他の記憶部
から入力される信号と比較する、ことを特徴とする撮像
装置である。

【００２８】本発明の第３の側面に係る撮像装置によれ
ば、受光部が被写体の明るさに応じて発生する電気信号
は、増幅部により増幅された後、記憶部の１つに記憶さ
れる。そして、記憶部から電気信号を読み出して、これ
を基準信号レベルと比較することにより画素出力を得
る。

【００２９】ここで、暗い光を検出して明るさとして表
現するためには基準信号レベルを上げる必要がある一
方、明るい光を検出して表現するためには基準信号レベ
ルを下げる必要がある。そこで、本発明の第３の側面に
係る撮像装置によれば、比較部は、１つの記憶部から入
力される基準信号レベルを時間的に徐々に上昇させなが
ら他の記憶部から入力される信号と比較するようにし
た。したがって、明るい光が検出される時間的に早い期
間では基準レベルを低く設定しておき、時間の経過とと
もに基準レベルを徐々に上げていくことにより、暗い光
から明るい光に至るまで、ダイナミック・レンジの広い
範囲で明るさを表現することができる。

【００３０】また、本発明の第４の側面は、被写体の明
るさに応じた電気信号を発生する受光部と、前記受光部
の出力信号を増幅する増幅部と、前記増幅部において増
幅された電気信号を電流信号として記憶する複数の記憶
部と、前記の各記憶部から読み出した信号を入力して比
較する比較部と、前記比較部に入力される各信号に対し
てバイアス信号を付加するバイアス部と、前記比較部に
おける比較結果を画素信号として出力する出力部とを具
備し、１つの記憶部に基準信号レベルに相当する電流信
号を記憶するとともに、他の記憶部に被写体の明るさに
相当する電流信号を記憶し、前記バイアス部は、該１つ
の記憶部から前記比較部に入力される信号に対して基準
信号レベルが時間的に徐々に上昇するようにバイアス信
号を付加する、ことを特徴とする撮像装置である。

【００３１】本発明の第４の側面に係る撮像装置によれ
ば、受光部が被写体の明るさに応じて発生する電気信号
は、増幅部により増幅された後、記憶部の１つに記憶さ
れる。そして、比較部は、１つの記憶部から読み出され
た電流信号を基準信号レベルとして、他の記憶部から読
み出される被写体の明るさに相当する電流信号と比較し
て、画素出力を得ることができる。

【００３２】上述したように、暗い光を検出して明るさ
として表現するためには基準信号レベルを上げる必要が
ある一方、明るい光を検出して表現するためには基準信
号レベルを下げる必要がある。そこで、本発明の第４の
側面に係る撮像装置によれば、バイアス部は、該１つの
記憶部から前記比較部に入力される信号に対して基準信
号レベルが時間的に徐々に上昇するようにバイアス信号
を付加することによって、比較部に対して時間的に徐々
に上昇する基準信号レベルを供給するようにした。した
がって、明るい光が検出される時間的に早い期間では基
準レベルを低く設定しておき、時間の経過とともに基準
レベルを徐々に上げていくことにより、暗い光から明る
い光に至るまで、ダイナミック・レンジの広い範囲で明
るさを表現することができる。

【００３３】また、本発明の第５の側面は、被写体の明
るさに応じた電気信号を発生する受光部と、前記受光部
の出力信号を増幅する増幅部と、前記増幅部において増
幅された電気信号を電流信号として記憶する複数の記憶
部とを備え、前記の各記憶部から読み出した信号の比較
結果を画素信号として出力するタイプの撮像装置の駆動
制御方法であって、（ａ）１つの記憶部に基準信号レベ
ルに相当する電流信号を記憶するステップと、（ｂ）他
の記憶部に被写体の明るさに相当する電流信号を記憶す
るステップと、（ｃ）該１つの記憶部から読み出される
基準信号レベルを時間的に徐々に上昇させるステップ
と、（ｄ）前記ステップ（ｃ）により時間的に徐々に上
昇された基準信号レベルと該他の記憶部から読み出され
る電流信号を比較するステップと、（ｅ）前記ステップ
（ｄ）による比較結果を画素出力として出力するステッ
プと、を具備することを特徴とする撮像装置の駆動制御
方法である。

【００３４】本発明の第５の側面に係る撮像装置の駆動
制御方法によれば、受光部が被写体の明るさに応じて発
生する電気信号は、増幅部により増幅された後、記憶部
の１つに記憶される。そして、１つの記憶部から読み出
された電流信号を基準信号レベルとして、他の記憶部か
ら読み出される被写体の明るさに相当する電流信号と比
較することによって、画素出力を得ることができる。

【００３５】上述したように、暗い光を検出して明るさ
として表現するためには基準信号レベルを上げる必要が
ある一方、明るい光を検出して表現するためには基準信
号レベルを下げる必要がある。そこで、本発明の第５の
側面に係る撮像装置の駆動制御方法によれば、１つの記
憶部から読み出される基準信号レベルを時間的に徐々に
上昇させ、かかる基準信号レベルを他の記憶部から読み
出される被写体の明るさに相当する電流信号と比較し
て、画素出力を得るようにした。したがって、明るい光
が検出される時間的に早い期間では基準レベルを低く設
定しておくとともに、時間の経過とともに基準レベルを
徐々に上げていくことにより、暗い光から明るい光に至
るまで、ダイナミック・レンジの広い範囲で明るさを表
現することができる。

【００３６】

【作用】本発明に係る撮像装置は、被写体の明るさ電気
信号を発生する受光部と、受光信号を増幅する増幅部
と、増幅電気信号を電流信号として記憶する複数の記憶
部と、各記憶部の電流出力を電圧に変換する負荷部と、
負荷部の出力信号を演算する演算部と、演算結果を外部
出力する出力部と、各部の駆動を制御する駆動制御部と
で構成される。

【００３７】駆動制御部による駆動制御によって、１つ
の記憶部に基準信号レベルに相当する電流信号を記憶す
るとともに、他の記憶部には被写体の明るさに相当する
電流信号を時間的に積分しながら記憶する。次いで、各
記憶部から読み出された電流信号に基づいて基準信号レ
ベルと被写体の明るさとを演算部において比較する。そ
して、被写体の明るさが基準信号レベルを越えるまでの
経過時間に基づいて、アナログ量である被写体の明るさ
をデジタル量に変換することができる。

【００３８】本発明によれば、被写体の明るさの時間的
な変化を演算する回路構成を持つ撮像素子を用いて、被
写体の明るさというアナログ量をデジタル量に変換する
ことができる。したがって、専用のアナログ−デジタル
変換回路を回路上に搭載する必要がなく、同等の機能を
持つ他の方式に比べて回路規模の抑制を行うことができ
る。

【００３９】また、本発明によれば、アナログ量からデ
ジタル量に変換するＡ／Ｄ変換処理において、基準信号
レベルと被写体の明るさを積分する時間刻みを調整する
ことによって、いわゆるダイナミック・レンジの広い撮
像を実現することができる。

【００４０】また、本発明によれば、各画素の検出信号
をアナログ量からデジタル量へ変換する際に、被写体の
明るさを時間的に積分することによって、いわゆるラン
ダム・ノイズに強い撮像を実現することができる。

【００４１】また、本発明の第３乃至第５の各側面によ
れば、撮像装置は、画素毎に複数のフレーム・メモリと
比較器とバイアス回路を持ち、それらを用いてアナログ
・デジタル変換を行う際にバイアスを可変とすることに
よって、ダイナミック・レンジを拡大して、暗い領域か
ら明るい領域まで再現することができる。

【００４２】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００４３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００４４】第１の実施形態図１には、本発明の第１の実施形態に係る撮像素子の回
路構成を模式的に示している。同図に示すように、撮像
素子は、Ｍ×Ｎ個の画素１が２次元マトリックス状に配
列され、各行毎に水平画素駆動信号群が敷設されるとと
もに、各列毎に垂直信号線が敷設されて構成される。

【００４５】駆動クロック・ジェネレータ２は、単位画
素を駆動するためのクロック・パルスを発生させる回路
である。

【００４６】また、垂直駆動回路３は、駆動クロック・
ジェネレータ２において発生されたクロック・パルス
を、水平方向に並んだＭ個の単位画素からなる画素行の
各々に対して、動作タイミングをずらしながら水平画素
駆動信号群経由で供給する。

【００４７】また、各画素列毎に配設された出力回路４
は、垂直信号線２３０を介して供給される各画素からの
出力信号をレベル変換して、撮像素子の外部に出力する
ようになっている。

【００４８】水平駆動信号線群、すなわち各画素に供給
される駆動クロック・パルスには、リセットパルスφＲ
ＳＴ（３０１）、転送パルスφＰＴＸ（３０２）、受光
信号読出しパルスφＲＤ（３０３）、メモリＴＲ−１転
送パルスφＭＴＸ−１（３０４）、メモリＴＲ−１短絡
パルスφＭＥＭ−１（３０５）、メモリＴＲ−２転送パ
ルスφＭＴＸ−２（３０６）、メモリＴＲ−２短絡パル
スφＭＥＭ−２（３０７）、インバータＡ短絡パルスφ
ＣＭＰＡ（３０８）、インバータＢ短絡パルスφＣＭＰ
Ｂ（３０９）、画素読出しパルスφＰＯＵＴ（３１
０）、並びに、リセット電圧ＶＲＳＴ（３１１）が含ま
れる。これら駆動クロック・パルスを所定のタイミング
で動作させることによって、撮像素子に対して画素出力
信号のＡＤ変換処理やその他の演算処理を適用すること
ができる。但し、駆動クロック・パルスの動作タイミン
グや演算処理の手順については、後に詳解する。

【００４９】例えばＣＭＯＳ技術を適用して、図１に示
すような撮像素子内のすべての回路モジュールを、同一
チップ上に実装することが可能である。

【００５０】図２には、撮像素子内に配列される画素１
の内部構成を図解している。同図に示すように、画素１
は、受光部１０と、第１増幅部２０と、第２増幅部３０
と、第１基億部４０−１から第ｋ記憶部４０−ｋまでの
ｋ個の記憶部と、負荷及び演算部５０と、バイアス部５
５と、出力部６０とで構成される。

【００５１】受光部１０は、入射光を電気信号に変換す
る光電変換部であり、一般にはフォト・ダイオード（Ｐ
Ｄ）で構成される。受光部１０の動作は、受光部駆動信
号１１により制御される。

【００５２】第１増幅部２０は、受光部１０から転送さ
れてくる電流信号を後続の第２増幅部３０で処理するの
に適したレベルに変換するとともに、第１増幅部駆動信
号２１によって規定される適切なタイミングで電流信号
を出力する。

【００５３】第２増幅部３０は、第１増幅部２０から転
送されてくる電流信号を後続の各記憶部４０において記
憶するのに適したレベルにまで増幅するとともに、第２
増幅部駆動信号３１によって規定される適切なタイミン
グで電流信号を出力する。

【００５４】第１記憶部４０−１〜第ｋ記憶部４０−ｋ
からなるｋ個の記憶部は、すべて第２増幅部３０の出力
に接続されており、この増幅信号の電流を記憶部駆動信
号４１によって規定される適切なタイミングで記憶保持
することができる。１つの画素内に配設される記憶部の
個数ｋは、後続の演算処理において必要な数によって決
定すればよい。

【００５５】負荷部及び演算部５０は、第１記憶部４０
−１〜第ｋ記憶部４０−ｋのすべての出力に接続されて
おり、すべての又は一部の記憶部４０からの出力電流を
電圧に変換するとともに、演算部駆動信号５１により規
定される適切なタイミングで演算処理を行う。ここで言
う演算の内容は、撮像素子の機能によって異なるが、信
号の和、信号の差、信号の比較などが一般的である。

【００５６】バイアス部５５は、演算部５０における演
算時に必要なノイズ除去のためのバイアス電流を、バイ
アス部駆動信号５６に応じて発生する。

【００５７】出力部６０は、負荷部及び演算部５０によ
る演算結果を撮像素子内の信号線に出力するのに適した
レベルに変換して、出力部駆動信号６１により適切なタ
イミングで画素出力７０として出力する。

【００５８】各部への駆動信号１１〜６１は、水平画素
駆動信号群（前述）を経由して撮像素子内を各画素１毎
に敷設されている。垂直駆動回路３は、これら駆動信号
１１〜６１を発生して、水平方向に並ぶＭ個の画素行単
位で駆動する。

【００５９】各画素からの画素出力７０は、垂直信号線
２３０によって各画素列毎に互いに接続されている。各
垂直信号線は、出力回路４によって適切なレベルに変換
された後、撮像信号として撮像素子の外部に取り出され
る。

【００６０】図３には、本発明を実現する単位画素の回
路構造を詳細に示している。但し、同図に示す単位画素
は２つの記憶部を持つものとする。以下、図３に示す単
位画素内における構成及び動作特性について説明する。

【００６１】フォトダイオード(２１１)は、入射光強度
に応じて光電変換を行い、電子を蓄積する。

【００６２】転送ＴＲ（２１２）は、ｎチャネルのＭＯ
Ｓ（Metal-Oxide Semiconductor：金属酸化膜半導体）
トランジスタ（ｎ−ＭＯＳ）で構成され、ソース側にフ
ォトダイオード（２１１）が接続されるとともに、ドレ
イン側にアンプＴＲ（２１４）のゲートが接続されてい
る。転送ＴＲ（２１２）のゲートに入力される転送パル
スφＰＴＸ（３０２）がハイ・レベルになっている間、
トランジスタ（２１２）がオンされ、フォト・ダイオー
ド（２１１）に蓄積された電子は転送されてアンプＴＲ
（２１４)のゲート電位として利用される。このときの
アンプＴＲ（２１４）のゲート電位をＶＦＤ（２４０）
とする。

【００６３】リセットＴＲ（２１３）はｎ−ＭＯＳトラ
ンジスタで構成され、ソース側が転送ＴＲ（２１２）の
ドレイン並びにアンプＴＲ（２１４）のゲートに接続さ
れるとともに、ドレイン側にはリセット電圧ＶＲＳＴ
（３１１）が印加されている。そして、リセットＴＲ
（２１３）のゲートに入力されているリセット・パルス
φＲＳＴ（３０１）がハイ・レベルになっている間、ア
ンプＴＲ（２１４）のゲート電位ＶＦＤ（２４０）がリ
セット電圧ＶＲＳＴ（３１１）によって定まる値に落ち
着く。

【００６４】アンプＴＲ（２１４）はｎ−ＭＯＳトラン
ジスタで構成され、ゲートは転送ＴＲ（２１２）のドレ
イン並びにリセットＴＲ（２１３）のソースに接続され
（前述）、ソース側は受光信号読出しスイッチ（２１
６）に接続されているとともに、ドレイン側には電源電
圧（ＶＤＤ）が印加されている。アンプＴＲ（２１４）
は、受光信号読出しスイッチ（２１６）がオンになって
いる間、そのゲート電位ＶＦＤ（２４０）に応じた電流
をドレインからソースに流すことができる。

【００６５】カレント・ミラー回路（２１５）は２つの
ｎ−ＭＯＳトランジスタで構成されており、各トランジ
スタのソース側が接地されているとともに、ドレイン側
が受光信号読出しスイッチ（２１６）に接続されてい
る。カレント・ミラー回路（２１５）は、受光信号読出
しスイッチ（２１６）がオンになっている間、アンプＴ
Ｒ（２１４）から流れ込む電流の値を、カレント・ミラ
ーを構成する２個のトランジスタのサイズ比（具体的に
は、トランジスタのゲート長が同じであればゲート幅の
比に応じた割合）で増幅する働きを持っている。

【００６６】受光信号読出しスイッチ（２１６）を構成
する２つのトランジスタはいずれもｎ−ＭＯＳトランジ
スタで構成されている。この各トランジスタのソース側
はカレント・ミラー回路（２１５）に接続されている。
また、一方のトランジスタのドレイン側はアンプＴＲ
（２１４）のソースに接続されているとともに、他方の
トランジスタのドレイン側はメモリＴＲ−１転送スイッ
チ（２１７）並びにメモリＴＲ−２転送スイッチ（２２
０）のソース及び負荷ＴＲ（231）並びにキャパシタＡ
（２２５）に接続されている。

【００６７】受光信号読出しスイッチ（２１６）を構成
する各トランジスタのゲートに入力される受光信号読出
しパルスφＲＤ(３０３)がハイ・レベルになっている
間、アンプＴＲ（２１４）を通過する電流がカレント・
ミラー回路（２１５）に流れ込み、カレント・ミラー回
路（２１５）は各トランジスタのサイズ比に応じて電流
を増幅する。増幅された電流は、メモリＴＲ−１転送ス
イッチ（２１７）を介してメモリＴＲ−１（２１９)に
流れるか、又は、メモリＴＲ−２転送スイッチ（２２
０）を介してメモリＴＲ−２（２２２）に流れるように
なっている。

【００６８】メモリＴＲ−１転送スイッチ（２１７）は
ｎ−ＭＯＳトランジスタで構成され、ソース側はメモリ
ＴＲ−２転送スイッチ（２２０）のソース並びに負荷Ｔ
Ｒ（２３１）とキャパシタＡ（２２５）、そして受光信
号読出しスイッチ（２１６）のドレインに接続されてい
る。また、そのドレイン側は、メモリＴＲ−１（２１
９）のドレイン並びにメモリＴＲ−１短絡スイッチ（２
１８）のソースに接続されている。そして、ゲートに入
力されるメモリＴＲ−１転送パルスすなわちφＭＴＸ−
１（３０４）がハイ・レベルになっている間、メモリＴ
Ｒ−１（２１７）に電流を流す働きをする。

【００６９】メモリＴＲ−１転送パルスφＭＴＸ−１
（３０４）をハイ・レベルにする期間が受光信号読出し
パルスφＲＤ（３０３）がハイ・レベルとなる期間に一
致しているときには、メモリＴＲ−１（２１７）を流れ
る電流はカレント・ミラー回路（２１５）によって増幅
された電流であり、メモリＴＲ−１（２１７）はこの電
流を記憶することができる。他方、φＭＴＸ−１（３０
４）をハイ・レベルにする期間が、後述する負荷ＴＲパ
ルスφＶＬ（３１２）のハイ・レベルにする期間に一致
しているときには、メモリＴＲ−１（２１７）に記憶さ
れた電流が負荷ＴＲ（２３１）に流れ込む、すなわち記
憶内容が読み出されることになる。

【００７０】メモリＴＲ−１短絡スイッチ（２１８）は
ｎ−ＭＯＳトランジスタで構成され、ソース側がメモリ
ＴＲ−１転送スイッチ（２１７）のドレインに接続され
るとともに、ドレイン側はメモリＴＲ−１（２１９）の
ゲートに接続されている。そして、ゲートに入力される
メモリＴＲ−１短絡パルスφＭＥＭ−１（３０５）がハ
イ・レベルになっている間、メモリＴＲ−１（２１９）
のゲートとソースを短絡する働きをする。

【００７１】メモリＴＲ−１（２１９）はｐチャネルの
ＭＯＳトランジスタ（ｐ−ＭＯＳ）で構成され、そのソ
ース側は電源電圧（ＶＤＤ）に接続されるとともに、ド
レイン側はメモリＴＲ−１転送スイッチ（２１７）のド
レイン及びメモリＴＲ−１短絡スイッチ（２１８）のソ
ースに接続されている。そして、ゲートがメモリＴＲ−
１短絡スイッチ（２１８）のドレインに接続されている
ので，メモリＴＲ−１短絡パルスφＭＥＭ−１（３０
５）がハイ・レベルになっている間はゲートとドレイン
が短絡された状態となるので、飽和領域で動作し、ゲー
ト電位＝ドレイン電位に応じた電流が流れることにな
る。

【００７２】さらに，メモリＴＲ−１（２１９）は、メ
モリＴＲ−１短絡パルスφＭＥＭ−１（３０５）がロー
・レベルになっている間では、比較的小さなゲート容量
およびその他の寄生容量によってゲート電位が保たれて
いる限り、先に流れた電流を記憶しておくとともに、再
びその電流を流すことが可能である（カレント・コピア
動作）。この意味において、メモリＴＲ−１（２１９）
は、図２に示す第１記憶部４０−１として動作すること
ができる。しかも、この記憶動作は、ゲート容量が小さ
いこともあり、高速に行うことができるというメリット
がある。

【００７３】なお、メモリＴＲ−２転送スイッチ（２２
０）並びにメモリＴＲ−２短絡スイッチ（２２１）、及
びメモリＴＲ−２（２２２）の種類、接続状況並びに動
作特性については、メモリＴＲ−２転送パルスφＭＴＸ
−２（３０６）とメモリＴＲ−２短絡パルスφＭＥＭ−
２（３０７）のタイミングも含めて、メモリＴＲ−１転
送スイッチ（２１７）並びにメモリＴＲ−１短絡スイッ
チ（２１８）及びメモリＴＲ−１（２１９）の種類、接
続状況並びに動作特性、そしてメモリＴＲ−１転送パル
スφＭＴＸ−１（３０４）とメモリＴＲ−１短絡パルス
φＭＥＭ−１（３０５）のタイミングと同様であるの
で、本明細書中では説明を省略する。

【００７４】負荷ＴＲ（２３１）はｎ−ＭＯＳトランジ
スタで構成され、ソース側は接地されるとともに、ドレ
イン側は受光信号読出しスイッチ（２１６）のドレイン
ならびにメモリＴＲ−１転送スイッチ（２１７）とメモ
リＴＲ−２転送スイッチ（２２０）のソース、並びにキ
ャパシタＡ（225）に接続されている。そして、ゲート
に入力される負荷ＴＲパルスφＶＬ（３１２）がハイ・
レベルになっている間、流れる電流に応じた電圧が負荷
ＴＲ（２３１）のドレイン側に発生するようになってい
る。

【００７５】インバータＡ（２２４）は、一般的なｎ−
ＭＯＳトランジスタとｐ−ＭＯＳトランジスタによる構
成で（図示しない）、入力側にはキャパシタＡ（２２
５）が、出力側にはキャパシタＢ（２２８）がそれぞれ
接続されている。また、インバータＡ（２２４）の入力
側と出力側にはインバータＡ短絡スイッチ（２２３）の
ソースとドレインがそれぞれ接続されている。

【００７６】インバータＡ短絡スイッチ（２２３）はｎ
−ＭＯＳトランジスタで構成され、ソースおよびドレイ
ンはインバータＡ（２２４）の入力側と出力側にそれぞ
れ接続されている（但し、接続の対応関係はその逆でも
よい）。そして、ゲートに入力されているインバータＡ
短絡パルスφＣＭＰＡ（３０８）がハイ・レベルになっ
ている間は、インバータＡ（２２５）の入力側と出力側
を短絡するようになっている。

【００７７】インバータＡ短絡スイッチ（２２３）がオ
ンになっている間は、インバータＡ（２２５）の入力側
と出力側が短絡されるので、その出力電圧は電源電圧の
ほぼ半分に相当する電圧に落ち着く。この電圧をインバ
ータＡ（２２５）の動作電圧Ｖ_inv-Aとする。

【００７８】他方、インバータＡ短絡スイッチ（２２
３）がオフになっている間は、インバータＡ（２２５）
の入力側のキャパシタＡ（２２５）に発生する電位に応
じて出力側の電位が決定される。

【００７９】インバータＢ（２２７）も一般的なｎ−Ｍ
ＯＳトランジスタとｐ−ＭＯＳトランジスタによる構成
であり、入力側にキャパシタＢ（２２８）が接続される
とともに、出力側には画素読出しスイッチ（２２９）の
ドレインが接続されている。また，インバータＢ（２２
７）の入力側と出力側には、インバータＢ短絡スイッチ
（２２６）のソースとドレインがそれぞれ接続されてい
る。

【００８０】インバータＢ短絡スイッチ（２２６）はｎ
−ＭＯＳトランジスタで構成され、ソースおよびドレイ
ンはインバータＢ（２２７）の入力側と出力側にそれぞ
れ接続されている（但し、接続の対応関係はその逆でも
よい）。そして、ゲートに入力されているインバータＢ
短絡パルスφＣＭＰＢ（３０９）がハイ・レベルになっ
ている間は、インバータＢ（２２７）の入力側と出力側
を短絡するようになっている。

【００８１】インバータＢ短絡スイッチ（２２６）がオ
ンになっている間は、インバータＢ（２２７）の入力側
と出力側が短絡されるので、その出力電圧は電源電圧の
ほぼ半分に相当する電位に落ち着く。この電圧をインバ
ータＢ（２２７）の動作電圧Ｖ_inv-Bとする。

【００８２】他方、インバータＢ短絡スイッチ（２２
６）がオフになっている間は、インバータＢ（２２７）
の入力側にあるキャパシタＢ（２２８）に発生する電位
に応じた電圧が出力側に現れる。

【００８３】画素読出しスイッチ（２２９）はｎ−ＭＯ
Ｓトランジスタで構成され、ソース側が垂直信号線（２
３０）に接続されるとともに、ドレイン側はインバータ
Ｂ（２２７）の出力並びにインバータＢ短絡スイッチ
（２２６）のドレイン（若しくはソース）に接続されて
いる。そして、ゲートに入力されている画素読出しパル
スφＰＯＵＴ（３１０）がハイ・レベルになっている
間、インバータＢ（２２７）の出力電圧に応じた電圧レ
ベルが垂直信号線（２３０）に発生することになる。

【００８４】図４には、図３に示す単位画素において、
アナログ量である明るさをデジタル量に変換する原理図
を示している。

【００８５】ＶＦＤは、図３のアンプＴＲ（２１４）の
ゲート電位であり（前述）、通常の動作では、電源電圧
に等しいリセット電圧によって決まるリセット・レベル
にリセットされている。

【００８６】フォト・ダイオード（２１１）に光が照射
されると、光電変換された電子が蓄積される。この蓄積
電子は、転送ＴＲ（２１２）をオンすることによって、
アンプＴＲ（２１４)のゲート側に転送される。この結
果、ゲート電位ＶＦＤ（２４０）はリセット・レベルか
ら低下する。

【００８７】この電圧が低下する度合いは、転送される
電子の量、あるいはフォト・ダイオード（２１１）にた
まった電子数に比例し、これが入射光強度に相当する。
したがって、明るい光が入射されるほどゲート電位ＶＦ
Ｄ（２４０）の低下は急峻となり、逆に入射光が暗いほ
どＶＦＤ（２４０）は緩やかに低下することになる。

【００８８】上述したような性質を利用すれば、例えば
図４においてラインＨで示される明るい光、ラインＭの
中間の明るさの光、並びにラインＬの暗い光のそれぞれ
の明るさレベルＶＨ，ＶＭ，ＶＬを三角形の相似関係に
基づいて以下の各式によって表現することができる。す
なわち、

【００８９】

【数１】ＶＨ＝ＴＳ・ΔＶＲ／ＴＨ（式１）ＶＭ＝ＴＳ・ΔＶＲ／ＴＭ（式２）ＶＬ＝ＴＳ・ΔＶＲ／ＴＬ（式３）

【００９０】但し、各式において、ＴＨ，ＴＭ，ＴＬ
は、明るさを表すラインＨ，Ｍ，Ｌの各々がリセット電
圧を基準電圧としたときに決まる基準レベルと交差する
ときの時刻を表している。

【００９１】図４及び各式からも分かるように、入射光
の明るさを時刻の関数として表現することが可能とな
る。すなわち、フォト・ダイオード（２１１）が時刻ゼ
ロから光の蓄積を始め、転送ＴＲ（２１２）をオンする
度に低下していくゲート電位ＶＦＤ（２４０）が基準レ
ベルに達する瞬間までの時刻を検出すれば、入射光の明
るさを求めることができる。

【００９２】このとき、転送ＴＲ（２１２）をオンする
タイミングを、所定のサンプリング周期ΔＴ刻みの時間
としてカウントすれば、ＶＦＤ（２４０）が基準レベル
に達する瞬間の時刻（すなわち周期ΔＴとカウント値ｎ
の積）を、被写体の明るさのデジタル量（すなわちＡＤ
変換結果）として得ることができる。

【００９３】また、ゲート電位ＶＦＤ（２４０）の値を
基準レベルと直接比較するのではなく、ゲート電位ＶＦ
Ｄ（２４０）が基準レベルであったときに発生する電流
と、光が照射されているときに転送ＴＲ（２１２）がオ
ンされる度に時々刻々変化するゲート電位ＶＦＤ（２４
０）によって発生する電流とを比較することによって、
同様に明るさの検出が可能であることは容易に分かる。

【００９４】さて、ここで、上記の（式１）〜（式３）
から得られる以下の一般式について考察してみる。

【００９５】

【数２】ＶＤ＝ＴＳ・ΔＶＲ／ＴＤ（式４）

【００９６】（式４）をグラフ上にプロットすると、図
５のようになり、検出時刻ＴＤに対して求められる明る
さＶＤは反比例することが分かる。さらに、（式４）を
以下のように変形することで、明るさＶＤ＊と検出時刻
ＴＤとの間には線形的な関係が成立する。（式５）をグ
ラフ上にプロットすると、図６のようになる。

【００９７】

【数３】ＶＤ＊＝ＴＳ・ΔＶＲ−ＴＤ（式５）

【００９８】ここで、（式４）と（式５）とを用いて検
出時刻ＴＤを消去することによって、明るさＶＤとＶＤ
＊との間に成立する以下の関係式が求まる。

【００９９】

【数４】ＶＤ＊＝ＴＳ・ΔＶＲ（１−１／ＶＤ）（式６）

【０１００】ＶＤとＶＤ＊との関係式（式６）をグラフ
上にプロットすると、図７のようになる。同図から分か
るように、明るさＶＤ＊は、フォトダイオードＰＤ（２
１１）の出力をそのまま表現した明るさＶＤに対して暗
い領域を強調しているので、コントラストのよいはっき
りした画像を与えることになる。

【０１０１】このような暗い領域を強調した（すなわち
コントラストの大きな）画像を得るには、一般に、明る
さＶＤに対して対数変換を施した画像を用いることが多
い。すなわち、（式４）という非線型変換に加え、さら
に対数変換という非線型変換を施す必要があり，処理系
の負担が少なくないことは明らかである。

【０１０２】これに対し、本実施例では、最初から（式
５）のように線形変換だけで明るさを表現しておけば、
簡単にコントラストの大きな、はっきりした画像を得る
ことができる。

【０１０３】このようにして、明るさというアナログ量
を、時間刻みでサンプリングされた時刻情報ＴＤによっ
て量子化されたデジタル量に変換することが可能となる
訳である。但し、明るさ信号をＡＤ変換する処理の詳細
な手順については後述に譲る。

【０１０４】なお、デジタル量のビット数は、時刻情報
のサンプリングΔＴの細かさに依存する。

【０１０５】図８には、図３に示す単位画素において、
アナログ量である明るさをデジタル量に変換するための
信号を得るための動作タイミング・チャートを示してい
る。また、図９には、図３に示す単位画素において、ア
ナログ量である明るさをデジタル量に変換するための信
号を得るための動作フローチャートを示している。以
下、図８及び図９を参照しながら、図３の単位画素にお
いてフォト・ダイオード（２１１）の出力をＡＤ変換す
るための動作について詳細に説明する。

【０１０６】まず、時刻カウンタとして使用される変数
ｎを１に設定する（ステップＳ１）。そして、リセット
電圧ＶＲＳＴ（３１１）を、明るさの基準となる信号レ
ベル（基準電圧）に設定する（ステップＳ２）。

【０１０７】次いで、転送ＴＲ（２１２）のゲートに転
送パルスφＰＴＸ（３０２）を印加することにより（ス
テップＳ３）、それ以前の期間でフォト・ダイオード
（２１１)に蓄積されている残存電子をアンプＴＲ（２
１４）のゲート側に転送して（ステップＳ４）、再び転
送パルスφＰＴＸ（３０２）をロー・レベルに戻してお
く（ステップＳ５）。但し、このときにアンプＴＲ（２
１４）のゲートに現れる信号は利用しない。

【０１０８】次いで、リセットＴＲ（２１３）のゲート
にリセット・パルスφＲＳＴ（３０１）を印加すること
によって（ステップＳ６）、アンプＴＲ（２１４）のゲ
ート電位ＶＦＤ（２４０）を基準電圧に対応した基準レ
ベルに設定して（ステップＳ７）、再びリセット・パル
スφＲＳＴ（３０１）をロー・レベルに戻しておく（ス
テップＳ８）。

【０１０９】次いで、上記のように設定した基準レベル
に対応する電流をメモリＴＲ−１（２１９）に記憶させ
るために、受光信号読出しパルスφＲＤ（３０３）、メ
モリＴＲ−１転送パルスφＭＴＸ−１（３０４）、及
び、メモリＴＲ−１短絡パルスφＭＥＭ−２（３０５）
を同時に印加する（ステップＳ９）。

【０１１０】このとき、アンプＴＲ（２１４）のゲート
電位ＶＦＤ（２４０）は先に設定された基準レベルにな
っているので、そのレベルに応じた電流がアンプＴＲ
（２１４）に流れる。また、受光信号読出しスイッチ
（２１６）がオンになっているので、カレント・ミラー
回路（２１５）によって増幅された電流（以下、「Ｉ−
１」とする）が、メモリＴＲ−１転送スイッチ（２１
７）を介してメモリＴＲ−１（２１９）を流れることに
なる。但し、メモリＴＲ−１短絡スイッチ（２１８）が
オンになっているので、メモリＴＲ−１（２１９）は飽
和領域で動作している。

【０１１１】そして、メモリＴＲ−１短絡パルスφＭＥ
Ｍ−１（３０５）をロー・レベルに戻すと（ステップＳ
１０）、メモリＴＲ−１短絡スイッチ（２１８）がオフ
となり、メモリＴＲ−１（２１９）は今まで流れていた
電流Ｉ−１を記憶することになる（ステップＳ１１）。

【０１１２】このとき、受光信号読出しスイッチ（２１
６）とメモリＴＲ−１転送スイッチ（２１７）は，メモ
リＴＲ−１短絡スイッチ（２１８）がオフとなるよりも
若干長くオンの状態を保つ必要があるので、受光信号読
出しパルスφＲＤ（３０３）及びメモリＴＲ−１転送パ
ルスφＭＴＸ−１（３０４）をロー・レベルに戻すタイ
ミングはずらしてある（ステップＳ１２）。

【０１１３】以上説明したように、ステップＳ１〜Ｓ１
２によって、明るさの基準レベルに相当する電流Ｉ−１
をメモリＴＲ−１（２１９）に記憶することができる訳
である。

【０１１４】ステップＳ１３以降の処理では、一定周期
毎に被写体の明るさを逐次読出しながら、上記の基準レ
ベルと比較して、被写体の明るさと基準レベルとの大小
関係が逆転するタイミング（図４において、明るさを表
す直線が基準レベルと交差する点）を検出するようにな
っている。

【０１１５】まず、リセット電圧ＶＲＳＴ（３１１）を
電源電圧に設定する（ステップＳ１３）。

【０１１６】次いで、リセットＴＲ（２１３）のゲート
にリセット・パルスφＲＳＴ（３０１）を印加すること
によって（ステップＳ１４）、アンプＴＲ（２１４）の
ゲート電位ＶＦＤ（２４０）をリセット電圧ＶＲＳＴに
対応したリセット・レベルに設定して（ステップＳ１
５）、再びリセット・パルスφＲＳＴ（３０１）をロー
・レベルに戻しておく（ステップＳ１６）。

【０１１７】ここで、転送ＴＲ（２１２）のゲートに転
送パルスφＰＴＸ（３０２）を印加する（ステップＳ１
７）。これによって、フォト・ダイオード（２１１）に
蓄積されていた残存電子を転送した後なので（ステップ
Ｓ３〜Ｓ５）、新たに光電変換によって発生した電子
（図８のタイミング・チャートの受光期間（１）におい
て発生した電子）が、アンプＴＲ（２１４）のゲート側
に転送される（ステップＳ１８）。そして、再び転送パ
ルスφＰＴＸ（３０２）をロー・レベルに戻しておく
（ステップＳ１９）。

【０１１８】ステップＳ２０〜Ｓ２３によって、アンプ
ＴＲ（２１４）のゲート側に転送された電子の数によっ
て決まる電流をメモリＴＲ−２（２２２）に記憶させる
ことができる。

【０１１９】まず、受光信号読出しパルスφＲＤ（３０
３）、メモリＴＲ−２転送パルスφＭＴＸ−２（３０
６）、及び、メモリＴＲ−２短絡パルスφＭＥＭ−２
（３０７）を同時に印加することによって（ステップＳ
２０）、カレント・ミラー回路（２１５）によって増幅
された電流がメモリＴＲ−２（２２２）に流れ込む。す
なわち、メモリＴＲ−２（２２２）には受光期間（１）
において発生した電子数に応じた信号電流（以下、「Ｉ
−２」とする）が流れる。但し、メモリＴＲ−２短絡ス
イッチ（２２１）がオンになっているので、メモリＴＲ
−２（２２２）は飽和領域で動作している。

【０１２０】そして、メモリＴＲ−２短絡パルスφＭＥ
Ｍ−２（３０７）をロー・レベルに戻すと（ステップＳ
２１）、メモリＴＲ−２短絡スイッチ（２２１）がオフ
となり、メモリＴＲ−２（２２２）は今まで流れていた
電流Ｉ−２を記憶することになる（ステップＳ２２）。

【０１２１】このとき、受光信号読出しスイッチ（２１
６）とメモリＴＲ−２転送スイッチ（２２０）は、やは
りメモリＴＲ−２短絡スイッチ（２２１）がオフとなる
よりも若干長くオンの状態を保つ必要があるので、受光
信号読出しパルスφＲＤ（３０３）及びメモリＴＲ−２
転送パルスφＭＴＸ−２（３０６）をロー・レベルに戻
すタイミングはずらしてある（ステップＳ２３）。

【０１２２】ステップＳ２０〜Ｓ２３によって、メモリ
ＴＲ−２（２２２）には、被写体の明るさに応じた電流
が時間的に積分されながら記憶されていく。

【０１２３】さらに後続のステップＳ２４以降では、メ
モリＴＲ−１（２１９）及びメモリＴＲ−２（２２２）
にそれぞれ記憶されている電流Ｉ−１とＩ−２を比較す
る。

【０１２４】まず、メモリＴＲ−２転送スイッチ（２２
０）と負荷ＴＲ（２３１）の各ゲートに対してメモリＴ
Ｒ−２転送パルスφＭＴＸ−２（３０６）及び負荷ＴＲ
パルスφＶＬ（３１２）を印加することによって、各ト
ランジスタをオンにする。この結果、メモリＴＲ−２
（２２２）に記憶されている電流Ｉ−２が負荷ＴＲ（２
３１）に流れ込んで、その電流値に応じた負荷電圧（以
下、「Ｖ２」とする）がドレイン側に発生する（ステッ
プＳ２４）。

【０１２５】このとき同時に、インバータＡ短絡スイッ
チ（２２３）とインバータＢ短絡スイッチ（２２６）の
各ゲートにインバータＡ短絡パルスφＣＭＰＡ（３０
８）及びインバータＢ短絡パルスφＣＭＰＢ（３０９）
を印加して、各トランジスタをオンにする。この結果、
インバータＡ（２２４）及びインバータＢ（２２７）の
それぞれの入出力を短絡させることができる（ステップ
Ｓ２５）。これによって、インバータＡ（２２４）及び
インバータＢ（２２７）の出力電圧はそれぞれのインバ
ータの動作点電圧Ｖ_inv-A及びＶ_inv-Bとなる。

【０１２６】次いで、インバータＡ短絡パルスφＣＭＰ
Ａ（３０８）を最初にロー・レベルにしてインバータＡ
短絡スイッチ（２２３）をオフにする（ステップＳ２
６）。この結果、インバータＡ（２２４）の出力電圧
は、短絡時から若干変動するものの、ほぼ動作点電圧に
近い値を示し（以下、「Ｖ_inv-A2」とする）、出力が確
定する。その出力確定値は、負荷ＴＲ（２３１）に電流
Ｉ−２が流れたときに発生する電圧（Ｖ２）がキャパシ
タＡ（２２５）に加わったときの出力に対応しているこ
とになる（ステップＳ２７）。

【０１２７】この時点では、キャパシタＡ（２２５）の
両端には，負荷ＴＲ（２３１）に電流Ｉ−２が流れたと
きに発生する電圧（Ｖ２）とインバータＡ（２２４）の
動作点電圧に近い値が印加されている（以下、「Ｖ
_inv-A1」とする）。

【０１２８】一方、インバータＢ(２２７)は、この時点
ではまだ短絡状態なので、ステップＳ２６におけるイン
バータＡ（２２４）の出力電圧の小さな変動はインバー
タＢ（２２７）の出力には現れていない。

【０１２９】次いで、インバータＢ短絡パルスφＣＭＰ
Ｂ（３０９）をロー・レベルにすることによって、イン
バータＢ短絡スイッチ（２２６）をオフにする（ステッ
プＳ２８）。この結果、インバータＢ（２２７）の出力
電圧もやはり若干変動するものの、ほぼ動作点電圧に近
い値を保ち（以下、「Ｖ_inv-B2」とする）、出力が確定
する。この出力確定値が，負荷ＴＲ（２３１）に電流Ｉ
−２が流れたときに発生する電圧（Ｖ２）がキャパシタ
Ａ（２２５）、インバータＡ（２２４）、並びに、キャ
パシタＢ（２２８）を介してインバータＢ（２２７）に
加わったときの出力に対応していることになる（ステッ
プＳ２９）。

【０１３０】そして、この時点では、キャパシタＢ（２
２８）の両端には、インバータＡ（２２４）の出力電圧
Ｖ_inv-A2とインバータＢ（２２８）の動作点電圧に近い
値（以下、「Ｖinv-B1」とする）が印加されている。

【０１３１】この状態で、メモリＴＲ−２転送パルスφ
ＭＴＸ−２（３０６）及び負荷ＴＲパルスφＶＬ（３１
２）をロー・レベルに戻して、メモリＴＲ−２転送スイ
ッチ（２２０）及び負荷ＴＲ（２３１）をオフにするこ
とによって、メモリＴＲ−２（２２２）に記憶された電
流Ｉ−２の読出しが完了する（ステップＳ３０）。

【０１３２】次いで、再び負荷ＴＲパルスφＶＬ（３１
２）をハイ・レベルにするとともに、同時にメモリＴＲ
−１転送パルスφＭＴＸ−１（３０４）もハイ・レベル
にすることによって、負荷ＴＲ（２３１）及びメモリＴ
Ｒ−１転送スイッチ（２１７）をオンにする（ステップ
Ｓ３１）。この結果、メモリＴＲ−１（２１９）に記憶
されていた電流Ｉ−１が負荷ＴＲ（２３１）に流れ込ん
で、ドレイン側にはその電流値に対応した電圧（以下、
「Ｖ１」とする）が発生する。

【０１３３】そして、この電圧Ｖ１が、先に電流Ｉ−２
が流れたときに負荷ＴＲ（２３１）に発生した電圧Ｖ２
よりも低ければ、キャパシタＡ（２２５)のインバータ
Ａ（２２４）側電位は、先のＶ_inv-A1よりＶ２−Ｖ１だ
け下降することになる（但し、インバータＡ（２２４）
の入力容量が無視できるほど小さい状況であるとす
る）。

【０１３４】したがって、インバータＡ（２２４）の出
力はＶ_inv-A2より上昇し、その結果、キャパシタＢ（２
２８）のインバータＢ（２２７）側電位が上昇して、イ
ンバータＢ（２２７）の出力電圧は下降することにな
る。

【０１３５】逆に、電圧Ｖ１が電圧Ｖ２より高ければ、
キャパシタＡ（２２５）のインバータＡ（２２４）側電
位はＶ_inv-A1よりＶ１−Ｖ２だけ上昇し（但し、インバ
ータＡ（２２４）の入力容量が無視できるほど小さい状
況であるとする）、インバータＡ（２２４）の出力はＶ
_inv-A2より下降する。この結果、キャパシタＢ（２２
８）のインバータＢ（２２７）側電位も下降して、イン
バータＢ（２２７）の出力電圧が上昇することになる。

【０１３６】すなわち、メモリＴＲ−１（２１９）に記
憶されていた電流Ｉ−１が、メモリＴＲ−２（２２２）
に記憶されていた電流Ｉ−２よりも大きければ、負荷Ｔ
Ｒ（２３１）に発生する電圧もＶ２よりＶ１の方が高く
なるので、インバータＢ（２２８）の出力は高くなる。
逆に、電流Ｉ−１の方がＩ−２よりも小さいと、インバ
ータＢ（２２８）の出力は低くなる。略言すれば、この
ような動作特性によって、記憶されている２つの電流の
大小比較が可能となる訳である（ステップＳ３２）。

【０１３７】この状態で、画素読出しパルスφＰＯＵＴ
（３１０）をハイ・レベルに転じて、画素読出しスイッ
チ（２２９）をオンにすることによって、垂直信号線
（２３０）には電流Ｉ−１とＩ−２の比較結果に応じて
インバータＢ（２２８）の出力レベルが現れることにな
る（ステップＳ３３）。そして、画素読出しパルスφＰ
ＯＵＴ（３１０）をロー・レベルに戻して（ステップＳ
３４）、続いてメモリＴＲ−１転送パルスφＭＴＸ−１
（３０４）及び負荷ＴＲパルスφＶＬ（３１２）をロー
・レベルと戻すことによって、一連の画素読出し動作を
完了させる（ステップＳ３５）。

【０１３８】このとき、垂直信号線（２３０）のレベ
ル、すなわち、今回読み出された画素の出力レベルがロ
ー又はハイのいずれのレベルかを判別する（ステップＳ
３６）。垂直信号線（２３０）のレベル判定は、撮像素
子と同一チップ又は別のチップ上に実装された演算器
（図示しない）によって行われる。

【０１３９】垂直信号線（２３０）がハイ・レベルなら
ば、電流Ｉ−１はＩ−２より大きい、あるいは、基準レ
ベルよりも入射光による信号レベルが低いことが分か
る。すなわち、入射光が明るくなって基準レベルを横切
ったと判断できるので、サンプリング周期ΔＴに時刻カ
ウンタ値ｎで乗算した値ΔＴ×ｎを時刻情報として出力
して（ステップＳ３７）、図９に示す本処理ルーチン全
体を終了する。

【０１４０】他方、垂直信号線（２３０）のレベル、す
なわち、今回読み出された画素の出力レベルがロー・レ
ベルならば、時刻カウンタｎを１だけインクリメントし
て（ステップＳ３８）、ステップＳ１７に戻ってフォト
・ダイオード(２１１)の電荷を転送するステップ以降
を、垂直信号線（２３０）がハイ・レベルに転じるまで
繰り返し行う。

【０１４１】なお、時刻カウンタｎを計数するための回
路モジュールは、撮像素子と同一チップ上又は別のチッ
プ上に実装することができる。

【０１４２】図９に示す処理ルーチンによって出力され
る時刻情報ΔＴ×ｎは、ＶＦＤ（２４０）が基準レベル
に達する瞬間の時刻であり、フォト・ダイオード（２１
１）における入射光の明るさをデジタル量に変換した結
果に相当する（前述）。言い換えれば、図９に示す処理
ルーチンによって、撮像素子の各画素におけるフォト・
ダイオード出力を、撮像素子内においてアナログ値から
デジタル値に変換することができる訳である。

【０１４３】このように撮像素子内においてＡＤ変換を
実現するためには、駆動クロック・ジェネレータ２が各
駆動クロック・パルスを図８に示すようなタイミングで
出力するだけでよい、という点を充分理解されたい。

【０１４４】なお、図８の動作タイミングチャートに示
すように、基準レベル記憶期間において、リセット・パ
ルスφＲＳＴ（３０１）の前に転送パルスφＰＴＸ（３
０２）を出すことによって、フォト・ダイオード（２１
１）に既に貯まった電子を排出するようにしている。こ
の結果、次に転送パルスφＰＴＸ（３０２）が印加され
るまでの期間すなわち受光期間（１）を、それ以降の受
光期間（２），（３）…に等しくすることができ、各時
間刻み毎の受光時間を一定にすることが可能となる。

【０１４５】本実施例に係る撮像素子によれば、アナロ
グ量からデジタル量に変換するＡ／Ｄ変換処理におい
て、基準信号レベルと被写体の明るさを積分する時間刻
みを調整することによって、いわゆるダイナミック・レ
ンジの広い撮像を実現することができる。

【０１４６】また、本実施例に係る撮像素子によれば、
各画素の検出信号をアナログ量からデジタル量へ変換す
る際に、被写体の明るさを時間的に積分することによっ
て、いわゆるランダム・ノイズに強い撮像を実現するこ
とができる。

【０１４７】図１０には、図１に示す構成の撮像素子に
おいて、アナログ量である明るさをデジタル量に変換し
た信号を得るための動作タイミング・チャートを示して
いる。

【０１４８】より具体的には、図１０は、図８の単位画
素動作タイミング・チャートにおける基準レベル記憶期
間と比較期間（１）の２つの期間における、１行目の画
素並びに２行目の画素に与える駆動クロックのタイミン
グを示している。

【０１４９】リセット電圧ＶＲＳＴ（３１１）が基準電
圧に設定されている期間において、まず、１行目に並ん
だＭ個のすべての画素に対して、リセット・パルスφＲ
ＳＴ（３０１）、転送パルスφＰＴＸ（３０２）、受光
信号読み出しパルスφＲＤ（３０３）、メモリＴＲ−１
転送パルスφＭＴＸ−１（３０４）、及び、メモリＴＲ
−１短絡パルスφＭＥＭ−１（３０５）を、図示されて
いるタイミングで一斉に印加する。

【０１５０】次いで、ある一定時間経過後に、今度は２
行目に並んだＭ個のすべての画素に対して、リセット・
パルスφＲＳＴ（３０１）、転送パルスφＰＴＸ（３０
２）、受光信号読み出しパルスφＲＤ（３０３）、メモ
リＴＲ−１転送パルスφＭＴＸ−１（３０４）、メモリ
ＴＲ−１短絡パルスφＭＥＭ−１（３０５）を一斉に印
加する。

【０１５１】そして、３行目以降からＮ行目までの画素
に対して、同様に、位相のずれた駆動クロックを逐次印
加していく（図示しない）。このようにして、すべての
単位画素において、メモリＴＲ−１（２１９）に基準レ
ベルに対応する電流を記憶することができる。

【０１５２】Ｎ行目まで記憶動作終了したら、次にリセ
ット電圧ＶＲＳＴ（３１１）を電源電圧に設定して、１
行目に並んだＭ個のすべての画素に対して、リセット・
パルスφＲＳＴ（３０１）、転送パルスφＰＴＸ（３０
２）、受光信号読み出しパルスφＲＤ（３０３）、メモ
リＴＲ−２転送パルスφＭＴＸ−２（３０６）、メモリ
ＴＲ−２短絡パルスφＭＥＭ−２（３０７）を図示され
ているタイミングで一斉に印加することによって、受光
期間（１）で光電変換された電子数で決まる電流をメモ
リＴＲ−２（２２２）に記憶することができる。

【０１５３】その直後に、メモリＴＲ−２転送パルスφ
ＭＴＸ−２（３０６）、負荷ＴＲパルスφＶＬ（３１
２）、インバータＡ短絡パルスφＣＭＰＡ（３０８）、
インバータＢ短絡パルスφＣＭＰＢ（３０９）を印加し
て、メモリＴＲ−２（２２２）に記憶されていた電流を
読出し負荷ＴＲ（２３１）で電圧に変換する。

【０１５４】続いて、メモリＴＲ−１転送パルスφＭＴ
Ｘ−１（３０４）、負荷ＴＲパルスφＶＬ（３１２）を
印加して、メモリＴＲ−１（２１９）に記憶されていた
電流を読み出して、負荷ＴＲ（２３１）において電圧に
変換するとともに、先に読み出されていた電圧との比較
を行う。そして、画素読出しスイッチ（２２９）のゲー
トに画素読出しパルスφＰＯＵＴ（３１０）を印加する
ことによって、比較の結果生じるインバータＢ（２２
７）の出力電圧を垂直信号線（２３０）へ読み出す。

【０１５５】そして、２行目に並んだＭ個のすべての画
素に対して、リセット・パルスφＲＳＴ（３０１）、転
送パルスφＰＴＸ（３０２）、受光信号読み出しパルス
φＲＤ（３０３）、メモリＴＲ−２転送パルスφＭＴＸ
−２（３０６）、メモリＴＲ−２短絡パルスφＭＥＭ−
２（３０７）を、１行目と同様に一斉に印加することに
よって、受光期間（１）で光電変換された電子数で決ま
る電流をメモリＴＲ−２（２２２）に記憶する。

【０１５６】その直後に、メモリＴＲ−２転送パルスφ
ＭＴＸ−２（３０６）、負荷ＴＲパルスφＶＬ（３１
２）、インバータＡ短絡パルスφＣＭＰＡ（３０８）、
インバータＢ短絡パルスφＣＭＰＢ（３０９）を印加し
て、メモリＴＲ−２（２２２）に記憶されていた電流を
読出し負荷ＴＲ（２３１）で電圧に変換する。

【０１５７】続いて、メモリＴＲ−１転送パルスφＭＴ
Ｘ−１（３０４）、負荷ＴＲパルスφＶＬ（３１２）を
印加して、メモリＴＲ−１（２１９）に記憶されていた
電流を読み出して、負荷ＴＲ（２３１）で電圧に変換す
るとともに、先に読み出されていた電圧との比較を行
う。そして、画素読出しスイッチ（２２９）のゲートに
画素読出しパルスφＰＯＵＴ（３１０）を印加すること
によって、比較の結果生じるインバータＢ（２２７）の
出力電圧を垂直信号線（２３０）へ読み出す。

【０１５８】そして、３行目以降からＮ行目までの画素
に対して、同様に位相のずれた駆動クロックを逐次印加
していくことによって、すべての単位画素において、メ
モリＴＲ−１（２１９）に記憶された基準レベルに対応
する電流とメモリＴＲ−２（２２２）に記憶された受光
強度に比例した信号電流とを比較することができる。

【０１５９】本実施例に係る撮像素子における単位画素
の各々は、駆動クロック・ジェネレータ２が出力する各
クロック・パルス間のタイミング、すなわち駆動モード
を切り換えることによって、フォト・ダイオード出力に
対してＡ／Ｄ変換以外の演算処理を適用することが可能
である。例えば、各単位画素において、明るさの時間的
な変化を演算して、変化が急峻となる時刻を検出するこ
とができる。

【０１６０】図１１には、図３に示す単位画素におい
て、明るさの時間的な変化を演算して、変化が急峻とな
る時刻を検出するための、各クロック・パルスの動作タ
イミング・チャートを示している。また、図１２には、
明るさの時間的な変化を演算して、変化が急峻となる時
刻を検出するための、各単位画素における動作フローチ
ャートを示している。以下、図１１及び図１２を参照し
ながら説明する。

【０１６１】まず、時刻カウンタとして使用する変数ｎ
を１に設定する（ステップＳ５１）。そして、リセット
電圧ＶＲＳＴ（３１１）を、電源電圧に設定する（ステ
ップＳ５２）。

【０１６２】次いで、リセットＴＲ（２１３）のゲート
にリセット・パルスφＲＳＴ（３０１）を印加すること
によって、アンプＴＲ（２１４）のゲート電位ＶＦＤ
（２４０）を電源電圧に対応したリセット・レベルに設
定して（ステップＳ５３）、再びリセット・パルスφＲ
ＳＴ（３０１）をロー・レベルに戻す。

【０１６３】そして、フォトダイオード(２１１)に蓄積
されている電子をアンプＴＲ（２１４）のゲート側に転
送する（ステップＳ５４）。この処理は、演算を開始す
る前にフォト・ダイオード（２１１）に貯まっていたす
べての電子を掃き出して初期化する動作に相当するが
（図１１の初期化期間）、転送ＴＲ（２１２）のゲート
に転送パルスφＰＴＸ（３０２）を印加するした後、再
び転送パルスφＰＴＸ（３０２）をロー・レベルに戻す
ことによって行われる。

【０１６４】次いで、再びリセットＴＲ（２１３）のゲ
ートにリセット・パルスφＲＳＴ（３０１）を印加する
ことによって、アンプＴＲ（２１４）のゲート電位ＶＦ
Ｄ（２４０）を電源電圧に対応したリセット・レベルに
設定して（ステップＳ５５）、再びリセット・パルスφ
ＲＳＴ（３０１）をロー・レベルに戻す。

【０１６５】そして、図１１の受光期間（１）にフォト
・ダイオード（２１１）で光電変換されて蓄積されてい
る電子をアンプＴＲ（２１４）のゲート側に転送する
（ステップＳ５６）。この処理は、転送ＴＲ（２１２）
のゲートに転送パルスφＰＴＸ（３０２）を印加した
後、再び転送パルスφＰＴＸ（３０２）をロー・レベル
に戻すことによって行われる。

【０１６６】このとき、アンプＴＲ（２１４）のゲート
電位ＶＦＤ（２４０）は、上記で転送された電子の数に
よって決まる。この結果発生する電流をメモリＴＲ−１
（２１９）に記憶させるためには、各トランジスタは以
下のように動作すればよい。

【０１６７】まず、受光信号読出しパルスφＲＤ（３０
３）、メモリＴＲ−１転送パルスφＭＴＸ−１（３０
４）、メモリＴＲ−１短絡パルスφＭＥＭ−１（３０
５）を同時に印加すると、上述した発生電流がアンプＴ
Ｒ（２１４）に流れる。また、受光信号読出しスイッチ
（２１６）がオンになっているので、カレント・ミラー
回路（２１５）によって増幅された電流（以下、「Ｉ−
１」とする）が、メモリＴＲ−１転送スイッチ（２１
７）を介してメモリＴＲ−１（２１９）に流れ込むこと
になる。但し、メモリＴＲ−１短絡スイッチ（２１８）
がオンになっているので、このときのメモリＴＲ−１
（２１９）は飽和領域で動作している。

【０１６８】そして、メモリＴＲ−１短絡パルスφＭＥ
Ｍ−１（３０５）をロー・レベルに戻すと、メモリＴＲ
−１短絡スイッチ（２１８）がオフとなり、メモリＴＲ
−１（２１９）はこれまで流れていた電流Ｉ−１を記憶
することになる（ステップＳ５７）。

【０１６９】このとき、受光信号読出しスイッチ（２１
６）とメモリＴＲ−１転送スイッチ（２１７）は、メモ
リＴＲ−１短絡スイッチ（２１８）がオフとなるよりも
若干長くオンの状態を保つ必要があるので、受光信号読
出しパルスφＲＤ（３０３）とメモリＴＲ−１転送パル
スφＭＴＸ−１（３０４）がロー・レベルになるタイミ
ングはずらしてある。

【０１７０】以上説明したように、ステップＳ５５〜Ｓ
５７の処理によって、受光期間（１）で光電変換された
電子の数に相当する電流Ｉ−１をメモリＴＲ−１（２１
９）に記憶することができる訳である。

【０１７１】次いで、リセットＴＲ（２１３）のゲート
にリセット・パルスφＲＳＴ（３０１）を印加すること
によって、アンプＴＲ（２１４）のゲート電位ＶＦＤ
（２４０）を電源電圧に対応したリセット・レベルに設
定して（ステップＳ５８）、再びリセット・パルスφＲ
ＳＴ（３０１）をロー・レベルに戻す。

【０１７２】そして、図１１のタイミング・チャートに
おける受光期間（２）で発生した電子を、アンプＴＲ
（２１４）のゲート側に転送する（ステップＳ５９）。
この処理は、転送ＴＲ（２１２）のゲートに転送パルス
φＰＴＸ（３０２）を印加した後、再び転送パルスφＰ
ＴＸ（３０２）をロー・レベルに戻すことによって行わ
れる。

【０１７３】このとき、アンプＴＲ（２１４）のゲート
電位ＶＦＤ（２４０）は、上記で転送された電子の数に
よって決まる。この結果発生する電流をメモリＴＲ−２
（２２２）に記憶させるためには、各トランジスタは以
下のように動作すればよい。

【０１７４】受光信号読出しパルスφＲＤ（３０３）、
メモリＴＲ−２転送パルスφＭＴＸ−２（３０６）、メ
モリＴＲ−２短絡パルスφＭＥＭ−２（３０７）を同時
に印加することによって、上述した発生電流がアンプＴ
Ｒ（２１４）に流れる。また、受光信号読出しスイッチ
（２１６）がオンになっているので、カレント・ミラー
回路（２１５）によって増幅された電流（以下、「Ｉ−
２」とする）が、メモリＴＲ−２転送スイッチ（２２
０）を介してメモリＴＲ−２（２２２）に流れ込むこと
になる。但し、メモリＴＲ−２短絡スイッチ（２２１）
がオンになっているので、このときのメモリＴＲ−２
（２２２）は飽和領域で動作している。

【０１７５】ここで、メモリＴＲ−２短絡パルスφＭＥ
Ｍ−２（３０７）をロー・レベルに戻すと、メモリＴＲ
−２短絡スイッチ（２２２）がオフとなり、メモリＴＲ
−２（２２２）はこれまで流れていた電流Ｉ−２を記憶
することになる（ステップ６０）。

【０１７６】このとき、受光信号読出しスイッチ（２１
６）とメモリＴＲ−２転送スイッチ（２２０）は、やは
りメモリＴＲ−２短絡スイッチ（２２１）がオフとなる
よりも若干長くオンの状態を保つ必要があるので、受光
信号読出しパルスφＲＤ（３０３）とメモリＴＲ−２転
送パルスφＭＴＸ−２（３０６）がロー・レベルになる
タイミングはずらしてある。

【０１７７】以上説明したように、ステップＳ５８〜Ｓ
６０の処理によって、受光期間（２）で光電変換された
電子の数に相当する電流Ｉ−２をメモリＴＲ−２（２２
２）に記憶することができる訳である。

【０１７８】続くステップＳ６１〜Ｓ６５では、メモリ
ＴＲ−１（２１９）とメモリＴＲ−２（２２２）の各々
に記憶されている電流Ｉ−１とＩ−２を比較する処理を
行う。これはすなわち、受光期間（１）と受光期間
（２）の各期間において光電変換されて発生した電子数
の大小比較を行うことになる。

【０１７９】まず、メモリＴＲ−１転送パルスφＭＴＸ
−１（３０４）及び負荷ＴＲパルスφＶＬ（３１２）を
ともに印加することによって、メモリＴＲ−１転送スイ
ッチ（２１７）と負荷ＴＲ（２３１）をともにオンにす
る。この結果、メモリＴＲ−１（２１９）に記憶されて
いる電流Ｉ−１が負荷ＴＲ（２３１）に流れ込み、その
電流値に応じた負荷電圧(以下、「Ｖ１」とする)がドレ
イン側に発生する。

【０１８０】このとき、インバータＡ短絡スイッチ（２
２３）とインバータＢ短絡スイッチ（２２６）の各ゲー
トに対してンバータＡ短絡パルスφＣＭＰＡ（３０８）
とインバータＢ短絡パルスφＣＭＰＢ（３０９）を同時
に印加する。この結果、インバータＡ短絡スイッチ（２
２３）とインバータＢ短絡スイッチ（２２６）はともに
オンされて、インバータＡ（２２４）及びインバータＢ
（２２７）の各入出力は短絡されることになる（ステッ
プＳ６１）。これによって、インバータＡ（２２４）及
びインバータＢ（２２７）の各出力電圧は、それぞれの
インバータの動作点電圧Ｖ_inv-A及びＶ_inv-Bとなる。

【０１８１】ここで、インバータＡ短絡パルスφＣＭＰ
Ａ（３０８）を最初にロー・レベルにすることによって
インバータＡ短絡スイッチ（２２３）をオフにすると、
インバータＡ（２２４）の出力電圧は短絡時から若干変
動するものの、ほぼ動作点電圧に近い値を示し（以下、
「Ｖ_inv-A2」とする)、インバータＡ（２２４）の出力
が確定する（ステップＳ６２）。その電圧値は、負荷Ｔ
Ｒ（２３１）に電流Ｉ−１が流れたときに発生する電圧
Ｖ１がキャパシタＡ（２２５）に印加されたときの出力
に対応している。

【０１８２】また、この時点では、キャパシタＡ（２２
５）の両端には、負荷ＴＲ（２３１）に電流Ｉ−１が流
れたときに発生する電圧（Ｖ１）とインバータＡ（２２
４）の動作点電圧に近い値が印加されている（以下、
「Ｖ_inv-A1」とする）。

【０１８３】一方、インバータＢ（２２７）は未だ短絡
状態なので、ステップＳ６２におけるインバータＡ（２
２４）の出力電圧の小さな変動はインバータＢ（２２
７）側の出力には現れていない。

【０１８４】次いで、インバータＢ短絡パルスφＣＭＰ
Ｂ（３０９）をロー・レベルにすることによって、イン
バータＢ短絡スイッチ（２２６）をオフにすると、イン
バータＢ（２２７）の出力電圧もやはり若干変動するも
のの、ほぼ動作点電圧に近い値を保っている（以下、
「Ｖ_inv-B2」とする）。この値が、負荷ＴＲ（２３１）
に電流Ｉ−１が流れたときに発生する電圧（Ｖ１）がキ
ャパシタＡ（２２５）、インバータＡ（２２４）、キャ
パシタＢ（２２８）を介してインバータＢ（２２７）に
加わったときの出力に対応している（ステップＳ６
３）。この時点では、キャパシタＢ（２２８）の両端に
は、インバータＡ（２２４）の出力電圧Ｖ_inv- _A2と、イ
ンバータＢ（２２８）の動作点電圧に近い電圧（以下、
「Ｖ_inv-B1」とする）がそれぞれ印加されている。

【０１８５】この状態で、メモリＴＲ−１転送パルスφ
ＭＴＸ−１（３０４）及び負荷ＴＲパルスφＶＬ（３１
２）をともにロー・レベルにして、メモリＴＲ−１転送
スイッチ（２１７）及び負荷ＴＲ（２３１）をともにオ
フすることによって、メモリＴＲ−１（２１９)に記憶
しておいた電流Ｉ−１の読出し動作が完了する。

【０１８６】次いで、再び負荷ＴＲパルスφＶＬ（３１
２）をハイ・レベルに転じるとともに、同時にメモリＴ
Ｒ−２転送パルスφＭＴＸ−２（３０６）もハイ・レベ
ルに転じることによって、負荷ＴＲ（２３１）及びメモ
リＴＲ−２転送スイッチ（２２０）をともにオンにす
る。この結果、メモリＴＲ−２（２２２）に記憶されて
いた電流Ｉ−２が負荷ＴＲ（２３１）に流れ込んで、ド
レイン側にはその電流値に対応した電圧（以下、「Ｖ
２」とする）が発生する。

【０１８７】ここで、電流Ｉ−２が流れ込んだときに負
荷ＴＲ（２３１）に発生した電圧Ｖ２が、電流Ｉ−１が
流れ込んだときに負荷ＴＲ（２３１）に発生した電圧Ｖ
２よりも低ければ、キャパシタＡ（２２５）のインバー
タＡ（２２４）側の電位は、先のＶ_inv-A1よりＶ１−Ｖ
２だけ下降する（但し、インバータＡ（２２４）の入力
容量が無視できるほど小さい状況であるとする）。した
がって、インバータＡ（２２４）の出力はＶ_inv-A2より
上昇して、その結果、キャパシタＢ（２２８)のインバ
ータＢ（２２７）側電位が上昇して、インバータＢ（２
２７）の出力電圧は下降することになる。

【０１８８】逆に、電圧Ｖ２が電圧Ｖ１よりも高けれ
ば、キャパシタＡ（２２５）のインバータＡ（２２４）
側電位はＶ_inv-A1よりＶ２−Ｖ１だけ上昇して、インバ
ータＡ（２２４）の出力はＶ_inv-A2より下降する（但
し、インバータＡ（２２４）の入力容量が無視できるほ
ど小さい状況であるとする）。その結果、キャパシタＢ
（２２８）のインバータＢ（２２７）側電位も下降し
て、インバータＢ（２２７）の出力電圧が上昇すること
になる。

【０１８９】すなわち、メモリＴＲ−２（２２２）に記
憶されていた電流Ｉ−２が、メモリＴＲ−１（２１９）
に記憶されていた電流Ｉ−１よりも大きければ、負荷Ｔ
Ｒ（２３１）に発生する電圧もＶ１よりＶ２の方が高く
なり、インバータＢ（２２８）の出力は高くなる。これ
とは逆に、電流Ｉ−２が電流Ｉ−１よりも小さければ、
インバータＢ（２２８）の出力は低くなる。したがっ
て、２つの電流の大小比較が可能となる訳である（ステ
ップＳ６４）。

【０１９０】この状態で、画素読出しパルスφＰＯＵＴ
（３１０）をハイ・レベルに転じて、画素読出しスイッ
チ（２２９）をオンにすることによって、垂直信号線
（２３０）には電流Ｉ−１とＩ−２の比較結果に応じて
インバータＢ（２２８）の出力レベルが現れることにな
る（ステップＳ６５）。そして、画素読出しパルスφＰ
ＯＵＴ（３１０）をロー・レベルに戻して、続いてメモ
リＴＲ−１転送パルスφＭＴＸ−１（３０４）及び負荷
ＴＲパルスφＶＬ（３１２）をロー・レベルと戻すこと
によって、画素読出し動作が完了する。

【０１９１】このとき、垂直信号線（２３０）のレベ
ル、すなわち、今回読み出された画素の出力レベルがロ
ー又はハイのいずれのレベルかを判別する（ステップＳ
６６）。垂直信号線（２３０）のレベル判定は、撮像素
子と同一チップ又は別のチップ上に実装された演算器
（図示しない）によって行われる。

【０１９２】垂直信号線（２３０）のレベル、すなわ
ち、今読み出された画素の出力レベルがハイ・レベルな
らば、電流Ｉ−２はＩ−１より大きい、あるいは、受光
期間（２）で光電変換された電子数は受光期間（１）で
光電変換された電子数よりも少ない、すなわち、入射光
がいったん明るくなって再び暗くなるという明度の変化
があったと判断することができる。この場合、サンプリ
ング周期ΔＴに時刻カウンタ値ｎで乗算した値ΔＴ×ｎ
を時刻情報として出力して（ステップＳ７７）、図１２
に示す本処理ルーチン全体を終了する。

【０１９３】他方、垂直信号線（２３０）のレベル、す
なわち、今読み出された画素の出力レベルがロー・レベ
ルならば、時刻カウンタｎを１だけインクリメントして
（ステップＳ６７）、後続のステップに進む。

【０１９４】ステップＳ６８〜Ｓ７８は、上述したステ
ップＳ５８〜Ｓ６７の処理において、メモリＴＲ−１
（２１９）とメモリＴＲ−２（２２２）の各々の役割を
入れ替えたものに相当する。

【０１９５】すなわち、ステップＳ６８〜Ｓ７８におい
ては、メモリＴＲ−２（２２２）に記憶されている電流
の方が、メモリＴＲ−１（２１９）に記憶されている電
流よりも時間的に後で記憶された信号となる。したがっ
て、メモリＴＲ−２（２２２）が次に新たに光電変換さ
れた信号に対応する電流を記憶するように、時間的に前
で記憶された信号を書き換えなければならない。

【０１９６】そこで、まず、リセットＴＲ（２１３）の
ゲートにリセット・パルスφＲＳＴ（３０１）を印加す
ることによって、アンプＴＲ（２１４）のゲート電位Ｖ
ＦＤ（２４０）を電源電圧に対応したリセット・レベル
に設定して（ステップＳ６８）、再びリセット・パルス
φＲＳＴ（３０１）をロー・レベルに戻す。

【０１９７】次いで、図１１のタイミング・チャートの
受光期間（３）で発生した電子をアンプＴＲ（２１４）
のゲート側に転送する（ステップＳ６９）。この処理
は、転送ＴＲ（２１２）のゲートに転送パルスφＰＴＸ
（３０２）を印加した後、再び転送パルスφＰＴＸ（３
０２）をロー・レベルに戻すことによって行われる。

【０１９８】このとき、アンプＴＲ（２１４）のゲート
電位ＶＦＤ（２４０）は、上記で転送された電子の数に
よって決まる。この結果発生する電流をメモリＴＲ−１
（２１９）に記憶させるためには、各トランジスタは以
下のように動作すればよい。

【０１９９】受光信号読出しパルスφＲＤ（３０３）、
メモリＴＲ−１転送パルスφＭＴＸ−１（３０４）、メ
モリＴＲ−１短絡パルスφＭＥＭ−１（３０５）を同時
に印加することによって、上述した発生電流がアンプＴ
Ｒ（２１４）に流れる。また、受光信号読出しスイッチ
（２１６）がオンになっているので、カレントミラー回
路（２１５）によって増幅された電流（以下、「Ｉ−
１」とする）が、メモリＴＲ−１転送スイッチ（２１
７）を介してメモリＴＲ−１（２１９）に流れ込むこと
になる。但し、メモリＴＲ−１短絡スイッチ（２１８）
がオンになっているので、このときのメモリＴＲ−１
（２１９）は飽和領域で動作している。

【０２００】ここで、メモリＴＲ−１短絡パルスφＭＥ
Ｍ−１（３０５）をロー・レベルに戻すと、メモリＴＲ
−１短絡スイッチ（２１８）がオフとなり、メモリＴＲ
−１（２１９）はこれまで流れていた電流Ｉ−１を記憶
することになる（ステップＳ７０）。

【０２０１】このとき、受光信号読出しスイッチ（２１
６）とメモリＴＲ−１転送スイッチ（２１７）は、メモ
リＴＲ−１短絡スイッチ（２１８）がオフとなるよりも
若干長くオンの状態を保つ必要があるので、受光信号読
出しパルスφＲＤ（３０３）とメモリＴＲ−１転送パル
スφＭＴＸ−１（３０４）がロー・レベルになるタイミ
ングはずらしてある。

【０２０２】次いで、ステップＳ７１〜Ｓ７５では、メ
モリＴＲ−２（２２２）とメモリＴＲ−１（２１９）の
各々に記憶されている電流Ｉ−２とＩ−１を比較する。
これは、すなわち、受光期間（２）と受光期間（３）の
各期間において光電変換されて発生した電子数の大小比
較を行うことに相当する。

【０２０３】まず、メモリＴＲ−２転送パルスφＭＴＸ
−２（３０６）及び負荷ＴＲパルスφＶＬ（３１２）を
ともに印加することによって、メモリＴＲ−２転送スイ
ッチ（２２２）と負荷ＴＲ（２３１）をともにオンにす
る。この結果、メモリＴＲ−２（２２２）に記憶されて
いる電流Ｉ−２が負荷ＴＲ（２３１）に流れ込み、その
電流値に応じた負荷電圧(以下、「Ｖ２」とする)がドレ
イン側に発生する。

【０２０４】このとき、インバータＡ短絡スイッチ（２
２３）とインバータＢ短絡スイッチ（２２６）の各ゲー
トに対してンバータＡ短絡パルスφＣＭＰＡ（３０８）
とインバータＢ短絡パルスφＣＭＰＢ（３０９）を同時
に印加する。この結果、インバータＡ短絡スイッチ（２
２３）とインバータＢ短絡スイッチ（２２６）はともに
オンされて、インバータＡ（２２４）及びインバータＢ
（２２７）の入出力は短絡されることになる（ステップ
Ｓ７１）。これによって、インバータＡ（２２４）及
びインバータＢ（２２７）の各出力電圧は、それぞれの
インバータの動作点電圧Ｖ_inv-A及びＶ_inv-Bとなる。

【０２０５】そして、インバータＡ短絡パルスφＣＭＰ
Ａ（３０８）を最初にロー・レベルにすることによって
インバータＡ短絡スイッチ（２２３）をオフにすると、
インバータＡ（２２４）の出力電圧は短絡時から若干変
動するものの、ほぼ動作点電圧に近い値を示し（以下、
「Ｖ_inv-A2」とする)、インバータＡ（２２４）の出力
が確定する（ステップＳ７２）。その電圧値は、負荷Ｔ
Ｒ（２３１）に電流Ｉ−２が流れたときに発生する電圧
Ｖ２がキャパシタＡ（２２５）に印加されたときの出力
に対応している。

【０２０６】また、この時点では、キャパシタＡ（２２
５）の両端には、負荷ＴＲ（２３１）に電流Ｉ−２が流
れたときに発生する電圧（Ｖ２）とインバータＡ（２２
４）の動作点電圧に近い値が印加されている（以下、
「Ｖ_inv-A1」とする）。

【０２０７】一方、インバータＢ（２２７）は未だ短絡
状態なので、ステップＳ７２におけるインバータＡ（２
２４）の出力電圧の小さな変動はインバータＢ（２２
７）側の出力には現れていない。

【０２０８】次いで、インバータＢ短絡パルスφＣＭＰ
Ｂ（３０９）をロー・レベルにすることによって、イン
バータＢ短絡スイッチ（２２６）をオフにすると、イン
バータＢ（２２７）の出力電圧もやはり若干変動するも
のの、ほぼ動作点電圧に近い値を保っている（以下、
「Ｖ_inv-B2」とする）。この値が，負荷ＴＲ（２３１）
に電流Ｉ−２が流れたときに発生する電圧（Ｖ２）がキ
ャパシタＡ（２２５）、インバータＡ（２２４）、並び
にキャパシタＢ（２２８）を介してインバータＢ（２２
７）に加わったときの出力に対応している（ステップＳ
７３）。この時点では，キャパシタＢ（２２８）の両端
には、インバータＡ（２２４）の出力電圧Ｖ_inv-A2と、
インバータＢ（２２８）の動作点電圧に近い電圧（以
下、「Ｖ_inv- _B1」とする）がそれぞれ印加されている。

【０２０９】この状態で、メモリＴＲ−２転送パルスφ
ＭＴＸ−２（３０６）及び負荷ＴＲパルスφＶＬ（３１
２）をロー・レベルにして、メモリＴＲ−２転送スイッ
チ（２２０）及び負荷ＴＲ（２３１）をともにオフする
ことによって、メモリＴＲ−２（２２２）に記憶された
電流Ｉ−２の読出しが完了する。

【０２１０】次いで、再び負荷ＴＲパルスφＶＬ（３１
２）をハイ・レベルに転じるとともに、同時にメモリＴ
Ｒ−１転送パルスφＭＴＸ−１（３０４）もハイ・レベ
ルに転じることによって、負荷ＴＲ（２３１）及びメモ
リＴＲ−１転送スイッチ（２１７）をともにオンにす
る。この結果、メモリＴＲ−１（２１９）に記憶されて
いた電流Ｉ−１が負荷ＴＲ（２３１）に流れ込んで、ド
レイン側にはその電流値に対応した電圧（以下、「Ｖ
１」とする）が発生する。

【０２１１】そして、この電圧Ｖ１が，先に電流Ｉ−２
が流れたときに負荷ＴＲ（２３１）に発生した電圧Ｖ２
より低ければ、キャパシタＡ（２２５）のインバータＡ
（２２４）側の電位は、先のＶ_inv-A1よりＶ２−Ｖ１だ
け下降することになる（但し、インバータＡ（２２４）
の入力容量が無視できるほど小さい状況であるとす
る）。したがって、インバータＡ（２２４）の出力はＶ
_inv-A2より上昇して、その結果、キャパシタＢ（２２
８)のインバータＢ（２２７）側電位が上昇し，インバ
ータＢ（２２７）の出力電圧は下降することになる。

【０２１２】逆に、電圧Ｖ１が電圧Ｖ２よりも高けれ
ば、キャパシタＡ（２２５）のインバータＡ（２２４）
側電位はＶ_inv-A1よりＶ１−Ｖ２だけ上昇して、インバ
ータＡ（２２４）の出力はＶ_inv-A2より下降する（但
し、インバータＡ（２２４）の入力容量が無視できるほ
ど小さい状況であるとする）。その結果、キャパシタＢ
（２２８）のインバータＢ（２２７）側電位も下降し
て、インバータＢ（２２７）の出力電圧が上昇すること
になる。

【０２１３】すなわち、メモリＴＲ−１（２１９）に記
憶されていた電流Ｉ−１が、メモリＴＲ−２（２２２）
に記憶されていた電流Ｉ−２よりも大きければ、負荷Ｔ
Ｒ（２３１）に発生する電圧もＶ２よりＶ１の方が高く
なり、インバータＢ（２２８）の出力は高くなる。これ
とは逆に、電流Ｉ−１が電流Ｉ−２よりも小さければ、
インバータＢ（２２８）の出力は低くなる。したがっ
て、２つの電流の大小比較が可能となる訳である（ステ
ップＳ７４）。

【０２１４】この状態で、画素読出しパルスφＰＯＵＴ
（３１０）をハイ・レベルに転じて、画素読出しスイッ
チ（２２９）をオンにすることによって、垂直信号線
（２３０）には電流Ｉ−１とＩ−２の比較結果に応じて
インバータＢ（２２８）の出力レベルが現れることにな
る（ステップＳ７５）。そして、画素読出しパルスφＰ
ＯＵＴ（３１０）をロー・レベルに戻して、続いてメモ
リＴＲ−２転送パルスφＭＴＸ−２（３０６）及び負荷
ＴＲパルスφＶＬ（３１２）をロー・レベルと戻すこと
によって、画素読出し動作が完了する。

【０２１５】このとき、垂直信号線（２３０）のレベ
ル、すなわち、今回読み出された画素の出力レベルがロ
ー又はハイのいずれのレベルかを判別する（ステップＳ
７６）。垂直信号線（２３０）のレベル判定は、撮像素
子と同一チップ又は別のチップ上に実装された演算器
（図示しない）によって行われる。

【０２１６】垂直信号線（２３０）のレベル、すなわ
ち、今回読み出された画素の出力レベルがハイ・レベル
ならば、電流Ｉ−１はＩ−２より大きい、あるいは、受
光期間（３）で光電変換された電子数は受光期間（２）
で光電変換された電子数よりも少ない、すなわち、入射
光がいったん明るくなって再び暗くなるという明度の変
化があったと判断できる。この場合、この場合、サンプ
リング周期ΔＴに時刻カウンタ値ｎで乗算した値ΔＴ×
ｎを時刻情報として出力して（ステップＳ７７）、本処
理ルーチン全体を終了する。

【０２１７】他方、垂直信号線（２３０）のレベル、す
なわち、今読み出された画素の出力レベルがロー・レベ
ルならば、時刻カウンタｎを１だけインクリメントして
（ステップＳ７７）、ステップＳ５８に戻って上述と同
様の処理を繰り返し実行する。

【０２１８】次いで、受光期間（３）と受光期間（４）
の各期間で発生した電子数の大小比較、さらには受光期
間（４）と受光期間（５）の各期間で発生した電子数の
大小比較というように、明るさの時間的変化の演算を順
次実行することができる。

【０２１９】このように、フォト・ダイオード出力に相
当する電流信号を記憶するメモリＴＲを各受光期間毎に
入れ替えて、比較する際の読み出しの順番も変えること
によって、常に時間的に後の信号が前の信号よりも大き
いか小さいかを同じ基準で判断することができる訳であ
る。

【０２２０】図１１及び図１２に示す処理動作を実行す
る結果として、本実施例に係る撮像素子の各単位画素
は、明るさの時間的な変化をとらえ、明度の時間的なピ
ーク検出を高速に行うことが可能となる。

【０２２１】図１１及び図１２に示すような動作特性を
持つ単位画素からなる撮像素子を用いることによって、
例えば、１フレーム目で撮像した被写体画像と２フレー
ム目で撮像した被写体画像を求めることで、被写体の明
るさの時間的変化を求めることができる。

【０２２２】被写体の明るさの時間的変化を求めること
ができる撮像素子を用いることにより、いわゆる３角測
量の原理に従って、被写体までの距離を計測するアクテ
ィブ型距離計測システムを構成することができる。この
種のアクティブ型距離計測システムについては、例え
ば、本出願人に既に譲渡されている特願２０００−１０
７７２３号明細書に開示されている。また、アクティブ
型の距離計測原理については、例えば「三次元画像計
測」（井口、佐藤共著、昭晃堂）に記載されている。

【０２２３】勿論、駆動クロック・ジェネレータ２が出
力する各クロック・パルスのタイミングを切り換えるこ
とによって、本実施例に係る単位画素の各々は、フォト
・ダイオード出力に対して上記（ＡＤ変換や変化が急峻
となる時刻の検出）以外の演算処理を行うことも可能で
ある。

【０２２４】第２の実施形態図１３には、本発明の第２の実施形態に係る撮像素子１
００１を適用した撮像システム全体の構成例を模式的に
示している。

【０２２５】信号発生器１００２は、撮像素子１００１
を駆動するのに必要な信号を発生する。そして、発生し
た各信号は撮像素子１００１に入力され、撮像素子１０
０１内の垂直スキャナ１０２０で画素制御信号として、
撮像素子１００１を構成する各画素１１に伝達される。

【０２２６】フレーム・メモリ１００４は、撮像素子１
００１の画素数に相当するアドレス空間を有しており、
またそのデータ幅は撮像素子１００１の撮像結果を表現
するのに必要なサイズを持っている。フレーム・メモリ
１００４は、信号処理部１００３と双方向バスで接続さ
れており、信号処理部１００３で生成された画素毎の処
理結果を入力して記憶したり、その内容を必要に応じて
逆に信号処理部１００３に引き渡したりする。

【０２２７】信号処理部１００３は、撮像素子１００１
の出力信号を入力して、デジタル・データのままで画素
毎に処理した上で、その結果を上述のフレーム・メモリ
１００４に出力する。

【０２２８】デジタル−アナログ変換部１００５は、信
号処理部１００３からの画素毎のデジタル信号を入力し
て、それをアナログ信号に変換して出力する。

【０２２９】表示部１００６は、デジタル−アナログ変
換部１００５から出力されるアナログ信号を入力して、
画面（図示しない）上に表示出力する。

【０２３０】図１４には、本発明の第２の実施形態に係
る撮像素子１００１の回路構成を模式的に示している。
同図に示すように、撮像素子１００１は、Ｍ×Ｎ個の画
素１が２次元マトリックス状に配列され、各行毎に画素
制御信号１０１２が敷設されるとともに、各列毎に垂直
信号線１０１３が敷設されて構成される。そして、各画
素列からのＮ本の垂直信号線１０１３は、水平出力回路
１０３０に接続されており、その出力信号は、シリアル
変換されて撮像素子１００１の外部に出力されたり、出
力レートを高速にするためにパラレルで撮像素子１００
１の外部に出力されるようになっている。

【０２３１】信号発生器１００２は、単位画素を駆動す
るための図示の各クロック・パルス信号をそれぞれ所定
のタイミングで発生させる回路である。

【０２３２】また、垂直駆動回路１０２０は、信号発生
器１００２において発生されたクロック・パルスを、水
平方向に並んだＭ個の単位画素からなる画素行の各々に
対して、動作タイミングをずらしながら画素制御信号１
０１２経由で供給する。

【０２３３】図１４中に示した画素制御信号１０１２
は、各画素を駆動するための受光部制御パルス１２０
０、増幅部制御パルス１２１０、第１記憶部制御パルス
１２２０、第２記憶部制御パルス１２３０、比較部制御
パルス１２４０、バイアス部制御パルス１２５０、そし
て出力部制御パルス１２６０（後述）をひとまとまりに
したものである。これら駆動クロック・パルスを所定の
タイミングで動作させることによって、撮像素子に対し
て画素出力信号のＡＤ変換処理やその他の演算処理を適
用することができる。但し、駆動クロック・パルスの動
作タイミングや演算処理の手順については、後に詳解す
る。

【０２３４】図１５には、撮像素子１を構成する単位画
素の構造を模式的に図解している。同図に示すように１
つの画素は、受光部１１００と、増幅部１１０１と、第
１記憶部１１０２及び第２基億部１１０３と、比較部１
１０４と、バイアス部１１０５と、出力部１１０６とで
構成される。

【０２３５】受光部１１００は、入射した光の強度に応
じて光電変換された信号を増幅部１１０１に対して出力
する。

【０２３６】受光部制御パルス１２００は、受光部１１
００の内部状態のリセット動作や、光電変換された信号
の内部転送動作を制御する入力パルスであり、リセット
・パルスφＲＳＴ（１２０１）、転送パルスφＴＸ（１
２０２）が含まれる。

【０２３７】増幅部１１０１は、受光部１１００からの
出力信号を入力して増幅した信号を、第１記憶部１１０
２及び第２記憶部１１０３に対して出力する。

【０２３８】増幅部制御パルス１２１０は、増幅部１１
０１で増幅した信号を出力するか否か制御する入力パル
スであり、増幅部読出しパルスφＡＧ（１２１１）が含
まれる。

【０２３９】第１記憶部１１０２並びに第２記憶部１１
０３は、増幅部１１０１から出力される信号を記憶して
おき、比較部１１０４へ出力するようになっている。

【０２４０】第１記憶部制御パルス１２２０並びに第２
記憶部制御パルス１２３０は、それぞれ第１記憶部１１
０２、第２記憶部１１０３への信号記録動作及び信号読
出し動作の制御を行う。第１記憶部制御パルス１２２０
には、第１記憶パルスφＭＳＷＦ（１２２１）、第１記
憶ゲート・パルスφＭＧＦ（１２２２）が含まれる。ま
た、第２記憶部制御パルス１２２０には、第２記憶パル
スφＭＳＷＳ（１２３１）、第２記憶ゲート・パルスφ
ＭＧＳ（１２３２）が含まれる。

【０２４１】比較部１１０４は、第１記憶部１１０２並
びに第２記憶部１１０３から読み出される信号を入力し
て、両者を比較した結果として０（ロー・レベル）又は
１（ハイ・レベル）の信号を出力する。

【０２４２】比較部制御パルス１２４０は、比較部１１
０４の動作制御を行う入力パルスであり、負荷パルスφ
ＱＬ（１２４１）、第１インバータ短絡パルスφＩＮＶ
Ｆ（１２４２）、第２インバータ短絡パルスφＩＮＶＳ
（１２４３）が含まれる。

【０２４３】バイアス部１１０５は、比較部１１０４に
バイアス信号を加えることによって、入力される２つの
信号に対してバイアス信号を付加する。

【０２４４】バイアス部制御パルス１２５０は、バイア
ス部１１０５から出力されるバイアス信号を制御するた
めの入力パルスであり、第１バイアス・ゲート・パルス
φＧＢＦ（１２５２）、並びに、第２バイアス・ゲート
・パルスφＧＢＳ（１２５３）が含まれる。

【０２４５】出力部１１０６は、比較部１１０４の比較
結果信号を画素信号１１０７として単位画素の外部に出
力する。

【０２４６】出力部制御パルス１２６０は、出力部１１
０６の動作制御を行うための入力パルスであり、出力ゲ
ート・パルスφＧＯＵＴ（１２６１）が含まれる。

【０２４７】次に、上述した単位画素においてアナログ
信号量である受光強度をデジタル信号に変換する原理の
説明について、図１６を参照しながら説明する。

【０２４８】まず、画素が受光してから記憶部１１０
２，１１０３のうちいずれか一方に信号を記憶し、それ
を読み出してから比較処理を行って出力する一連の期間
を、本明細書では「１フレーム」と定義しておく。

【０２４９】図１６に示したグラフの横軸は、受光部１
１００において受光してから比較結果が出力されるフレ
ームが何回繰り返されるか、すなわち何回比較処理が行
われた時に画素出力が０から１に反転するかというフレ
ーム番号を示している。そして、最大のフレーム数をＦ
_MAXと定義し、Ｆ_MAXの回数だけ比較処理を繰り返して、
１回の撮像を完了するものとする。

【０２５０】また，図１６に示すグラフの縦軸は、受光
部１１００における光強度の信号量Ｓを表している。非
常に明るい光を受光した場合の信号量の時間的変化をＶ
Ｂ（１０５１）とし、それよりわずかに弱い光の場合を
ＶＢ'（１０５２）とする。また、明るい光の場合をＢ
（１０５３）、中位の明るさの場合をＭ（１０５４）、
暗い光を受光した場合をＤ（１０５５）、非常に暗い場
合をＶＤ（１０５６）として、それぞれ光を受光したと
きの信号量の時間的変化を直線で表現している。同図に
示す例では、明るさの違いは直線の傾き、すなわち信号
量の時間的変化の大小で表現されると仮定している。し
たがって、明るい光ほど傾きが急で，暗い光ほど傾きは
緩やかであるとしている。

【０２５１】さて、ここで、信号量がＲ_Hで時間的に一
定であるような基準信号を考える。そして、それぞれの
明るさの時間変化に対応する直線が、その基準信号レベ
ルＲ _Hに交わるまでに必要なフレーム数あるいは時間を
求める。少ないフレーム数で基準レベルと交わるほど明
るく、多くのフレーム数で交わるほど暗いという性質を
利用することによって、受光した光の明るさを表現する
ことができる。フレーム数は離散的すなわちデジタル量
であるから、結果として得られる明るさもデジタル量と
して表現されることになる。

【０２５２】上記の条件では、図示の通り、ＶＢ（１０
５１）との交点に対応するフレーム番号はＦ_VB1であ
る。また、ＶＢ'（１０５２）との交点はＦ_VB'1であ
り、Ｂ（１０５３）との交点はＦ_B1であり、そしてＭ
（１０５４）との交点はＦ_M1となっている。一方、Ｄ
（１０５５）並びにＶＤ（１０５６）は交点が存在しな
い。

【０２５３】この場合、受光した光の明るさを、定数Ｋ
と基準信号レベルと交点のフレーム番号を用いて下式の
ように表すことができる。すなわち、

【０２５４】

【数５】Ｉ_VB ＝Ｋ／Ｆ_VB1 （式７）Ｉ_VB' ＝Ｋ／Ｆ_VB'1 （式８）Ｉ_B ＝Ｋ／Ｆ_B1 （式９）Ｉ_M ＝Ｋ／Ｆ_M1 (式１０)

【０２５５】さて、基準信号レベルをＲ_Hとしたとき、
上記のように暗い光Ｄ１０５５、並びに非常に暗い光Ｖ
Ｄ１０５６は、ここで設定している最大時間あるいは最
大フレームの間には交点を持たないので明るさを表現す
ることができない。そこで、基準信号レベルをＲ_Hから
Ｒ_Mにつり上げると、図１６から判るように、直線Ｄ
（１０５５）はフレームＦ_D2で交点を持つようになる。
そして、基準レベルをさらにつり上げてＲ_Lとすると、
さらに直線ＶＤがフレームＦ_VD3で交わることが判る。
すなわち、基準レベルを上げることによって、明るさの
ゲインを大きくすることと等価の処理を行っていると考
えることができる。

【０２５６】例えば基準レベルをＲ_Lとしたときのそれ
ぞれの光の明るさを、下式のように表現することができ
る。すなわち、

【０２５７】

【数６】Ｉ_VB＝Ｋ／Ｆ_VB1 （式１１）Ｉ_VB' ＝Ｋ／Ｆ_VB1 （式１２）Ｉ_B ＝Ｋ／Ｆ_B3 （式１３）Ｉ_M ＝Ｋ／Ｆ_M3 （式１４）Ｉ_D ＝Ｋ／Ｆ_D3 （式１５）Ｉ_VD ＝Ｋ／Ｆ_VD3 （式１６）

【０２５８】ここで注意しなければならいのは、上記の
（式１１）は（式７）と同じであり、また、本来明るさ
が異なるはずの（式１２）とも同じになっているという
点である。これは、フレームＦ_VB1が時間軸の最小単位
で、最初のフレームに相当している場合に生じる現象で
ある。言い換えれば、最初のフレームで画素出力が１で
あった場合、実際の明るさが違っても、上式のように表
現する限りでは明るさの違いを識別することが不可能と
なってしまう。このような現象を避けるためには、明る
い光に対しては基準レベルを低く設定するほどよい、と
いうことが判る。

【０２５９】これまでの議論により、暗い光を検出して
明るさとして表現するためには、基準レベルを上げる
（これはゲインを上げることに相当する）必要がある。
一方、明るい光を表現するためには、基準レベルを下げ
る（これはゲインを下げることに相当する）必要があ
る。そこで、暗い光から明るい光に至るまで、ダイナミ
ック・レンジの広い範囲で明るさを表現するためには、
明るい光が検出される時間的に早い期間、すなわちフレ
ーム数の小さい範囲では、基準レベルを低く設定してお
き、時間の経過とともに基準レベルを徐々につり上げれ
ていけばよいということを、当業者であれば理解できる
であろう。

【０２６０】図１７には、そのような基準レベルの設定
方法の一例を示している。同図に示す例では、最初の基
準レベルはＲ_Hから始まって徐々に（すなわち時間の経
過とともに階段状に）上昇していき、最終的にはＲ_Lに
なっている。基準レベルの上昇の仕方は、１フレーム毎
に少しずつ変化させてもよいし、数フレーム毎に変化さ
せてもよい。

【０２６１】図１７に示す明るさ変換ダイナミック・レ
ンジ拡張原理に従えば、それぞれの明るさを表す直線と
基準レベルとの交点から、受光したそれぞれの光の明る
さは、以下のように表現される。すなわち、

【０２６２】

【数７】Ｉ_VB＝Ｋ／Ｆ_VB （式１７）Ｉ_VB' ＝Ｋ／Ｆ_VB' （式１８）Ｉ_B ＝Ｋ／Ｆ_B （式１９）Ｉ_M ＝Ｋ／Ｆ_M （式２０）Ｉ_D ＝Ｋ／Ｆ_D （式２１）Ｉ_VD ＝Ｋ／Ｆ_VD （式２２）

【０２６３】図１７に従う明るさの表現方法によれば、
非常に明るいＶＢ（１０５１）も、非常に暗いＶＤ（１
０５６）も同時にすなわち同じ系で表現可能となる。

【０２６４】次いで、上述したようなダイナミック・レ
ンジの広い撮像を実現可能とする方式を採用した実装回
路の例について説明する。

【０２６５】図１８には、図１５に示した撮像素子の単
位画素の各ブロックに関する１つの実装例を示してい
る。

【０２６６】図１９には、この単位画素のうち、受光部
１１００と増幅部１１０１の内部構成を詳細に示してい
る。

【０２６７】受光部１１００は、フォトダイオード（Ｐ
Ｄ）１３０１と、転送トランジスタ（ＴＸ）１３０２
と、フローティング・ディフュージョン（ＦＤ）１０３
３と、リセット・トランジスタ（ＲＳＴ）１３０４から
構成されている。そして、リセット・トランジスタ１３
０４にはリセット・パルス（φＲＳＴ）１２０１が与え
られるとともに、転送トランジスタ（ＴＸ）１３０２に
は転送パルス（φＴＸ）１２０２が与えられている。各
入力パルス１２０１，１２０２は受光部制御パルス１２
００（前述）に相当する。

【０２６８】さて、リセット・トランジスタＲＳＴ１３
０４には、リセット電圧（ＶＲ）１２０３が印加されて
いるので、リセット・パルスφＲＳＴ１２０１を入力す
ることによって、リセット・トランジスタＲＳＴ１３０
４がオン状態に切り替わると、フローティング・ディフ
ュージョンＦＤ１３０３はリセット電圧ＶＲ１２０３の
値によって決まる電位にリセットされる。そして、転送
パルスφＴＸ１２０２によって転送トランジスタＴＸ１
３０２がオンすると、フォトダイオードＰＤ１３０１で
光電変換された電子がフローティング・ディフュージョ
ンＦＤ１３０３に転送されて、その電子数に応じた電位
がフローティング・ディフュージョンＦＤ１３０３に発
生することになる。

【０２６９】フローティング・ディフュージョンＦＤ１
３０３の電位は受光量に対応しており、フォトダイオー
ドＰＤ１３０１が飽和しない限り、ほぼ明るさに比例す
ると考えられる。そして，明るいほど、すなわち受光量
が多いほど光電変換で発生する電子数は多いので、フロ
ーティング・ディフュージョンＦＤ１３０３の電位は低
下し、逆に、暗いほど発生する電子数が少なくなるので
フローティング・ディフュージョンＦＤ１３０３の電位
は高くなる

【０２７０】増幅部１１０１は、増幅トランジスタ（Ｑ
Ａ）１３１１と、増幅部読出し第１ゲート（ＡＧＦ）１
３１２と、増幅部読出し第２ゲート（ＡＧＳ）１３１３
と、カレント・ミラー回路１３１４及び１３１５とから
構成されている。そして、増幅部読出し第１ゲートＡＧ
Ｆ１３１２及び増幅部読出し第２ゲート（ＡＧＳ）１３
１３には増幅部制御パルス１２１０としての増幅部読出
しパルス（φＡＧ）１２１１がそれぞれ与えられてい
る。

【０２７１】いま、増幅トランジスタＱＡ１３１１のゲ
ートには、受光部１１００側のフローティング・ディフ
ュージョン１３０３における電位が印加されている。こ
の状態で増幅部読出しパルスφＡＧ１２１１が与えられ
ると、増幅トランジスタＱＡ１３１１のソース・ゲート
間電位で決まる電流が増幅部読出し第１ゲートＡＧＦ１
３１２及びミラー・トランジスタ１３１４を通して流
れ、ミラー・トランジスタ１３１５と１３１４のサイズ
で決定される増幅された電流が増幅部第２ゲートＡＧＳ
１３１３とミラー・トランジスタ１３１５を流れるよう
になっている。

【０２７２】そして、フローティング・ディフュージョ
ンＦＤ１３０３の電位が高いほど、多くの電流が流れ
る。すなわち、受光した光が暗いほど増幅部第２ゲート
ＡＧＳ１３１３とミラー・トランジスタ１３１５を流れ
る電流は大きくなり、明るいほどその電流は小さくな
る。

【０２７３】また、図２０には、図１５に示した単位画
素のうち、第１記憶部１１０２と第２基億部１１０３の
内部構成を詳細に示している。

【０２７４】第１記憶部１１０２は、第１記憶トランジ
スタ（ＱＭＦ）１３２１と、第１記憶トランジスタ・ス
イッチ（ＭＳＷＦ）１３２２と、第１記憶ゲート（ＭＧ
Ｆ）１３２３から構成されている。そして、第１記憶ト
ランジスタ・スイッチＭＳＷＦ１３２２には第1記憶パ
ルス（φＭＳＷＦ）１２２１が、また、第１記憶ゲート
ＭＧＦ１３２３には第１記憶ゲート・パルス（φＭＧ
Ｆ）１２２２が、第１記憶部制御パルス１２２０（前
述）としてそれぞれ与えられている。

【０２７５】同様に、第２記憶部１１０３は、第２記憶
トランジスタ（ＱＭＳ）１３３１と、第２記憶トランジ
スタ・スイッチ（ＭＳＷＳ）１３３２と、第２記憶ゲー
ト（ＭＧＳ）１３３３とから構成されている。そして、
第２記憶トランジス・スイッチＭＳＷＳ１３３２には第
２記憶パルス（φＭＳＷＳ）１２３１が、また、第２記
憶ゲートＭＧＳ１３３３には第２記憶ゲート・パルス
（φＭＧＳ）１２３２が、第２記憶部制御パルス１２３
０としてそれぞれ与えられている。

【０２７６】そして、第１記憶ゲートＭＧＦ１３２３と
第２記憶ゲートＭＧＳ１３３３はともに増幅部１１０１
に接続されており、上述したカレントミラーで増幅され
た信号電流を入力できるようになっている。

【０２７７】さて、第１記憶部１１０２及び第２記憶部
１１０３は、いわゆるカレントコピア回路、若しくはダ
イナミック・カレントミラー回路構成となっており、次
のような動作で信号電流を記憶することができる。

【０２７８】まず、第１記憶ゲートＭＧＦ１３２３が第
１記憶パルスφＭＧＦ１２２２によってオン状態となっ
ている期間に、第１記憶トランジスタ・スイッチＭＳＷ
Ｆ１３２２を第１記憶パルスφＭＳＷＦ１２２１によっ
てオンに切り替えることによって第１記憶トランジスタ
ＱＭＦ１３２１のゲートとドレインが短絡され、第１記
憶ゲートＭＧＦ１３２３を通して信号電流が、いわゆる
飽和領域動作の第１記憶トランジスタＱＭＦ１３２１に
流れることになる。そして、第１記憶トランジスタ・ス
イッチＭＳＷＦ１３２２だけをオフに切り替えても信号
電流は流れ続けているので、第１記憶トランジスタＱＭ
Ｆ１３２１のゲート電位は、その信号電流を流すのに必
要な値を保持することになる。次に、第１記憶ゲートＭ
ＧＦ１３２３をオフに切り替えることによって信号電流
は流れなくなるが、第１記憶トランジスタＱＭＦ１３２
１のゲート電位が保持されている限りは、信号電流は記
憶されていることになる。

【０２７９】すなわち、第１記憶ゲート・パルスφＭＧ
Ｆ１２２２によって再び第１記憶ゲートＭＧＦ１３２３
がオンに切り替えられると、保持されている第１記憶ト
ランジスタＱＭＦ１３２１のゲート電位によって記憶さ
れていた信号電流が再び流れ出すことになる。第２記憶
部１１０３も上述と同様の動作によって第２記憶トラン
ジスタＱＭＳ１３３１に信号電流を記憶することができ
る。

【０２８０】また、図２１には単位画素のうちバイアス
部１１０５の内部構成を詳細に示している。

【０２８１】バイアス部１１０５は、第１バイアス・ト
ランジスタ（ＱＢＦ）１３５１と、第２バイアス・トラ
ンジスタ（ＱＢＳ）１３５２と、第１バイアス・ゲート
（ＧＢＦ）１３５３と、第２バイアス・ゲート（ＧＢ
Ｓ）１３５４とで構成されている。そして、バイアス部
制御パルス１２５０として、第１バイアス・トランジス
タＱＢＦ１３５１と第２バイアス・トランジスタＱＢＳ
１３５２にはバイアス電圧（ＶＢ）１２５１が、第１バ
イアス・ゲートＧＢＦ１３５３には第１バイアス・ゲー
ト・パルス（φＧＢＦ）１２５２が、第２バイアス・ゲ
ートＧＢＳ１３５４には第２バイアス・ゲート・パルス
（φＧＢＳ）１２５３がそれぞれ与えられている（前
述）。

【０２８２】そして、第１バイアス・ゲートＧＢＦ１３
５３と第２バイアス・ゲートＧＢＳ１３５４の出力は第
１記憶部１１０２及び第２記憶部１１０３の出力に接続
されており、各記憶部１１０２，１１０３から出力され
る信号電流にバイアス電流を加算できるようになってい
る。

【０２８３】第１バイアス・トランジスタＱＢＦ１３５
１と第２バイアス・トランジスタＱＢＳ１３５２の各ゲ
ートには同じバイアス電圧ＶＢ１２５１が印加されてい
るので、そのトランジスタ・サイズに応じた電流を流す
ことができるようになっている。したがって、第１バイ
アス・ゲートＧＢＦ１３５３に第１バイアス・ゲート・
パルスφＧＢＦ１２５２が印加されたときに流れ出るバ
イアス電流の大きさと、第２バイアス・ゲートＧＢＳ１
３５４に第２バイアス・ゲート・パルスφＧＢＳ１２５
３が印加されて流れ出るバイアス電流の大きさの違いを
与えることが可能となる。

【０２８４】また、図２２には、比較部１１０４並びに
出力部１１０６の内部構成をそれぞれ詳細に示してい
る。

【０２８５】比較部１１０４は、負荷トランジスタ（Ｑ
Ｌ）１３４１と、第１キャパシタ（ＣＦ）１３４２と、
第１インバータ（ＩＮＶＦ）１３４３と、第１インバー
タ短絡スイッチ（ＳＷＩＮＶＦ）１３４４と、第２キャ
パシタ（ＣＳ）１３４５と、第２インバータ（ＩＮＶ
Ｓ）１３４６と、第２インバータ短絡スイッチ（ＳＷＩ
ＮＶＳ）１３４７とで構成されている。そして、負荷ト
ランジスタＱＬ１３４１には負荷パルス（φＱＬ）１２
４１が、第１インバータ短絡スイッチＳＷＩＮＶＦ１３
４４には第１インバータ短絡パルス（φＩＮＶＦ）１２
４２が、第２インバータ短絡スイッチＳＷＩＮＶＳ１３
４７には第２インバータ短絡パルス（φＩＮＶＳ）１２
４３が、比較部制御パルス１２４０（前述）としてそれ
ぞれ与えられている。

【０２８６】そして、負荷トランジスタＱＬ１３４１
は、第１記憶部１１０２、第２記憶部１１０３、及びバ
イアス部１１０５の各出力に接続されており、これらか
ら出力される信号電流を入力するようになっている。

【０２８７】さて、図示の比較部１１０４は、いわゆる
チョッパ型比較器の構成をとっており，比較器内部の動
作点によるオフセットをリセットする期間に入力された
信号と、リセットが完了した後に入力される信号の大小
に応じた出力が得られるようになっている。

【０２８８】まず、負荷トランジスタＱＬ１３４１を負
荷パルスφＱＬ１２４１の印加によってオンに切り替え
ることにより、比較対象の信号電流（"ＩＺ"とする）の
大きさに応じた電位ＶＺが第１キャパシタＣＦ１３４２
の第１インバータＩＮＶＦ１３４３と反対側の電極に発
生する。

【０２８９】このとき、第１インバータ短絡パルスφＩ
ＮＶＦ１２４２の印加によって第１インバータ短絡スイ
ッチＳＷＩＮＶＦ１３４４をオンに切り替えることによ
って第１インバータＩＮＶＦ１３４３を短絡すると、第
１インバータＩＮＶＦ１３４３の入力側及び出力側いず
れの電位も同じ値（第１インバータＩＮＶＦ１３４３の
動作点電位ＶＴＨＦ）となり、第１キャパシタＣＦ１３
４２にはＶＺ−ＶＴＨＦの電圧に相当する電荷が蓄積さ
れることになる。

【０２９０】後段の第２インバータＩＮＶＳ１３４６を
第２インバータ短絡スイッチＳＷＩＮＶＳ１３４７によ
って同時に短絡しておけば、第２インバータＩＮＶＳ１
３４６の動作点電位をＶＴＨＳとすると、同様に、第２
キャパシタＣＳ１３４５にはＶＴＨＦ−ＶＴＨＳなる電
圧に相当する電荷が蓄積されることになる。

【０２９１】そして、第１インバータＩＮＶＦ１３４３
の短絡を解除し、その後、第２インバータＩＮＶＳ１３
４６の短絡を解除しておく。

【０２９２】これに引き続き、比較するもう一方の信号
電流（"ＩＹ"とする）を流して、再び負荷パルスφＱＬ
１２４１を印加することによって、ＩＹに応じた負荷電
位ＶＹを負荷トランジスタＱＬ１３４１に発生させる。
これにより、第１キャパシタＣＦ１３４２の負荷トラン
ジスタＱＬ１３４１側の電位は、先のＶＺからＶＹに変
化することになる。

【０２９３】ここで、第１インバータＩＮＶＦ１３４３
の入力側容量が第１キャパシタＣＦ１３４２に比べて無
視できるほど小さいと仮定すれば、ＶＹがＶＺより大き
ければ、第１キャパシタＣＦ１３４２の第１インバータ
ＩＮＶＦ１３４３側電位はＶＴＨＦより上昇する。逆
に、ＶＹがＶＺより小さければ、第１インバータＩＮＶ
Ｆ１３４３の入力側電位は下降することが判る。したが
って、ＶＹ＞ＶＺのとき、第１インバータＩＮＶＦ１３
４３の出力はロー・レベルとなり、ＶＹ＜ＶＺならば、
第１インバータＩＮＶＦ１３４３の出力はハイ・レベル
となる。

【０２９４】このような動作に連動して、第２キャパシ
タＣＳ１３４５の両端電位も上昇若しくは下降するの
で、結局、比較部１１０４の出力すなわち第２インバー
タＩＮＶＳ１３４６の出力は、比較する信号の大小に応
じて、ＩＹ＞ＩＺ（ＶＹ＞ＶＺ）のときにハイ・レベル
となり、ＩＹ＜ＩＺ（ＶＹ＜ＶＺ＞のときにロー・レベ
ルとなる。

【０２９５】出力部１１０６は、出力アンプ（ＢＡＭ
Ｐ）１３６１と、出力ゲート（ＧＯＵＴ）１３６２とで
構成されている。そして、出力部制御パルス１２６０と
して、出力ゲート・パルス（φＧＯＵＴ）１２６１が与
えられている。

【０２９６】そして、出力ゲート・パルスφＧＯＵＴ１
２６１が印加されたときに、比較部１１０４の出力を適
切なレベルに変換した信号レベルの画素出力（ＰＯＵ
Ｔ）１１０７を垂直信号線１０１３に出力するようにな
っている。

【０２９７】次に、アナログ信号である受光量をデジタ
ル信号に変換する仕組みについて、図２３に示した明る
さ変換タイミング・チャートを参照しながら説明する。

【０２９８】まず、基準信号記憶期間においては、第１
記憶部１１０２に基準信号電流を記憶する動作を行う。

【０２９９】受光部１１００において、リセット電圧１
２０３をＶ_REFに設定した状態で、リセット・パルスφ
ＲＳＴ１２０１を印加して、フローティング・ディフュ
ージョンＦＤ１３０３の電位をＶ_REFに相当する値に設
定する。

【０３００】続いて、増幅部１１０１において増幅部読
出しパルスφＡＧを印加して増幅部読出し第１ゲートＡ
ＧＦ１３１２及び増幅部読出し第２ゲートＡＧＳ１３１
３を導通させ、フローティング・ディフュージョンＦＤ
１３０３の電位によって決まる電流を増幅トランジスタ
ＱＡ１３１１に発生させ、さらにカレントミラー１３１
４，１３１５によって増幅された電流（Ｉ_REFとする）
を得る。

【０３０１】このとき、第１記憶部１１０２で、第１記
憶パルスφＭＳＷＦ１２２１と第１記憶ゲート・パルス
φＭＧＦ１２２２を同時に印加することによって、第１
記憶ゲートＭＧＦ１３２３を介して第１記憶トランジス
タＱＭＦ１３２１に上記電流Ｉ_REFが流れることにな
る。

【０３０２】その後、最初に第１記憶パルスφＭＳＷＦ
１２２１をロー・レベルに落として第１記憶トランジス
タＱＭＦ１３２１の短絡を解除し、続いて、第１記憶ゲ
ート・パルスφＭＧＦ１２２２を解除することによっ
て、第１記憶トランジスタＱＭＦ１３２１に先の電流Ｉ
_REFを記憶することができる。

【０３０３】以上で基準信号記憶期間の処理は完了であ
る。

【０３０４】次に、第１フレームでの処理を行う。

【０３０５】受光部１１００において、リセット電圧１
２０３をＶ_REFよりも高い電源電圧Ｖ_DDに設定した状態
で、リセット・パルスφＲＳＴ１２０１を印加して、フ
ローティング・ディフュージョンＦＤ１３０３の電位を
Ｖ_DDに相当する値に設定しておく。

【０３０６】このとき、フォトダイオードＰＤ１３０１
では、先の基準信号記憶期間に受光して光電変換された
電子が蓄積されているので、転送パルスφＴＸ１２０２
を印加してフォトダイオードＰＤ１３０１からフローテ
ィング・ディフュージョンＦＤ１３０３に電子を転送す
ることによって、フローティング・ディフュージョンＦ
Ｄ１３０３をその電子数に応じた電位にすることができ
る。

【０３０７】続いて、増幅部１１０１において増幅部読
出しパルスφＡＧ１２１１を印加して増幅部第１ゲート
ＡＧＦ１３１２１及び増幅部第２ゲートＡＧＳ１３１３
を導通させ、フローティング・ディフュージョンＦＤ１
３０３の電位によって決まる電流を増幅トランジスタＱ
Ａ１３１１に発生させ、カレントミラー１３１４，１３
１５によって増幅された電流（"Ｉ_F1 "とする）を得
る。

【０３０８】このとき、第２記憶部１１０３で第２記憶
パルスφＭＳＷＳ１２３１と第２記憶ゲート・パルスφ
ＭＧＳ１２３２を同時に印加することによって、第２記
憶ゲートＭＧＳ１３３３を介して第２記憶トランジスタ
ＱＭＳ１３３１に上記電流Ｉ _F1が流れることになる。

【０３０９】その後、最初に第２記憶パルスφＭＳＷＳ
１２３１をロー・レベルに落として第２記憶トランジス
タＱＭＳ１３３１の短絡を解除し、続いて、第２記憶ゲ
ート・パルスφＭＧＳ１２３２を解除することによって
第２記憶トランジスタＱＭＳ１３３１に先の電流Ｉ_F1を
記憶することができる。

【０３１０】この後、第１記憶部１１０２に記憶された
基準信号Ｉ_REFと第２記憶部１１０３に記憶された第１
フレームにおける信号電流Ｉ_F1の比較動作を行う。

【０３１１】まず、第２記憶ゲート・パルスφＭＧＳ１
２３２と負荷パルスφＱＬ１２４１を印加することによ
って、第２記憶部１１０３内の第２記憶トランジスタＱ
ＭＳ１３３１に記憶しておいたＩ_F1を、比較部１１０４
内の負荷トランジスタＱＬ１３４１に流す。

【０３１２】さらに、同時に第２バイアス・ゲート・パ
ルスφＧＢＳ１２５３を印加して第２バイアス・ゲート
ＧＢＳ１３５４を導通し、Ｖ_BIAS１２５１を印加するこ
とによって第２バイアス・トランジスタＱＢＳ１３５２
で発生するバイアス電流（"Ｉ_BS "とする）も負荷トラ
ンジスタＱＬ１３４１に流しているので、負荷トランジ
スタＱＬ１３４１には信号電流ＩＦ１とＩＢＳによって
決まる電圧Ｙ_F1が発生する。

【０３１３】このとき、第１インバータ短絡パルスφＩ
ＮＶＦ及び第２インバータ短絡パルスφＩＮＶＳを印加
することによって、第１インバータＩＮＶＦ１３４３と
第２インバータＩＮＶＳ１３４６の入出力を同時に短絡
し、比較部１１０４の動作点オフセットをリセットして
おく。

【０３１４】この時点で、第１キャパシタＣＦ１３４２
の両端には、Ｙ_F1−Ｖ_THFなる電圧がかかることにな
る。

【０３１５】次に、第１記憶ゲート・パルスφＭＧＦ１
２２２と負荷パルスφＱＬ１２４１を同時に印加するこ
とによって、第１記憶部１１０２内の第１記憶トランジ
スタＱＭＦ１３２１に記憶されていた基準信号電流Ｉ
_REFを比較部１１０４内の負荷トランジスタＱＬ１３４
１に流す。

【０３１６】このとき、同時に第１バイアス・ゲート・
パルスφＧＢＦ１２５２を印加して第１バイアス・ゲー
トＧＢＦ１３５３を導通し、Ｖ_BIAS１２５１によって第
１バイアス・トランジスタＱＢＦ１３５１で発生するバ
イアス電流（"Ｉ_BF"とする）も負荷トランジスタＱＬ１
３４１に流す。

【０３１７】負荷トランジスタＱＬ１３４１には、基準
信号電流Ｉ_REFとバイアス電流ＩＢＦが同時に流れるこ
とによって、電圧Ｙ_REFが発生する。

【０３１８】先に示した比較器の動作原理により、Ｙ_F1
とＹ_REFの大小関係に応じたレベルが比較部１１０４の
出力となり、出力部１１０６で出力アンプ１３６１を通
して、出力ゲート・パルスφＧＯＵＴ１２６１を印加す
ることによって、画素出力ＰＯＵＴ１１０７として垂直
信号線１０１３に出力される

【０３１９】すなわち、Ｉ_F1＞Ｉ_REF（Ｙ_F1＞Ｙ_REF）な
らば、画素出力ＰＯＵＴ１１０７はロー・レベルとな
り、また、Ｉ_F1＜Ｉ_REF（Ｙ_F1＜Ｙ_REF）ならば画素出力
ＰＯＵＴ１１０７はハイ・レベルとなる。

【０３２０】第２フレーム以降は、リセット・パルスφ
ＲＳＴ１２０１によるフローティング・ディフュージョ
ンＦＤ１３０３のリセット動作をしない。したがって、
それまでのフレームで蓄積された電子数に、そのフレー
ムで光電変換により発生した電子が追加されて決まる電
位がフローティング・ディフュージョンＦＤ１３０３に
生じることになる。

【０３２１】例えば、第２フレームでは、第１フレーム
でフローティング・ディフュージョンＦＤ１３０３に蓄
積された電子に加えて、第１フレーム期間中に光電変換
によって発生した電子を転送パルスφＴＸ１２０２の印
加によってフローティング・ディフュージョンＦＤ１３
０３に転送し、その合算された電子数に応じてフローテ
ィング・ディフュージョンＦＤ１３０３の電位が決定さ
れる。

【０３２２】そして、このように決定された電位によっ
て増幅部１１０１内のカレントミラー回路から得られる
電流Ｉ_F2（第２フレーム）、Ｉ_F3（第３フレーム）、Ｉ
_F4（第４フレーム），．．．を第２記憶部１１０３内の
第２記憶トランジスタＱＭＳ１３３１に記憶することに
なる。

【０３２３】基準電流Ｉ_REFとの比較動作は第１フレー
ムの動作と同じである。

【０３２４】以上で説明した動作は、基準レベルを固定
にしたときに受光量をフレームの数で表されるデジタル
量に変換する場合を示している。

【０３２５】上記では、基準レベルを、基準信号記憶期
間におけるリセット電圧ＶＲ１２０３の値によって設定
し、さらに信号電流に付加されるバイアス電流をバイア
ス部１１０５内の第１バイアス・トランジスタＱＢＦ１
３５１又は第２バイアス・トランジスタＱＢＳ１３５２
のうちいずれから供給するかで決定しているが、勿論バ
イアス電流をまったく加えなくてもデジタル変換は可能
である。

【０３２６】すなわち、第１バイアス・ゲート・パルス
φＧＢＦ１２５２や第２倍明日・ゲート・パルスφＧＢ
Ｓ１２５３をロー・レベルに固定しておき、Ｉ_BF＝Ｉ_BS
＝０として、Ｖ_REFとＶ_DDの差に相当する電流の差だけ
が基準信号レベルを決定することになる。

【０３２７】一方、逆にリセット電圧ＶＲ１２０３をＶ
_DDに固定したまま（すなわちすべてのフレームで一
定）、バイアス電流の制御だけでデジタル変換すること
も可能である。その場合は、Ｉ_BFとＩ_BSの差が、Ｖ_REF
とＶ_DDに相当する電流の差になるようにそれぞれを設定
すればよい。

【０３２８】さて、いずれにしても上記動作では、図１
６を参照しながら既に説明したように、非常に明るい光
から非常に暗い光の全ての光を表現できるとは限らな
い。そこで、本実施形態においてダイナミックレンジを
拡張する方法について、図２４並びに図２５を参照しな
がら以下に説明する。

【０３２９】本実施形態では、図１８に示したような単
位画素の回路構成において、バイアス電流が時間ととも
に変化するようにして、基準信号が図１７に示したよう
に時間的変化をするのと同様の効果を付与することによ
って、ダイナミック・レンジの拡張を図っている。

【０３３０】そのために、図２４に示すように、バイア
ス電圧ＶＢ１２５１を最初のフレームでＶＢ＝ＶＢＩと
しておき、フレーム毎、若しくは数フレーム毎に徐々に
その値を増加させて、最終フレームＦ_MAXでＶ_B＝Ｖ_BMと
なるように制御する。一方、リセット電圧ＶＲ１２０３
は、Ｖ_DDのままで最終フレームまで一定とする。

【０３３１】図２５は、図２３に例示したものとほぼ同
じタイミングチャートであるが、基準信号記憶期間で
も、リセット電圧ＶＲ１２０３はＶ_DDとなっている。そ
して、第１記憶部１１０２にこの状態で基準信号を記憶
する。

【０３３２】第１フレーム以降において、図２３と異な
るところは、第１記憶部１１０２の信号を読出して、第
２記憶部１１０３に記憶されている受光強度に応じた信
号と比較する際に、第１バイアス・ゲート・パルスφＧ
ＢＦ１２５２はハイ・レベルになって、第１バイアス・
トランジスタＱＢＦ１３５１からのバイアス信号も加算
するが、第２バイアス・ゲート・パルスφＧＢＳ１２５
３はロー・レベルのままとし、第２バイアス・トランジ
スタＱＢＳ１３５２で発生するバイアス電流は加算しな
いようにする。このような駆動制御を行うことによっ
て、バイアス電圧ＶＢ１２５１を変化させて第１バイア
ス・トランジスタＱＢＦ１３５１で発生するバイアス電
流を可変とし、フレーム毎若しくは数フレーム毎に基準
信号レベルを変えることが可能となる。

【０３３３】したがって、図１７、並びに上記の（式１
７）〜（式２２）に示すような原理により、ダイナミッ
ク・レンジの広がった撮像結果が得られることになる。

【０３３４】最後に、図１３並びに図１４を参照しなが
ら、各画素出力の処理方法について説明する。

【０３３５】画素出力ＰＯＵＴ１１０７の信号レベル
は、フレーム毎に垂直信号線１０１３を通して水平出力
回路１０３０へ転送される。水平出力回路１０３０で
は、各画素列から並列的に転送されてきた画素出力ＰＯ
ＵＴ１１０７をシリアルに変換して撮像素子の外部に出
力するか、若しくは各画素列毎にそのまま並列に撮像素
子の外部に出力する２通りの出力形態が考えられる。

【０３３６】撮像素子１００１から出力された画素信号
は、信号処理部１００３に入力されて、画素毎にその信
号がハイ・レベルかロー・レベルかをチェックする。そ
して、ハイ・レベルであれば、そのときのフレーム番号
をフレーム・メモリ１００４内に画素毎に用意されたア
ドレスに書き込むようになっている。但し、書込みは最
初にハイ・レベルになったときだけとし、２回目以降は
書き込まないようになっている。そして、このときに書
き込まれたフレーム番号こそが、明るさを表現するため
の値となる。

【０３３７】この明るさを表示部１００６に表示するた
めには、次のような手順に従う。

【０３３８】まず、フレーム・メモリ１００４に記憶さ
れたフレーム番号を画素毎に読み出して、信号処理部１
００３において、その値を上記の（式１７）〜（式２
２）を用いて変換する。この処理はデジタル信号の演算
機能を用いれば簡単に実現出きりことは当業者には理解
できるであろう。そして、その変換されたデジタル信号
を、デジタル・アナログ変換部１００５に画素毎に順次
転送して、表示部１００６に適したアナログ信号に変換
する。

【０３３９】これは、例えばＮＴＳＣ（National Telev
ision System Committee）信号やＶＧＡ（Video Graphi
c Array）信号などの標準的な映像信号に変換すること
を意味する。

【０３４０】そして、デジタル・アナログ変換部１００
５からの出力は表示部１００６で表示される。

【０３４１】［追補］以上、特定の実施例を参照しなが
ら、本発明について詳解してきた。しかしながら、本発
明の要旨を逸脱しない範囲で当業者が該実施例の修正や
代用を成し得ることは自明である。すなわち、例示とい
う形態で本発明を開示してきたのであり、限定的に解釈
されるべきではない。本発明の要旨を判断するために
は、冒頭に記載した特許請求の範囲の欄を参酌すべきで
ある。

【０３４２】

【発明の効果】以上詳記したように、本発明によれば、
小型・軽量に構成された優れた撮像装置及びその駆動制
御方法を提供することができる。

【０３４３】また、本発明によれば、ＣＭＯＳ（Comple
mentary Metal-Oxide Semiconductor：相補性金属酸化
膜半導体）などの半導体製造技術を用いて実現される、
優れた撮像装置及びその駆動制御方法を提供することが
できる。

【０３４４】また、本発明によれば、各画素における検
出信号を処理するためのさまざまな回路モジュールを同
じチップ上に集積してなる、優れた撮像装置及びその駆
動制御方法を提供することができる。

【０３４５】また、本発明によれば、フォト・ダイオー
ド出力に対するＡＤ（Analog-to-Digital）変換処理並
びに他の１以上の演算処理を同じチップ上の回路モジュ
ールを用いて実現することができる、優れた撮像装置及
びその駆動制御方法を提供することができる。

【０３４６】本発明によれば、被写体の明るさの時間的
な変化を演算する回路構成を持つ撮像素子を用いて、被
写体の明るさというアナログ量をデジタル量に変換する
ことができる。したがって、専用のアナログ−デジタル
変換回路を搭載する必要がなく、同等の機能を持つ他の
方式に比べて回路規模の抑制を行うことができる。

【０３４７】また、本発明によれば、アナログ量からデ
ジタル量に変換するＡ／Ｄ変換処理において、基準信号
レベルと被写体の明るさを積分する時間刻みを調整する
ことによって、いわゆるダイナミック・レンジの広い撮
像を実現することができる。

【０３４８】また、本発明によれば、各画素の検出信号
をアナログ量からデジタル量へ変換する際に、被写体の
明るさを時間的に積分することによって、いわゆるラン
ダム・ノイズに強い撮像を実現することができる。

【０３４９】また、本発明によれば、受光信号強度をア
ナログ値からデジタル値に変換する際に、同時にダイナ
ミック・レンジを拡大して、暗い領域から明るい領域に
至るまで再現した画像を得ることができる、優れた撮像
装置及びその駆動制御方法を提供することができる。そ
して、各画素に供給する駆動パルスのタイミングやパル
スの有り無しを変更することによって、受光信号強度を
表現する方法を自由に変更することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る撮像素子の回路
構成を模式的に示した図である。

【図２】本発明の第１の実施形態に係る撮像素子に組み
込まれた画素の内部構成を示した図である。

【図３】本発明を実現する単位画素の回路構造を詳細に
示した図である。

【図４】図３に示す単位画素において、アナログ量であ
る明るさをデジタル量に変換する原理図である。

【図５】（式１）〜（式３）から得られる一般式（式
４）をグラフ上にプロットした図である。

【図６】（式４）をさらに変形して得た（式５）をグラ
フ上にプロットした図である。

【図７】（式４）と（式５）とを用いて検出時刻ＴＤを
消去することによって求められた明るさＶＤとＶＤ＊と
の関係式（式６）をグラフ上にプロットした図である。

【図８】図３に示す単位画素において、アナログ量であ
る明るさをデジタル量に変換するための信号を得るため
の動作タイミング・チャートを示した図である。

【図９】図３に示す単位画素において、アナログ量であ
る明るさをデジタル量に変換するための信号を得るため
の動作フローチャートを示した図である。

【図１０】図１に示す構成の撮像素子において、アナロ
グ量である明るさをデジタル量に変換した信号を得るた
めの動作タイミング・チャートを示した図である。

【図１１】図３に示す単位画素において、明るさの時間
的な変化を演算して、変化が急峻となる時刻を検出する
ための、各クロック・パルスの動作タイミング・チャー
トを示した図である。

【図１２】明るさの時間的な変化を演算して、変化が急
峻となる時刻を検出するための、各単位画素における動
作フローチャートを示した図である。

【図１３】本発明の第２の実施形態に係る撮像素子１０
０１を適用した撮像システム全体の構成例を模式的に示
した図である。

【図１４】本発明の第２の実施形態に係る撮像素子１０
０１の回路構成を模式的に示した図である。

【図１５】撮像素子１を構成する単位画素の構造を模式
的に示した図である。

【図１６】アナログ信号量である受光強度をデジタル信
号に変換する原理を説明するための図である。

【図１７】明るさ変換ダイナミック・レンジの拡張原理
を示した図である。

【図１８】図１５に示した撮像素子の単位画素の各ブロ
ックに関する１つの実装例を示した図である。

【図１９】単位画素のうち、受光部１１００と増幅部１
１０１の内部構成を詳細に示した図である。

【図２０】単位画素のうち、第１記憶部１１０２と第２
基億部１１０３の内部構成を詳細に示した図である。

【図２１】単位画素のうち、バイアス部１１０５の内部
構成を詳細に示した図である。

【図２２】単位画素のうち、比較部１１０４並びに出力
部１１０６の内部構成を詳細に示した図である。

【図２３】明るさ変換のタイミング・チャートを示した
図である。

【図２４】バイアス電圧変換のタイミング・チャートを
示した図である。

【図２５】ダイナミック・レンジ拡張タイミング・チャ
ートを示した図である。

【符号の説明】

１…画素２…駆動クロック・ジェネレータ３…垂直駆動回路１０…受光部２０…第１増幅部３０…第２増幅部４０…記憶部５０…負荷部及び演算部５５…バイアス部６０…出力部１００１…撮像素子１００２…信号発生器１００３…信号処理部１００４…フレーム・メモリ１００５…デジタル−アナログ変換部１００６…表示部１０１１…単位画素１０１２…画素制御信号１０１３…垂直信号線１０３０…水平出力回路１１００…受光部１１０１…増幅部１１０２…第１記憶部１１０３…第２記憶部１１０４…比較部１１０５…バイアス部１１０６…出力部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年５月７日（２００１．５．７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】図２には、撮像素子内に配列される画素１
の内部構成を図解している。同図に示すように、画素１
は、受光部１０と、第１増幅部２０と、第２増幅部３０
と、第１記憶部４０−１から第ｋ記憶部４０−ｋまでの
ｋ個の記憶部と、負荷及び演算部５０と、バイアス部５
５と、出力部６０とで構成される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０２３４

【補正方法】変更

【補正内容】

【０２３４】図１５には、撮像素子１を構成する単位画
素の構造を模式的に図解している。同図に示すように１
つの画素は、受光部１１００と、増幅部１１０１と、第
１記憶部１１０２及び第２記憶部１１０３と、比較部１
１０４と、バイアス部１１０５と、出力部１１０６とで
構成される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０２７３

【補正方法】変更

【補正内容】

【０２７３】また、図２０には、図１５に示した単位画
素のうち、第１記憶部１１０２と第２記憶部１１０３の
内部構成を詳細に示している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０３２６

【補正方法】変更

【補正内容】

【０３２６】すなわち、第１バイアス・ゲート・パルス
φＧＢＦ１２５２や第２バイアス・ゲート・パルスφＧ
ＢＳ１２５３をロー・レベルに固定しておき、Ｉ_BF＝Ｉ
_BS＝０として、Ｖ_REFとＶ_DDの差に相当する電流の差だ
けが基準信号レベルを決定することになる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】撮像素子１００を構成する単位画素の構造を
模式的に示した図である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】単位画素のうち、第１記憶部１１０２と第２
記憶部１１０３の内部構成を詳細に示した図である。

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図２２

【補正方法】変更

【補正内容】

【図２２】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/146 Ｈ０３Ｍ 1/18 Ｈ０３Ｍ 1/18 Ｈ０１Ｌ 27/14 ＡＦターム(参考） 2H002 DB06 JA07 ZA03 2H054 AA01 4M118 AA02 AA10 AB01 BA14 CA02 DB09 DD09 DD12 FA06 FA50 5C024 BX07 CX04 CX43 CY42 CY47 GY31 HX01 HX23 HX29 HX51 5J022 AA07 AB07 BA01 BA06 CD02 CF02 CF04 CF05 CF07 CG01 CG04

Claims

【特許請求の範囲】

【請求項１】被写体の明るさに応じた電気信号を発生す
る受光部と、前記受光部の出力信号を増幅する増幅部
と、前記増幅部において増幅された電気信号を電流信号
として記憶する複数の記憶部と、前記記憶部からの電流
出力を電圧に変換する負荷部と、前記負荷部の出力信号
を演算する演算部と、前記演算部における演算結果を外
部に出力する出力部と、前記各部の駆動を制御する駆動
制御部を具備し、前記駆動制御部は、１つの記憶部に基準信号レベルに相
当する電流信号を記憶させるとともに、他の記憶部に被
写体の明るさに相当する電流信号を時間的に積分しなが
ら記憶させ、各記憶部から読み出された電流信号に基づ
いて基準信号レベルと被写体の明るさを前記演算部にお
いて比較処理せしめる駆動制御モードを有し、前記演算部は、被写体の明るさ信号が基準信号レベルを
越えた瞬間に識別信号を出力することを特徴とする撮像
装置。
【請求項２】前記駆動制御部は、前記複数の記憶部の各
々に異なる時刻における被写体の明るさに相当する電流
信号を記憶させるとともに、各記憶部から読み出された
電流信号に基づいて各時刻における被写体の明るさを前
記演算部において比較処理せしめる他の駆動制御モード
を有し、前記演算部は、被写体の明るさが変化した瞬間に識別信
号を出力することを特徴とする請求項１に記載の撮像装
置。
【請求項３】前記増幅部は、ゲート電極同士を対向して
接続したミラー・トランジスタを含み、カレント・ミラ
ーの原理に従い電流信号を増幅することを特徴とする請
求項１に記載の撮像装置。
【請求項４】前記記憶部は、カレントコピアの原理に従
って電流信号を記憶することを特徴とする請求項１に記
載の撮像装置。
【請求項５】前記の各部を画素毎に有し、多数の画素を
縦横のマトリックス状に配置した光学エリアと、該光学
エリア内に配置された各画素を駆動する信号を発生する
駆動回路と、各画素からの出力信号を外部に出力する出
力回路とが同一回路チップ上に実装されている、ことを
特徴とする請求項１に記載の撮像装置。
【請求項６】被写体の明るさに応じた電気信号を発生す
る受光部と、前記受光部の出力信号を増幅する増幅部
と、前記増幅部において増幅された電気信号を電流信号
として記憶する複数の記憶部と、前記記憶部からの電流
出力を電圧に変換する負荷部と、前記負荷部の出力信号
を演算する演算部と、前記演算部における演算結果を外
部に出力する出力部とで構成される撮像装置の駆動制御
方法であって、（ａ）１つの記憶部に基準信号レベルに
相当する電流信号を記憶するステップと、（ｂ）他の記
憶部に被写体の明るさに相当する電流信号を時間的に積
分しながら記憶するステップと、（ｃ）各記憶部から読
み出された電流信号に基づいて基準信号レベルと被写体
の明るさを前記演算部において比較処理するステップ
と、（ｄ）被写体の明るさ信号が基準信号レベルを越え
た瞬間に前記演算部が識別信号を出力するステップと、
で構成される駆動制御モードを実現して、前記ステップ
（ｄ）における識別信号出力によって計測される被写体
の明るさが基準信号レベルを越えるまでの経過時間を計
測し、該計測結果に基づきアナログ量である被写体の明
るさをデジタル量に変換することを特徴とする撮像装置
の駆動制御方法。
【請求項７】さらに、（ｐ）前記複数の記憶部の各々に
異なる時刻における被写体の明るさに相当する電流信号
を記憶するステップと、（ｑ）各記憶部から読み出され
た電流信号に基づいて各時刻における被写体の明るさを
前記演算部において比較処理するステップと、（ｒ）前
記演算部が被写体の明るさが変化した瞬間に識別信号を
出力するステップと、で構成される他の駆動制御モード
を実現して、被写体の明るさの時間的な変化を高速に演
算することを特徴とする請求項６に記載の撮像装置の駆
動制御方法。
【請求項８】前記増幅部は、ゲート電極同士を対向して
接続したミラー・トランジスタを含み、カレント・ミラ
ーの原理に従い電流信号を増幅することを特徴とする請
求項６に記載の撮像装置の駆動制御方法。
【請求項９】前記記憶部は、カレントコピアの原理に従
って電流信号を記憶することを特徴とする請求項６に記
載の撮像装置の駆動制御方法。
【請求項１０】前記の各部は同一回路チップ上に実装さ
れていることを特徴とする請求項６に記載の撮像装置の
駆動制御方法。
【請求項１１】被写体の明るさに応じた電気信号を発生
する受光部と、前記受光部の出力信号を増幅する増幅部
と、前記増幅部において増幅された電気信号を電流信号
として記憶する複数の記憶部と、前記の各記憶部から読
み出した信号を入力して比較する比較部と、前記比較部
における比較結果を画素信号として出力する出力部とを
具備し、１つの記憶部に基準信号レベルに相当する電流信号を記
憶するとともに、他の記憶部に被写体の明るさに相当す
る電流信号を記憶し、前記比較部は、該１つの記憶部から入力される基準信号
レベルを時間的に徐々に上昇させながら他の記憶部から
入力される信号と比較する、ことを特徴とする撮像装
置。
【請求項１２】被写体の明るさに応じた電気信号を発生
する受光部と、前記受光部の出力信号を増幅する増幅部
と、前記増幅部において増幅された電気信号を電流信号
として記憶する複数の記憶部と、前記の各記憶部から読
み出した信号を入力して比較する比較部と、前記比較部
に入力される各信号に対してバイアス信号を付加するバ
イアス部と、前記比較部における比較結果を画素信号と
して出力する出力部とを具備し、１つの記憶部に基準信号レベルに相当する電流信号を記
憶するとともに、他の記憶部に被写体の明るさに相当す
る電流信号を記憶し、前記バイアス部は、該１つの記憶部から前記比較部に入
力される信号に対して基準信号レベルが時間的に徐々に
上昇するようにバイアス信号を付加する、ことを特徴と
する撮像装置。
【請求項１３】前記増幅部は、ゲート電極同士を対向し
て接続したミラー・トランジスタを含み、カレント・ミ
ラーの原理に従い電流信号を増幅することを特徴とする
請求項１２に記載の撮像装置。
【請求項１４】前記記憶部は、カレントコピアの原理に
従って電流信号を記憶することを特徴とする請求項１２
に記載の撮像装置。
【請求項１５】前記の各部を画素毎に有し、多数の画素
を縦横のマトリックス状に配置した光学エリアと、該光
学エリア内に配置された各画素を駆動する信号を発生す
る駆動回路と、各画素からの出力信号を外部に出力する
出力回路とが同一回路チップ上に実装されている、こと
を特徴とする請求項１２に記載の撮像装置。
【請求項１６】被写体の明るさに応じた電気信号を発生
する受光部と、前記受光部の出力信号を増幅する増幅部
と、前記増幅部において増幅された電気信号を電流信号
として記憶する複数の記憶部とを備え、前記の各記憶部
から読み出した信号の比較結果を画素信号として出力す
るタイプの撮像装置の駆動制御方法であって、（ａ）１
つの記憶部に基準信号レベルに相当する電流信号を記憶
するステップと、（ｂ）他の記憶部に被写体の明るさに
相当する電流信号を記憶するステップと、（ｃ）該１つ
の記憶部から読み出される基準信号レベルを時間的に徐
々に上昇させるステップと、（ｄ）前記ステップ（ｃ）
により時間的に徐々に上昇された基準信号レベルと該他
の記憶部から読み出される電流信号を比較するステップ
と、（ｅ）前記ステップ（ｄ）による比較結果を画素出
力として出力するステップと、を具備することを特徴と
する撮像装置の駆動制御方法。
【請求項１７】前記増幅部は、ゲート電極同士を対向し
て接続したミラー・トランジスタを含み、カレント・ミ
ラーの原理に従い電流信号を増幅することを特徴とする
請求項１６に記載の撮像装置の駆動制御方法。
【請求項１８】前記記憶部は、カレントコピアの原理に
従って電流信号を記憶することを特徴とする請求項１６
に記載の撮像装置の駆動制御方法。