JPH05244487A - 光センサアレイの信号変換装置 - Google Patents
光センサアレイの信号変換装置Info
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- JPH05244487A JPH05244487A JP4072988A JP7298892A JPH05244487A JP H05244487 A JPH05244487 A JP H05244487A JP 4072988 A JP4072988 A JP 4072988A JP 7298892 A JP7298892 A JP 7298892A JP H05244487 A JPH05244487 A JP H05244487A
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- voltage
- photoelectric conversion
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Abstract
(57)【要約】
【目的】 閾値検出回路の閾値電圧ばらつき、増幅型光
電変換画素のリセット時の出力電圧のばらつきの影響を
受けずに、画素信号を正確に量子化できる光センサアレ
イの信号変換装置を提供する。 【構成】 増幅型光電変換画素10に容量11を介して、入
出力間にスイッチング素子14を接続した閾値検出用イン
バータ13を接続すると共に、該インバータ13の入力に容
量12を介して可変電圧発生回路31を接続する。そして画
素10のリセット時にスイッチング素子14をＯＮしてリセ
ット動作を行わせ、リセット解除後スイッチング素子14
をＯＦＦとし画素の積分を開始させ、閾値検出用インバ
ータ13の出力が反転するまでの時間に対応する量子化信
号を発生させる。
電変換画素のリセット時の出力電圧のばらつきの影響を
受けずに、画素信号を正確に量子化できる光センサアレ
イの信号変換装置を提供する。 【構成】 増幅型光電変換画素10に容量11を介して、入
出力間にスイッチング素子14を接続した閾値検出用イン
バータ13を接続すると共に、該インバータ13の入力に容
量12を介して可変電圧発生回路31を接続する。そして画
素10のリセット時にスイッチング素子14をＯＮしてリセ
ット動作を行わせ、リセット解除後スイッチング素子14
をＯＦＦとし画素の積分を開始させ、閾値検出用インバ
ータ13の出力が反転するまでの時間に対応する量子化信
号を発生させる。
Description
【０００１】
【産業上の利用分野】この発明は、増幅型光電変換画素
を有する複数の単位セルからなる光センサアレイにおい
て、各画素に入射した光量に対応する信号をデジタル信
号として出力するようにした光センサアレイの信号変換
装置に関する。
を有する複数の単位セルからなる光センサアレイにおい
て、各画素に入射した光量に対応する信号をデジタル信
号として出力するようにした光センサアレイの信号変換
装置に関する。
【０００２】
【従来の技術】従来、カメラのオートフォーカス（Ａ
Ｆ）等には一次元状のラインセンサが用いられている
が、かかるラインセンサの信号出力をデジタルデータに
変換して出力する信号処理回路が、特開昭５８−１７９
０６８号や特公昭６４−６５０９号等において開示され
ている。これらの信号処理回路の基本原理は、フォトダ
イオードで発生した光電荷による電圧が、ある基準電圧
に達した時に反転する閾値検出回路を各画素に設けるこ
とにより、光信号を該信号の大きさに対応するパルス幅
の信号とした後、閾値電圧に達した時間に応じて量子化
信号を出力するものである。
Ｆ）等には一次元状のラインセンサが用いられている
が、かかるラインセンサの信号出力をデジタルデータに
変換して出力する信号処理回路が、特開昭５８−１７９
０６８号や特公昭６４−６５０９号等において開示され
ている。これらの信号処理回路の基本原理は、フォトダ
イオードで発生した光電荷による電圧が、ある基準電圧
に達した時に反転する閾値検出回路を各画素に設けるこ
とにより、光信号を該信号の大きさに対応するパルス幅
の信号とした後、閾値電圧に達した時間に応じて量子化
信号を出力するものである。
【０００３】図11に、従来のラインセンサの信号処理回
路を説明するための画素の基本構成を示し、図12にその
動作説明用のタイミングチャートを示す。図11におい
て、101 はフォトダイオード、102 はフォトダイオード
101 で発生した電荷を蓄積するための容量、103 はその
容量102 に初期電位を与えるためのリセット用のｎＭＯ
Ｓトランジスタ、104 は閾値を検出するためのインバー
タである。この画素の各部の電位の変化を示す図12にお
いて、（ａ）におけるＲＰはｎＭＯＳトランジスタ103
のゲート電圧を、（ｂ）におけるｖは容量102 の電圧、
すなわち光電荷により変化する電圧を、（ｃ）における
ＰＳはインバータ104 の出力電圧を示している。
路を説明するための画素の基本構成を示し、図12にその
動作説明用のタイミングチャートを示す。図11におい
て、101 はフォトダイオード、102 はフォトダイオード
101 で発生した電荷を蓄積するための容量、103 はその
容量102 に初期電位を与えるためのリセット用のｎＭＯ
Ｓトランジスタ、104 は閾値を検出するためのインバー
タである。この画素の各部の電位の変化を示す図12にお
いて、（ａ）におけるＲＰはｎＭＯＳトランジスタ103
のゲート電圧を、（ｂ）におけるｖは容量102 の電圧、
すなわち光電荷により変化する電圧を、（ｃ）における
ＰＳはインバータ104 の出力電圧を示している。
【０００４】このような構成の画素において、光電積分
開始時に、ゲート電圧ＲＰを“Ｈ”レベルにすると、ｎ
ＭＯＳトランジスタ103 はＯＮ状態となり、容量102 は
クランドレベルの初期電圧が与えられる。このときイン
バータ出力電圧ＰＳは“Ｈ”レベルを示す。次にゲート
電圧ＲＰを“Ｌ”レベルにすることにより、フォトダイ
オード101 に光が入射することによって発生した正孔
が、容量102 に蓄積され、容量102 の電圧ｖは上昇す
る。このとき入射光量が大きいと、その傾きは大きく、
入射光量が小さいと傾きはなだらかになる。その後、容
量102 の電圧ｖがインバータ104 の閾値電圧に達する
と、インバータ出力電圧ＰＳは“Ｈ”から“Ｌ”レベル
に切り換わる。このとき入射光量が大きいと、閾値電圧
に達するまでの時間は短く、逆に入射光量が小さいと、
時間は長くかかるため、インバータ出力電圧ＰＳのパル
ス幅Ｗは、明るいと短く、暗いと長くなる。このインバ
ータ出力パルスが“Ｈ”から“Ｌ”レベルに切り換わる
までの時間を、クロックを用いてカウントすることによ
り、そのパルス幅に応じた量子化信号を得ることができ
る。
開始時に、ゲート電圧ＲＰを“Ｈ”レベルにすると、ｎ
ＭＯＳトランジスタ103 はＯＮ状態となり、容量102 は
クランドレベルの初期電圧が与えられる。このときイン
バータ出力電圧ＰＳは“Ｈ”レベルを示す。次にゲート
電圧ＲＰを“Ｌ”レベルにすることにより、フォトダイ
オード101 に光が入射することによって発生した正孔
が、容量102 に蓄積され、容量102 の電圧ｖは上昇す
る。このとき入射光量が大きいと、その傾きは大きく、
入射光量が小さいと傾きはなだらかになる。その後、容
量102 の電圧ｖがインバータ104 の閾値電圧に達する
と、インバータ出力電圧ＰＳは“Ｈ”から“Ｌ”レベル
に切り換わる。このとき入射光量が大きいと、閾値電圧
に達するまでの時間は短く、逆に入射光量が小さいと、
時間は長くかかるため、インバータ出力電圧ＰＳのパル
ス幅Ｗは、明るいと短く、暗いと長くなる。このインバ
ータ出力パルスが“Ｈ”から“Ｌ”レベルに切り換わる
までの時間を、クロックを用いてカウントすることによ
り、そのパルス幅に応じた量子化信号を得ることができ
る。
【０００５】なお同図11のインバータ104 の代わりに、
コンパレータを用いることにより、閾値電圧を自由に設
定することも可能である。
コンパレータを用いることにより、閾値電圧を自由に設
定することも可能である。
【０００６】
【発明が解決しようとする課題】上記従来の光センサア
レイの信号処理回路において、各画素に用いたインバー
タ104 の閾値電圧が常に一定に製造できれば、光電変換
信号を精度よく量子化することができる。しかしなが
ら、通常この閾値電圧はプロセス等のばらつきにより精
度よく再現できないため、チップ毎に量子化値が異なっ
てくるという問題点を含んでいる。
レイの信号処理回路において、各画素に用いたインバー
タ104 の閾値電圧が常に一定に製造できれば、光電変換
信号を精度よく量子化することができる。しかしなが
ら、通常この閾値電圧はプロセス等のばらつきにより精
度よく再現できないため、チップ毎に量子化値が異なっ
てくるという問題点を含んでいる。
【０００７】またインバータの代わりにコンパレータを
用いた場合は、インバータを使用した場合に比べ精度は
よくなるが、ＭＯＳを入力段に用いたコンパレータは、
10〜20mV程度のオフセット電圧が発生すると同時に、同
一チップ上においてもオフセットばらつきが同程度ある
ため、暗い被写体を撮像する場合には、このばらつきが
量子化誤差の原因となる。
用いた場合は、インバータを使用した場合に比べ精度は
よくなるが、ＭＯＳを入力段に用いたコンパレータは、
10〜20mV程度のオフセット電圧が発生すると同時に、同
一チップ上においてもオフセットばらつきが同程度ある
ため、暗い被写体を撮像する場合には、このばらつきが
量子化誤差の原因となる。
【０００８】本発明は、従来の光センサアレイの信号処
理回路における上記問題点を解消するためになされたも
ので、閾値検出回路のプロセス上及びレイアウト上のば
らつきが発生しても、正確な量子化を行うことが可能な
光センサアレイの信号変換装置を提供することを目的と
する。
理回路における上記問題点を解消するためになされたも
ので、閾値検出回路のプロセス上及びレイアウト上のば
らつきが発生しても、正確な量子化を行うことが可能な
光センサアレイの信号変換装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、入射した光に対応する電圧出力
を発生する増幅型光電変換画素と、該画素の出力電圧を
判定するための閾値検出回路と、該閾値検出回路の入出
力間に接続された第１のスイッチング素子と、増幅型光
電変換画素出力と閾値検出回路の入力との間に接続され
た第１の容量素子と、一端が閾値検出回路の入力に接続
された第２の容量素子とで単位セルを構成し、該単位セ
ルを複数個配置すると共に前記第２の容量素子の他端
を、オフセット電圧を重畳するための出力電圧が可変可
能な可変電圧発生回路の出力に共通に接続して光センサ
アレイを構成し、増幅型光電変換画素のリセット時に第
１のスイッチング素子を導通状態とし且つ可変電圧発生
回路の出力を第１の電圧としてリセット動作を行わせる
手段と、リセット動作後増幅型光電変換画素のリセット
を解除して第１のスイッチング素子を非導通状態とし、
また可変電圧発生回路の出力を第２の電圧として積分を
開始させ、その時刻から閾値検出回路の出力が反転する
までの時間に対応する量子化信号を発生する手段とで光
センサアレイの信号変換装置を構成するものである。
決するため、本発明は、入射した光に対応する電圧出力
を発生する増幅型光電変換画素と、該画素の出力電圧を
判定するための閾値検出回路と、該閾値検出回路の入出
力間に接続された第１のスイッチング素子と、増幅型光
電変換画素出力と閾値検出回路の入力との間に接続され
た第１の容量素子と、一端が閾値検出回路の入力に接続
された第２の容量素子とで単位セルを構成し、該単位セ
ルを複数個配置すると共に前記第２の容量素子の他端
を、オフセット電圧を重畳するための出力電圧が可変可
能な可変電圧発生回路の出力に共通に接続して光センサ
アレイを構成し、増幅型光電変換画素のリセット時に第
１のスイッチング素子を導通状態とし且つ可変電圧発生
回路の出力を第１の電圧としてリセット動作を行わせる
手段と、リセット動作後増幅型光電変換画素のリセット
を解除して第１のスイッチング素子を非導通状態とし、
また可変電圧発生回路の出力を第２の電圧として積分を
開始させ、その時刻から閾値検出回路の出力が反転する
までの時間に対応する量子化信号を発生する手段とで光
センサアレイの信号変換装置を構成するものである。
【００１０】このように構成した信号変換装置において
は、増幅型光電変換画素のリセット時に第１のスイッチ
ング素子を導通状態とし且つ可変電圧発生回路の出力を
第１の電圧としてリセット動作を行い、その後増幅型光
電変換画素のリセットを解除して第１のスイッチング素
子を非導通状態とし、また可変電圧発生回路の出力を第
２の電圧として積分を開始させ、その時刻から閾値検出
回路の出力が反転するまでの時間に対応する量子化信号
を発生する。このような動作により、閾値検出回路の閾
値電圧のばらつきは、初期リセット時に補正され、した
がって閾値電圧のばらつきを抑圧し精度のよい量子化信
号を得ることができる。
は、増幅型光電変換画素のリセット時に第１のスイッチ
ング素子を導通状態とし且つ可変電圧発生回路の出力を
第１の電圧としてリセット動作を行い、その後増幅型光
電変換画素のリセットを解除して第１のスイッチング素
子を非導通状態とし、また可変電圧発生回路の出力を第
２の電圧として積分を開始させ、その時刻から閾値検出
回路の出力が反転するまでの時間に対応する量子化信号
を発生する。このような動作により、閾値検出回路の閾
値電圧のばらつきは、初期リセット時に補正され、した
がって閾値電圧のばらつきを抑圧し精度のよい量子化信
号を得ることができる。
【００１１】
【実施例】次に実施例について説明する。図１は、本発
明に係る光センサアレイの信号変換装置の基本的な実施
例の要部を示す回路構成図である。図において、10は増
幅型光電変換画素で、この画素は、通常フォトダイオー
ド１と光電荷を蓄積する容量３と増幅素子又は増幅回路
２と、リセット用スイッチング素子４で構成されてい
る。この増幅型光電変換画素10の出力は容量11を介して
閾値検出用インバータ13の入力に接続される。この閾値
検出用インバータ13の入出力間にはスイッチング素子14
が設けられ、このスイッチング素子14をＯＮ状態とした
とき、入出力電圧は、このインバータ13の閾値電圧ＶTH
に設定される。またこのインバータ13の入力には、この
他に容量12を介して、可変電圧発生回路31の出力が接続
され、増幅型光電変換画素10の出力にオフセット電圧を
重畳するようにしている。
明に係る光センサアレイの信号変換装置の基本的な実施
例の要部を示す回路構成図である。図において、10は増
幅型光電変換画素で、この画素は、通常フォトダイオー
ド１と光電荷を蓄積する容量３と増幅素子又は増幅回路
２と、リセット用スイッチング素子４で構成されてい
る。この増幅型光電変換画素10の出力は容量11を介して
閾値検出用インバータ13の入力に接続される。この閾値
検出用インバータ13の入出力間にはスイッチング素子14
が設けられ、このスイッチング素子14をＯＮ状態とした
とき、入出力電圧は、このインバータ13の閾値電圧ＶTH
に設定される。またこのインバータ13の入力には、この
他に容量12を介して、可変電圧発生回路31の出力が接続
され、増幅型光電変換画素10の出力にオフセット電圧を
重畳するようにしている。
【００１２】図２は、図１に示した光センサアレイの信
号変換装置の動作を説明するためのタイミングチャート
である。増幅型光電変換画素10の出力をＶS 、可変電圧
発生回路31の出力ＶO 、閾値検出用インバータ13の入力
をＶN とする。リセット動作時には、リセットパルスφ
R により、増幅型光電変換画素10のリセット用スイッチ
ング素子４と、インバータ入出力間のスイッチング素子
14をＯＮ状態にする。このリセット時の増幅型光電変換
画素10の出力電圧をＶR 、可変電圧発生回路31の出力を
Ｖ1 、インバータ13の閾値電圧をＶTHとすると、リセッ
ト時の各ノードの電圧は、次式（１）で表される。 ＶS ＝ＶR ＶO ＝Ｖ1 ＶN ＝ＶTH ・・・・・（１）
号変換装置の動作を説明するためのタイミングチャート
である。増幅型光電変換画素10の出力をＶS 、可変電圧
発生回路31の出力ＶO 、閾値検出用インバータ13の入力
をＶN とする。リセット動作時には、リセットパルスφ
R により、増幅型光電変換画素10のリセット用スイッチ
ング素子４と、インバータ入出力間のスイッチング素子
14をＯＮ状態にする。このリセット時の増幅型光電変換
画素10の出力電圧をＶR 、可変電圧発生回路31の出力を
Ｖ1 、インバータ13の閾値電圧をＶTHとすると、リセッ
ト時の各ノードの電圧は、次式（１）で表される。 ＶS ＝ＶR ＶO ＝Ｖ1 ＶN ＝ＶTH ・・・・・（１）
【００１３】次に、リセットパルスφR を“Ｈ”から
“Ｌ”レベルとし、その直後に、可変電圧発生回路31の
出力ＶO をＶ1 からＶ2 に変える。このときの各ノード
の電圧は次式（２）のようになる。 ＶS ≒ＶR ＶO ＝Ｖ2 ＶN ≒ＶTH＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ） ・・・・・（２）
“Ｌ”レベルとし、その直後に、可変電圧発生回路31の
出力ＶO をＶ1 からＶ2 に変える。このときの各ノード
の電圧は次式（２）のようになる。 ＶS ≒ＶR ＶO ＝Ｖ2 ＶN ≒ＶTH＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ） ・・・・・（２）
【００１４】この後、増幅型光電変換画素10の出力電圧
ＶS は、光電荷が蓄積されて、ＡV・ＩP ・ｔ／Ｃt で
表されるように上昇する。ここで、ＡV は増幅素子２の
電圧ゲイン、Ｃt は蓄積容量３の容量値、ＩP は単位時
間当たりに発生する光電荷すなわち光電流値、ｔはリセ
ット解除から経過した時間である。この積分期間中の各
ノードの電位は、次式（３）で表される。 ＶS ＝ＶR ＋ＡV ・ＩP ・ｔ／Ｃt ＶO ＝Ｖ2 ＶN ＝ＶTH＋［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］・ＡV ・［ＩP ・ｔ／Ｃt ］ ＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ） ・・・・・（３）
ＶS は、光電荷が蓄積されて、ＡV・ＩP ・ｔ／Ｃt で
表されるように上昇する。ここで、ＡV は増幅素子２の
電圧ゲイン、Ｃt は蓄積容量３の容量値、ＩP は単位時
間当たりに発生する光電荷すなわち光電流値、ｔはリセ
ット解除から経過した時間である。この積分期間中の各
ノードの電位は、次式（３）で表される。 ＶS ＝ＶR ＋ＡV ・ＩP ・ｔ／Ｃt ＶO ＝Ｖ2 ＶN ＝ＶTH＋［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］・ＡV ・［ＩP ・ｔ／Ｃt ］ ＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ） ・・・・・（３）
【００１５】ここで、ＶN ＝ＶTHとなった時点で、イン
バータ出力電圧ＰＳは“Ｈ”から“Ｌ”レベルに反転す
る。したがって、このときの積分時間をｔS とすると、
次式（４）が成立する。 ［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］・ＡV ・［ＩP ・ｔS ／Ｃt ］ ＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ）＝０ ・・・・・（４） 上記（４）式より、次式（５）が得られる。 ｔS ＝（Ｃ2 ／Ｃ1 ）・（Ｖ2 −Ｖ1 ）・（Ｃt ／ＡV ）・（１／ＩP ） ・・・・・（５）
バータ出力電圧ＰＳは“Ｈ”から“Ｌ”レベルに反転す
る。したがって、このときの積分時間をｔS とすると、
次式（４）が成立する。 ［Ｃ1 ／（Ｃ1 ＋Ｃ2 ）］・ＡV ・［ＩP ・ｔS ／Ｃt ］ ＋［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］・（Ｖ2 −Ｖ1 ）＝０ ・・・・・（４） 上記（４）式より、次式（５）が得られる。 ｔS ＝（Ｃ2 ／Ｃ1 ）・（Ｖ2 −Ｖ1 ）・（Ｃt ／ＡV ）・（１／ＩP ） ・・・・・（５）
【００１６】すなわち、積分時間ｔS は光電流ＩP の逆
数に比例する。また上記（５）式は、積分時間ｔS がイ
ンバータ13の閾値電圧ＶTHや、増幅型光電変換画素10の
リセット時の出力電圧ＶR に依存されないことを示して
いる。したがって閾値検出用インバータ13の閾値電圧の
ばらつき、及び増幅型光電変換画素10のリセット時の出
力電圧のばらつきの影響は除去できることがわかる。
数に比例する。また上記（５）式は、積分時間ｔS がイ
ンバータ13の閾値電圧ＶTHや、増幅型光電変換画素10の
リセット時の出力電圧ＶR に依存されないことを示して
いる。したがって閾値検出用インバータ13の閾値電圧の
ばらつき、及び増幅型光電変換画素10のリセット時の出
力電圧のばらつきの影響は除去できることがわかる。
【００１７】また各画素間のばらつきは、蓄積容量３の
容量値Ｃt ，増幅素子２の電圧ゲインＡV 等のばらつき
と、容量11，12の容量値Ｃ1 ，Ｃ2 の比のばらつきが発
生原因となるが、これらの容量値，電圧ゲインの設定を
ばらつきが少なくなるように設計することができ、閾値
検出用インバータの閾値電圧ばらつきや増幅型光電変換
画素のリセット電圧ばらつきと比較すると、大きな問題
とはならない。
容量値Ｃt ，増幅素子２の電圧ゲインＡV 等のばらつき
と、容量11，12の容量値Ｃ1 ，Ｃ2 の比のばらつきが発
生原因となるが、これらの容量値，電圧ゲインの設定を
ばらつきが少なくなるように設計することができ、閾値
検出用インバータの閾値電圧ばらつきや増幅型光電変換
画素のリセット電圧ばらつきと比較すると、大きな問題
とはならない。
【００１８】以上述べたように、図１に示した基本実施
例の構成を用いることにより、明るさに依存したパルス
幅を、閾値検出用インバータの閾値電圧ばらつきや増幅
型光電変換画素のリセット時の出力のばらつきの影響を
受けず、精度よく得ることができ、これにより画素信号
の正確な量子化を行うことができる。
例の構成を用いることにより、明るさに依存したパルス
幅を、閾値検出用インバータの閾値電圧ばらつきや増幅
型光電変換画素のリセット時の出力のばらつきの影響を
受けず、精度よく得ることができ、これにより画素信号
の正確な量子化を行うことができる。
【００１９】次に、図１に示した基本構成に基づく具体
的な実施例を図３に示し、図１の基本実施例と同一又は
対応する部材には同一符号を付して示している。この実
施例における増幅型光電変換画素10としては、ソース接
地型のＡＭＩ（Amplified MOS Imager）を用いている。
このソース接地型のＡＭＩは、能動負荷として動作する
ｐＭＯＳトランジスタ５をドレインに接続したソース接
地型のｎＭＯＳトランジスタ２のゲートにフォトダイオ
ード１を接続し、ｎＭＯＳトランジスタ２のゲート−ド
レイン間に蓄積容量３とリセット用ｎＭＯＳトランジス
タ４を接続した構成をとり、フォトダイオード１で発生
した電荷を蓄積容量３に蓄積し、これにより変化したド
レイン電圧を増幅型光電変換画素出力としている。
的な実施例を図３に示し、図１の基本実施例と同一又は
対応する部材には同一符号を付して示している。この実
施例における増幅型光電変換画素10としては、ソース接
地型のＡＭＩ（Amplified MOS Imager）を用いている。
このソース接地型のＡＭＩは、能動負荷として動作する
ｐＭＯＳトランジスタ５をドレインに接続したソース接
地型のｎＭＯＳトランジスタ２のゲートにフォトダイオ
ード１を接続し、ｎＭＯＳトランジスタ２のゲート−ド
レイン間に蓄積容量３とリセット用ｎＭＯＳトランジス
タ４を接続した構成をとり、フォトダイオード１で発生
した電荷を蓄積容量３に蓄積し、これにより変化したド
レイン電圧を増幅型光電変換画素出力としている。
【００２０】増幅型光電変換画素10と閾値検出用インバ
ータ13及び可変電圧発生回路31との接続は図１に示した
基本構成と全く同様であり、可変電圧発生回路31を除く
増幅型光電変換画素10と閾値検出用インバータ13とで単
位セルを構成し、この単位セルを複数個配列し、各単位
セルに前記可変電圧発生回路31を共通に接続して光セン
サアレイを構成している。
ータ13及び可変電圧発生回路31との接続は図１に示した
基本構成と全く同様であり、可変電圧発生回路31を除く
増幅型光電変換画素10と閾値検出用インバータ13とで単
位セルを構成し、この単位セルを複数個配列し、各単位
セルに前記可変電圧発生回路31を共通に接続して光セン
サアレイを構成している。
【００２１】そして、この光センサアレイに、量子化値
をラッチするｎビット分のラッチ回路20を各単位セル毎
に設ける。このラッチ回路20は、閾値検出用インバータ
13の出力が“Ｈ”から“Ｌ”レベルに反転した時刻のカ
ウンタ41のデータ値をラッチし、デジタル出力を出力す
るものである。そしてこのカウンタ41はクロック発生回
路42のクロックφCKの数をカウントするもので、リセッ
トパルスφR が“Ｈ”から“Ｌ”レベルに切り換わった
時刻すなわち積分開始時刻にリセットされ、その時刻か
らクロックをカウントし始めるようになっている。
をラッチするｎビット分のラッチ回路20を各単位セル毎
に設ける。このラッチ回路20は、閾値検出用インバータ
13の出力が“Ｈ”から“Ｌ”レベルに反転した時刻のカ
ウンタ41のデータ値をラッチし、デジタル出力を出力す
るものである。そしてこのカウンタ41はクロック発生回
路42のクロックφCKの数をカウントするもので、リセッ
トパルスφR が“Ｈ”から“Ｌ”レベルに切り換わった
時刻すなわち積分開始時刻にリセットされ、その時刻か
らクロックをカウントし始めるようになっている。
【００２２】図４に、前記カウンタ41とラッチ回路20の
タイミングチャートを示す。ここでカウンタ41はクロッ
クφCKの立ち上がりに同期してカウンタ値が増加するよ
うになっている。このようなカウンタ41の出力をラッチ
回路20の入力とし、閾値検出用インバータ13の出力が
“Ｈ”から“Ｌ”レベルに切り換わったときのカウンタ
出力のデータ値をラッチする。これを量子化値として、
逆数をとることにより明るさに対応したデータが得られ
る。これにより、閾値検出回路として用いたインバータ
の閾値電圧のばらつきがあっても、そのばらつきに影響
されずに量子化信号が得られる。
タイミングチャートを示す。ここでカウンタ41はクロッ
クφCKの立ち上がりに同期してカウンタ値が増加するよ
うになっている。このようなカウンタ41の出力をラッチ
回路20の入力とし、閾値検出用インバータ13の出力が
“Ｈ”から“Ｌ”レベルに切り換わったときのカウンタ
出力のデータ値をラッチする。これを量子化値として、
逆数をとることにより明るさに対応したデータが得られ
る。これにより、閾値検出回路として用いたインバータ
の閾値電圧のばらつきがあっても、そのばらつきに影響
されずに量子化信号が得られる。
【００２３】上記実施例では、閾値検出回路としてイン
バータを用いたものを示したが、このインバータの代わ
りに、図５に示すように、＋側入力端を基準電圧源Ｖ
ref に接続したオペアンプ15を用いても同様な動作が可
能であり、この場合は、オペアンプ15のオフセット電圧
のばらつきに依存されずに、量子化信号が得られる。
バータを用いたものを示したが、このインバータの代わ
りに、図５に示すように、＋側入力端を基準電圧源Ｖ
ref に接続したオペアンプ15を用いても同様な動作が可
能であり、この場合は、オペアンプ15のオフセット電圧
のばらつきに依存されずに、量子化信号が得られる。
【００２４】また、この閾値検出回路の構成を更に簡素
化して、容量12及び基準電圧源Ｖref を除去し、図６に
示すように、可変電圧発生回路31の出力ＶO を直接オペ
アンプ15の＋側入力端に接続した構成も同様に用いるこ
とができる。但しこの場合は、図２に示したタイミング
チャートにおいて、可変電圧発生回路31の出力電圧Ｖ O
としては、リセット時の出力電圧Ｖ1 より積分時の出力
電圧Ｖ2 を大きくする必要がある。
化して、容量12及び基準電圧源Ｖref を除去し、図６に
示すように、可変電圧発生回路31の出力ＶO を直接オペ
アンプ15の＋側入力端に接続した構成も同様に用いるこ
とができる。但しこの場合は、図２に示したタイミング
チャートにおいて、可変電圧発生回路31の出力電圧Ｖ O
としては、リセット時の出力電圧Ｖ1 より積分時の出力
電圧Ｖ2 を大きくする必要がある。
【００２５】また更に図５，図６では、閾値検出回路と
してインバータの代わりにオペアンプを用いるようにし
たものを示したが、オペアンプでなくても、ある程度ゲ
インの大きい差動アンプを用いても同様な動作を行わせ
ることが可能である。
してインバータの代わりにオペアンプを用いるようにし
たものを示したが、オペアンプでなくても、ある程度ゲ
インの大きい差動アンプを用いても同様な動作を行わせ
ることが可能である。
【００２６】次に可変電圧発生回路31の構成例を図７に
基づいて説明する。この構成例は、基準電圧Ｖref を抵
抗分割し、その分割電圧をバッファとしてのオペアンプ
32で増幅する構成をとり、分割抵抗の両端に接続したス
イッチング素子33により抵抗分割比を変え、電圧を可変
するように構成されている。また極めて簡単な構成で電
圧切り換えを行うには、図８に示すように、インバータ
を用い、電源電圧ＶDDとグランド電圧を切り換え出力す
るように構成したものを用いてもよい。この場合、閾値
電圧は容量11と12の容量値Ｃ1 とＣ2 の比を変えて調整
すればよい。
基づいて説明する。この構成例は、基準電圧Ｖref を抵
抗分割し、その分割電圧をバッファとしてのオペアンプ
32で増幅する構成をとり、分割抵抗の両端に接続したス
イッチング素子33により抵抗分割比を変え、電圧を可変
するように構成されている。また極めて簡単な構成で電
圧切り換えを行うには、図８に示すように、インバータ
を用い、電源電圧ＶDDとグランド電圧を切り換え出力す
るように構成したものを用いてもよい。この場合、閾値
電圧は容量11と12の容量値Ｃ1 とＣ2 の比を変えて調整
すればよい。
【００２７】図３に示した実施例では、クロック発生回
路42のクロック周波数を一定として説明してきた。しか
しながら、通常、被写体の明るさのダイナミックレンジ
は非常に大きく、クロック周波数を一定にして画素出力
信号を量子化する場合、ラッチ回路は20ビット以上必要
となり、これは回路規模の増大を招く。そこで被写体の
明るさに応じてクロック周波数を変え、明るいときはク
ロックを速く、暗いときはクロックを遅くすることによ
り、ラッチ回路のビット数を減らすことが可能である。
路42のクロック周波数を一定として説明してきた。しか
しながら、通常、被写体の明るさのダイナミックレンジ
は非常に大きく、クロック周波数を一定にして画素出力
信号を量子化する場合、ラッチ回路は20ビット以上必要
となり、これは回路規模の増大を招く。そこで被写体の
明るさに応じてクロック周波数を変え、明るいときはク
ロックを速く、暗いときはクロックを遅くすることによ
り、ラッチ回路のビット数を減らすことが可能である。
【００２８】図９は、この点を考慮した実施例を示すブ
ロック構成図である。この実施例は光センサアレイ51の
近傍に、同一チップ上に明るさを判断するための光量検
出モニター手段としての測光素子52を設け、該測光素子
52の出力によりクロック周波数を制御するように構成し
たもので、図９においては、光センサアレイ51の各画素
及び画素を含む単位セルの構成を示していないが、それ
らは図３に示したものと同様である。前記測光素子52の
光電流は、オペアンプとダイオードで構成される対数変
換回路53に入力され、基準電圧Ｖref を基準レベルとす
る対数値に変換される。そしてこの対数変換回路53の信
号出力をコンパレータ54で比較し、対数変換された信号
出力が比較電圧ＶC より大きい場合は、コンパレータ出
力ＣＰは“Ｈ”レベルとなり、小さい場合は“Ｌ”レベ
ルとなる。すなわち明るいときはコンパレータ出力ＣＰ
は“Ｈ”レベル、暗いときは“Ｌ”であり、このコンパ
レータ出力ＣＰはクロック発生回路42へ入力される。光
センサアレイ51のリセット時に、この信号出力ＣＰが
“Ｈ”レベルの場合は、クロック発生回路42で発生する
クロックを速くし、“Ｌ”レベルの場合はクロックを遅
くすればよい。
ロック構成図である。この実施例は光センサアレイ51の
近傍に、同一チップ上に明るさを判断するための光量検
出モニター手段としての測光素子52を設け、該測光素子
52の出力によりクロック周波数を制御するように構成し
たもので、図９においては、光センサアレイ51の各画素
及び画素を含む単位セルの構成を示していないが、それ
らは図３に示したものと同様である。前記測光素子52の
光電流は、オペアンプとダイオードで構成される対数変
換回路53に入力され、基準電圧Ｖref を基準レベルとす
る対数値に変換される。そしてこの対数変換回路53の信
号出力をコンパレータ54で比較し、対数変換された信号
出力が比較電圧ＶC より大きい場合は、コンパレータ出
力ＣＰは“Ｈ”レベルとなり、小さい場合は“Ｌ”レベ
ルとなる。すなわち明るいときはコンパレータ出力ＣＰ
は“Ｈ”レベル、暗いときは“Ｌ”であり、このコンパ
レータ出力ＣＰはクロック発生回路42へ入力される。光
センサアレイ51のリセット時に、この信号出力ＣＰが
“Ｈ”レベルの場合は、クロック発生回路42で発生する
クロックを速くし、“Ｌ”レベルの場合はクロックを遅
くすればよい。
【００２９】上記実施例の構成により、被写体の明るさ
に応じてクロック周波数を切り換えることが可能であ
る。このクロック周波数切り換えの段数を増加したい場
合は、コンパレータを増加し、その比較電圧を少しずつ
変えることによって、３段切り換えあるいは４段切り換
えと切り換え段数を多くして制御することが可能であ
る。
に応じてクロック周波数を切り換えることが可能であ
る。このクロック周波数切り換えの段数を増加したい場
合は、コンパレータを増加し、その比較電圧を少しずつ
変えることによって、３段切り換えあるいは４段切り換
えと切り換え段数を多くして制御することが可能であ
る。
【００３０】図９に示した実施例では、光センサアレイ
の他にフォトダイオードなどの測光素子を光センサアレ
イの近傍に配置する必要があるが、光センサアレイ自体
をモニターしてクロック周波数を決める手段もある。図
10は、光センサアレイ出力をモニターしてクロック周波
数を決めるようにした実施例を示す図である。
の他にフォトダイオードなどの測光素子を光センサアレ
イの近傍に配置する必要があるが、光センサアレイ自体
をモニターしてクロック周波数を決める手段もある。図
10は、光センサアレイ出力をモニターしてクロック周波
数を決めるようにした実施例を示す図である。
【００３１】この実施例におけるクロック周波数の制御
は次のようにして行われる。まずクロック周波数を一番
遅くして積分動作を一回行い、そのときの各画素におけ
る積分時間の最小積分時間と最大積分時間を取り込む。
そしてこのデータが最適な範囲ならば、各ラッチアレイ
21に取り込まれたデータはそのまま使用する。もし被写
体が明る過ぎる場合は、最小積分時間と最大積分時間よ
り、最適な周波数を設定し、リセット動作を行い再度積
分を行う。
は次のようにして行われる。まずクロック周波数を一番
遅くして積分動作を一回行い、そのときの各画素におけ
る積分時間の最小積分時間と最大積分時間を取り込む。
そしてこのデータが最適な範囲ならば、各ラッチアレイ
21に取り込まれたデータはそのまま使用する。もし被写
体が明る過ぎる場合は、最小積分時間と最大積分時間よ
り、最適な周波数を設定し、リセット動作を行い再度積
分を行う。
【００３２】上記最大積分時間と最小積分時間を取り込
むためには、図示のように全単位セルのインバータ出力
をＮＡＮＤゲート61とＮＯＲゲート62に入力し、該ＮＡ
ＮＤゲート61とＮＯＲゲート62の出力が“Ｌ”から
“Ｈ”レベルに反転するときのカウンタ41の値を取り込
むラッチ回路63，64を設けることにより実現できる。す
なわちラッチ回路63の出力は一番明るい画素情報ＰＭＡ
Ｘ（最小積分時間）となり、ラッチ回路64の出力は一番
暗い画素情報ＰＭＩＮ（最大積分時間）となり、これら
をクロック発生回路42へ入力し、各積分時間に基づいて
最適な周波数が設定されるようになっている。
むためには、図示のように全単位セルのインバータ出力
をＮＡＮＤゲート61とＮＯＲゲート62に入力し、該ＮＡ
ＮＤゲート61とＮＯＲゲート62の出力が“Ｌ”から
“Ｈ”レベルに反転するときのカウンタ41の値を取り込
むラッチ回路63，64を設けることにより実現できる。す
なわちラッチ回路63の出力は一番明るい画素情報ＰＭＡ
Ｘ（最小積分時間）となり、ラッチ回路64の出力は一番
暗い画素情報ＰＭＩＮ（最大積分時間）となり、これら
をクロック発生回路42へ入力し、各積分時間に基づいて
最適な周波数が設定されるようになっている。
【００３３】上記各実施例では、増幅型光電変換画素と
してソース接地型のＡＭＩを用いたものを示したが、出
力電圧が光量に応じて変化する増幅型光電変換画素なら
ば、どのようなタイプのものを用いた光センサアレイに
対しても本発明は適用することができ、同様な効果が得
られる。
してソース接地型のＡＭＩを用いたものを示したが、出
力電圧が光量に応じて変化する増幅型光電変換画素なら
ば、どのようなタイプのものを用いた光センサアレイに
対しても本発明は適用することができ、同様な効果が得
られる。
【００３４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、閾値検出回路の閾値電圧ばらつき、ま
た増幅型光電変換画素のリセット時の出力電圧のばらつ
き等の影響を受けずに、精度のよい量子化信号を得るこ
とができる。
本発明によれば、閾値検出回路の閾値電圧ばらつき、ま
た増幅型光電変換画素のリセット時の出力電圧のばらつ
き等の影響を受けずに、精度のよい量子化信号を得るこ
とができる。
【図１】本発明に係る光センサアレイの信号変換装置の
基本的な実施例の要部を示す構成図である。
基本的な実施例の要部を示す構成図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】本発明の具体的な実施例を示す構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】閾値検出回路の他の構成例を示す図である。
【図６】閾値検出回路の更に他の構成例を示す図であ
る。
る。
【図７】可変電圧発生回路の構成例を示す図である。
【図８】可変電圧発生回路の更に他の構成例を示す図で
ある。
ある。
【図９】本発明の他の実施例を示す構成図である。
【図10】本発明の更に他の実施例を示す構成図である。
【図11】従来の光センサアレイの信号処理回路の構成例
を示す図である。
を示す図である。
【図12】図11に示した構成例の動作を説明するための信
号波形図である。
号波形図である。
１ フォトダイオード ２ 増幅素子 ３ 蓄積容量 ４ リセット用スイッチング素子 ５ 能動負荷用ｐＭＯＳトランジスタ ６ 増幅用ｎＭＯＳトランジスタ 11，12 容量 13 閾値検出用インバータ 14 スイッチング素子 15 オペアンプ 20 ｎビットラッチ回路 21 ラッチアレイ 31 可変電圧発生回路 41 ｎビットカウンタ 42 クロック発生回路
Claims (10)
- 【請求項１】 入射した光に対応する電圧出力を発生す
る増幅型光電変換画素と、該画素の出力電圧を判定する
ための閾値検出回路と、該閾値検出回路の入出力間に接
続された第１のスイッチング素子と、増幅型光電変換画
素出力と閾値検出回路の入力との間に接続された第１の
容量素子と、一端が閾値検出回路の入力に接続された第
２の容量素子とで単位セルを構成し、該単位セルを複数
個配置すると共に前記第２の容量素子の他端を、オフセ
ット電圧を重畳するための出力電圧が可変可能な可変電
圧発生回路の出力に共通に接続して光センサアレイを構
成し、増幅型光電変換画素のリセット時に第１のスイッ
チング素子を導通状態とし且つ可変電圧発生回路の出力
を第１の電圧としてリセット動作を行わせる手段と、リ
セット動作後増幅型光電変換画素のリセットを解除して
第１のスイッチング素子を非導通状態とし、また可変電
圧発生回路の出力を第２の電圧として積分を開始させ、
その時刻から閾値検出回路の出力が反転するまでの時間
に対応する量子化信号を発生する手段とを備えているこ
とを特徴とする光センサアレイの信号変換装置。 - 【請求項２】 前記閾値検出回路として、インバータ回
路を用いたことを特徴とする請求項１記載の光センサア
レイの信号変換装置。 - 【請求項３】 前記閾値検出回路として、正側入力が基
準電圧に接続された差動増幅器を用いたことを特徴とす
る請求項１記載の光センサアレイの信号変換装置。 - 【請求項４】 入射した光に対応する電圧出力を発生す
る増幅型光電変換画素と、該画素の出力電圧を判定する
ための差動増幅器と、該差動増幅器の負側入力と出力間
に接続された第１のスイッチング素子と、増幅型光電変
換画素出力と差動増幅器の負側入力との間に接続された
第１の容量素子とで単位セルを構成し、該単位セルを複
数個配置すると共に前記差動増幅器の正側入力には、出
力電圧が可変可能な可変電圧発生回路の出力を共通に接
続して光センサアレイを構成し、増幅型光電変換画素の
リセット時に第１のスイッチング素子を導通状態とし且
つ可変電圧発生回路の出力を第１の電圧としてリセット
動作を行わせる手段と、リセット動作後増幅型光電変換
画素のリセットを解除して第１のスイッチング素子を非
導通状態とし、また可変電圧発生回路の出力を第２の電
圧として積分を開始させ、その時刻から差動増幅器の出
力が反転するまでの時間に対応する量子化信号を発生す
る手段とを備えていることを特徴とする光センサアレイ
の信号変換装置。 - 【請求項５】 前記可変電圧発生回路は、基準電圧を分
圧する複数の抵抗素子と、その抵抗素子のいずれか一つ
の両端を接続するスイッチング素子と、分圧されたノー
ドに接続されたバッファとで構成され、前記スイッチン
グ素子のオン・オフにより電圧を切り換え出力するよう
にしたことを特徴とする請求項１〜４のいずれか１項に
記載の光センサアレイの信号変換装置。 - 【請求項６】 前記可変電圧発生回路は、ＣＭＯＳ型イ
ンバータ回路を用いて構成し、第１の電圧を接地電圧又
は電源電圧のいずれか一方の電圧とし、第２の電圧を接
地電圧又は電源電圧の他方の電圧とすることを特徴とす
る請求項１〜４のいずれか１項に記載の光センサアレイ
の信号変換装置。 - 【請求項７】 前記量子化信号発生手段は、積分開始時
刻から閾値検出回路の出力が反転するまでの時刻の間の
基準クロックの数をカウントして、該基準クロックの数
に対応した信号を出力するように構成されていることを
特徴とする請求項１〜３，５，６のいずれか１項に記載
の光センサアレイの信号変換装置。 - 【請求項８】 前記量子化信号発生手段は、積分開始時
刻から差動増幅器の出力が反転するまでの時刻の間の基
準クロックの数をカウントして、該基準クロックの数に
対応した信号を出力するように構成されていることを特
徴とする請求項４〜６のいずれか１項に記載の光センサ
アレイの信号変換装置。 - 【請求項９】 前記光センサアレイと同一チップ上に光
センサアレイに入射する光量を検出するモニター手段を
設け、該モニター手段のモニターレベルに応じて単位時
間当たりの基準クロックの数を制御することを特徴とす
る請求項７又は８記載の光センサアレイの信号変換装
置。 - 【請求項10】 請求項７又は８記載の光センサアレイの
信号変換装置において、一度積分動作を行い、閾値検出
回路の出力で一番早く反転した時間情報と一番遅く反転
した時間情報を用いて基準クロックの数を制御する手段
を備えていることを特徴とする光センサアレイの信号変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072988A JPH05244487A (ja) | 1992-02-26 | 1992-02-26 | 光センサアレイの信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4072988A JPH05244487A (ja) | 1992-02-26 | 1992-02-26 | 光センサアレイの信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05244487A true JPH05244487A (ja) | 1993-09-21 |
Family
ID=13505292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072988A Withdrawn JPH05244487A (ja) | 1992-02-26 | 1992-02-26 | 光センサアレイの信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05244487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033962A (ja) * | 2000-05-08 | 2002-01-31 | Sony Corp | 撮像装置及びその駆動制御方法 |
-
1992
- 1992-02-26 JP JP4072988A patent/JPH05244487A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033962A (ja) * | 2000-05-08 | 2002-01-31 | Sony Corp | 撮像装置及びその駆動制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |