JP7155420B2 - 超高ダイナミックレンジｃｍｏｓセンサ - Google Patents

Description

背景

[0001]超高ダイナミックレンジ画像センサは、自動車センシング、マシンビジョン、プロフェッショナルビデオ、科学的画像化、およびその他を含む多数のエリアにおける多くの問題を解決するための鍵である。自動車画像化用途は特に要求されている。多くの場合、非常に広いダイナミックレンジのシーンが存在し、これには、屋外の太陽光のシーン、トンネルおよび木の林冠で覆われた通りのような暗いエリアへの遷移、シーンキャプチャにおいて気を散らすちらつきをもたらす明るいＬＥＤライトなどが含まれる。

[0002]解決策の１つのクラスは、高ダイナミックレンジ画像を生成するために、異なる露光時間を有する複数の露光を利用する。しかしながら、結果として生じるシーンは、モーションブラーに悩まされることがある。

[0003]別のクラスの解決策は、フォトダイオードが異なる光変換効率を有する各ピクセル中の複数のフォトダイオードに依存する。このような複数のフォトダイオードシステムは、フォトダイオード間の異なるスペクトル応答に悩まされ、したがって、個々のフォトダイオード応答を変換し、応答を組み合わせることによって高ダイナミックレンジ出力を提供することは、重大な課題を提起する。

[0004]本開示のシステムは、概して、ビット線に接続された複数のピクセルセンサを有する画像化アレイを含む。各ピクセルセンサは、スイッチング端子を有するオーバーフローキャパシタおよび浮遊拡散ノードを特徴とする容量性オーバーフローピクセルセンサと、行選択信号に応答して浮遊拡散ノードをビット線に接続するバッファ増幅器と、スイッチング端子を接地またはブースト電圧のいずれかに接続するスイッチとを含む。画像化アレイはまた、スイッチを制御し、ビット線に接続されたスイッチコントローラを含み、スイッチコントローラは、ビット線上の電圧を決定し、スイッチコントローラは、ビット線上の電圧に依存して、ピクセルセンサの光への露光の間、スイッチング端子をブースト電圧に接続し、オーバーフローキャパシタ上に蓄積された電荷の読み出しの間、接地またはブースト電圧のいずれかに接続する。

[0005]システムの一態様では、スイッチコントローラは、読み出しの間に、スイッチング端子が接地に接続されたかブースト電圧に接続されたかを示す信号を出力する。

[0006]システムの別の態様では、スイッチコントローラは、ビット線上の電圧を予め定められた基準電圧と比較する比較器を含み、比較器は、ビット線上の電圧が予め定められた基準電圧よりも高い場合、接地電圧の出力を有し、ビット線上の電圧が予め定められた基準電圧以下である場合、ブースト電圧の出力を有する。

[0007]システムの別の態様では、容量性オーバーフローピクセルセンサは、容量性オーバーフローピクセルセンサ中のゲートにわたって最大許容電圧を設定するプロセスで構築され、ここで、浮遊拡散ノードは、装置を露光する前にリセット電圧にリセットされ、ブースト電圧プラスリセット電圧は最大許容電圧未満である。

[0008]システムの別の態様では、浮遊拡散ノードは、浮遊拡散ノード上の電圧振幅を特徴とし、ここで、予め定められた基準電圧は、電圧振幅を最大化するように選ばれる。

[0009]図１は、ＣＭＯＳ画像化アレイの１つの実施形態の概略図である。 [0010]図２は、各ピクセルセンサ中の単一のフォトダイオードと、ピクセルセンサのダイナミックレンジの範囲を拡張するためのオーバーフローキャパシタとを利用する従来技術のピクセルセンサを図示している。 [0011]図３は、システムおよび関連する列読み出し回路の一実施形態にしたがう１つのピクセルセンサを図示している。 [0012]図４は、システムの一実施形態にしたがう1つのピクセルセンサおよびスイッチコントローラを図示している。 [0013]図５は、ピクセルセンサ８９の読み出しの間の様々な制御信号のタイミングを図示している。

詳細な説明

[0014]ＣＭＯＳ画像化アレイの１つの実施形態の概略図である図１を参照する。画像化アレイ４０は、ピクセルセンサ４１の矩形アレイから構築される。各ピクセルセンサは、フォトダイオード４６およびインターフェース回路４７を含む。インターフェース回路の詳細は、特定のピクセル設計に依存する。しかしながら、ピクセルセンサのすべては、そのピクセルセンサをビット線４３に接続するために使用される行線４２に接続されるゲートを含む。いつでも使用可能な特定の行は、行デコーダ４５に入力される行アドレスによって決定される。行選択線は、フォトダイオードおよびインターフェース回路が構築される基板上の金属層中を水平に走る導体の平行アレイである。

[0015]ビット線のそれぞれは、典型的にはセンス増幅器および列デコーダを含む列処理回路４４において終端する。ビット線は、フォトダイオードおよびインターフェース回路が構築される基板上の金属層中を垂直に走る導体の平行アレイである。各センス増幅器は、そのセンス増幅器によって処理されるビット線に現在接続されているピクセルによって生成される信号を読み取る。センス増幅器は、アナログデジタル変換器（ＡＤＣ）を利用することによってデジタル出力信号を生成することができる。任意の所定の時間に、単一ピクセルセンサが画像化アレイから読み出される。読み出される特定の列は、列デコーダによって利用される列アドレスによって決定され、その列からのセンス増幅器／ＡＤＣ出力を画像化アレイの外部の回路に接続する。制御信号の順序付けおよび他の機能は、コントローラ３０によって実行される。図面を簡略化するために、コントローラ３０と様々な制御線との間の接続は図面から省略されている。

[0016]画像化アレイがその利点を提供する方法は、２０１７年１月２５日に出願されたＰＣＴ出願ＰＣＴ／ＵＳ１７／１４９７６において教示される従来技術の拡張範囲ピクセルセンサのアレイを参照してより容易に理解でき、その全体がここに組み込まれている。図２を参照すると、図２は、各ピクセルセンサ中の単一のフォトダイオードと、ピクセルセンサのダイナミックレンジの範囲を拡張するためのオーバーフローキャパシタとを利用する従来技術のピクセルセンサを図示している。

[0017]以下の説明を簡単にするために、７０で示されるピクセルセンサ６０の部分は、容量性オーバーフローピクセルセンサと呼ばれる。容量性オーバーフローピクセルセンサはフォトダイオード１１を含み、そのオーバーフローキャパシタ６１は第１および第２のキャパシタ端子によって特徴付けられる。フォトダイオード１１は、フォトダイオード転送ゲート１２によって浮遊拡散ノード１３に接続されている。フォトダイオード１１はまた、オーバーフローゲート１５によってオーバーフローキャパシタ６１の第１の容量性端子に接続される。オーバーフローキャパシタ６１の第１の容量性端子はまた、オーバーフローキャパシタゲート６２によって浮遊拡散ノード１３に接続される。浮遊拡散ノード１３は、１４で示される寄生容量によって特徴付けられる。浮遊拡散ノード１３上の電圧は、ゲート１６を導電状態に配置することによって電圧Ｖｒに設定することができる。

[0018]再びピクセルセンサ６０を参照すると、浮遊拡散ノード１３は、浮遊拡散ノード１３上の電位を示す出力電圧を生成するソースフォロワ１７に接続される。ソースフォロワ１７の出力は、ゲート１８によってビット線１９に結合することができる。オーバーフローキャパシタ６１の第２の容量端子は、ピクセルセンサ６０において接地に接続されている。

[0019]ビット線１９は、列処理回路５５において終端する。列処理回路５５は、ビット線増幅器５０および２つのサンプルホールド回路を含み、それらの機能については以下でより詳細に説明する。第１のサンプルホールド回路はゲート２２およびキャパシタ２３を含み、第２のサンプルホールド回路はゲート２４およびキャパシタ２５を含む。これらのサンプルホールド回路の出力は、ＡＤＣ５１によって処理されて、ビット線１９に現在接続されているピクセルセンサの出力値を提供する。サンプルホールド回路が使用される方法は、以下により詳細に説明される。

[0020]オーバーフローキャパシタ６１は、ノード６７における電位が、ノード６７上の電圧およびＴＸ２の電圧によって決定される露光の間にある電位に達した後に、フォトダイオード１１によって生成された光電荷を収集する。露光の開始時に、フォトダイオード１１およびオーバーフローキャパシタ６１は、Ｖｒによって決定されるリセット電圧に設定される。フォトダイオード１１上に光電荷が蓄積されると、フォトダイオード１１上の電圧は減少する。オーバーフローゲート１５上のゲート電圧によって決定される電圧において、過剰電荷は、オーバーフローゲート１５を通って、オーバーフローキャパシタ６１と、キャパシタ１４と、オーバーフローキャパシタゲート６２の寄生容量との組み合わせ上に流れ、これは、露光全体を通して導電状態のままである。

[0021]ノード６７またはオーバーフローキャパシタ６１のいずれかに蓄積された電荷は、以下のように読み取ることができる。一実施形態では、オーバーフローキャパシタ６１が最初に読み取られる。露光の間、ＴＸ３はハイであり、したがって、オーバーフローキャパシタ６１は浮遊拡散ノード１３に接続される。浮遊拡散ノード１３上の電位は、次の露光の開始直前に浮遊拡散ノード１３およびオーバーフローキャパシタ６１に印加されたリセット電位間の差である。浮遊拡散ノード１３上の電位は、キャパシタ２３上に蓄積される。そして、浮遊拡散ノード１３およびノード６６がリセットされ、リセット電位がキャパシタ２５に蓄積される。キャパシタ２３および２５の電位差はＡＤＣ５１によってデジタル化される。

[0022]次に、フォトダイオード１１上の電位が読み取られる。まず、オーバーフローキャパシタ６１は、オーバーフローキャパシタゲート６２を非導電状態に配置することによって分離され、浮遊拡散ノード１３は再びＶｒにリセットされる。次に、浮遊拡散ノード１３上の実際の電位がキャパシタ２３に蓄積される。次に、ゲート１２が導電状態になり、フォトダイオード１１上の電荷が浮遊拡散ノード１３に転送される。浮遊拡散ノード１３上の電位はキャパシタ２５に蓄積される。キャパシタ２３および２５の電位差はＡＤＣ５１によってデジタル化される。

[0023]オーバーフローキャパシタ６１に蓄積できる最大光電荷は、ピクセルセンサ６０が露光前にリセットされた後のノード６６上の電圧によって決定される。ピクセルセンサ６０は、ゲート１６、１２および６２を導電状態に配置することによってリセットされ、次いでゲート１６および１２を非導電状態に配置することによってフォトダイオード１１およびオーバーフローキャパシタ６１を分離する。これにより、ノード６６および６７および１３はＶｒの電位になる。露光が進むと、フォトダイオード１１で発生した電子がノード６７上の電位を低下させる。ノード６７上の電位がオーバーフローゲート１５上の電圧によって決定される値まで降下するとき、光電子はオーバーフローキャパシタ６１上でオーバーフローする。オーバーフローキャパシタ６１上に蓄積された各光電子は、ノード６６の電位を低下させる。ノード６６または１３の電位が、読み出しフェーズの間にビット線１９が飽和する電位に達するとき、マキシマムフル井戸（well）キャパシティまたは最大光電荷に達する。ビット線は、その電圧が浮遊拡散ノード１３上の電圧に線形に追従しないときに飽和する。

[0024]ピクセルセンサ６０のダイナミックレンジは、ピクセルセンサに蓄積できる最大光電荷と読み出し回路によって検出できる最小光電荷との比である。最大光電荷は、読み出し時にオーバーフローキャパシタ６１上に蓄積された電荷とフォトダイオード１１上に蓄積された電荷との合計である。したがって、図２に示すピクセルのダイナミックレンジを増大させるためには、オーバーフローキャパシタ６１の容量を増大させる必要がある。しかしながら、ピクセルセンサごとに１つのこのようなキャパシタがなければならないので、オーバーフローキャパシタのサイズには制限がある。

[0025]システムは、ノードがＶｒにリセットされた後にノード６６における電圧をブーストし、増加した電圧に適応するように読み出し回路を変更することによって、この問題を克服する。図３を参照すると、図３は、システムおよび関係付けられた列読み出し回路の一実施形態にしたがう１つのピクセルセンサを図示している。以下の説明を簡単にするために、図２に示された素子と同様の機能を実行するピクセルセンサ８０の素子および対応する列処理回路には同じ参照番号が与えられている。

[0026]ピクセルセンサ８０は、接地に接続されていたオーバーフローキャパシタ６１の第２のキャパシタ端子が、ここでは、その端子を接地または電位Ｖ１のいずれかに接続するスイッチ８１に接続されているという点で、ピクセルセンサ６０とは異なる。以下の説明では、この端子をスイッチされた端子（switched terminal）と呼ぶ。各ピクセルセンサにはこのようなスイッチが１つある。スイッチ８１は、読み出し回路の一部であり、列中の各ピクセルセンサによって共有されるスイッチコントローラ８２によって制御される。ピクセルセンサ８０の動作は、リセット、電荷蓄積、および読み出しの３つのフェーズからなるものとして見ることができる。リセットの間、スイッチ８１はスイッチング端子を接地に接続する。ゲート１６，１２，６２が導電状態となり、ノード１３，６７，６６がＶｒに設定される。次に、ゲート１６および１２が非導電状態に設定され、スイッチされた端子が電位Ｖ１に接続される。これは、結果として、ノード６６の電位はＶｒからΔＶＦＤだけ増加し、したがって、フォトダイオード１１からのオーバーフロー電荷を蓄積するオーバーフローキャパシタ６１の蓄積キャパシティは、オーバーフローキャパシタ６１の容量のＶ１倍だけ増加する。式１は、ΔＶＦＤとＶ１との関連を示す。

[0027]電荷蓄積フェーズの間、ピクセルセンサ８０は、上記で説明したピクセルセンサ６０と同じ方法で動作する。電荷蓄積フェーズの終わりに、フォトダイオード１１およびオーバーフローキャパシタ６１に蓄積された電荷が読み出される。ノード６７に蓄積された電荷の読み出しは、上述したピクセルセンサ６０に使用されたものと同様の方法で行われる。

[0028]オーバーフローキャパシタ６１に蓄積された電荷の読み出しは、オーバーフローキャパシタ６１に蓄積された電荷のレベルに依存する。オーバーフローキャパシタ６１に蓄積された電荷が小さく、スイッチ８１がスイッチ端子をＶ１に接続するケースを考慮する。ノード６６の電圧は高く、おそらくＶｒよりも高い。したがって、ビット線上の電圧は高くなり、ノード６６上の電圧がＶｒよりも高いケースでは、読み出すことができない。したがって、ノード６６の電圧が高すぎる場合、スイッチ端子は読み出しのために接地されなければならない。

[0029]オーバーフロー電荷が大きいケースを考慮する。スイッチング端子がＶ１に接続されているノード６６における電圧は、Ｖｒよりも低くなり、したがって、スイッチ端子がＶ１に接続されていても読み出すことができる。始動電圧がΔＶＦＤだけ増加したためにオーバーフローキャパシタ６１に蓄積された電荷が非常に大きい場合、スイッチング端子が接地に接続される場合、ノード６６の電位が負になることに留意されたい。したがって、大きなオーバーフロー電荷露光に対して、スイッチング端子は読み出し時にＶ１に接続される。

[0030]スイッチ８１の状態は、ピクセルセンサ８０が読み出されているときにビット線１９上の電圧を監視するスイッチコントローラ８２によって設定される。オーバーフローキャパシタ６１に対する読み出しの開始時に、スイッチコントローラ８２は、スイッチ８１を、スイッチング端子が接地されるように設定する。オーバーフローキャパシタゲート６２は導電のままである。ビット線上の電圧が基準電圧未満である場合、スイッチコントローラ８２は、スイッチング端子をＶ１に切り替える。スイッチングコントローラはまた、スイッチング端子が接地またはＶ１にあったかどうかを示す信号を出力する。

[0031]システムの一実施形態にしたがう1つのピクセルセンサおよびスイッチコントローラを図示する図４を参照する。以下の説明を簡単にするために、図３に示された素子と同様の機能を実行するピクセルセンサ８９の素子および対応する列処理回路は、同じ参照番号が与えられている。図３に示すスイッチ８１は、ピクセルセンサ８９中のゲート８４および８５によって実現される。スイッチコントローラ８２は、出力が接地またはＶ１である比較器８６を備える。比較器８６のスイッチングレベルは基準電圧Ｖｒｅｆによって設定される。比較器８６は信号ＣＲによって０にリセットされる。

[0032]ピクセルセンサ８９の読み出しの間の様々な制御信号のタイミングを図示する図５を参照する。読み出しは２つのフェーズに分けられる。フェーズ９１では、オーバーフローキャパシタ６１にオーバーフローした光電荷が測定される。フェーズ９２では、フォトダイオード１１によってノード６７に蓄積された電荷が読み取られる。前のフレームのフェーズ９２の終わりに、信号Ｒｐ、ＴＸ３およびＴＸ１がハイになり、フォトダイオード１１を空にし、浮遊拡散ノード１３およびノード６６を電圧Ｖｒに設定する。この期間の間、信号Ｖｃ２およびＣＲはハイであり、したがって、スイッチング端子における電圧は０に等しく、これは比較器８６の出力の値である。次に、信号ＴＸ１がローとなり、フォトダイオード１１への光電荷の積分が開始される。

[0033]次に、信号Ｒｐがローになり、浮遊拡散ノード１３を電圧Ｖｒから分離する。信号Ｖｃ２もローになり、スイッチング端子を比較器８６の出力から分離する。次に、信号Ｖｃ１がハイになり、スイッチング端子を電圧Ｖ１に接続する。したがって、ノード６６および１３における電圧は、
ΔＶＦＤ＝（Ｃｐ＊Ｖ１）／Ｃｔｏｔａｌ・・・（１）
の量だけ増加し、
ここで、Ｃｐはオーバーフローキャパシタ６１のキャパシタンスであり、Ｃｔｏｔａｌはオーバーフローキャパシタ６１のキャパシタンス、オーバーフローキャパシタゲート６２の寄生キャパシタンス、ノード６６における寄生キャパシタンス、および浮遊拡散ノード１３の寄生キャパシタンスの合計である。
このとき、ビット線電圧Ｖｂｉｔも
ΔＶ＝ΔＶＦＤ＊ＧＳＦ・・・（２）
の量だけ増加し、
ここで、ＧＳＦはソースフォロワ利得であり、ΔＶＦＤは浮遊拡散ノード１３またはノード６６上の電圧の増加である。

[0034]次に、信号Ｒｓがローになり、選択されたピクセルをビット線から分離する。１フレームの積分後、信号Ｒｓがハイになるとき、このピクセルが再び選択される。読み出しプロセスはフェーズ９１で開始される。このとき、信号ＡＲがハイレベルとなり、列ビット線増幅器８３をリセットする。信号Ｓ１およびＳ２もハイになり、増幅器出力Ｖｏｕｔをサンプリングキャパシタ２３および２５に接続する。信号Ｖｃ１はローになり、ノード９６を電圧Ｖ１から分離する。次に、信号Ｖｃ２がハイになり、オーバーフローキャパシタ６１のスイッチング端子を比較器８６の出力に接続する。この時、信号ＣＲはハイであるので、比較器８６の出力は０であり、したがって、スイッチング端子は接地される。その結果、ノード６６および浮遊拡散ノード１３における電圧はΔＶＦＤの量だけ減少する。ビット線電圧ＶｂｉｔもΔＶの量だけ減少する。

[0035]次に、信号ＣＲがローになり、比較器８６が基準電圧に対してビット線上の信号をテストすることを可能にする。このとき、比較器８６は、ビット線電圧Ｖｂｉｔの値と基準電圧Ｖｒｅｆとを比較する。対象となるケースは２つある。ケース１では、ビット線１９上の電圧Ｖｂｉｔは基準電圧Ｖｒｅｆ以上であり、比較器出力、ＭＯＤＥは０に等しい。ノード６６および浮遊拡散ノード１３における電圧は変化しない。

[0036]ケース２では、ＶｂｉｔはＶｒｅｆよりも低く、比較器出力、ＭＯＤＥは電圧Ｖ１に等しい。このケースでは、スイッチング端子の電圧は電圧Ｖ１に戻る。結果として、ノード６６および浮遊拡散ノード１３における電圧はΔＶＦＤの量だけ増加する。また、VｂｉｔはΔＶの量だけ増加する。

[0037]次に、信号ＡＲがローになり、列ビット線増幅器８３の出力において基準電圧Ｖｏｕｔｍを生成する。その後、信号Ｓ１はローになり、キャパシタ２３上の電圧Ｖｏｕｔｍを捕捉する。次に、信号Ｒｐのパルスを使用して、ノード６６および浮遊拡散ノード１３をリセットする。このとき、列増幅器出力はＶｏｕｔｐと等しい。その後、信号Ｓ２はローになり、キャパシタ２５上の電圧Ｖｏｕｔｐを捕捉する。フェーズ９１の終わりに、電圧ＶｏｕｔｐとＶｏｕｔｍとの差がデジタル化される。また、比較器出力ＭＯＤＥを読み出してオーバーフロー電荷を算出する。

[0038]電子数におけるオーバーフロー電荷は、
オーバーフロー電荷＝（Ｃｐ＊ＭＯＤＥ＋（ＳｗｉｎｇＦＤ＊Ｃｔｏｔａｌ））／ｑ・・・（３）
によって与えられ、
ここで、ＭＯＤＥはケース１では０に等しく、ケース２ではＶ１に等しい。ここで、ＳｗｉｎｇＦＤは浮遊拡散ノード１３における電圧振幅であり、ｑは電子電荷である。ＳｗｉｎｇＦＤの値は、
ＳｗｉｎｇＦＤ＝｜Ｖｏｕｔｐ－Ｖｏｕｔｍ｜／（ＧＡ＊ＧＳＦ）・・・（４）
によって与えられ、
ここで、ＧＡおよびＧＳＦはそれぞれ列ビット線増幅器８３およびソースフォロワ１７の利得である。以下の説明では、「振幅電圧」は、式（４）に示すようにＳｗｉｎｇＦＤと定義される。

[0039]フェーズ９１が終了した後、フェーズ９２が開始される。フェーズ９２の開始時に、信号ＡＲがハイになり、列ビット線増幅器８３をリセットする。信号Ｓ１およびＳ２もハイになり、列増幅器出力Ｖｏｕｔをサンプリングキャパシタ２３および２５に接続する。信号ＴＸ３はローになり、ノード６６を浮遊拡散ノード１３から分離する。信号Ｒｐのパルスは浮遊拡散ノード１３をリセットするために使用される。信号ＣＲはハイになり、比較器８６をリセットする。フェーズ９２の間、信号Ｖｃ１はローであり、Ｖｃ２はハイであり、したがって、スイッチング端子はＭＯＤＥに接続され、その電圧は０に等しい。次に、信号ＡＲがローになり、列増幅器出力において基準電圧Ｖｏｕｔｍを生成する。その後、信号Ｓ１はローになり、キャパシタ２３上の電圧Ｖｏｕｔｍを捕捉する。次に、信号ＴＸ１のパルスを用いて、フォトダイオード１１上に残っている光電荷を浮遊拡散ノード１３に転送する。このとき、列ビット線増幅器８３は、Ｖｏｕｔｐと等しい出力を有する。その後、信号Ｓ２はローになり、キャパシタ２５上の電圧Ｖｏｕｔｐを捕捉する。フェーズ９２の終わりに、電圧ＶｏｕｔｐとＶｏｕｔｍとの間の差がデジタル化される。

[0040]上述の実施形態は、Ｖ１およびＶｒｅｆの選択に依存する。Ｖ１は好ましくはできるだけ高く選ばれる。ただし、Ｖ１は、ピクセルセンサ中の接合が機能しなくなる最大電圧未満である。また、Ｖ１はＶｒ未満であることが好ましい。１つの例示的な製造プロセスでは、ノード６６における降伏電圧は約３．８８ボルトである。リセット電圧ＶｒおよびＳｗｉｎｇＦＤがそれぞれ２．４ボルトおよび１．３ボルトに等しい場合、電圧Ｖ１は約１．３ボルトである。Ｖ１は１．３ボルトに等しいので、電圧ＶｒとＶ１の合計は依然として３．８８ボルト未満である。Ｖ１の最小値は０に等しい。このケースでは、ピクセルは超高ダイナミックレンジモードで動作しない。

[0041]基準電圧Ｖｒｅｆは、浮遊拡散ノード１３において最大電圧振幅を得るように最適化される。換言すれば、この電圧は、マキシマム井戸キャパシティを得るように最適化される。上記のパラメータにより、Ｖｒｅｆは、浮動拡散ノード１３における電圧がＶｒとＳｗｉｎｇＦＤとの間の差である１．１ボルト未満であるときに比較器８６をスイッチさせるように選ばれる。ＳｗｉｎｇＦＤに対する最大値は１．３ボルトであるが、これは、この値を超えると、フォトダイオード１１からの光電荷が浮遊拡散ノード１３に完全に転送されないかもしれないか、またはビット線１９が飽和するからである。

[0042]上述の実施形態では、容量性オーバーフローピクセルの出力は、ビット線に結合される前にソースフォロワで増幅された。しかしながら、容量性トランスインピーダンス増幅器を含む他の形態の増幅器またはバッファを、この機能に利用できることを理解されたい。

[0043]上述の実施形態では、オーバーフローキャパシタのスイッチング端子は、接地または接地よりも大きいブースト電圧のいずれかに接続される。しかしながら、「接地」は単に１つの電力レールに対するラベルであり、Ｖｄｄは接地よりも大きい他方の電力レールに対するラベルであり、ブースト電圧Ｖ１はＶｄｄと接地との間の中間であることが理解されよう。

[0044]システムの上述の実施形態は、システムの様々な態様を例示するために提供されている。しかしながら、異なる特定の実施形態を提供するために、異なる特定の実施形態に示されるシステムの異なる態様を組み合わせることができることを理解されたい。さらに、システムに対する様々な修正は、前述の説明および添付の図面から明らかになるであろう。
したがって、システムは、以下の特許請求の範囲によってのみ限定されるものである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
ビット線に接続された複数のピクセルセンサを備える装置であって、前記ピクセルセンサのうちの少なくとも１つは、
スイッチング端子を有するオーバーフローキャパシタと、浮遊拡散ノードとを特徴とする容量性オーバーフローピクセルセンサと、
行選択信号に応答して前記浮遊拡散ノードを前記ビット線に接続するバッファ増幅器と、
前記スイッチング端子を接地またはブースト電圧のいずれかに接続するスイッチと、 前記スイッチを制御し、前記ビット線に接続されたスイッチコントローラであって、前記ビット線上の電圧を決定し、前記ビット線上の前記電圧に依存して、前記ピクセルセンサの光への露光の間に前記スイッチング端子を前記ブースト電圧に接続し、前記オーバーフローキャパシタに蓄積された電荷の読み出しの間に前記スイッチング端子を接地または前記ブースト電圧のいずれかに接続するスイッチコントローラとを備える、装置。
［Ｃ２］
前記スイッチコントローラは、前記読み出しの間に前記スイッチング端子が接地に接続されたか前記ブースト電圧に接続されたかを示す信号を出力する、Ｃ１に記載の装置。
［Ｃ３］
前記スイッチコントローラは、前記ビット線上の前記電圧を予め定められた基準電圧と比較する比較器を備え、前記比較器は、前記ビット線上の前記電圧が前記予め定められた基準電圧よりも大きい場合、接地電圧の出力を有し、前記ビット線上の前記電圧が前記予め定められた基準電圧以下である場合、前記ブースト電圧の出力を有する、Ｃ１に記載の装置。
［Ｃ４］
前記容量性オーバーフローピクセルセンサは、前記容量性オーバーフローピクセルセンサ中のゲートにわたって最大許容電圧を設定するプロセスで構築され、ここで、前記浮遊拡散ノードは、前記装置を露光する前にリセット電圧にリセットされ、前記ブースト電圧プラス前記リセット電圧は、前記最大許容電圧未満である、Ｃ１に記載の装置。
［Ｃ５］
前記浮遊拡散ノードは、前記浮遊拡散ノード上の電圧振幅を特徴とし、ここで、前記予め定められた基準電圧は、前記電圧振幅を最大化するように選ばれる、Ｃ３に記載の装置。

Claims (5)

1. ビット線に接続された複数のピクセルセンサを備える装置であって、前記ピクセルセンサのうちの少なくとも１つは、
   スイッチング端子を有するオーバーフローキャパシタと、浮遊拡散ノードとを特徴とする容量性オーバーフローピクセルセンサと、
   行選択信号に応答して前記浮遊拡散ノードを前記ビット線に接続するバッファ増幅器と、
   前記スイッチング端子を接地またはブースト電圧のいずれかに接続するスイッチと、
   前記ビット線に接続され前記スイッチを制御するスイッチコントローラであって、前記ビット線上の電圧を監視し、前記ビット線上の前記電圧に依存して、前記ピクセルセンサの光への露光の間に前記スイッチング端子を前記ブースト電圧に接続し、前記オーバーフローキャパシタに蓄積された電荷の読み出しの間に前記スイッチング端子を接地または前記ブースト電圧のいずれかに接続するスイッチコントローラとを備える、装置。
2. 前記スイッチコントローラは、前記読み出しの間に前記スイッチング端子が接地に接続されたか前記ブースト電圧に接続されたかを示す信号を出力する、請求項１に記載の装置。
3. 前記スイッチコントローラは、前記ビット線上の前記電圧を予め定められた基準電圧と比較する比較器を備え、前記比較器は、前記ビット線上の前記電圧が前記予め定められた基準電圧よりも大きい場合、接地電圧の出力を有し、前記ビット線上の前記電圧が前記予め定められた基準電圧以下である場合、前記ブースト電圧の出力を有する、請求項１に記載の装置。
4. 前記容量性オーバーフローピクセルセンサは、前記スイッチの前記制御に基づいて、前記オーバーフローキャパシタの前記スイッチング端子を有さない端子の電圧を最大許容電圧に設定するプロセスで構築され、ここで、前記浮遊拡散ノードは、前記装置を露光する前にリセット電圧にリセットされ、前記ブースト電圧プラス前記リセット電圧は、前記最大許容電圧未満である、請求項１に記載の装置。
5. 前記浮遊拡散ノードは、前記浮遊拡散ノード上の電圧振幅を特徴とし、ここで、前記予め定められた基準電圧は、前記電圧振幅を最大化するように選ばれる、請求項３に記載の装置。

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