KR20130062188A - 이미지 센서 및 이를 포함하는 이미지 처리 장치 - Google Patents

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KR20130062188A
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삼성전자주식회사
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Abstract

본 발명에 따른 이미지 센서는 수신된 광 신호를 변환하여 광 전하를 출력하는 포토다이오드; 상기 포토다이오드에 인접하며, 상기 광 전하를 센싱하는 센싱 노드; 상기 광 전하를 전기 신호로 변환하여 출력 라인을 통해 출력하는 리드아웃 회로; 및 상기 센싱 노드와 변환 이득 제어 라인 사이에 형성되는 적어도 하나의 캐패시터를 포함하며, 상기 적어도 하나의 캐패시터 각각에 상응하는 상기 변환 이득 제어 라인은 적어도 하나의 제어 신호에 기초하여 접지 라인 또는 상기 출력 라인에 선택적으로 접속된다.

Description

이미지 센서 및 이를 포함하는 이미지 처리 장치{IMAGE SENSOR, AND IMAGE PROCESSING DEVICE INCLUDING THE SAME}
본 발명은 이미지 센서 및 이를 포함하는 이미지 처리 장치에 관한 것으로, 보다 구체적으로는 변환 이득을 조절할 수 있는 이미지 센서 및 이를 포함하는 이미지 처리 장치에 관한 것이다.
빛의 세기, 온도, 질량, 시간 등과 같은 유효한 물리량을 감지하여 전기 신호를 출력하는 픽셀 어레이를 포함하는 센서 장치가 다양한 분야에서 사용되고 있다. 특히, 촬상되는 피사체의 이미지를 측정하는 이미지 센서는 다양한 분야에 응용되고 있다. 이미지 센서에서는 광 신호를 전기 신호를 변환할 때의 이득인 변환 이득(conversion gain)이 중요하다.
이때, 이미지 센서로 입사되는 빛의 세기에 기초하여 빛의 양이 적은 경우 변환 이득을 증가시키고, 빛의 양이 많은 경우 변환 이득을 감소시킬 필요가 있다. 그러나, 변환 이득을 조절하기 위해 픽셀 내에 소자들을 추가로 구성하게 되는 경우 픽셀 전체 면적에 있어서 수광 영역이 차지할 수 있는 면적이 감소하게 되므로 비효율적이다.
따라서, 수광 영역의 면적에 영향 없이 입사되는 빛의 양에 따라 변환 이득이 증가 또는 감소되도록 조절할 수 있는 방안이 필요하다.
따라서, 본 발명이 해결하고자 하는 과제는 변환 이득(conversion gain)을 조절할 수 있는 이미지 센서를 제공하는 것이다.
상술한 과제를 해결하기 위한 실시예에 따른 이미지 센서는, 수신된 광 신호를 변환하여 광 전하를 출력하는 포토다이오드; 상기 포토다이오드에 인접하며, 상기 광 전하를 센싱하는 센싱 노드; 상기 광 전하를 전기 신호로 변환하여 출력 라인을 통해 출력하는 리드아웃 회로; 및 상기 센싱 노드와 변환 이득 제어 라인 사이에 형성되는 적어도 하나의 캐패시터를 포함하며, 상기 적어도 하나의 캐패시터 각각에 상응하는 상기 변환 이득 제어 라인은 적어도 하나의 제어 신호에 기초하여 접지 라인 또는 상기 출력 라인에 선택적으로 접속된다.
상기 리드아웃 회로는, 상기 센싱 노드의 출력을 그 입력으로 하는 소스 폴로워 증폭기로 동작하는 드라이브 트랜지스터; 및 상기 소스 폴로워 증폭기의 소스 단자와 상기 출력 라인 사이에 직렬 접속된 셀렉트 트랜지스터를 포함한다.
상기 출력 라인과 이격되어 배치된 상기 변환 이득 제어 라인은 상기 센싱 노드를 감싸도록 배치되며, 상기 적어도 하나의 캐패시터는 상기 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성된다.
상기 센싱 노드는 상기 출력 라인과 이격되어 배치된 제1 및 제2 변환 이득 제어 라인들 사이에 수평방향으로 배치되며, 상기 적어도 하나의 캐패시터 중 하나의 캐패시터는 상기 제1 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성되고, 다른 하나의 캐패시터는 상기 센싱 노드와 상기 제2 변환 이득 제어 라인 사이에 형성된다.
상기 출력 라인과 이격되어 상기 센싱 노드를 감싸도록 배치된 제1 변환 이득 제어 라인의 상부에 제2 변환 이득 제어 라인이 적층되며, 상기 적어도 하나의 캐패시터 중 하나의 캐패시터는 상기 제1 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성되고, 다른 하나의 캐패시터는 상기 센싱 노드와 상기 제2 변환 이득 제어 라인 사이에 형성된다.
상기 이미지 센서는, 상기 변환 이득 제어 라인과 전원 전압 사이에 연결되며, 부스팅 제어 신호에 기초하여 상기 변환 이득 제어 라인을 상기 전원 전압으로 접속하는 스위치를 더 포함하며, 상기 변환 이득 제어 라인이 상기 접지 라인에 접속된 경우, 상기 부스팅 제어 신호에 기초하여 상기 센싱 노드에서의 전압이 상기 전원 전압에 상응하는 부스팅 전압만큼 증가된다.
상기 변환 이득 제어 라인이 상기 출력 라인에 접속된 경우, 상기 부스팅 제어 신호에 기초하여 상기 센싱 노드에서의 전압이 리셋 전압에 상응하는 부스팅 전압만큼 증가된다.
상술한 과제를 해결하기 위한 실시예에 따른 이미지 센서는, 복수의 단위 픽셀들을 포함하는 픽셀 어레이; 상기 픽셀 어레이의 동작을 제어하며, 상기 복수의 단위 픽셀들의 출력을 제어하기 위한 적어도 하나의 제어 신호를 출력하는 타이밍 컨트롤러; 및 상기 적어도 하나의 제어 신호에 기초하여 상기 픽셀 어레이에 구비된 다수의 컬럼 라인에 대응하는 단위 픽셀들의 변환 이득을 조절하기 위해 상기 다수의 컬럼 라인 각각에 대응하는 다수의 스위치를 포함하는 스위칭 회로를 포함하며, 상기 단위 픽셀은, 수신된 광 신호를 변환하여 광 전하를 출력하는 포토다이오드; 상기 포토다이오드에 인접하며, 상기 광 전하를 센싱하는 센싱 노드; 상기 광 전하를 전기 신호로 변환하여 출력 라인을 통해 출력하는 리드아웃 회로; 및 상기 센싱 노드와 변환 이득 제어 라인 사이에 형성되는 적어도 하나의 캐패시터를 포함하며, 상기 스위칭 회로는 상기 변환 이득 제어 라인의 연결을 선택적으로 제어한다.
본 발명에 따르면, 이미지 센서의 수광 영역의 면적을 감소시키지 않으면서도 변환 이득을 감소 또는 증가시키도록 조절할 수 있다.
또한, 이미지 센서의 변환 이득을 조절할 수 있기 때문에 고조도에서는 변환 이득을 감소시켜 최대한의 광 전하를 처리하여 신호대 잡음 비를 높이고, 저조도에서는 변환 이득을 증가시켜 감도(Sensitivity)를 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 2a 내지 도 2c는 다양한 단위 픽셀의 예를 도시한 상세 회로도이다.
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 도시한 상세 회로도이다.
도 4는 도 3a 내지 도 3b에 도시된 단위 픽셀을 포함하는 픽셀 어레이를 도시한 도면이다.
도 5는 도 3a 내지 도 3b에 도시된 단위 픽셀을 도시한 평면도이다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 이미지 센서의 단위 픽셀을 도시한 상세 회로도이다.
도 7은 도 6a 내지 도 6b에 도시된 단위 픽셀을 도시한 평면도이다.
도 8은 도 7의 다른 실시예에 따른 평면도이다.
도 9는 도 8을 a-a' 방향으로 절단한 픽셀의 단면을 도시한 도면이다.
도 10은 도 3a 내지 도 3b에 도시된 단위 픽셀의 센싱 노드를 부스팅하는 방법을 설명하기 위해 픽셀 어레이를 도시한 도면이다.
도 11은 도 3a 내지 도 3b에 도시된 단위 픽셀의 저변환 이득 모드에서의 센싱 노드를 부스팅하는 방법을 설명하기 위한 타이밍도이다.
도 12는 도 3a 내지 도 3b에 도시된 단위 픽셀의 고변환 이득 모드에서의 센싱 노드를 부스팅하는 방법을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 일 실시 예에 따른 카메라 시스템을 도시한 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 도시한 블록도이다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 1을 참조하면, 이미지 센서(10)는 타이밍 컨트롤러(20), 로우 디코더(30), 픽셀 어레이(40), 스위칭 회로(50), 아날로그 디지털 변환기(60, ADC: Analog to Digital Converter), 메모리(70) 및 이미지 시그널 프로세서(80, Image Signal Processor)를 포함한다.
이미지 센서(10)는 광 신호를 전기 신호로 변환하여 출력한다. 타이밍 컨트롤러(20)는 이미지 센서(10)의 동작 타이밍을 제어한다. 예컨대, 타이밍 컨트롤러(20)는 이미지 센서(10)의 트랜스퍼 게이트 제어신호를 통해 집광 시간을 제어할 수 있다. 또한, 타이밍 컨트롤러(20)는 픽셀 어레이(40)에 포함된 단위 픽셀들의 변환 이득을 조절하기 위한 변환 이득 제어 신호(CGCS)를 스위칭 회로(50)로 출력할 수 있다.
픽셀 어레이(40)는 복수의 단위 픽셀들(100)을 포함한다. 설명의 편의를 위하여 단위 픽셀(100)에 대해서는 후술하기로 한다.
스위칭 회로(50)는 변환 이득 제어 신호(CGCS)에 기초하여 픽셀 어레이(40)에 구비된 다수의 컬럼 라인에 대응하는 단위 픽셀들(100)의 변환 이득을 조절하기 위해 다수의 컬럼 라인 각각에 대응하는 다수의 스위치를 포함할 수 있다.
로우 디코더(30)는 타이밍 컨트롤러(20)로부터 제공되는 로우 어드레스(row address)에 응답하여 픽셀 어레이(40)의 복수의 로우(Row)들 중에서 어느 하나의 로우에 대한 동작(출력) 타이밍을 제어한다.
ADC(60)는 픽셀 어레이(40)에서 출력되는 아날로그 신호를 디지털 신호로 변환한다. 메모리(70)는 버퍼 메모리(Buffer memory) 또는 프레임 메모리(Frame memory)라 칭할 수 있다. 메모리(70)는 디지털 변환된 신호를 프레임 단위로 저장할 수 있다. 이미지 시그널 프로세서(80)는 메모리(70)에 저장된 디지털 형태의 이미지 신호를 이용하여 필요한 신호 처리를 수행한다. 신호 처리에는 색 보간(Color interpolation), 색 보정(Color correction), 자동 백색 보정(Auto white balance), 감마 보정(Gamma correction), 색 포화 보정(Color saturation correction), 포맷 변환(Formatting), 불량 픽셀 보정(Bad Pixel Correction), 색도 보정(Hue correction) 등의 과정이 포함될 수 있다.
이때, ADC(60)는 CDS(Correlated Double Sampling) 방식의 적용에 따라 아날로그 CDS, 디지털 CDS 또는 듀얼 CDS(Dual CDS) 방식별로 그 구조가 변경될 수 있다. 또한, ADC(60)는 이미지 센서(10)의 컬럼 별로 배치되는 컬럼 ADC(Column ADC) 또는 하나의 ADC가 배치되는 싱글 ADC(Single ADC)로 구현될 수 있다.
도 1에서는, 이미지 시그널 프로세서(80)가 이미지 센서(10)내에 포함된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 이미지 시그널 프로세서(80)는 이미지 센서(10)와 별도의 칩으로 구현될 수 있다.
도 2a 내지 도 2c는 다양한 단위 픽셀의 예를 도시한 상세 회로도이다.
도 2a를 참조하면, 단위 픽셀(100a)은 포토 다이오드(PD), 트랜스퍼 트랜지스터(Tx), 센싱 노드(FD), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 포함한다.
여기서, 포토다이오드(PD)는 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2a에서는 하나의 포토다이오드(PD)와 4개의 MOS트랜지스터들(Tx, Rx, Dx, 및 Sx)을 구비하는 4T 구조의 단위 픽셀을 예시하고 있지만, 본 발명에 따른 실시 예가 이에 한정되는 것은 아니며, 단위 픽셀의 다른 실시 예가 도 2b 내지 도 2c에 도시되어 있다.
도 2b에 도시된 단위 픽셀(100b)은 5-트랜지스터(5T) 구조의 단위 픽셀로서, 포토다이오드(PD), 리셋 트랜지스터(Rx), 트랜스퍼 트랜지스터(Tx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)를 포함하며, 이외에 하나의 트랜지스터(Gx)를 더 포함한다.
도 2c에 도시된 단위 픽셀(100c)은 5-트랜지스터 단위 픽셀로서, 포토다이오드(PD), 리셋 트랜지스터(Rx), 트랜스퍼 트랜지스터(Tx), 드라이브 트랜지스터(Dx), 셀렉트 트랜지스터(Sx)를 포함하며, 이외에 한 개의 트랜지스터(Px)를 더 포함한다.
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀을 도시한 상세 회로도이다. 본 발명에서는, 4개의 트랜지스터들(Tx, Rx, Dx, Sx)과 하나의 포토다이오드(PD)를 구비하는 4T 구조의 단위 픽셀을 예로 들어 설명하나, 이에 한정되는 것은 아니며, 예컨대, 드라이브 트랜지스터(Dx)와 셀렉트 트랜지스터(Sx)를 포함하는 적어도 3개의 트랜지스터들과 포토다이오드(PD)를 포함하는 모든 회로들에 본 발명에 따른 실시 예가 적용될 수 있다.
도 3a를 참조하면, 단위 픽셀(100)은 포토다이오드(PD), 센싱 노드(FD), 캐패시터(CCT), 리드아웃(read out) 회로(101) 및 출력 라인을 포함한다. 포토다이오드(PD)는 수신된 광신호를 변환하여 광 전하를 출력한다.
센싱 노드(FD)는 포토다이오드(PD)에 인접하며, 광 전하를 센싱한다. 리셋 트랜지스터(Rx)의 소스 단자를 플로팅 확산 노드(FD; Floating Diffusion) 또는 센싱 노드라 칭할 수 있다.
리드아웃 회로(101)는 센싱 노드(FD)의 광 전하를 전기 신호로 변환하여 출력하며, 출력 라인은 리드아웃 회로(101)에 연결되어 전기 신호(Vout)를 출력한다. 이때, 리드아웃 회로(101)는 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx), 셀렉트 트랜지스터(Sx)를 포함할 수 있다.
센싱 노드(FD)는 드라이브 트랜지스터(Dx)의 게이트 단자, 리셋 트랜지스터(Rx)의 소스 단자 및 트랜스퍼 트랜지스터(Tx)의 드레인 단자 간의 메탈 콘택을 통해 형성된 기생 캐패시터(parasitic capacitor)인 CFD를 포함할 수 있다.
캐패시터(CCT)는 센싱 노드(FD)와 변환 이득 제어 라인(CGC) 사이에 형성된 기생 캐패시터일 수 있다. 스위칭 회로(102)는 변환 이득 제어 신호(CGCS)에 기초하여 변환 이득 제어 라인(CGC)을 접지 라인 또는 출력 라인으로 접속시킨다. 이때, 변환 이득 제어 신호(CGCS)는 저변환 이득 제어 신호(LCG) 및 고변환 이득 제어 신호(HCG)를 포함할 수 있다.
도 1 내지 도 3b를 참조하면, 캐패시터(CCT)는 센싱 노드(FD)와 변환 이득 제어 라인(CGC) 사이에 형성되며, 스위칭 회로(102)는 캐패시터(CCT)와 접지 라인 및 출력 라인 사이에 연결된다.
스위칭 회로(102)는 변환 이득 제어 신호(LCG, HCG)에 기초하여 변환 이득 제어 라인(CGC)을 접지 라인 또는 출력 라인에 선택적으로 접속시킬 수 있다.
즉, 타이밍 컨트롤러(20)는 포토다이오드(PD)로부터 수신되는 광신호의 세기에 기초하여 변환 이득 제어 라인(CGC)이 접지 라인 또는 출력 라인에 접속되도록 제1 스위치(SW1) 및 제2 스위치(SW2) 각각을 제어하기 위한 저변환 이득 제어 신호(LCG) 및 고변환 이득 제어 신호(HCG)를 출력할 수 있다.
예컨대, 포토다이오드(PD)로부터 수신되는 광신호의 세기가 높은 경우 타이밍 컨트롤러(20)로부터 출력되는 저변환 이득 제어 신호(LCG)에 기초하여 제1 스위치(SW1)가 클로즈되므로, 포토다이오드(PD)로부터 출력되는 광 전하는 캐패시터(CCT) 및 기생 캐패시터(CFD)에 충전된다.
그 결과, 타이밍 컨트롤러(20)로부터 저변환 이득 제어 신호(LCG)가 입력되는 경우 센싱 노드(FD)에서의 캐패시턴스는 CCT + CFD로 증가하게 되므로, 센싱 노드(FD)에서의 유효 캐패시턴스(effective capacitance)의 증가는 출력 전압을 감소시키고, 이로 인해 이미지 센서의 변환 이득은 감소하게 된다.
반면, 포토다이오드(PD)로부터 수신되는 광신호의 세기가 낮은 경우 타이밍 컨트롤러(20)로부터 출력되는 고변환 이득 제어 신호(HCG)에 기초하여 제2 스위치(SW2)가 클로즈된다. 그러면, 센싱 노드(FD)와 변환 이득 제어 라인(CGC)의 전압은 동일한 방향(예컨대, 증가 또는 감소하는)으로 변경되어 센싱 노드(FD)와 변환 이득 제어 라인(CGC)의 노드 간의 전위차의 변화가 작아지게 되고, 드라이브 트랜지스터(Dx)의 전압 이득이 1 값을 갖는 경우 변환 이득 제어 라인(CGC)에서의 전압(Vout)은 센싱 노드(FD)의 전압과 동일한 크기로 변화하게 되므로 캐패시터(CCT) 양단의 전압 차는 일정하게 유지되어 캐패시터(CCT)에는 전하가 충전되지 않게 된다. 따라서, 포토다이오드(PD)로부터 출력되는 광 전하는 기생 캐패시터(CFD)에만 충전된다.
상술한 바와 같이, 센싱 노드(FD)와 변환 이득 제어 라인(CGC)에서의 전압이 동일한 방향으로 변경됨에 따라 캐패시터(CCT)의 유효 캐패시턴스(CCT,eff)는 수학식 1과 같이 감소될 수 있다. 이때, 리드아웃 회로(101)를 구성하는 드라이브 트랜지스터(Dx)는 소스 폴로워 형태로, 그 이득(ASF)이 1 보다 작은 양의 값, 예컨대, 0.8 내지 0.9의 값을 갖게 된다.
[수학식 1]
ＣCT , eff = (1-ASF)ＣCT
따라서, 타이밍 컨트롤러(20)로부터 고변환 이득 제어 신호(HCG)가 입력되는 경우 센싱 노드(FD)에서의 캐패시턴스는 (0.1)CCT + CFD로 감소하게 되므로, 센싱 노드(FD)에서의 유효 캐패시턴스의 감소에 센싱 노드(FD)에서의 유효 캐패시턴스(effective capacitance)의 감소는 출력 전압을 증가시키고, 이로 인해 이미지 센서의 변환 이득은 증가하게 된다.
도 4는 도 3a 내지 도 3b에 도시된 단위 픽셀을 포함하는 픽셀 어레이를 도시한 도면이다. 도 4에서는 설명의 편의를 위해 픽셀 어레이(40)에 구비된 복수의 컬럼(Column)들 중에서 어느 하나의 컬럼에 대응하는 단위 픽셀들(100)만을 도시하였다.
도 1 내지 도 4를 참조하면, 단위 픽셀들(100)에 대응하는 변환 이득 제어 라인(CGC)은 타이밍 컨트롤러(20)로부터 입력되는 저변환 이득 제어 신호(LCG) 또는 고변환 이득 제어 신호(HCG)에 의해 제어되는 제1 스위치(SW1) 및 제2 스위치(SW2)의 동작에 기초하여 접지 라인 또는 출력 라인으로 접속될 수 있게 된다.
도 3b 내지 도 4에서는, 스위칭 회로(102) 두 개의 스위치들(SW1, SW2)에 의해 구현되는 예를 도시하였으나, 이에 한정되는 것은 아니다. 예컨대, 스위치 회로(102)는 트랜지스터에 의해 구현될 수도 있다.
도 5는 도 3a 내지 도 3b에 도시된 단위 픽셀을 도시한 평면도이다.
도 1 내지 도 5를 참조하면, 이미지 센서의 픽셀(100)은 수광 영역(110, 예컨대, 포토다이오드), 트랜스퍼 트랜지스터를 구성하는 트랜스퍼 게이트(120), 리셋 트랜지스터를 구성하는 리셋 게이트(130), 드라이브 트랜지스터를 구성하는 드라이브 게이트(140) 및 셀렉트 트랜지스터를 구성하는 셀렉트 게이트(150)를 포함한다.
트랜스퍼 게이트(120)는 메탈 콘택(160c)을 통해 게이트 제어 신호를 입력 받을 수 있다. 리셋 게이트(130)는 메탈 콘택(160d)를 통해 게이트 제어 신호를 입력 받을 수 있다. 셀렉트 게이트(150)는 메탈 콘택(160g)을 통해 게이트 제어 신호를 입력 받을 수 있다.
리셋 트랜지스터의 드레인(Drain) 단자는 메탈 콘택(160e)을 통해 리셋 전압을 입력받을 수 있다. 드라이브 트랜지스터의 드레인 단자는 메탈 콘택(160f)을 통해 전원전압단과 연결될 수 있다. 드라이브 게이트(140)는 메탈 콘택(160a)과 메탈 콘택(160b)을 통해 리셋 트랜지스터의 소스 단자와 연결된다.
센싱 노드(170)는 두 메탈 콘택(160a, 160b)을 통해 형성된 기생 캐패시터(parasitic capacitor)를 포함할 수 있다. 리셋 트랜지스터의 소스 단자를 플로팅 확산 노드(FD; Floating Diffusion) 또는 센싱 노드(170)라 칭할 수 있다. 셀렉트 트랜지스터의 소스 단자는 메탈 콘택(160h)을 통해 출력 라인(180)과 연결된다.
출력 라인(180)은 메탈 콘택(160h)과 연결되며, 변환 이득 제어 라인(190)과 이격되어 배치될 수 있다.
변환 이득 제어 라인(190)은 센싱 노드(170)를 감싸도록 배치될 수 있다. 변환 이득 제어 라인(190)이 센싱 노드(170)를 감싸도록 배치됨에 따라 센싱 노드(170)를 각 게이트(120, 130, 150)의 메탈 콘택(160c, 160d, 160g)과 격리시킴으로써, 센싱 노드(170)와 각 게이트(120, 130, 150)의 메탈 콘택(160c, 160d, 160g) 사이의 기생 캐패시턴스를 감소시킬 수 있다.
변환 이득 제어 라인(190)이 센싱 노드(170)를 감싸도록 배치되지 않고, 메탈 콘택(160c, 160d, 160g)의 적어도 일부만을 감싸도록 배치될 수 있다. 메탈 콘택들(160a~160h)은 폴리 실리콘 등의 전도성을 갖는 다른 형태의 콘택으로 대체될 수 있다. 드라이브 트랜지스터는 소스 폴로워(Source follower) 구조를 포함할 수 있다.
이때, 캐패시터(CCT)는 센싱 노드(170)와 변환 이득 제어 라인(190) 사이에 형성되는 기생 캐패시터일 수 있다. 센싱 노드(170)를 각 게이트(120, 130, 150)의 메탈 콘택(160c, 160d, 160g)과 격리시키기 위해서, 상술한 바와 같이, 변환 이득 제어 라인(190)이 센싱 노드(170)를 감싸도록 배치될 수도 있고, 메탈 콘택(160c, 160d, 160g)의 적어도 일부 만을 감싸도록 배치될 수도 있으며, 또는 변환 이득 제어 라인(190)이 센싱 노드(170)와 메탈 콘택(160c, 160d, 160g)중 적어도 하나의 콘택 사이에 위치하도록 배치될 수 있으나, 본 발명의 실시 예가 이에 한정되는 것은 아니다.
즉, 출력 라인(180)과 이격되어 배치된 변환 이득 제어 라인(190)을 선택적으로 출력 라인(180) 또는 접지 라인으로 연결함에 따라, 센싱 노드(170)의 유효 캐패시턴스가 증가 또는 감소하도록 조절할 수 있게 된다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 이미지 센서의 단위 픽셀을 도시한 상세 회로도이다. 도 6a를 참조하면, 본 발명의 다른 실시예에 따른 단위 픽셀(200)은 도 3a에 도시된 본 발명의 일 실시예에 따른 단위 픽셀(100)과 유사하다. 따라서, 설명의 중복을 피하기 위하여, 도 3a의 단위 픽셀(100)과의 차이점을 위주로 기술한다.
도 6a를 참조하면, 단위 픽셀(200)은 포토다이오드(PD), 센싱 노드(FD), 제1 캐패시터(CCT1), 제2 캐패시터(CCT2), 리드아웃 회로(201) 및 출력 라인을 포함한다.
제1 캐패시터(CCT1) 및 제2 캐패시터(CCT2)는 센싱 노드(FD)와 각각의 변환 이득 제어 라인(CGC1, CGC2) 사이에 형성된 기생 캐패시터 일 수 있다. 스위칭 회로(202)는 제1 변환 이득 제어 신호(CGCS1) 및 제2 변환 이득 제어 신호(CGCS2)에 기초하여 변환 이득 제어 라인(CGC1, CGC2)을 각각 접지 라인 또는 출력 라인으로 접속시킨다. 이때, 제1 변환 이득 제어 신호(CGCS1) 및 제2 변환 이득 제어 신호(CGCS2)는 각각 제1 및 제2 저변환 이득 제어 신호(LCG1, LCG2) 및 제1 및 제2 고변환 이득 제어 신호(HCG1, HCG2)를 포함할 수 있다.
도 6b를 참조하면, 제1 캐패시터(CCT1)는 센싱 노드(FD)와 제1 변환 이득 제어 라인(CGC1) 사이에 형성되며, 제2 캐패시터(CCT2)는 센싱 노드(FD)와 제2 변환 이득 제어 라인(CGC2) 사이에 형성될 수 있다.
스위칭 회로(202)는 변환 이득 제어 신호(LCG1, HCG1, LCG2, HCG2)에 기초하여 제1 및 제2 변환 이득 제어 라인(CGC1, CGC2)을 접지 라인 또는 출력 라인에 선택적으로 접속시킬 수 있다.
즉, 타이밍 컨트롤러(20)는 포토다이오드(PD)로부터 수신되는 광신호의 세기에 기초하여 제1 및 제2 변환 이득 제어 라인(CGC1, CGC2)이 접지 라인 또는 출력 라인에 접속되도록 제3 스위치(SW3) 내지 제6 스위치(SW6) 각각을 제어하기 위한 저변환 이득 제어 신호(LCG1, LCG2) 및 고변환 이득 제어 신호(HCG1, HCG2)를 출력할 수 있다.
예컨대, 타이밍 컨트롤러(20)로부터 출력되는 제1 및 제2 저변환 이득 제어 신호(LCG1, LCG2)에 기초하여 제3 스위치(SW3) 및 제5 스위치(SW5)가 클로즈되는 경우, 센싱 노드(FD)에서의 유효 캐패시턴스는 CCT1 + CCT2 + CFD로 증가하게 되므로, 이미지 센서의 변환 이득은 감소하게 된다.
타이밍 컨트롤러(20)로부터 출력되는 제1 고변환 이득 제어 신호(HCG1) 및 제2 저변환 이득 제어 신호(LCG2)에 기초하여 제4 스위치(SW4) 및 제5 스위치(SW5)가 클로즈되는 경우, 센싱 노드(FD)에서의 유효 캐패시턴스는 (0.1)CCT1 + CCT2 + CFD로 감소하게 되므로, 제3 스위치(SW3) 및 제5 스위치(SW5)가 클로즈되는 경우보다 이미지 센서의 변환 이득이 증가하게 된다.
또한, 타이밍 컨트롤러(20)로부터 출력되는 제1 저변환 이득 제어 신호(LCG1) 및 제2 고변환 이득 제어 신호(HCG2)에 기초하여 제3 스위치(SW3) 및 제6 스위치(SW6)가 클로즈되는 경우, 센싱 노드(FD)에서의 유효 캐패시턴스는 CCT1 + (0.1)CCT2 + CFD로 감소하게 되므로, 제3 스위치(SW3) 및 제5 스위치(SW5)가 클로즈되는 경우보다 이미지 센서의 변환 이득이 증가하게 된다.
타이밍 컨트롤러(20)로부터 출력되는 제1 및 제2 고변환 이득 제어 신호(HCG1, HCG2)에 기초하여 제4 스위치(SW4) 및 제6 스위치(SW6)가 클로즈되는 경우, 센싱 노드(FD)에서의 유효 캐패시턴스는 (0.1)(CCT1 + CCT2) + CFD로 감소하게 되므로, 이미지 센서의 변환 이득은 증가하게 된다.
따라서, 포토다이오드(PD)로부터 수신되는 광신호의 세기에 기초하여 센싱 노드(FD)에서의 유효 캐패시턴스가 증가 또는 감소되도록 조절함에 따라 출력 전압을 제어함으로써, 이미지 센서의 변환 이득이 감소 또는 증가되도록 조절할 수 있게 된다.
도 6a 내지 도 6b에서는 제1 캐패시터(CCT1) 및 제2 캐패시터(CCT2)가 센싱 노드(FD)와 변환 이득 제어 라인(CGC) 사이에 병렬로 형성되는 예를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 7은 도 6a 내지 도 6b에 도시된 단위 픽셀을 도시한 평면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 단위 픽셀(200)은 도 5에 도시된 본 발명의 일 실시예에 따른 단위 픽셀(100)과 유사하다. 따라서, 설명의 중복을 피하기 위하여, 도 5의 단위 픽셀(100)과의 차이점을 위주로 기술한다.
이미지 센서의 픽셀(200)의 출력 라인(280)은 제1 변환 이득 제어 라인(290a) 및 제2 변환 이득 제어 라인(290b)과 이격되어 배치되며, 제1 변환 이득 제어 라인(290a) 및 제2 변환 이득 제어 라인(290b)은 분리되어 배치될 수 있다.
센싱 노드(270)는 제1 변환 이득 제어 라인(290a)과 제2 변환 이득 제어 라인(290b) 사이에 수평방향으로 배치될 수 있다. 이때, 제1 캐패시터(CCT1)는 제2 변환 이득 제어 라인(290b)과 센싱 노드(270) 사이에 형성되며, 제2 캐패시터(CCT2)는 센싱 노드(270)와 제1 변환 이득 제어 라인(290a) 사이에 형성될 수 있다.
즉, 출력 라인(280)과 이격되어 배치된 제1 및 제2 변환 이득 제어 라인(290a, 290b)이 각각 선택적으로 출력 라인(280) 또는 접지 라인으로 연결됨에 따라, 센싱 노드(270)의 유효 캐패시턴스가 증가 또는 감소하도록 조절할 수 있게 된다.
도 8은 도 7의 다른 실시예에 따른 평면도이고, 도 9는 도 8을 a-a' 방향으로 절단한 픽셀의 단면을 도시한 도면이다. 도 8을 참조하면, 도 5 및 도 7의 구성과 변환 이득 제어 라인(290a, 290b)의 레이아웃을 제외하고는 사실상 동일한 것을 확인할 수 있다. 따라서, 설명의 중복을 피하기 위하여, 도 7의 단위 픽셀(200)과의 차이점을 위주로 기술한다.
도 8을 참조하면, 이미지 센서의 픽셀(200')의 제1 변환 이득 제어 라인(290a)은 출력 라인(280)과 동일한 레이어(layer) 상에 이격되어 배치될 수 있다. 제1 변환 이득 제어 라인(290a)은 센싱 노드(270)를 감싸도록 배치될 수 있다. 제2 변환 이득 제어 라인(290b)은 센싱 노드(270) 및 제1 변환 이득 제어 라인(290a)의 상부에 적층되어 배치될 수 있다.
이때, 도 9에 도시된 바와 같이, 제1 캐패시터(CCT1)는 제1 변환 이득 제어 라인(290a)과 센싱 노드(270) 사이에 형성되며, 제2 캐패시터(CCT2)는 서로 다른 레이어 상에 배치된 센싱 노드(270)와 제2 변환 이득 제어 라인(290b) 사이에 형성될 수 있다.
도 10은 도 3a 내지 도 3b에 도시된 단위 픽셀의 센싱 노드를 부스팅하는 방법을 설명하기 위해 픽셀 어레이를 도시한 도면이고, 도 11은 도 3a 내지 도 3b에 도시된 단위 픽셀의 저변환 이득 모드에서의 센싱 노드를 부스팅하는 방법을 설명하기 위한 타이밍도이고, 도 12는 도 3a 내지 도 3b에 도시된 단위 픽셀의 고변환 이득 모드에서의 센싱 노드를 부스팅하는 방법을 설명하기 위한 타이밍도이다.
도 10을 참조하면, 스위칭 회로(103)는 변환 이득 제어 신호(LCG, HCG)에 기초하여 변환 이득 제어 라인(CGC)을 접지 라인 또는 출력 라인으로 연결하기 위한 제1 스위치(SW1), 제2 스위치(SW2) 이외에 제3 스위치(SW3)를 더 포함할 수 있다.
제3 스위치(SW3)는 타이밍 컨트롤러(20)로부터 입력되는 부스팅 제어 신호(FDB)에 기초하여 클로즈되며, 제3 스위치(SW3)가 클로즈되는 경우 변환 이득 제어 라인(CGC)은 전원 전압(VDD)으로 연결될 수 있다.
도 3a 내지 도 11을 참조하면, 제1 구간(T1) 내지 제2 구간(T2)에서, 타이밍 컨트롤러(20)로부터 입력되는 저변환 이득 제어 신호(LCG)에 기초하여 제1 스위치(SW1)가 클로즈되어 변환 이득 제어 라인(CGC)이 접지 라인에 연결된다.
제3 구간(T3)에서, 변환 이득 제어 라인(CGC)이 접지 라인에 연결된 상태에서 제1 스위치(SW1)가 턴오프되고, 부스팅 제어 신호(FDB)에 기초하여 제3 스위치(SW3)가 클로즈되어 변환 이득 제어 라인(CGC)이 전원 전압(VDD)으로 연결된다. 그러면, 센싱 노드(FD)에서의 전압(VFD)은 접지 전압에서 부스팅 전압(ΔVFDB)만큼 증가된다. 이때, 부스팅 전압(ΔVFDB)은 전원 전압(VDD)에 기초하여 수학식 2에 의해 산출될 수 있다.
[수학식 2]
Figure pat00001
다음으로, 제4 구간(T4)에서, 트랜스퍼 게이트 제어신호(TG)가 입력되면, 부스팅 전압(ΔVFDB)만큼 증가된 전압(VFD)을 이용하여 포토다이오드(PD)에서 센싱 노드(FD)로 광 전하가 전달된다.
즉, 포토다이오드(PD)로부터 수신되는 광신호의 세기가 높은 단위 픽셀의 저변환 이득 모드에서는, 센싱 노드(FD)에서의 전압(VFD)을 전원 전압(VDD)에 기초하여 증가시킴으로써 포토다이오드(PD)는 출력되는 광 전하를 센싱 노드(FD)로 빠르게 전달할 수 있게 된다.
도 12를 참조하면, 제1 구간(T1) 내지 제2 구간(T2)에서, 리셋 게이트 제어신호(RG)가 하이 레벨에서 로우 레벨로 천이될 때, 타이밍 컨트롤러(20)로부터 입력되는 저변환 이득 제어 신호(LCG)에 기초하여 접지 라인에 연결되어 있던 변환 이득 제어 라인(CGC)은 고변환 이득 제어 신호(HCG)에 기초하여 출력 라인에 연결된다.
제3 구간(T3)에서, 변환 이득 제어 라인(CGC)이 출력 라인에 연결된 상태에서 센싱 노드(FD)에서의 전압(VFD)은 접지 전압에서 부스팅 전압(ΔVFDB)만큼 증가된다. 부스팅 전압(ΔVFDB)은 리셋 전압(VRST)에 기초하여 수학식 3에 의해 산출될 수 있다. 이때, 리셋 전압(VRST)은 전원 전압(VDD)보다 작은 양의 값을 갖는다.
[수학식 3]
Figure pat00002
다음으로, 제4 구간(T4)에서, 트랜스퍼 게이트 제어신호(TG)가 입력되면, 부스팅 전압(ΔVFDB)만큼 증가된 전압(VFD)을 이용하여 포토다이오드(PD)에서 센싱 노드(FD)로 광 전하가 전달된다.
즉, 포토다이오드(PD)로부터 수신되는 광신호의 세기가 낮은 단위 픽셀의 고변환 이득 모드에서는, 센싱 노드(FD)에서의 전압(VFD)을 리셋 전압(VRST)에 기초하여 증가시킴으로써 포토다이오드(PD)는 출력되는 광 전하를 센싱 노드(FD)로 빠르게 전달할 수 있게 된다.
이때, 포토다이오드(PD)로부터 출력되는 광 전하를 센싱 노드(FD)로 전달하기 위한 트랜스퍼 게이트 제어신호(TG)는 턴온 및 턴오프되는 시간이 정해져 있기 때문에, 포토다이오드(PD)로 수신되는 광신호의 세기가 크고, 이를 위한 센싱 노드(FD)에서의 캐패시턴스가 크더라도, 트랜스퍼 게이트 제어신호(TG)의 턴온 시간 내에 광 전하를 센싱 노드(FD)로 전달하지 못하는 경우가 발생할 수 있다.
따라서, 센싱 노드(FD)에서의 전압(VFD)을 증가시킴으로써, 포토다이오드(PD)로부터 출력되는 광 전하를 센싱 노드(FD)로 빠르게 전달할 수 있게 된다.
도 13은 본 발명의 일 실시 예에 따른 카메라 시스템을 도시한 블록도이다. 여기서, 카메라 시스템은 일 예로 디지털 카메라를 포함할 수 있다.
도 13을 참조하면, 카메라 시스템(170)은 렌즈(171)와 이미지 센서(172)와 모터부(173) 및 엔진부(174)를 포함할 수 있다. 이때, 이미지 센서(172)에는 도 1 내지 도 12에서 설명된 픽셀 구조가 적용될 수 있다.
렌즈(171)는 이미지 센서(172)의 수광 영역(예컨대, 포토다이오드)으로 입사 광을 집광시킨다. 이미지 센서(172)는 렌즈(171)를 통하여 입사된 광에 기초하여 이미지 데이터를 생성한다. 이미지 센서(172)는 클록 신호(CLK)에 기초하여 이미지 데이터를 제공할 수 있다. 실시 예에 따라, 이미지 센서(172)는 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(174)와 인터페이싱할 수 있다. 모터부(173)는 엔진부(174)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈(171)의 포커스(Focus)를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다. 엔진부(174)는 이미지 센서(172) 및 모터부(173)를 제어한다. 또한, 엔진부(174)는 이미지 센서(172)로부터 수신된 거리 및/또는 이미지 데이터에 기초하여 피사체와의 거리, 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(174)는 호스트/어플리케이션(175)에 연결될 수 있으며, 엔진부(174)는 마스터 클록(MCLK)에 기초하여 YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(175)에 제공할 수 있다. 또한, 엔진부(174)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(175)과 인터페이싱할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 도시한 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(180)은 프로세서(181), 메모리 장치(182), 저장 장치(183), 입출력 장치(184), 파워 서플라이(185) 및 이미지 센서(186)를 포함할 수 있다. 이때, 이미지 센서(186)에는 도 1 내지 도 12에서 설명된 픽셀 구조가 적용될 수 있다.
한편, 도 14에는 도시되지 않았지만, 컴퓨팅 시스템(180)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(Port)들을 더 포함할 수 있다.
프로세서(181)는 특정 계산들 또는 태스크(Task)들을 수행할 수 있다. 실시 예에 따라, 프로세서(181)는 마이크로프로세서(Micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)를 포함할 수 있다. 프로세서(181)는 어드레스 버스(Address bus), 제어 버스(Control bus) 및 데이터 버스(Data bus)를 통하여 메모리 장치(182), 저장 장치(183) 및 입출력 장치(184)와 통신을 수행할 수 있다.
실시 예에 따라, 프로세서(181)는 PCI(Peripheral Component Interconnect) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(182)는 컴퓨팅 시스템(180)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(182)는 디램(DRAM), 모바일 DRAM(Mobile DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM) 등으로 구현될 수 있다.
저장 장치(183)는 SSD(Solid State Drive), HDD(Hard Disk Drive), 씨디 롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(184)는 키보드(Keyboard), 키 패드(Keypad), 마우스(Mouse) 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(185)는 컴퓨팅 시스템(180)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(186)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(181)와 연결되어 통신을 수행할 수 있다. 이미지 센서(186)는 프로세서(181)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(180)은 이미지 센서(186)를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(180)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트 폰(Smart phone) 등을 포함할 수 있다.
도 15는 도 14의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(190)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, AP(Application Processor, 1900), 이미지 센서(1920) 및 디스플레이(1930) 등을 포함할 수 있다. AP(1900)의 CSI 호스트(Camera Serial Interface Host, 1902)는 CSI를 통하여 이미지 센서(1920) 내의 CSI 장치(1921)와 시리얼 통신을 수행할 수 있다. 일 실시 예에서, CSI 호스트(1902)는 DES(DESerializer)를 포함할 수 있고, CSI 장치(1921)는 SER(SERializer)을 포함할 수 있다. 이때, 이미지 센서(1920)에는 도 1 내지 도 12에서 설명된 픽셀 구조가 적용될 수 있다.
AP(1900)의 DSI 호스트(Display Serial Interface Host, 1901)는 DSI를 통하여 디스플레이(1930)의 DSI 장치(1931)와 시리얼 통신을 수행할 수 있다. 일 실시 예에서, DSI 호스트(1901)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1931)는 디시리얼라이저(DES)를 포함할 수 있다. 컴퓨팅 시스템(190)은 AP(1900)와 통신을 수행할 수 있는 RF(Radio Frequency) 칩(1940)을 더 포함할 수 있다. AP(1900)의 PHY(Physical layer, 1903)와 RF 칩(1940)의 PHY(1941)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, AP(1900)는 PHY(1903)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1904)를 더 포함할 수 있다.
컴퓨팅 시스템(190)은 GPS(Global Positioning System, 1910), 스토리지(1950), 마이크(1960), DRAM(Dynamic Random Access Memory, 1970) 및 스피커(1980)를 포함할 수 있다. 또한, 컴퓨팅 시스템(190)은 UWB(Ultra WideBand, 1993), WLAN(Wireless Local Area Network, 1992) 및 WIMAX(Worldwide Interoperability for Microwave Access, 1991) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(190)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 이미지 센서 100, 200, 200': 단위픽셀
101, 201: 리드아웃 회로 102, 103, 202: 스위칭 회로
110, 210: 수광 영역 120, 220: 트랜스퍼 게이트
130, 230: 리셋 게이트 140, 240: 드라이브 게이트
150, 250: 셀렉트 게이트 160a~160h, 260a~260h: 메탈 콘택
170, 270: 센싱 노드 180, 280: 출력 라인
190, 290a, 290b: 변환 이득 제어 라인

Claims (10)

  1. 수신된 광 신호를 변환하여 광 전하를 출력하는 포토다이오드;
    상기 포토다이오드에 인접하며, 상기 광 전하를 센싱하는 센싱 노드;
    상기 광 전하를 전기 신호로 변환하여 출력 라인을 통해 출력하는 리드아웃 회로; 및
    상기 센싱 노드와 변환 이득 제어 라인 사이에 형성되는 적어도 하나의 캐패시터를 포함하며,
    상기 적어도 하나의 캐패시터 각각에 상응하는 상기 변환 이득 제어 라인은 적어도 하나의 제어 신호에 기초하여 접지 라인 또는 상기 출력 라인에 선택적으로 접속되는 이미지 센서.
  2. 제1항에 있어서, 상기 리드아웃 회로는,
    상기 센싱 노드의 출력을 그 입력으로 하는 소스 폴로워 증폭기로 동작하는 드라이브 트랜지스터; 및
    상기 소스 폴로워 증폭기의 소스 단자와 상기 출력 라인 사이에 직렬 접속된 셀렉트 트랜지스터를 포함하는 이미지 센서.
  3. 제2항에 있어서,
    상기 출력 라인과 이격되어 배치된 상기 변환 이득 제어 라인은 상기 센싱 노드를 감싸도록 배치되며,
    상기 적어도 하나의 캐패시터는 상기 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성되는 이미지 센서.
  4. 제2항에 있어서,
    상기 센싱 노드는 상기 출력 라인과 이격되어 배치된 제1 및 제2 변환 이득 제어 라인들 사이에 수평방향으로 배치되며,
    상기 적어도 하나의 캐패시터 중 하나의 캐패시터는 상기 제1 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성되고, 다른 하나의 캐패시터는 상기 센싱 노드와 상기 제2 변환 이득 제어 라인 사이에 형성되는 이미지 센서.
  5. 제2항에 있어서,
    상기 출력 라인과 이격되어 상기 센싱 노드를 감싸도록 배치된 제1 변환 이득 제어 라인의 상부에 제2 변환 이득 제어 라인이 적층되며,
    상기 적어도 하나의 캐패시터 중 하나의 캐패시터는 상기 제1 변환 이득 제어 라인과 상기 센싱 노드 사이에 형성되고, 다른 하나의 캐패시터는 상기 센싱 노드와 상기 제2 변환 이득 제어 라인 사이에 형성되는 이미지 센서.
  6. 제2항에 있어서, 상기 이미지 센서는,
    상기 변환 이득 제어 라인과 전원 전압 사이에 연결되며, 부스팅 제어 신호에 기초하여 상기 변환 이득 제어 라인을 상기 전원 전압으로 접속하는 스위치를 더 포함하며,
    상기 변환 이득 제어 라인이 상기 접지 라인에 접속된 경우, 상기 부스팅 제어 신호에 기초하여 상기 센싱 노드에서의 전압이 상기 전원 전압에 상응하는 부스팅 전압만큼 증가되는 이미지 센서.
  7. 제6항에 있어서,
    상기 변환 이득 제어 라인이 상기 출력 라인에 접속된 경우, 상기 부스팅 제어 신호에 기초하여 상기 센싱 노드에서의 전압이 리셋 전압에 상응하는 부스팅 전압만큼 증가되는 이미지 센서.
  8. 복수의 단위 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이의 동작을 제어하며, 상기 복수의 단위 픽셀들의 출력을 제어하기 위한 적어도 하나의 제어 신호를 출력하는 타이밍 컨트롤러; 및
    상기 적어도 하나의 제어 신호에 기초하여 상기 픽셀 어레이에 구비된 다수의 컬럼 라인에 대응하는 단위 픽셀들의 변환 이득을 조절하기 위해 상기 다수의 컬럼 라인 각각에 대응하는 다수의 스위치를 포함하는 스위칭 회로를 포함하며,
    상기 단위 픽셀은,
    수신된 광 신호를 변환하여 광 전하를 출력하는 포토다이오드;
    상기 포토다이오드에 인접하며, 상기 광 전하를 센싱하는 센싱 노드;
    상기 광 전하를 전기 신호로 변환하여 출력 라인을 통해 출력하는 리드아웃 회로; 및
    상기 센싱 노드와 변환 이득 제어 라인 사이에 형성되는 적어도 하나의 캐패시터를 포함하며,
    상기 스위칭 회로는 상기 변환 이득 제어 라인의 연결을 선택적으로 제어하는 이미지 센서.
  9. 제8항에 있어서, 상기 리드아웃 회로는,
    상기 센싱 노드의 출력을 그 입력으로 하는 소스 폴로워 증폭기로 동작하는 드라이브 트랜지스터; 및
    상기 소스 폴로워 증폭기의 소스 단자와 상기 출력 라인 사이에 직렬 접속된 셀렉트 트랜지스터를 포함하는 이미지 센서.
  10. 제9항에 있어서,
    상기 적어도 하나의 캐패시터 각각에 상응하는 상기 변환 이득 제어 라인은 적어도 하나의 제어 신호에 기초하여 접지 라인 또는 상기 출력 라인에 선택적으로 접속되는 이미지 센서.
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