JP4928112B2 - 横線ノイズを改善可能なイメージセンサ - Google Patents

Description

本発明は、イメージセンサに関し、特に、ＣＭＯＳイメージセンサまたはＢＣＭＤ（Bulk Charge Modulated Device）イメージセンサにおける横線ノイズを改善可能なイメージセンサに関する。

従来のイメージセンサの応用では、ＣＩＦ（３５２×２８８画素）またはＶＧＡ（６４０×４８０画素）クラスの解像度のイメージセンサを使用することが主流であったが、近年では１００万画素（１Ｍｅｇａ ｐｉｘｅｌ）以上の高解像度のイメージセンサが応用市場で主に使用されている。

近年、イメージセンサの解像度が１メガピクセル以上になってきたことから、従来のＣＩＦやＶＧＡクラスでは生じなかった問題が次第に生じ始めた。一般に、イメージセンサから発生するノイズは、その種類により横線ノイズ（Horizontal Noise）と縦線ノイズ（Vertical Noise）とに大別できる。縦線ノイズは大部分ＦＰＮ（Fixed Pattern Noise）に起因したもので、ＣＤＳ（Correlated Double Sampling）などの技術により相当部分を除去できる。これに対して、横線ノイズは、高解像度の製品から発生し始めたものであり、その原因がトランジスタのドレインとゲートとの間の寄生キャパシタンスに起因しており、除去し難いという問題がある。

図１は、現在開発中の１３０万画素（１.３Ｍｅｇａ ｐｉｘｅｌ）クラスの製品において発生した横線ノイズを含む画面をキャプチャーした写真である。

図１に示されているように、横線ノイズとは、画面上で明るい被写体のある領域の水平方向に線が現れる現象である。このような現象は、明るい被写体と同じ行にある正常なピクセルのコード値が、明るい被写体の影響により、その行の上方や下方の正常なピクセルのコード値よりも相対的に小さくなるために起こり、画面上に横線として現れるのである。

イメージセンサが１００万画素以上になると、横方向の解像度が増大することにより、バイアス電流Ｉｂｉａｓが駆動しなければならない負荷（load）が従来に比べて増大するために、イメージセンサに装備された読み出し回路のトランジスタのドレインとゲートとの間の寄生キャパシタンスが増大し、このような横線ノイズが発生する。

このような問題は、高解像度のイメージセンサの構造的な問題であって、バイアス電流Ｉｂｉａｓを増大させれば改善することができるが、その場合、各カラムアナログバスの電流も増大することとなり、ピクセルのダイナミックレンジが減少し、光特性が低下するという副作用が発生する。

そこで、本発明は、上述した従来の問題を解決するためになされたものであって、その目的は、横線ノイズを改善することができる高解像度のイメージセンサを提供することにある。

上記した目的を達成するため、本発明のイメージセンサによれば、ロー及びカラムに配列された複数のユニットピクセルによって構成されるピクセルアレイと、該ピクセルアレイのローまたはカラム毎に設けられ、前記ユニットピクセルの出力信号であるピクセル信号を伝達するアナログバスと、該アナログバスによって伝達される前記ピクセル信号を読み出す読み出し回路とを備え、該読み出し回路は、ドレイン端が前記アナログバスに接続され、ソース端が所定の供給電圧端に接続される第１トランジスタと、ゲート端及びドレイン端が共に前記第１トランジスタのゲート端に接続され、ソース端が前記供給電圧端に接続される第２トランジスタとを備え、前記第２トランジスタのサイズが、前記第１トランジスタのサイズよりも大きいことを特徴としている。

前記第２トランジスタに流れる電流量は、前記第１トランジスタに流れる電流量よりも相対的に大きく、前記供給電圧端は、接地電圧供給端であることができる。

また、前記第１トランジスタは、前記ローまたはカラム毎に１つずつ設けられ、前記第２トランジスタは、前記ローまたはカラム毎に設けられた前記第１トランジスタと共に電流ミラー回路を構成することができ、前記第１及び第２トランジスタは、それぞれＮＭＯＳトランジスタであることができる。

本発明に係るイメージセンサによれば、従来と同様の光特性を維持したまま、１００万画素以上のイメージセンサにおいて通常発生する横線ノイズを效果的に改善することができるという効果を奏する。

以下、本発明の最も好ましい実施の形態を添付した図面を参照して説明する。

図２は、本発明の実施の形態に係るイメージセンサの構成を示す回路図である。本発明の実施の形態に係るイメージセンサは、ピクセルアレイ２００と読み出し回路２５０とを備えている。

図２に示されているように、イメージセンサのピクセルアレイ２００は、一般的なイメージセンサと同様に、ユニットピクセル２０２（Ｐｉｘｅｌ（ｉ，ｊ）、ｉ＝０〜ｎ、ｊ＝０〜ｍ）が（ｍ＋１）×（ｎ＋１）個の行列状に配列されて構成されている。読み出し回路２５０は、ユニットピクセル２０２からコード値を得るために、カラムアナログバス（Ｃｏｌｕｍｎ Ａｎａｌｏｇ Ｂｕｓ）２０１（Ｂｕｓ＜ｍ：０＞）を介してユニットピクセル２０２と接続されている。

一般に、メガピクセルクラスのイメージセンサでは、ロー（行）方向に１０２４個以上のユニットピクセル２０２が配置され、ピクセルアレイ２００を構成する。このような構成において、カラム（列）毎に１つずつのＣＤＳからなるＣＤＳ部がピクセルアレイ２００の下段側に配置される。イメージセンサは、ピクセルのデータを読み出す時、ピクセルアレイ２００のいずれかのローのピクセル全体が同時に（同一クロックで）一度に、カラム毎に設けられたＣＤＳ回路にピクセル信号を伝達し、各ＣＤＳ回路は、カラムアドレスに応じて、取得したピクセル信号を順次アナログ信号処理回路に伝達する。

当技術分野において周知の如く、図２に示された構成は、行方向に走査するローベーススキャン方式を採用している場合であり、列方向に走査するカラムベーススキャン方式を採用する場合には、カラムアナログバスの代りにローアナログバスをピクセル出力信号ラインとして構成され、スキャン中にいずれかのカラムが選択されれば、選択されたカラムに該当するピクセルがローアナログバスを介して出力される。

ユニットピクセル２０２は、光を受けて電荷（以下、光電荷とも記す）を生成する１つのフォト検出部と４つのＭＯＳトランジスタとから構成されている。

４つのＭＯＳトランジスタは、フォト検出部により集められた光電荷をフローティング拡散（Floating Diffusion）領域に移送するためのトランスファトランジスタＴＸと、所望の値にフローティング拡散領域の電位をセットし、電荷を排出してフローティング拡散領域をリセットさせるためのリセットトランジスタＲＸと、フローティング拡散領域の電圧がゲートに印加されてソースフォロアバッファ増幅器の役割を果たすドライブトランジスタＤＸと、スイッチングすることでアドレス指定の役割を果たすセレクトトランジスタＳＸとである。

イメージセンサの動作をさらに詳細に説明すれば、先ず、トランスファトランジスタＴＸがオフされた状態で、リセットトランジスタＲＸをターンオンさせ、各ユニットピクセル２０２のセンシングノードであるフローティング拡散ノードＦＤの電圧をリセットする。その後、所望のユニットピクセル２０２をアドレス指定して、即ち、所望のユニットピクセル２０２のセレクトトランジスタＳＸをターンオンさせて、ドライブトランジスタＤＸの出力電圧をカラムアナログバス２０１を介して読み出し、リセット値Ｖ１として格納する。

次に、フローティング拡散ノードＦＤの電圧がリセットされた状態で、リセットトランジスタＲＸをターンオフさせ、トランスファトランジスタＴＸをターンオンさせれば、各フォト検出部に蓄積された全ての光電荷は、フローティング拡散ノードＦＤに伝達される。その後、トランスファトランジスタＴＸをターンオフし、セレクトトランジスタＳＸをターンオンさせて、ドライブトランジスタＤＸの出力電圧をカラムアナログバス２０１を介して読み出し、データ値Ｖ２として格納する。

次に、先に格納されたリセット値Ｖ１と後に格納されたデータ値Ｖ２との電圧差を利用し、サンプリングされた各ピクセル２０２のデータに対する結果値を算出する。このとき、カラムアナログバス２０１に接続された読み出し回路２５０が、リセット値及びデータ値を読み出す機能を果たし、ＣＤＳ回路が読み出された値を格納する機能を果たす。

読み出し回路２５０は、カラムアナログバス２０１に接続されたロード（load）トランジスタＭＬ＜ｍ：０＞、及び、ロードトランジスタＭＬと共に電流ミラー回路を構成するアクティブトランジスタＭＦから構成されている。ロードトランジスタＭＬは、カラム毎に設けられ、アクティブトランジスタＭＦは、このロードトランジスタＭＬと電流ミラー回路をなすように、ローに１つ装備されている。

一方、従来では電流ミラー回路を構成しているアクティブトランジスタＭＦとロードトランジスタＭＬとの比率を１:１にして、カラムアナログバス２０１に同じ電流が流れるように設計されていた。

上述した動作において、各フォト検出部の電圧は、周囲の光の明るさに応じて決定される。例えば、明るい光を受けたフォト検出部は、低い電圧を生じ、一方暗い光を受けたフォト検出部は、相対的に高い電圧を生じる。このようにノードＦＤの電圧は、ピクセルのドライブトランジスタＤＸと読み出し回路２５０を構成するロードトランジスタＭＬとによってソースフォロア構造をなし、カラムアナログバスＢｕｓ＜ｍ：０＞の各々の電圧Ｖｏｕｔ＜ｍ：０＞は、各ノードＦＤの電圧とロードトランジスタＭＬに流れる各電流Ｉｂｉａｓ＊ｘとによって決定される。

図３は、読み出し回路２５０のアクティブトランジスタＭＦとロードトランジスタＭＬとの比率が１：１の場合、即ち従来の場合の、ノードＦＤの電圧Ｖ_ＦＤ、リセット値Ｗｒｉｔｅ Ｒｅｓｅｔ（リセットトランジスタＲＸのゲート電圧）、データ値Ｗｒｉｔｅ Ｓｉｇｎａｌ（セレクトトランジスタＳＸのゲート電圧）、及びロードトランジスタＭＬのゲートノード電圧であるＶｂｉａｓに関するタイミングチャートである。

図３に示されているように、上記で説明したように、リセットトランジスタＲＸをオンさせてリセットさせた後、ノードＦＤの電圧Ｖ_ＦＤをリセット電圧ストローブＷｒｉｔｅ Ｒｅｓｅｔ信号に応じて、カラムアナログバス２０１を介して読み出して、リセット電圧値Ｖ１を格納する。図３から分かるように、このときのＶ１の値は、約２．１Ｖである。

次に、一定時間が過ぎてからトランスファトランジスタＴＸをターンオンさせれば、各フォト検出部の電圧がノードＦＤに伝達されるので、ノードＦＤの電圧Ｖ_ＦＤをデータ電圧ストローブＷｒｉｔｅ Ｓｉｇｎａｌ信号に応じて、カラムアナログバス２０１を介して読み出し、データ電圧Ｖ２を格納する。図３から分かるように、このときのＶ２の値は、１．９Ｖ、１．２Ｖまたは０．９Ｖ程度である。

その後、上記で獲得したリセット電圧とデータ電圧との差を算出することによって、ユニットピクセル２０２から出力される、純粋な光に対するデータを得る。

上記の過程において、原則的にバイアス電圧Ｖｂｉａｓは、読み出し回路２５０を構成するアクティブトランジスタＭＦの電流Ｉｂｉａｓのみによって決まらなければならない。しかし、実際にはロードトランジスタＭＬのドレインに接続されたカラムアナログバス２０１とロードトランジスタＭＬのゲートとの間のオーバーラップキャパシタンスＣｐによって、カラムアナログバスノード２０１の出力電圧Ｖｏｕｔがリセット電圧Ｖ１からデータ電圧Ｖ２に変化する間、バイアス電圧Ｖｂｉａｓが変化する。これにより、データ電圧Ｖ２を格納する時点（図３においてＴ＿ＲＥＡＤを付して破線で示した時点）でバイアス電圧Ｖｂｉａｓが安定にならず、画面上に横線が現れる。

すなわち、上記で言及した通り、最近の１００万画素以上のイメージセンサでは、ロードトランジスタＭＬ＜ｍ：０＞のドレインとゲートとの間の寄生キャパシタンスであるオーバーラップキャパシタンスＣｐ＜ｍ：０＞の増大により、横線ノイズが発生するようになる。

図４は、図３におけるＶｂｉａｓ電圧の変化を拡大して示したものである。

図４に示されているように、カラムアナログバスの電圧変化が激しければ激しいほど、バイアス電圧Ｖｂｉａｓの変化が激しくなり、電圧変化が大きくなるほど、バイアス電圧Ｖｂｉａｓが低くなることが分かる。バイアス電圧Ｖｂｉａｓが低くなるにつれて、ロードトランジスタＭＬのソース・ドレイン間に流れるバイアス電流Ｉｂｉａｓが減少する。

したがって、バイアス電流Ｉｂｉａｓが減少すれば、ドライブトランジスタＤＸから生じるＶｇｓ電圧が減少し、これにより、上記したように取得したリセット電圧Ｖ１とデータ電圧Ｖ２との差により決定されるコード値が、ピクセルの正常なコード値よりも小さな値として決定され、このために画面上では暗く見える縞ノイズが発生する。

また、バイアス電圧Ｖｂｉａｓが、従来のＶＧＡやＣＩＦクラスのイメージセンサに比べて速く安定にならない理由は、バイアス電流Ｉｂｉａｓが駆動しなければならない容量性負荷（Capacitive Load）は、アクティブトランジスタＭＦのゲートキャパシタンスとロードトランジスタＭＬのゲートキャパシタンスとの総和及びバイアス電圧Ｖｂｉａｓノードの寄生キャパシタンスなどから構成されており、１００万画素以上になると、横方向への解像度が増大することにより、バイアス電流Ｉｂｉａｓが駆動しなければならない負荷が従来に比べて増大するからである。

したがって、このような現象は、読み出し回路２５０を構成するロードトランジスタＭＬに流れるバイアス電流Ｉｂｉａｓ＊ｘを増大させれば改善できるが、バイアス電流を増大させれば、各カラムアナログバス２０１の電流も増大することとなり、ピクセルのダイナミックレンジが減少し、光特性が低下する副作用が発生する。

これを解決するために、本発明の実施の形態では、読み出し回路２５０を構成するアクティブトランジスタＭＦのサイズを、ロードトランジスタＭＬのサイズＭＬ＿ＳＩＺＥのＡ倍、即ちＭＬ＿ＳＩＺＥ×Ａにする。したがって、アクティブトランジスタＭＦの電流もＡ倍、即ちＩｂｉａｓ×Ａに大きくなる。このとき、ロードトランジスタＭＬ＜ｍ：０＞のサイズＭＬ＿ＳＩＺＥは、従来と同じサイズに維持して、Ｉｂｉａｓ電流が流れるようにする。

具体的に、読み出し回路２５０のロードトランジスタＭＬは、ドレイン端がカラムアナログバス２０１に接続され、ソース端が接地電圧供給端に接続され、第１サイズを有する。また、アクティブトランジスタＭＦは、ゲート端及びドレイン端が共にロードトランジスタＭＬのゲート端に接続され、ソース端が接地電圧供給端に接続され、第１サイズよりも大きい第２サイズを有する。当技術分野で周知の如く、トランジスタのサイズは、トランジスタの幅Ｗと長さＬとの比Ｗ／Ｌにより決定される。

これによって、本実施の形態では、ロードトランジスタＭＬのゲート電圧Ｖｂｉａｓは、速く安定になり、カラムアナログバス２０１に流れる電流が従来と同様に流れるようにすることによって、光特性には影響を及ぼさずに横線ノイズだけを改善することが可能になる。

図５は、本発明の実施の形態において倍率Ａの値を５に設定して読み出し回路２５０を設計した場合の、ノードＦＤの電圧Ｖ_ＦＤ、リセット値Ｗｒｉｔｅ Ｒｅｓｅｔ（リセットトランジスタＲＸのゲート電圧）、データ値Ｗｒｉｔｅ Ｓｉｇｎａｌ（セレクトトランジスタＳＸのゲート電圧）、及びバイアス電圧Ｖｂｉａｓに関するタイミングチャートである。

図５から分かるように、ノードＦＤの電圧Ｖ_ＦＤ及びバイアス電圧Ｖｂｉａｓが、図３のノードＦＤの電圧Ｖ_ＦＤ及びバイアス電圧Ｖｂｉａｓに比べて安定化されていることが分かる。すなわち、データ電圧Ｖ２が格納される時点Ｔ＿ＲＥＡＤにおいて、図３におけるノードＦＤの電圧Ｖ_ＦＤは、０．９Ｖから１．９Ｖに大きく変化するのに比べて、本実施の形態に係る図５におけるノードＦＤの電圧Ｖ_ＦＤは、０．９Ｖでほぼ一定にとどまっていることが分かる。また、これに伴いバイアス電圧Ｖｂｉａｓの変化も図３及び図４に比べて変動が少なく、極めて安定していることが分かる。

上記のように、本発明の実施の形態では、読み出し回路２５０のロードトランジスタＭＬに関しては、流れる電流Ｉｂｉａｓ及びサイズＭＬ＿ＳＩＺＥをそれぞれ一定にし、カラムアナログバス２０１に流れる電流は、従来と同様に流れるようにし、アクティブトランジスタＭＦに関しては、電流及びサイズをそれぞれロードトランジスタＭＬの値と一定の比率になるように調整することによって、バイアス電圧Ｖｂｉａｓが速く安定化され、光特性には影響を及ぼさずに横線ノイズを改善できる。

図６Ａ及び図６Ｂは、従来技術のイメージセンサと、本発明の実施の形態により構成された読み出し回路を含むイメージセンサとを用いて得られた、横線ノイズを含む画面の写真である。

さらに詳細に説明すれば、図６Ａは、読み出し回路のロードトランジスタＭＬとアクティブトランジスタＭＦとのサイズの比率が１：１である従来のイメージセンサを用いて得られた画面の写真であり、図６Ｂは、本発明の実施の形態によりロードトランジスタＭＬとアクティブトランジスタＭＦとのサイズの比率が１:５であるイメージセンサを用いて得られた画面の写真である。

これらの図を比較すれば、ロードトランジスタＭＬとアクティブトランジスタＭＦとの比率が１：５である図６Ｂの場合が、ロードトランジスタＭＬとアクティブトランジスタＭＦとの比率が１：１である図６Ａの場合よりも横縞（横線ノイズ）が著しく改善されていることが分かる。

本発明の別の実施の形態として、読み出し回路２５０の構成において、アクティブトランジスタＭＦのサイズをロードトランジスタＭＬのサイズＭＬ＿ＳＩＺＥに等しくすれば、これにより電流もＩｂｉａｓに固定されるようになる。同時に、ロードトランジスタＭＬのサイズをＡ倍（Ａ＜１）に減少、即ちＭＬ＿ＳＩＺＥ×Ａ（Ａ＜１）に減少させると、ロードトランジスタＭＬに流れる電流もＩｂｉａｓ×Ａ（Ａ＜１）に減少するようになって、上記した実施の形態と同様に、カラムアナログバス２０１に一定のＩｂｉａｓ電流が流れるようにすることができる。

この場合、各カラムに存在する全てのロードトランジスタＭＬを設計変更しなければならないが、フィンガー型にロードトランジスタのサイズが設計された場合、メタル配線のオプション処理によりサイズを調整すればよい。

本発明は、ＣＭＯＳイメージセンサまたはＢＣＭＤイメージセンサなど、読み出し回路を備えた全てのイメージセンサに適用され得る。

なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

現在開発中の１３０万画素クラスの製品から発生する横線ノイズを含む画面をキャプチャーした写真である。 本発明の実施の形態に係るピクセルアレイを有するイメージセンサの構成を示す回路図である。 アクティブトランジスタＭＦとロードトランジスタＭＬとの比率が１:１である場合の、ノードＦＤの電圧、リセット値（Write Reset）、データ値（Write Signal）、及び電圧Ｖｂｉａｓ（ロードトランジスタＭＬのゲートノード電圧）に関するタイミングチャートである。 図３における電圧Ｖｂｉａｓの変化を拡大して示した図である。 本発明の実施の形態において、Ａの値を５にして読み出し回路を設計した場合のタイミングチャートである。 読み出し回路のアクティブトランジスタＭＦとロードトランジスタＭＬとの比率が１：１である従来のイメージセンサを用いた場合の画面の写真である。 Ａ値を５とした本発明の実施の形態に係るイメージセンサを用いた場合の画面の写真である。

符号の説明

２００ ピクセルアレイ
２０１ カラムアナログバス
２０２ ユニットピクセル
ＦＤ フローティング拡散ノード
ＴＸ トランスファトランジスタ
ＲＸ リセットトランジスタ
ＤＸ ドライブトランジスタ
ＳＸ セレクトトランジスタ
ＭＬ ロードトランジスタ
ＭＦ アクティブトランジスタ

Claims (4)

1. ロー及びカラムに配列された複数のユニットピクセルを含むピクセルアレイと、
   前記ピクセルアレイのローまたはカラム毎に設けられ、前記ピクセルアレイの出力信号を伝達するアナログバスと、
   前記アナログバスによって伝達される前記ピクセルアレイの出力信号を読み出す読み出し回路と、
   を備え、
   前記読み出し回路は、
   ドレイン端が、対応する前記アナログバスに接続され、ソース端が所定の供給電圧端にそれぞれ接続される複数の第１トランジスタと、
   ゲート端及びドレイン端が共に前記複数の第１トランジスタのゲート端に接続され、ソース端が前記供給電圧端に接続される第２トランジスタと、
   を備え、
   前記第２トランジスタのサイズは、前記複数の第１トランジスタのそれぞれのサイズよりも大きく、前記第２トランジスタを流れる電流量は、前記第１トランジスタを流れる電流量よりも大きいことを特徴するイメージセンサ。
2. 前記複数の第１トランジスタのそれぞれが、前記カラム毎に設けられ、前記第２トランジスタが、前記複数の第１トランジスタと共に電流ミラー回路を構成することを特徴とする、請求項１に記載のイメージセンサ。
3. 前記複数の第１トランジスタ及び前記第２トランジスタが、それぞれＮＭＯＳトランジスタであることを特徴とする、請求項１に記載のイメージセンサ。
4. 前記供給電圧端が、接地電圧供給端であることを特徴とする、請求項１に記載のイメージセンサ。