JP2000253315A - Ｃｍｏｓイメージセンサ - Google Patents

Ｃｍｏｓイメージセンサ

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JP2000253315A
JP2000253315A JP11052457A JP5245799A JP2000253315A JP 2000253315 A JP2000253315 A JP 2000253315A JP 11052457 A JP11052457 A JP 11052457A JP 5245799 A JP5245799 A JP 5245799A JP 2000253315 A JP2000253315 A JP 2000253315A
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signal
pixel
image sensor
cmos image
sensor
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Norimitsu Sako
則光 迫
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Kawasaki Steel Corp
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Publication date
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Abstract

(57)【要約】 【課題】 ＤＣＴ等に必要な前処理回路やラスタスキャ
ンに必要な大容量のフレームメモリを不要とする。 【解決手段】 ピクセルセンサ１０が２次元状に配列さ
れたＣＭＯＳイメージセンサ４０の各ピクセルセンサ内
で、リセットノイズを低減した、受光量の絶対値に対応
する信号を得て、該信号を、ブロックスキャンの順に出
力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳイメージ
センサに係り、特に、ブロックスキャンされたデータが
出力され、その後の処理のための前処理が不要なＣＭＯ
Ｓイメージセンサに関する。
【０００２】
【従来の技術】ＣＣＤ等の撮像素子を用いた画像システ
ムは、素子の制約から、図１に示すラスタスキャンが用
いられている。
【０００３】一方、静止画を圧縮するための一般的な規
格であるＪＰＥＧ規格や、動画を圧縮するための一般的
な規格であるＭＰＥＧ規格で用いる離散コサイン変換
（ＤＣＴ）は、８行×８列のピクセルを単位（ブロッ
ク）として処理を行う。そのため、全てのピクセルのデ
ータを、大容量のフレームメモリに取り込んでから、図
２のブロックスキャンを行うのが一般的である。
【０００４】一方近年、ＣＣＤイメージセンサに代わる
撮像素子として、ＣＭＯＳイメージセンサが着目されて
いる。
【０００５】例えば、“ＣＭＯＳ Active Pixel Image
Sensors for Highly Integrated Imaging Systems”Ｓ
unetra K. Mendis 他，Journal of Solid-State Circu
its，Vol.32，No.2，Feb.1997，P187-197（以下、英語
文献と称する）には、図３（回路図）及び図４（タイミ
ングチャート）に示すような、トランスファゲートＴＸ
によって分離された浮動拡散（Ｆloating Ｄiffusion、
ＦＤとも略する）出力ＦＤを備えたフォトゲートＰＧが
開示されている。このピクセルセンサは、更に、リセッ
トトランジスタＭＲと、ピクセル内ソースフォロワＭＩ
Ｎ、及び、列選択トランジスタＭＸを含んでいる。
【０００６】同じ行のピクセルについて共通な読出し回
路は、第１のソースフォロワの負荷トランジスタＭＬＮ
と、信号電位及びリセット電位を記憶するための２つの
サンプルホールド回路を含んでいる。ピクセルセンサ及
び読出し回路のランダムノイズや固定パターンノイズを
低減するために、ノイズの大きさに時間的な相関が強い
短時間に、ノイズを含むリセット電位と同じノイズを含
む信号電位とをそれぞれサンプリングし、信号電位から
リセット電位を差引く、相関二重サンプリングが有効で
あり、ピクセルの浮動拡散ノードから、リセットノイ
ズ、１／ｆノイズ及びピクセル内ソースフォロワからの
閾値変動を抑制することができる。
【０００７】各サンプルホールド回路は、サンプルホー
ルドスイッチＭＳＨＳ、ＭＳＨＲ、容量ＣＳ、ＣＲ、及
び、容量電位をバッファして高容量の水平バスを高速で
読み出すための行ソースフォロワＭＰ１、ＭＰ２と、行
選択トランジスタＭＹ１、ＭＹ２を備えている。行ソー
スフォロワの負荷トランジスタＭＬＰ１、ＭＬＰ２は、
ピクセルの全アレイに関して共通である。ピクセル内の
Ｎチャネルソースフォロワによる信号電位の変化を補償
するため、行回路ではＰチャネルソースフォロワが用い
られている。
【０００８】このＣＭＯＳイメージセンサにおける動作
は図５に示す如くである。即ち、まず、電源電圧ＶＤＤ
及びＶＳＳをそれぞれ５Ｖ及び０Ｖにセットし、トラン
スファゲートＴＸを２．５Ｖにバイアスする。ピクセル
内ソースフォロワ及び行ソースフォロワの負荷トランジ
スタＭＬＮ、ＭＬＰ１、ＭＬＰ２は、それぞれ１．５Ｖ
及び２．５Ｖに直流バイアスされる。
【０００９】図５（ａ）に示す信号蓄積期間において、
光によって発生された電子は、５Ｖにバイアスされた表
面チャネルフォトゲートＰＧに集められる。ここで、リ
セットトランジスタＭＲは２．５Ｖにバイアスされ、過
剰な信号電荷がリセットドレインに流れるように、横方
向ブルーミング防止（lateral antiblooming）ドレイ
ンとして作用する。列選択トランジスタＭＸは０Ｖにバ
イアスされている。信号蓄積後、ピクセルの全列が同時
に読み出される。
【００１０】具体的には、まず、読み出される列内のピ
クセルが、列選択スイッチＭＸをオンとすることによっ
てアドレスされる。次いで、図５（ｂ）に示す如く、ピ
クセルの浮動拡散出力ノードＦＤが、リセットゲートＭ
Ｒを一時的に５Ｖとすることによってリセットされる。
これにより、浮動拡散出力ＦＤは、約３．５Ｖにリセッ
トされる。
【００１１】第１のソースフォロワの出力が、サンプル
ホールドスイッチＭＳＨＲをオンとすることによって、
最下行の容量ＣＲ上にサンプリングされる。次いで、図
５（ｃ）に示す如く、ＰＧのポテンシャル井戸の底を一
時的に持ち上げて、光電流による蓄積電荷をＦＤに転送
する。次いで、図５（ｄ）に示す如く、サンプルホール
ドスイッチＭＳＨＳをオンとすることによって、ＦＤの
信号電位が、読出し回路の容量ＣＳに保持される。
【００１２】保持されたリセット電位及び信号電位が、
行選択スイッチＭＹ１、ＭＹ２によって、ソースフォロ
ワの２組目を通して順次読み出される。
【００１３】最後に、ＦＤリセット信号Ｒとトランスフ
ァ信号ＴＸとを一時的にオンとし、フォトダイオードを
リセットして、再び光の取り込みを行う。
【００１４】又、「アナログ２次元ＤＣＴ回路と精度適
応Ａ／Ｄ変換器に基づく画像圧縮ＣＭＯＳイメージセン
サ」川人祥二他、映像メディア学会誌Ｖｏｌ．５２、Ｎ
ｏ．２、ｐｐ２０６−２１３（１９９８）には、アナロ
グ２次元ＤＣＴ回路を集積化して、センサ上で画像圧縮
を行うようにしたＣＭＯＳイメージセンサにおいて、図
６に示す如く、ピクセルセンサ１０のフォトダイオード
ＰＤと直列に２個のパストランジスタＴｖ、Ｔｈを設
け、一方（Ｔｖ）を、行（垂直）ブロックスキャナＶｓ
から出力される行ブロック選択信号Ｖscanで選択し、他
方（Ｔｈ）を、列（水平）スキャナＶｈから出力される
列選択信号Ｈscanで列毎に選択することにより、８ピク
セルをアドレッシングするようにして、ブロック単位で
信号を読出し、アナログ領域で直接２次元ＤＣＴ処理を
行うことが記載されている。
【００１５】周辺回路には、行ブロックで選択される直
列のパストランジスタ（カップリングトランジスタ）群
Ｔｃがあり、受光部を構成するフォトダイオードＰＤの
信号電荷は、合計３個のパストランジスタＴｖ、Ｔｈ、
Ｔｃを通過して、スイッチトキャパシタ回路を用いた読
出し回路ＳＣＣの２段のアンプＡ１、Ａ２の帰還容量Ｃ
ｆ1、Ｃｆ2に順次移動される。
【００１６】この読出し回路ＳＣＣの出力は、更に、２
次元ＤＣＴ回路（図示省略）でアナログ演算された後
に、Ａ／Ｄ変換される。
【００１７】図６において、ＩＳＡはイメージセンサア
レイである。
【００１８】
【発明が解決しようとする課題】しかしながら、前者の
従来技術では、ブロック読出しがでない。一方、後者の
従来技術では、フォトダイオードをリセットできないの
で、大きなランダムノイズがある。又、ピクセルセンサ
１０内で信号電位が増幅されていないので、３段のパス
トランジスタの１／ｆノイズや、周辺回路までの長い配
線によるカップリングノイズを除去できない。更に、２
次元ＤＣＴ演算した後のアナログデータしかないので、
色補正や動き検出などができない等の問題点を有してい
た。
【００１９】本発明は、前記従来の問題点を解消するべ
くなされたもので、ランダムノイズが低減され、ブロッ
クスキャンされたデータが出力され、従って、ラスタス
キャンに必要な大容量のフレームメモリやブロックスキ
ャン回路が不要なＣＭＯＳイメージセンサを提供するこ
とを課題とする。
【００２０】
【課題を解決するための手段】本発明は、ピクセルセン
サが２次元状に配列されたＣＭＯＳイメージセンサにお
いて、各ピクセルセンサ内で、リセットノイズを低減し
た、受光量の絶対値に対応する信号を得る手段と、該信
号を、ブロックスキャンの順に出力する手段とを備える
ことにより、前記課題を解決したものである。
【００２１】又、フォトダイオードを信号検出ノードと
するＣＭＯＳイメージセンサ用のピクセルセンサにおい
て、前記フォトダイオードをリセットするためのトラン
ジスタのゲートが、当該ピクセルセンサ選択時にのみフ
ォトダイオードリセット信号を通過させるための、一対
のパストランジスタを含むようにしたものである。
【００２２】又、ＣＭＯＳイメージセンサにおいて、前
記ピクセルセンサを２次元状に配列し、前記フォトダイ
オードリセット信号を、列ブロック選択信号と、ピクセ
ルリセット信号の論理積としたものである。
【００２３】又、浮動拡散を信号検出ノードとするＣＭ
ＯＳイメージセンサ用のピクセルセンサにおいて、フォ
トダイオードをリセットするためのトランジスタのゲー
トが、当該ピクセルセンサ選択時にのみトランスファ信
号を通過させるための、一対のパストランジスタを含む
ようにしたものである。
【００２４】又、ＣＭＯＳイメージセンサにおいて、前
記ピクセルセンサを２次元状に配列し、前記トランスフ
ァ信号を、列ブロック選択信号と、ピクセルトランスフ
ァ信号の論理積としたものである。
【００２５】又、フォトゲート方式のピクセルセンサが
２次元状に配列されたＣＭＯＳイメージセンサにおい
て、当該行選択時にのみ、信号電荷を移動するためのフ
ォトゲート制御信号を通過させる一対のパストランジス
タと、当該列ブロック選択時にのみ、信号電荷の移動を
許可するピクセルトランスファ信号を通過させる一対の
パストランジスタとを備えたものである。
【００２６】又、前記フォトゲート制御信号が立ち上が
る前に、前記ピクセルトランスファ信号が立ち下がるよ
うにしたものである。
【００２７】又、前記ピクセルセンサの出力を、ブロッ
ク１行分の読出し回路に選択的に接続する手段を備えた
ものである。
【００２８】又、ＣＭＯＳイメージセンサを用いた自動
輝度調整カメラにおいて、前記ＣＭＯＳイメージセンサ
と、該ＣＭＯＳイメージセンサの画面の中心付近と周辺
付近の数ブロックを読出して、全体の輝度を推定する手
段と、推定された輝度に応じてゲインが自動設定される
プログラマブルゲインアンプとを備えたものである。
【００２９】又、ＣＭＯＳイメージセンサを用いた監視
カメラにおいて、前記ＣＭＯＳイメージセンサと、該Ｃ
ＭＯＳイメージセンサの画面の中心付近と周辺付近の数
ブロックを読出して、大きな変化の有無を検出する手段
と、大きな変化が検出された時に画面全体を連続的に撮
影する手段とを備えたものである。
【００３０】又、ＣＭＯＳイメージセンサを用いた自動
焦点調節カメラにおいて、前記ＣＭＯＳイメージセンサ
と、該ＣＭＯＳイメージセンサの画面の中心付近の数ブ
ロックを読出して、焦点合わせを行う手段と、焦点合わ
せを行ってから画面全体を取り込む手段とを備えたもの
である。
【００３１】本発明においては、ピクセルセンサ内でリ
セットでき、且つ、信号電位を増幅できるようにする。
この際、ブロックスキャンを可能とするために、リセッ
ト動作やトランスファ動作等が、他のピクセルセンサに
影響を与えないようにする。
【００３２】又、（例えば８行×８列）ブロックのピク
セルセンサの出力電位を、ブロックスキャンの順にアナ
ログで出力し、例えばプログラマブルゲインアンプ（Ｐ
ＧＡ）やＡ／Ｄコンバータを通して、デジタルデータに
変換する。
【００３３】更に、ピクセルセンサの方式に合わせて、
その構成（サイズ）を最小化し、周辺回路と最適に分担
した回路とする。
【００３４】
【発明の実施の形態】以下図面を参照して、本発明の実
施形態を詳細に説明する。
【００３５】回路設計及びレイアウト設計において、エ
リアセンサの単位となるピクセルセンサに要求される一
般的な条件は、次のとおりである。 （１）量子効率、その重要な要素である開口率を大きく
する。 （２）ＣＭＯＳで特に問題となるランダムノイズを低減
できるようにする。 （３）２次元のアレイ状に多数配列されるので、サイズ
をできるだけ小さくする。 （４）そのため、単一のウェルと単一のトランジスタイ
プを使用する。 （５）トランジスタ等の余分な素子数をできるだけ少な
くする。 （６）ピクセルセンサへの配線数はできるだけ少なくす
る。 （７）変則的な配列は空間的な歪みをもたらすので、ア
レイの周辺部は除き、各ピクセルセンサの受光部を、上
下左右に等間隔に並べられるレイアウト構造とする。
【００３６】更に、ブロックスキャンを可能にするため
にピクセルセンサに要求される条件は、次のとおりであ
る。 （８）選択されていないブロックのピクセルセンサの信
号電荷が、アドレス選択信号、リセット信号、トランス
ファ信号等に影響されない。 （９）選択されたブロックでも、アドレス選択信号がア
クティブでないピクセルセンサの信号電荷は、リセット
信号やトランスファ信号等に影響されない。
【００３７】又、ブロックスキャンを可能にするために
周辺回路に要求される条件は、次のとおりである。 （１）ブロックの１行（例えば８ピクセル）毎に並列出
力となるので、列を選択する列ブロック選択信号を設
け、行を選択するアドレス選択信号との交差点のピクセ
ルセンサだけを制御できるようにする。 （２）アレイ状に配列されたピクセルセンサの各行（各
列）を横断（縦断）する信号線は、各ピクセルセンサで
共通とする。 （３）ピクセルセンサは、必要最小限の素子構成とし、
周辺回路で制御できるようにする。
【００３８】フォトダイオードを信号検出ノードとし
て、ソースフォロワの出力トランジスタＭＩＮのゲート
に接続する場合のピクセルセンサに適用した、本発明に
係る第１実施形態のピクセルセンサの構成及びポテンシ
ャルイメージを図７に、その全体回路を図８に示す。図
７において、Ｂはベース電荷、Ｃは今回分の電荷、ＰＯ
はピクセルセンサ出力である。
【００３９】図７のピクセルセンサは、Ｐウェルを用い
てＮＭＯＳトランジスタで構成した例であるが、Ｎウェ
ルを用いてＰＭＯＳトランジスタで構成できることも自
明である。
【００４０】図８は、ｍ行×ｎ列のピクセルセンサを配
列したイメージセンサ４０を含む例であり、！ＸはＸの
反転信号である。
【００４１】図７において、フォトダイオードＰＤをリ
セットするトランジスタのゲートＰＤＧには、本発明に
係る一対のパストランジスタＴ１、Ｔ２により、図８に
示した行デコーダ５０から供給されるピクセルセンサ選
択信号Ｘがアクティブ「Ｈ」のときだけ、フォトダイオ
ードリセット信号ＰＤＲが供給される。ピクセルセンサ
選択信号Ｘは、行デコーダ５０から出力されるアドレス
選択信号に接続されており、１行分のピクセルセンサを
選択する。一方、ピクセルセンサ選択信号Ｘが非アクテ
ィブ「Ｌ」の場合は、フォトダイオードＰＤをリセット
するトランジスタのゲートＰＤＧは「Ｌ」になるので、
ピクセルセンサはリセットされない。
【００４２】前記フォトダイオードリセット信号ＰＤＲ
は、ＡＮＤゲートＧ1〜Ｇｋ（ここでｋ＝ｎ／８）によ
り、列ブロックデコーダ５２から出力される列ブロック
選択信号Ｂ1〜Ｂｋと、ピクセルリセット信号ＰＸrstの
論理積が取られた信号である。従って、ピクセルセンサ
選択信号Ｘがアクティブな行のピクセルセンサであって
も、選択されてない列ブロックのピクセルセンサはリセ
ットされない。
【００４３】なお、ＡＮＤゲートＧ1〜Ｇｋは、ＮＡＮ
Ｄゲートで構成してもよい。
【００４４】１行目（例えば８ピクセル）の読出しが終
了したら、ブロック選択信号はそのまま、次の行のアド
レス選択信号をアクティブにして、読出しを続ける。最
後のｍ行目の読出しが終了したら、次のブロック選択信
号をアクティブにし、１行目に戻る。これらの全体制御
は、タイミング／制御回路６０から行うが、種々のブロ
ックスキャン方法が可能である。例えば、最初のブロッ
クの読出しが終了したら、次のブロック選択信号をアク
ティブにし、１行目に戻ってもよい。ｋブロックの読出
しが終了したら、１ブロックに戻り、８行目から読出し
を続ける。
【００４５】図８において、５４は列デコーダ、５６は
読出し回路／セレクタ、６２はプログラマブルゲインア
ンプ（ＰＧＡ）／ＡＤコンバータである。
【００４６】なお、図８の回路では、水平方向に列ブロ
ックデコーダ５２、垂直方向に行デコーダ５０を置いて
いるが、逆にしてもよい。又、８行×８列のブロックで
なくてもよく、例えば１６行×１６列等でもよい。
【００４７】次に、ＦＤを信号検出ノードとして、ソー
スフォロワの出力トランジスタＭＩＮのゲートに接続す
る場合のピクセルセンサに適用した、本発明に係る第２
実施形態のピクセルセンサの構成及びポテンシャルイメ
ージを図９に、その全体回路を図１０に示す。図９にお
いて、Ｐは、前回分に比例する転送残電荷である。
【００４８】図９のピクセルセンサは、Ｐウェルを用い
てＮＭＯＳトランジスタで構成した例であるが、Ｎウェ
ルを用いてＰＭＯＳトランジスタで構成できることも自
明である。
【００４９】ＦＤのジャンクション容量はフォトダイオ
ードのジャンクション容量より小さいので、第１実施形
態よりも検出感度を高くできる。
【００５０】本実施形態において、フォトダイオードＰ
Ｄの信号電荷を移動するトランジスタのゲートＴＸＧに
は、パストランジスタＴ１、Ｔ２により、ピクセルセン
サ選択信号Ｘがアクティブ「Ｈ」のときだけ、トランス
ファ信号ＴＸが供給される。ピクセルセンサ選択信号Ｘ
は、図１０に示したように、行デコーダ５０から出力さ
れるアドレス選択信号に接続されており、１行分のピク
セルセンサを選択する。ピクセルセンサ選択信号Ｘが非
アクティブ「Ｌ」の場合は、フォトダイオードの信号電
荷を移動するトランジスタのゲートＴＸＧは「０」にな
るので、ピクセルセンサの信号電荷は移動されない。
【００５１】前記トランスファ信号ＴＸは、ＡＮＤゲー
トＧ1〜Ｇｋにより、列ブロックデコーダ５２から出力
される列ブロック選択信号Ｂ1〜Ｂkとピクセルトランス
ファ信号ＰＸtxfrとの論理積が取られた信号である。従
って、ピクセルセンサ選択信号Ｘがアクティブな行のピ
クセルセンサであっても、選択されてない列ブロックの
ピクセルセンサの信号電荷は移動されない。
【００５２】なお、図１０では、ピクセルリセット信号
ＰＸrstが水平方向に配線されているが、垂直方向でも
構わない。このピクセルリセット信号ＰＸrstとアドレ
ス選択信号との論理積を取って水平方向に配線すれば、
選択されていない行のＦＤリセット信号ＦＤＲはスイッ
チングしないので、ノイズと消費電力が少なく、好まし
い。
【００５３】次に、フォトゲート方式の、従来と同様の
ピクセルセンサの構成及びポテンシャルイメージを図１
１に、該ピクセルセンサを含む本発明の第３実施形態の
全体回路を図１２に示す。なお、図１１では、ピクセル
センサを、Ｐウェルを用いてＮＭＯＳトランジスタで構
成しているが、Ｎウェルを用いてＰＭＯＳトランジスタ
で構成してもよい。
【００５４】本実施形態は、ブロックスキャンを実現す
る周辺回路に特徴があり、図１２に示した如く、行デコ
ーダ５０から出力されるピクセルセンサ選択信号Ｘを、
当該行選択時にのみ通過させる一対のパストランジスタ
Ｔ１v、Ｔ２vと、当該列ブロック選択時にのみ、ピクセ
ルトランスファ信号ＰＸtxfrを通過させる一対のパスト
ランジスタＴ１h、Ｔ２hを備えたことを特徴とする。
【００５５】本実施形態において、ピクセルセンサ選択
信号Ｘは、行デコーダ５０から出力されるアドレス選択
信号に接続されており、１行分のピクセルセンサを選択
する。フォトゲート制御信号ＰＧには、アドレス選択信
号がアクティブ「Ｈ」のときに、バイアス電圧Ｖbiasが
供給され、信号電荷を移動する。一方、アドレス選択信
号が非アクティブ「Ｌ」のときには、電源電圧ＶＤＤが
供給されるので、ピクセルセンサの信号電荷は移動され
ない。ここで、バイアス電圧Ｖbiasは、グランドＧＮＤ
と電源電圧ＶＤＤとの間の適当な電位とされている。
【００５６】一方、トランスファ信号ＴＸは、列ブロッ
クデコーダ５２から出力される列ブロック選択信号Ｂ1
〜Ｂkがアクティブ「Ｈ」のときにピクセルトランスフ
ァ信号ＰＸtxfrが供給され、信号電荷の移動を許可す
る。一方、列ブロック選択信号が非アクティブ「Ｌ」の
ときには、グランドＧＮＤが供給されるので、信号電荷
の移動はできない。従って、ピクセルセンサ選択信号Ｘ
がアクティブな行のピクセルセンサであっても、選択さ
れていない列ブロックのピクセルセンサの信号電荷は移
動されない。
【００５７】ここで、選択されたピクセルセンサのフォ
トゲート制御信号ＰＧとトランスファ信号ＴＸとの間に
はタイミング上の制約があり、図１３に示す如く、フォ
トゲート制御信号ＰＧがバイアス電圧Ｖbiasから電源電
圧ＶＤＤに立ち上がる前に、トランスファ信号ＴＸが電
源電圧ＶＤＤからグランドＧＮＤに下がらなければなら
ない。これは、ＦＤに移動した信号電荷が、再びフォト
ゲートに戻るのを防ぐためである。一方、フォトゲート
ＰＧの下がりエッジとトランスファ信号ＴＸの上がりエ
ッジとのタイミングは重要ではない。
【００５８】なお、図１２の回路では、フォトゲート制
御信号ＰＧとトランスファ信号ＴＸを生成するのにＮＭ
ＯＳとＰＭＯＳのパストランジスタを用いており、簡素
な回路で好ましいが、これに限定されない。図１４に示
す機能を実現できれば、どのような回路でも同等であ
る。
【００５９】又、図１２の回路では、ピクセルリセット
信号ＰＸrstが、水平方向に配線されているが、垂直方
向でも構わない。ピクセルリセット信号ＰＸrstとアド
レス選択信号とで論理積を取って水平方向に配線すれ
ば、選択されていない行のＦＤリセット信号ＦＤＲはス
イッチングしないので、ノイズと消費電力が少なく、好
ましい。
【００６０】前記各実施形態に用いる読出し回路／セレ
クタ５６は、ピクセル数、分解能、動作速度、チップサ
イズ等のシステムの都合に合わせて、構成することがで
きる。本発明との関連でいえば、８ピクセル分の処理の
単位になるので、セレクタの構成に特徴が出てくる。
【００６１】該読出し回路／セレクタ５６の構成例を図
１５に示す。この構成例は、読出し回路を８個ＲＯ1〜
ＲＯ8使用した、簡素な構成例である。読出し回路を全
ての列に設けてもよいが、回路規模が大きくなるし、読
出し回路間の誤差を補正する回路（図示省略）が大きく
なる。逆に、１個の読出し回路を切替えて使用すること
もできるが、ピクセルセンサ出力ＰＯを切替えてから安
定するまで時間がかかり、高速動作ができない。又、Ｐ
Ｄリセット信号ＰＤＲやトランスファ信号ＴＸを、列デ
コーダ５４の出力との論理積を取る等の追加回路が必要
になるので、８個の読出し回路で構成した場合より回路
規模は大きくなる。
【００６２】なお、図１５の回路では、ピクセルセンサ
出力ＰＯから読出し回路までのスイッチＳＷが１段にな
っているが、並列に接続されるスイッチが多くてピクセ
ルセンサ出力ＰＯの負荷が重い場合には、階層構造にす
ることができる。
【００６３】この読出し回路は、前記英語文献に記載さ
れた相関二重サンプリングを行って、ピクセルセンサ及
び読出し回路のランダムノイズや固定パターンノイズを
低減している。
【００６４】このようにして、ＣＭＯＳイメージセンサ
をブロックスキャンすることにより、例えばＤＣＴのた
めの前処理が不要になり、フレームメモリ及びブロック
スキャン回路の削減、高速動作の実現が可能となるだけ
でなく、次のようなシステム動作も可能になる。
【００６５】図１６は、自動輝度調整カメラに適用し
た、本発明の第４実施形態であり、ＣＭＯＳイメージセ
ンサ４０の画面の中心付近と周辺付近の数ブロックを読
出して、全体の輝度を推定し、ＰＧＡ６２Ａのゲインを
自動設定することを特徴とする。
【００６６】図１６において、６２ＢはＡ／Ｄコンバー
タ、７０は信号処理部、７２は符号化／復号化部、７４
はメモリカード／データ入出力部、７６は制御部、８０
は、レンズ３８を駆動するためのレンズモータ（図示省
略）を含む機構系、８２は表示用の液晶ディスプレイ
（ＬＣＤ）である。
【００６７】本実施形態における自動輝度調整は、図１
７に示す如く、画面の中心付近と周辺付近の数ブロック
における輝度データの最大値が、フルスケール内の適当
な値になるように、ＰＧＡ６２Ａにおけるゲインの制御
と電荷蓄積時間の調整を行う。
【００６８】本実施形態によれば、自動輝度調整を容易
に行え、カメラの絞りを不要にできる。
【００６９】次に、図１８を参照して、監視カメラに適
用した本発明の第５実施形態を説明する。
【００７０】本実施形態は、ＣＭＯＳイメージセンサ４
０の画面の中心付近と周辺付近の数ブロックを読出し
て、大きな変化が生じた時に画面全体の連続撮影をする
ことを特徴とする。
【００７１】図１８において、９０は、前記ＣＭＯＳイ
メージセンサ４０の画面の中心付近と周辺付近の数ブロ
ックを読出して、その動きを検出することにより、大き
な変化を検出するための動き検出部、９２はベースバン
ド信号処理部、９４は符号化部、９６は、録画／データ
転送部である。
【００７２】本実施形態によれば、最小限のブロックだ
けを間欠的にチェックすることで、低消費電力の監視カ
メラを実現できる。
【００７３】次に、自動焦点調節カメラに適用した、本
発明の第６実施形態を説明する。
【００７４】本実施形態は、図１６に示した第４実施形
態と同様の構成において、ＣＭＯＳイメージセンサ４０
の画面の中心付近の数ブロックを読出して、焦点合わせ
をしてから、画面全体を取り込むようにしたことを特徴
とする。
【００７５】本実施形態における自動焦点調節に際して
は、図１９に示す如く、画面の中心付近の数ブロックに
おける輝度データの最大値と最小値の差が、最も大きく
なるように、レンズモータでレンズ３８の位置を調整す
る。
【００７６】本実施形態によれば、短時間内に低消費電
力で焦点合わせができ、無駄な動作と時間を削減でき
る。
【００７７】
【発明の効果】本発明によれば、ブロックスキャンされ
たデータが出力されるので、ＤＣＴ等に必要な前処理回
路が不要になり、且つ、高速で、容易にＤＣＴ等を実行
できる。又、ＪＰＥＧ規格の場合、ラスタスキャンに必
要な大容量のフレームメモリを不要にできる。更に、ピ
クセルセンサの絶対値が出力されるので、色補正、点欠
陥補償、動き検出等の付加的な処理ができる。更に、各
ピクセルセンサをリセットできるので、層間二重サンプ
リングによってランダムノイズを低減できる。
【図面の簡単な説明】
【図１】本発明の課題を説明するための、画像データの
ラスタスキャン方法を説明するための線図
【図２】同じく、画像データのブロックスキャン方法を
説明するための線図
【図３】ＣＭＯＳイメージセンサ及びその読出し回路の
従来例の構成を示す回路図
【図４】前記従来例の動作を示すタイミングチャート
【図５】前記従来例の動作を説明するための、ポテンシ
ャルイメージを示す線図
【図６】ＣＭＯＳイメージセンサの他の従来例のセンサ
部と読出し回路の構成を示す回路図
【図７】本発明の第１実施形態に係るフォトダイオード
検出ノードのピクセルセンサの構成及びポテンシャルイ
メージを示す回路図
【図８】第１実施形態の全体回路を示す回路図
【図９】本発明の第２実施形態に係る浮動拡散検出ノー
ドのピクセルセンサの構成及びポテンシャルイメージを
示す回路図
【図１０】第２実施形態の全体回路を示す回路図
【図１１】本発明の第３実施形態に係るフォトゲート方
式のピクセルセンサの構成及びポテンシャルイメージを
示す回路図
【図１２】第３実施形態の全体回路を示す回路図
【図１３】第３実施形態におけるフォトゲート制御信号
とトランスファ信号のタイミングを説明するための線図
【図１４】同じくフォトゲート制御信号とトランスファ
信号の生成方法を説明する回路図
【図１５】前記各実施形態で使用可能な読出し回路／セ
レクタの構成例を示す回路図
【図１６】自動輝度調整カメラに適用した本発明の第４
実施形態の全体構成を示すブロック線図
【図１７】第４実施形態の動作を説明するための線図
【図１８】監視カメラに適用した本発明の第５実施形態
の全体構成を示すブロック線図
【図１９】自動焦点調節カメラに適用した本発明の第６
実施形態の動作を説明するための線図
【符号の説明】
１０…ピクセルセンサ ＰＤ…フォトダイオード ＰＯ…ピクセルセンサ出力 Ｔｖ、Ｔｈ、Ｔｃ、Ｔ１、Ｔ２、Ｔ１v、Ｔ２v、Ｔ１
h、Ｔ２h…パストランジスタ ３８…レンズ ４０…ＣＭＯＳイメージセンサ Ｘ…ピクセルセンサ選択信号 ５０…行デコーダ ５２…列ブロックデコーダ ５４…列デコーダ ５６…読出し回路／セレクタ ６０…タイミング／制御回路 ６２…ＰＧＡ／ＡＤコンバータ ＰＸrst…ピクセルリセット信号 ＴＸ…トランスファ信号 ＰＸtxfr…ピクセルトランスファ信号 ＰＤＲ…ＰＤリセット信号 ＦＤＲ…ＦＤリセット信号 ＰＧ…フォトゲート制御信号 ７６…制御部 ８０…機構系 ９０…動き検出部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】ピクセルセンサが２次元状に配列されたＣ
    ＭＯＳイメージセンサにおいて、 各ピクセルセンサ内で、リセットノイズを低減した、受
    光量の絶対値に対応する信号を得る手段と、 該信号を、ブロックスキャンの順に出力する手段と、 を備えたことを特徴とするＣＭＯＳイメージセンサ。
  2. 【請求項２】フォトダイオードを信号検出ノードとする
    ピクセルセンサにおいて、 前記フォトダイオードをリセットするためのトランジス
    タのゲートが、当該ピクセルセンサ選択時にのみフォト
    ダイオードリセット信号を通過させるための、一対のパ
    ストランジスタを含むことを特徴とする、ＣＭＯＳイメ
    ージセンサ用のピクセルセンサ。
  3. 【請求項３】請求項２に記載のピクセルセンサが２次元
    状に配列され、 前記フォトダイオードリセット信号が、列ブロック選択
    信号と、ピクセルリセット信号の論理積とされているこ
    とを特徴とするＣＭＯＳイメージセンサ。
  4. 【請求項４】浮動拡散を信号検出ノードとするピクセル
    センサにおいて、フォトダイオードをリセットするため
    のトランジスタのゲートが、当該ピクセルセンサ選択時
    にのみトランスファ信号を通過させるための、一対のパ
    ストランジスタを含むことを特徴とする、ＣＭＯＳイメ
    ージセンサ用のピクセルセンサ。
  5. 【請求項５】請求項４に記載のピクセルセンサが２次元
    状に配列され、 前記トランスファ信号が、列ブロック選択信号と、ピク
    セルトランスファ信号の論理積とされていることを特徴
    とするＣＭＯＳイメージセンサ。
  6. 【請求項６】フォトゲート方式のピクセルセンサが２次
    元状に配列されたＣＭＯＳイメージセンサにおいて、 当該行選択時にのみ、信号電荷を移動するためのフォト
    ゲート制御信号を通過させる一対のパストランジスタ
    と、 当該列ブロック選択時にのみ、信号電荷の移動を許可す
    るピクセルトランスファ信号を通過させる一対のパスト
    ランジスタと、 を備えたことを特徴とするＣＭＯＳイメージセンサ。
  7. 【請求項７】請求項６において、前記フォトゲート制御
    信号が立ち上がる前に、前記ピクセルトランスファ信号
    が立ち下がるようにされていることを特徴とするＣＭＯ
    Ｓイメージセンサ。
  8. 【請求項８】請求項２、４又は６に記載のピクセルセン
    サの出力を、ブロック１行分の読出し回路に選択的に接
    続する手段を備えたことを特徴とするＣＭＯＳイメージ
    センサ。
  9. 【請求項９】請求項１、３、５乃至８のいずれかに記載
    のＣＭＯＳイメージセンサと、 該ＣＭＯＳイメージセンサの画面の中心付近と周辺付近
    の数ブロックを読出して、全体の輝度を推定する手段
    と、 推定された輝度に応じてゲインが自動設定されるプログ
    ラマブルゲインアンプと、 を備えたことを特徴とする、ＣＭＯＳイメージセンサを
    用いた自動輝度調整カメラ。
  10. 【請求項１０】請求項１、３、５乃至８のいずれかに記
    載のＣＭＯＳイメージセンサと、 該ＣＭＯＳイメージセンサの画面の中心付近と周辺付近
    の数ブロックを読出して、大きな変化の有無を検出する
    手段と、 大きな変化が検出された時に画面全体を連続的に撮影す
    る手段と、 を備えたことを特徴とする、ＣＭＯＳイメージセンサを
    用いた監視カメラ。
  11. 【請求項１１】請求項１、３、５乃至８のいずれかに記
    載のＣＭＯＳイメージセンサと、 該ＣＭＯＳイメージセンサの画面の中心付近の数ブロッ
    クを読出して、焦点合わせを行う手段と、 焦点合わせを行ってから画面全体を取り込む手段と、 を備えたことを特徴とする、ＣＭＯＳイメージセンサを
    用いた自動焦点調節カメラ。
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