JP4503481B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関するものである。

従来の固体撮像装置は、下記特許文献１に記載されている。特許文献１に記載の固体撮像装置では、画像の検出と共に、光が入射した２次元位置の検出を行うことができる。
特許２００３−１８９１８１号公報

しかしながら、従来の固体撮像装置では、光入力ダイナミックレンジが固体撮像装置を構成する素子の特性で決まっていた。

本発明は、従来に比して更に光入力ダイナミックレンジを拡大することができ、且つ、高速な撮像を行うことができる固体撮像装置を提供することを目的としている。

本発明の固体撮像装置は、１画素が主撮像部と列方向検出撮像部と行方向検出撮像部とで成り、複数の当該画素が２次元配列されて成る撮像領域を有する固体撮像装置において、各画素の主撮像部からの出力をＡＤ変換してディジタルビデオ信号を生成する処理回路と、画素の列方向検出撮像部からの出力が画素行毎に加算され、画素行毎に加算された当該出力に基づいて１次元列方向輝度プロファイルを生成する１次元列方向輝度プロファイル取得回路と、画素の行方向検出撮像部からの出力が画素列毎に加算され、画素列毎に加算された当該出力に基づいて１次元行方向輝度プロファイルを生成する１次元行方向輝度プロファイル取得回路と、１次元列方向輝度プロファイルと１次元行方向輝度プロファイルとから、処理回路の利得変換信号を生成するコントローラとを備え、１次元列方向輝度プロファイル取得回路は、画素行を選択するための１次元列方向輝度プロファイル用シフトレジスタを有し、１次元行方向輝度プロファイル取得回路は、画素列を選択するための１次元行方向輝度プロファイル用シフトレジスタを有し、処理回路は、利得変換信号に基づいてＡＤ変換利得を変更することを特徴とする。

この発明の固体撮像装置によれば、コントローラが、１次元列方向輝度プロファイル取得回路によって生成された１次元列方向輝度プロファイルと、１次元行方向輝度プロファイル取得回路によって生成された１次元行方向輝度プロファイルとから、処理回路の利得変換信号を生成する。１次元列方向輝度プロファイル取得回路は画素行を選択するための１次元列方向輝度プロファイル用シフトレジスタを有しており、１次元行方向輝度プロファイル取得回路は画素列を選択するための１次元行方向輝度プロファイル用シフトレジスタを有しているので、１次元列方向輝度プロファイル取得回路及び１次元行方向輝度プロファイル取得回路は、ディジタルビデオ信号を生成する撮像部に対して、独立して動作速度を設定することができる。すなわち、１次元列方向輝度プロファイル及び１次元行方向輝度プロファイルが、ディジタルビデオ信号を生成する撮像部よりも高速に生成される。その結果、撮像部の最終段に構成される処理回路の利得変換信号が、高速に生成される。

したがって、処理回路に主撮像部からの出力が入力される前に、利得変換信号に基づいて処理回路のＡＤ変換利得を変更することができる。すなわち、処理回路に主撮像部からの出力が入力される前に、この主撮像部に入力される光強度に応じて、処理回路のＡＤ変換利得を変更することができる。故に、この固体撮像装置の光入力ダイナミックレンジを拡大することができる。

本発明の１次元列方向輝度プロファイル取得回路は、画素の列方向検出撮像部からの出力電流が画素行毎に加算され、画素行毎に加算された当該出力電流を電圧に変換する１次元列方向輝度プロファイル用積分回路と、１次元列方向輝度プロファイル用シフトレジスタに制御されて、列方向検出撮像部を画素行毎に１次元列方向輝度プロファイル用積分回路に接続するための１次元列方向輝度プロファイル用スイッチとを更に有し、本発明の１次元行方向輝度プロファイル取得回路は、画素の行方向検出撮像部からの出力電流が画素列毎に加算され、画素列毎に加算された当該出力電流を電圧に変換する１次元行方向輝度プロファイル用積分回路と、１次元行方向輝度プロファイル用シフトレジスタに制御されて、行方向検出撮像部を画素列毎に１次元行方向輝度プロファイル用積分回路に接続するための１次元行方向輝度プロファイル用スイッチとを更に有する。

この構成によれば、一つの１次元列方向輝度プロファイル用積分回路で、時系列に並んだ１次元列方向輝度プロファイルを生成することができ、また、一つの１次元行方向輝度プロファイル用積分回路で、時系列に並んだ１次元行方向輝度プロファイルを生成することができる。したがって、１次元列方向輝度プロファイル取得回路及び１次元行方向輝度プロファイル取得回路の回路基板上の実装領域を削減することができる。

また、本発明の撮像領域は、Ｎ個の画素列が隣接して並んでなる撮像ブロックが、Ｋ個並んでなり、本発明の固体撮像装置は、入力されるディジタルビデオ信号に応じて部分読み出し領域を指定する画像データ演算部と、部分読み出し領域に対応する画素行を選択する行選択回路と、部分読み出し領域に対応する画素列を選択する列選択回路と、画像データ演算部の出力に基づいて、行選択回路及び列選択回路に選択をさせる制御信号を発生するタイミング発生回路とを更に備え、ｎ番目の処理回路は、個々の撮像ブロックにおけるｎ番目の画素列の主撮像部に、スイッチを介して全て接続可能とされており、Ｎ個の処理回路は、Ｎ個の画素列の主撮像部に列選択回路の選択によってＯＮするスイッチを介してそれぞれ接続されて、行選択回路及び列選択回路によって選択された主撮像部の画素列毎の出力からディジタルビデオ信号を生成することが好ましい。

この構成によれば、ｎ番目の処理回路には、個々の撮像ブロックにおけるｎ番目の画素列の主撮像部がスイッチを介して全て接続可能とされているので、部分読み出し領域が小さい場合においても、隣接する画素列の主撮像部からの信号は、異なる処理回路で別々に処理される。しかも、画像データ演算部によって、撮像領域を部分読み出し領域に制限している。したがって、光入力ダイナミックレンジを拡大しつつ、高速な撮像を行うことが可能となる。

また、本発明の固体撮像装置は、個々の画素列の主撮像部にそれぞれ接続された複数のホールド回路を備え、スイッチが、列選択回路にタイミング発生回路から入力される制御信号に同期して、主撮像部の画素列毎の個々のホールド回路に蓄積された電荷を、個々の画素列の主撮像部に対応する処理回路に接続することを特徴とする。

この構成によれば、主撮像部の画素行毎の出力が、一旦、ホールド回路に蓄積され、スイッチを制御信号によって接続することで、主撮像部の画素行毎に蓄積された電荷を、個々の画素列に対応する処理回路へと転送することができる。

本発明によれば、従来に比して更に光入力ダイナミックレンジを拡大することができ、且つ、高速な撮像を行うことができる固体撮像装置が提供される。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。

図１は、実施の形態に係る固体撮像装置のブロック図である。この固体撮像装置は、撮像素子と制御回路とを備えている。

この撮像素子は、Ｎ個の画素列（Ｎ１，Ｎ２，Ｎ３）が隣接して並んでなる撮像ブロックＢ１，Ｂ２，Ｂ３が、Ｋ個（本例ではＫ＝３）並んでなる撮像領域を有している。各撮像ブロックの左からの順番をｋ番目とする。なお、図２に各画素列を構成する各画素Ｐ（ｘ，ｙ）の詳細構成を示す。

画素Ｐ（ｘ，ｙ）は、ホトダイオードＰＤ１（ｘ，ｙ）と、ホトダイオードＰＤ１（ｘ，ｙ）のカソードとリセット電位Ｖｒとの間に接続されたリセットスイッチＱ_{ｒｅｓｅｔ}（ｘ，ｙ）と、ホトダイオードＰＤ１（ｘ，ｙ）のカソードが入力端子に接続されたアンプＡＭＰ（ｘ，ｙ）と、アンプＡＭＰ（ｘ，ｙ）とビデオラインＬ_ｎとの間に接続されたアドレススイッチＱ_{ａｄｄｒｅｓｓ}（ｘ，ｙ）とを備えている。

アドレススイッチＱ_{ａｄｄｒｅｓｓ}（ｘ，ｙ）に、ハイレベルのシフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（ｙ）を入力することで、アンプＡＭＰ（ｘ，ｙ）で増幅した画素信号を、ビデオラインＬ_ｎに転送する状態ができる。ホトダイオードＰＤ１（ｘ，ｙ）に入射した光量に応じて蓄積された電荷が、アンプＡＭＰ（ｘ，ｙ）で増幅され、ビデオラインＬ_ｎに電圧として出力される。その後、ハイレベルのリセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（ｙ）をリセットスイッチＱ_{ｒｅｓｅｔ}に入力し、これをＯＮすると、ホトダイオードＰＤ１（ｘ、ｙ）に蓄積された電荷がリセットされる。

また、画素Ｐ（ｘ，ｙ）は、ホトダイオードＰＤ２（ｘ，ｙ）と、ホトダイオードＰＤ３（ｘ，ｙ）とを備えている。ホトダイオードＰＤ２（ｘ，ｙ）に入射した光量に応じて蓄積された電荷は、列方向輝度プロファイルラインＬ_ＶＰｎに電流として出力される。ホトダイオードＰＤ３（ｘ，ｙ）に入射した光量に応じて蓄積された電荷は、行方向輝度プロファイルラインＬ_ＨＰんに電流として出力される。

なお、画素Ｐ（ｘ，ｙ）は、半導体基板上に形成され、主撮像部、列方向検出撮像部、及び、行方向検出撮像部を有している（例えば、主撮像部、列方向検出撮像部、及び、行方向検出撮像部は点線で囲われた領域である）。ホトダイオードＰＤ１（ｘ，ｙ）、ホトダイオードＰＤ２（ｘ，ｙ）、及び、ホトダイオードＰＤ３（ｘ，ｙ）は、それぞれ、この主撮像部、列方向検出撮像部、及び、行方向検出撮像部に形成されている。

本例の画素Ｐ（ｘ，ｙ）は、行方向（ｘ）に沿って９個、列方向（ｙ）に沿って９個あり、アドレス（ｘ，ｙ）で規定される二次元状に配置されている。本例では、撮像領域中央に部分読み出し領域Ｒを設定し、部分読み出し領域Ｒの内部の画素Ｐ（ｘ，ｙ）の信号を読み出すこととする。

この部分読み出し領域Ｒは、画像データ演算部１０によって指定される。画像データ演算部１０は、入力されるディジタルビデオ信号に応じて部分読み出し領域Ｒを指定する。すなわち、例えば、ディジタルビデオ信号における１フレームの画像において、輝度が所定値以上の画素Ｐ（ｘ，ｙ）のアドレスを記憶する。ミサイル等の物体が撮影対象の場合、撮像素子がシリコンからなるとして、その赤外線像は物体像の重心を最大輝度の起点として連続的に周辺に広がり、周辺部では輝度が所定値よりも未満となる。

すなわち、最大輝度の点を含み、輝度が所定値±Δ以内の点を含む矩形領域を、部分読み出し領域Ｒとして選択する。対象物が移動中の場合、前回のフレーム内における物体像の重心位置（ｘ１，ｙ１）と、今回のフレーム内における物体像の重心位置（ｘ２，ｙ２）とのフレーム内での位置の差分のベクトル（ｘ２−ｘ１、ｙ２−ｙ１）を演算し、今回のフレーム内の物体像の重心位置（ｘ１、ｙ２）に、このベクトルを加算した位置を、次回の物体像の重心位置（ｘ３，ｙ３）として推定し、これを重心位置とする矩形領域を新たな部分読み出し領域Ｒとして設定する。

画像データ演算部１０には、ディジタルビデオ信号が入力されているが、このディジタルビデオ信号は、各撮像ブロックＢ１（Ｂ２，Ｂ３）からの画素列毎（３列）の信号を処理回路ＰＵ１，ＰＵ２，ＰＵ３に入力することで得ることができる。個々の処理回路ＰＵ１，ＰＵ２，ＰＵ３は、アンプＡＭＰ１、ＡＭＰ２，ＡＭＰ３とＡＤ変換器ＡＤＣ１，ＡＤＣ２，ＡＤＣ３を接続してなる。各画素列から出力されたアナログ画素信号は、処理回路ＰＵ１，ＰＵ２，ＰＵ３によって、ディジタルビデオ信号に変換される。

部分読み出し領域Ｒを規定する部分画像選択位置情報（ｘ＝ｘ４〜ｘ６，ｙ＝ｙ４〜ｙ６）は、タイミング発生回路１１に入力される。また、この固体撮像装置は、部分読み出し領域Ｒに対応する画素行を選択する行選択回路１２と、部分読み出し領域Ｒに対応する画素列を選択する列選択回路１３とを備えている。タイミング発生回路１１は、入力された部分画像選択位置情報に基づいて行選択回路制御信号と、列選択回路制御信号を生成する。

要するに、行選択回路制御信号は、ｙ＝ｙ４〜ｙ６の画素行の信号が読み出されるように行選択回路１２に画素の選択をさせ、列選択回路制御信号は、ｘ＝ｘ４〜ｘ６の画素列の信号が読み出されるように列選択回路１３に画素の選択をさせる。換言すれば、タイミング発生回路１１は、画像データ演算部１０の出力に基づいて、行選択回路１２及び列選択回路１３に選択をさせる制御信号を発生しているということになる。

図３は、図１に示した固体撮像装置のタイミングチャートである。本例では、図１に示した部分読み出し領域Ｒの信号を読み出す例が示されている。

時刻ｔ_０〜ｔ_２までは、第１〜第３シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（１〜３）、第１〜第３リセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（１−３）、第４シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（４）、第４リセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（４）、第５シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（５）、第５リセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（５）、第６シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（６）、第６リセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（６）、第７〜第９シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（７〜９）、第７〜第９リセット信号（垂直）Ｖ_{ｒｅｓｅｔ}（７−９）、第１シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（１）、第２シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（２）、第３シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（３）は、全てローレベルである。なお、信号の各数字は、座標ｘ又はｙのアドレスを示す。また、説明においては図２を適宜参照する。

時刻ｔ_２〜ｔ_３では、行選択回路１２から、ハイレベルの第４シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（４）が入力されるため、図１の下から４行目の画素行のシフトスイッチＱ_{ａｄｄｒｅｓｓ}（ｘ，４）がＯＮとなり、光の入射に応じてホトダイオードＰＤ１（ｘ，４）に蓄積された電荷が、アンプＡＭＰ（ｘ、４）で増幅され、ビデオラインＬ_ｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。なお、各ホールド回路には、電流源が並列に接続されている。

続いて、時刻ｔ_３〜ｔ_４では、ハイレベルの第４リセット信号Ｖ_{ｒｅｓｅｔ}（４）が入力されるため、リセットスイッチＱ_{ｒｅｓｅｔ}（ｘ，４）がＯＮとなり、ホトダイオードＰＤ１（ｘ、４）に蓄積された電荷はリセットされる。時刻ｔ_４〜ｔ_５では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，４）、Ｐ（５，４）、Ｐ（６，４）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。

時刻ｔ_６〜ｔ_７では、行選択回路１２から、ハイレベルの第５シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（５）が入力されるため、図１の下から５行目の画素行のシフトスイッチＱ_{ａｄｄｒｅｓｓ}（ｘ，５）がＯＮとなり、光の入射に応じてホトダイオードＰＤ１（ｘ，５）に蓄積された電荷が、アンプＡＭＰ（ｘ、５）で増幅され、ビデオラインＬ_ｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。

続いて、時刻ｔ_７〜ｔ_８では、ハイレベルの第５リセット信号Ｖ_{ｒｅｓｅｔ}（５）が入力されるため、リセットスイッチＱ_{ｒｅｓｅｔ}（ｘ，５）がＯＮとなり、ホトダイオードＰＤ１（ｘ、５）に蓄積された電荷がリセットされる。時刻ｔ_８〜ｔ_９では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，５）、Ｐ（５，５）、Ｐ（６，５）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。

時刻ｔ_１０〜ｔ_１１では、行選択回路１２から、ハイレベルの第６シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（６）が入力されるため、図１の下から６行目の画素行のシフトスイッチＱ_{ａｄｄｒｅｓｓ}（ｘ，６）がＯＮとなり、光の入射に応じてホトダイオードＰＤ１（ｘ，６）に蓄積された電荷が、アンプＡＭＰ（ｘ、６）で増幅され、ビデオラインＬ_ｎに電圧として出力され、ホールド回路Ｈ（１）〜Ｈ（９）に保持される。

続いて、時刻ｔ_１１〜ｔ_１２では、ハイレベルの第６リセット信号Ｖ_{ｒｅｓｅｔ}（６）が入力されるため、リセットスイッチＱ_{ｒｅｓｅｔ}（ｘ，６）がＯＮとなり、ホトダイオードＰＤ１（ｘ、６）に蓄積された電荷がリセットされる。時刻ｔ_１２〜ｔ_１３では、列選択回路１３から、ハイレベルの第２シフト信号（水平）Ｈ_{ｓｈｉｆｔ}（２）が、画素列の４列目のスイッチＱ（４）、画素列の５列目のスイッチＱ（５）、画素列の６列目のスイッチＱ（６）に同時に入力されるため、ホールド回路Ｈ（４）、Ｈ（５）、Ｈ（６）に蓄積された画素Ｐ（４，６）、Ｐ（５，６）、Ｐ（６，６）の電荷が、それぞれ処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。

上述のように、本固体撮像装置は、Ｎ個の画素列に、列選択回路１３の選択によってＯＮするスイッチＱ（４）、Ｑ（５）、Ｑ（６）を介して、それぞれ接続されたＮ個の処理回路ＰＵ１，ＰＵ２，ＰＵ３を備えている。ｎ番目の処理回路ＰＵ１（ＰＵ２，ＰＵ３）は、個々の撮像ブロックＢ１，Ｂ２，Ｂ３におけるｎ番目の画素列Ｎ１（Ｎ２，Ｎ３）に、スイッチＱ（１）〜Ｑ（９）を介して全て接続可能とされている。また、Ｎ個の処理回路ＰＵ１，ＰＵ２，ＰＵ３は、行選択回路１２及び列選択回路１３によって選択された画素列毎の信号からディジタルビデオ信号を生成している。

上述の固体撮像装置によれば、ｎ番目の処理回路（例えば、ＰＵ１とする）には、個々の撮像ブロックＢ１，Ｂ２，Ｂ３におけるｎ番目の画素列（Ｎ１）がスイッチＱ（１），Ｑ（４），Ｑ（７）を介して全て接続可能とされているので、部分読み出し領域Ｒが小さい場合においても、隣接する画素列Ｎ２からの信号は、異なる処理回路ＰＵ２で別々に処理される。しかも、画像データ演算部１０によって、読み出す領域を部分読み出し領域Ｒに制限しているので、更に高速な撮像を行うことが可能となる。

また、上述の固体撮像装置は、個々の画素列Ｎ１，Ｎ２，Ｎ３にそれぞれ接続された複数のホールド回路Ｈ（１）〜Ｈ（９）を備えており、上記スイッチＱ（１）〜Ｑ（９）は、列選択回路１３にタイミング発生回路１１から入力される制御信号に同期して、画素列毎の個々のホールド回路Ｈ（１）〜Ｈ（９）に蓄積された電荷を、個々の画素列Ｎ１，Ｎ２，Ｎ３に対応する処理回路ＰＵ１，ＰＵ２，ＰＵ３に接続しており、各画素行の信号は、一旦はホールド回路（１）〜Ｈ（９）に蓄積されるが、スイッチを制御信号Ｑ（１）〜Ｑ（９）によって接続することで、画素行毎に蓄積された電荷を、画素列Ｎ１，Ｎ２，Ｎ３毎に処理回路ＰＵ１，ＰＵ２，ＰＵ３へと転送することができる。

本実施形態では、処理回路ＰＵ１，ＰＵ２，ＰＵ３は、１次元列方向輝度プロファイル取得回路１４が生成する１次元列方向輝度プロファイルと、１次元行方向輝度プロファイル取得回路１５が生成する１次元行方向輝度プロファイルとに基づいて、ＡＤ変換利得を変更することができる。

図４は、１次元列方向輝度プロファイル取得回路１４の構成を示す図である。図４に示すように、１次元列方向輝度プロファイル取得回路１４は、１次元列方向輝度プロファイル用スイッチ（以下、列方向スイッチという）３１と、１次元列方向輝度プロファイル用シフトレジスタ（以下、列方向シフトレジスタという）３２と、１次元列方向輝度プロファイル用積分回路（以下、列方向積分回路という）３３とを有している。

列方向スイッチ３１の一方の端子には、列方向輝度プロファイルラインＬ_ＶＰ１〜Ｌ_ＶＰ９がそれぞれ接続されている。列方向輝度プロファイルラインＬ_ＶＰ１は、画素行Ｍ１に並んでいるホトダイオードＰＤ２（１，１）〜ＰＤ２（９，１）に接続されている。同様に、列方向輝度プロファイルラインＬ_ＶＰ２、Ｌ_ＶＰ３、…、Ｌ_ＶＰ９は、画素行Ｍ２、Ｍ３、…、Ｍ９に並んでいるホトダイオードＰＤ２（１，２）〜ＰＤ２（９，２）、ＰＤ２（１，３）〜ＰＤ２（９，３）、…、ＰＤ２（１，９）〜ＰＤ２（９，９）にそれぞれ接続されている。列方向スイッチ３１の他方の端子は、列方向積分回路３３の入力端子に接続されている。

列方向スイッチ３１は、列方向シフトレジスタ３２から出力されるシフト信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ９）によって制御されて、順次に閉じられる。列方向シフトレジスタ３２は、外部から入力されるクロックに同期して、シフト信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ９）を生成する。列方向積分回路３３には、列方向シフトレジスタ３２によって順次に読み出されたホトダイオードＰＤ２（ｘ，１）〜ＰＤ２（ｘ，９）からの電流が、列方向輝度プロファイルラインＬ_ＶＰ１〜Ｌ_ＶＰ９及び列方向スイッチ３１を介して、順次に入力される。列方向積分回路３３は、これらの電流を順次に電圧に変換し、電圧信号Ｖｏｕｔを生成する。

列方向積分回路３３は、アンプ３４と、アンプ３４の入力端子と出力端子との間に接続されたキャパシタ３５と、アンプ３４の入力端子と出力端子との間に接続された列方向積分スイッチ３６とを含んでいる。列方向積分スイッチ３６は、外部からハイレベルのリセット信号ΦＶｒｅｓｅｔを受けることによってＯＮとなり、キャパシタ３５の電位を初期化することができる。

図５は、１次元列方向輝度プロファイル取得回路１４のタイムチャートである。まず、ハイレベルのシフト信号ｓｈｉｆｔ（Ｖ１）が列方向スイッチ３１に入力されると、列方向スイッチ３１がＯＮとなり、ホトダイオードＰＤ２（１，１）〜ＰＤ２（９，１）に蓄積された電荷に応じた電流が、列方向輝度プロファイルラインＬ_ＶＰ１及び列方向スイッチ３１を介して、列方向積分回路３３のアンプ３４に入力される。リセット信号ΦＶｒｅｓｅｔがローレベルのときには、列方向積分スイッチ３６はＯＦＦとなり、ホトダイオードＰＤ２（１，１）〜ＰＤ２（９，１）の電荷がキャパシタ３５に蓄積される。列方向積分回路３３は、この電荷に応じた電圧を出力端子から出力する。

次に、リセット信号ΦＶｒｅｓｅｔがハイレベルとなると、列方向積分スイッチ３６がＯＮとなり、キャパシタ３５が初期化される。その後、シフト信号ｓｈｉｆｔ（Ｖ１）がローレベルとなり、列方向スイッチ３１がＯＦＦとなる。その後、リセット信号ΦＶｒｅｓｅｔがローレベルとなり、列方向積分スイッチ３６がＯＦＦとなる。すなわち、列方向積分回路３３は次の入力信号待ち状態となる。

次に、ハイレベルのシフト信号ｓｈｉｆｔ（Ｖ２）が列方向スイッチ３１に入力されると、列方向スイッチ３１がＯＮとなり、ホトダイオードＰＤ２（１，２）〜ＰＤ２（９，２）に蓄積された電荷に応じた電流が、列方向輝度プロファイルラインＬ_ＶＰ２及び列方向スイッチ３１を介して、列方向積分回路３３のアンプ３４に入力される。リセット信号ΦＶｒｅｓｅｔがローレベルのときには、列方向積分スイッチ３６はＯＦＦとなり、ホトダイオードＰＤ２（１，２）〜ＰＤ２（９，２）の電荷がキャパシタ３５に蓄積される。列方向積分回路３３は、この電荷に応じた電圧を出力端子から出力する。

次に、リセット信号ΦＶｒｅｓｅｔがハイレベルとなると、列方向積分スイッチ３６がＯＮとなり、キャパシタ３５が初期化される。その後、シフト信号ｓｈｉｆｔ（Ｖ２）がローレベルとなり、列方向スイッチ３１がＯＦＦとなる。その後、リセット信号ΦＶｒｅｓｅｔがローレベルとなり、列方向積分スイッチ３６がＯＦＦとなる。すなわち、列方向積分回路３３は次の入力信号待ち状態となる。

同様に、シフト信号ｓｈｉｆｔ（Ｖ３）〜ｓｈｉｆｔ（Ｖ９）にしたがって、上述のような動作を繰り返すことによって、列方向輝度プロファイルラインＬ_ＶＰ1〜Ｌ_ＶＰ９からの電流に応じた電圧が時系列に並んだ１次元列方向輝度プロファイルＶｏｕｔが生成される。

図６は、１次元行方向輝度プロファイル取得回路１５の構成を示す図である。図６に示すように、１次元行方向輝度プロファイル取得回路１５は、１次元行方向輝度プロファイル用スイッチ（以下、行方向スイッチという）２１と、１次元行方向輝度プロファイル用シフトレジスタ（以下、行方向シフトレジスタという）２２と、１次元行方向輝度プロファイル用積分回路（以下、行方向積分回路という）２３とを有している。

行方向スイッチ２１の一方の端子には、行方向輝度プロファイルラインＬ_ＨＰ１〜Ｌ_ＨＰ９がそれぞれ接続されている。行方向輝度プロファイルラインＬ_ＨＰ１は、画素列Ｎ１に並んでいるホトダイオードＰＤ２（１，１）〜ＰＤ２（１，９）に接続されている。同様に、行方向輝度プロファイルラインＬ_ＨＰ２、Ｌ_ＨＰ３、…、Ｌ_ＨＰ９は、画素列Ｎ２、Ｎ３、…、Ｎ９に並んでいるホトダイオードＰＤ３（２，１）〜ＰＤ３（２，９）、ＰＤ３（３，１）〜ＰＤ３（３，９）、…、ＰＤ３（９，1）〜ＰＤ３（９，９）にそれぞれ接続されている。行方向スイッチ２１の他方の端子は、行方向積分回路２３の入力端子に接続されている。

行方向スイッチ２１は、行方向シフトレジスタ２２から出力されるシフト信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ９）によって制御されて、順次に閉じられる。行方向シフトレジスタ２２は、外部から入力されるクロックに同期して、シフト信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ９）を生成する。行方向積分回路２３には、行方向シフトレジスタ２２によって順次に読み出されたホトダイオードＰＤ３（１，ｙ）〜ＰＤ３（９，ｙ）からの電流が、行方向輝度プロファイルラインＬ_ＨＰ１〜Ｌ_ＨＰ９及び行方向スイッチ２１を介して、順次に入力される。行方向積分回路２３は、これらの電流を順次に電圧信号Ｈｏｕｔに変換する。

行方向積分回路２３は、アンプ２４と、アンプ２４の入力端子と出力端子との間に接続されたキャパシタ２５と、アンプ２４の入力端子と出力端子との間に接続された行方向積分スイッチ２６とを含んでいる。行方向積分スイッチ２６は、外部からハイレベルのリセット信号ΦＨｒｅｓｅｔを受けることによってＯＮとなり、キャパシタ２５の電位を初期化することができる。

図７は、１次元行方向輝度プロファイル取得回路１５のタイムチャートである。まず、ハイレベルのシフト信号ｓｈｉｆｔ（Ｈ１）が行方向スイッチ２１に入力されると、行方向スイッチ３１がＯＮとなり、ホトダイオードＰＤ３（１，１）〜ＰＤ３（１，９）に蓄積された電荷に応じた電流が、行方向輝度プロファイルラインＬ_ＨＰ１及び行方向スイッチ２１を介して、行方向積分回路２３のアンプ２４に入力される。リセット信号ΦＨｒｅｓｅｔがローレベルのときには、行方向積分スイッチ２６はＯＦＦとなり、ホトダイオードＰＤ３（１，１）〜ＰＤ３（１，９）の電荷がキャパシタ２５に蓄積される。行方向積分回路２３は、この電荷に応じた電圧を出力端子から出力する。

次に、リセット信号ΦＨｒｅｓｅｔがハイレベルとなると、行方向積分スイッチ２６がＯＮとなり、キャパシタ２５が初期化される。その後、シフト信号ｓｈｉｆｔ（Ｈ１）がローレベルとなり、行方向スイッチ２１がＯＦＦとなる。その後、リセット信号ΦＨｒｅｓｅｔがローレベルとなり、行方向積分スイッチ２６がＯＦＦとなる。すなわち、行方向積分回路２３は次の入力信号待ち状態となる。

次に、ハイレベルのシフト信号ｓｈｉｆｔ（Ｈ２）が行方向スイッチ２１に入力されると、行方向スイッチ２１がＯＮとなり、ホトダイオードＰＤ３（２，１）〜ＰＤ３（２，９）に蓄積された電荷に応じた電流が、行方向輝度プロファイルラインＬ_ＨＰ２及び行方向スイッチ２１を介して、行方向積分回路２３のアンプ２４に入力される。リセット信号ΦＨｒｅｓｅｔがローレベルのときには、行方向積分スイッチ２６はＯＦＦとなり、ホトダイオードＰＤ３（２，１）〜ＰＤ３（２，９）の電荷がキャパシタ２５に蓄積される。行方向積分回路２３は、この電荷に応じた電圧を出力端子から出力する。

次に、リセット信号ΦＨｒｅｓｅｔがハイレベルとなると、行方向積分スイッチ２６がＯＮとなり、キャパシタ２５が初期化される。その後、シフト信号ｓｈｉｆｔ（Ｈ２）がローレベルとなり、行方向スイッチ２１がＯＦＦとなる。その後、リセット信号ΦＨｒｅｓｅｔがローレベルとなり、行方向積分スイッチ２６がＯＦＦとなる。すなわち、行方向積分回路２３は次の入力信号待ち状態となる。

同様に、シフト信号ｓｈｉｆｔ（Ｈ３）〜ｓｈｉｆｔ（Ｈ９）にしたがって、上述のような動作を繰り返すことによって、行方向輝度プロファイルラインＬ_ＨＰ1〜Ｌ_ＨＰ９からの電流に応じた電圧が時系列に並んだ１次元行方向輝度プロファイルＨｏｕｔが生成される。

１次元列方向輝度プロファイルＶｏｕｔ及び１次元行方向輝度プロファイルＨｏｕｔは、コントローラ１６に入力される。図８は、コントローラ１６の回路ブロック図である。図８に示すコントローラ１６は、プロファイルタイミング発生回路ＰＴ１、ＰＴ２、スイッチＳＷ１、ＳＷ２、比較器Ｃｏｍｐ１、Ｃｏｍｐ２、ＮＡＮＤ回路Ｎａｎｄ、ホールド回路Ｈｏｌｄ、及び、リセット用トランジスタＴｒを有する。

図９は、コントロール１６の各部の波形を示すタイムチャートである。以下、図８及び図９を参照しながら、コントローラ１６を詳細に説明する。プロファイルタイミング発生回路ＰＴ１は、時系列に並んだ１次元列方向輝度プロファイルＶｏｕｔから部分読み出し領域Ｒに相当する１次元列方向輝度プロファイル部分Ｖ_ＰＲを比較器Ｃｏｍｐ１に入力するために、スイッチＳＷ１を制御する信号を出力する。例えば、プロファイルタイミング発生回路ＰＴ１は、１次元列方向輝度プロファイル取得回路１４に入力されるクロックと、行選択回路１２に入力されるクロックＶ_ｃｌｋ（図１４にて後述する）との周波数比に応じて、タイミング発生回路１１から出力される行選択回路制御信号を時間方向に圧縮した圧縮列方向制御信号Ｖ_ｃｏｍｐを出力する。

スイッチＳＷ１は、ハイレベルの圧縮列方向制御信号Ｖ_ｃｏｍｐに応じてＯＮし、１次元列方向輝度プロファイル部分Ｖ_ＰＲを比較器Ｃｏｍｐ１の第１入力端子に入力する。比較器Ｃｏｍｐ１の第２入力端子には基準電圧Ｖ_ｒｅｆ１が入力されている。比較器Ｃｏｍｐ１は、１次元列方向輝度プロファイル部分Ｖ_ＰＲと基準電圧Ｖ_ｒｅｆ１とを比較して、１次元列方向輝度プロファイル部分Ｖ_ＰＲが基準電圧Ｖ_ｒｅｆ１より大きいときにハイレベルの電圧を出力し、１次元列方向輝度プロファイル部分Ｖ_ＰＲが基準電圧Ｖ_ｒｅｆ１より小さいときにローレベルの電圧を出力する。

プロファイルタイミング発生回路ＰＴ２は、時系列に並んだ１次元行方向輝度プロファイルＨｏｕｔから部分読み出し領域Ｒに相当する１次元行方向輝度プロファイル部分Ｈ_ＰＲを比較器Ｃｏｍｐ２に入力するために、スイッチＳＷ２を制御する信号を出力する。例えば、プロファイルタイミング発生回路ＰＴ２は、１次元列方向輝度プロファイル取得回路１４に入力されるクロックと、列選択回路１３に入力されるクロックＨ_ｃｌｋ（図１７にて後述する）との周波数比に応じて、タイミング発生回路１１から出力される列選択回路制御信号を時間方向に圧縮した圧縮行方向制御信号Ｈ_ｃｏｍｐを出力する。

スイッチＳＷ２は、ハイレベルの圧縮行方向制御信号Ｈ_ｃｏｍｐに応じてＯＮし、１次元行方向輝度プロファイル部分Ｈ_ＰＲを比較器Ｃｏｍｐ２の第１入力端子に入力する。比較器Ｃｏｍｐ２の第２入力端子には基準電圧Ｖ_ｒｅｆ２が入力されている。比較器Ｃｏｍｐ２は、１次元行方向輝度プロファイル部分Ｈ_ＰＲと基準電圧Ｖ_ｒｅｆ２を比較し、１次元行方向輝度プロファイル部分Ｈ_ＰＲが基準電圧Ｖ_ｒｅｆ２より大きいときにハイレベルの電圧を出力し、１次元行方向輝度プロファイル部分Ｈ_ＰＲが基準電圧Ｖ_ｒｅｆ２より小さいときにローレベルの電圧を出力する。

ＮＡＮＤ回路Ｎａｎｄには、比較器Ｃｏｍｐ１の出力電圧と比較器Ｃｏｍｐ２の出力電圧とが入力される。ＮＡＮＤ回路Ｎａｎｄは、これら両方の電圧がハイレベルのときにハイレベルの電圧を出力し、いずれか一方の電圧がハイレベル、及び、これら両方の電圧がローレベルのときにローレベルの電圧を出力する。ＮＡＮＤ回路Ｎａｎｄの出力電圧は、ホールド回路Ｈｏｌｄで保持される。すなわち、ＮＡＮＤ回路Ｎａｎｄの出力電圧は、一度でもハイレベルになったらハイレベルに保持される。なお、ホールド回路Ｈｏｌｄはキャパシタで構成されればよい。

ホールド回路Ｈｏｌｄは、処理回路ＰＵ１、ＰＵ２、ＰＵ３がディジタルビデオ信号を生成するまで、ＮＡＮＤ回路Ｎａｎｄの出力電圧を保持する。処理回路ＰＵ１、ＰＵ２、ＰＵ３がディジタルビデオ信号を生成した後、ハイレベルのリセット信号Ｃ_{ｒｅｓｅｔ}によって、リセット用トランジスタＴｒがＯＮし、ホールド回路Ｈｏｌｄの電圧が初期化される。このＮＡＮＤ回路Ｎａｎｄの出力電圧が利得変換信号であり、各処理回路ＰＵ１、ＰＵ２、ＰＵ３に入力される。

図１０は、処理回路を示すブロック図である。図１０には、処理回路ＰＵ１を示すが、処理回路ＰＵ２、ＰＵ３も同一である。処理回路ＰＵ１は、アンプＡｍｐ１とＡＤＣ１で構成される。本実施形態では、ＡＤＣ１はパイプライン型ＡＤＣである。ＡＤＣ１は、１２個の基本ブロックＢＬＫ１（１）、ＢＬＫ２（１）、…、ＢＬＫ１２（１）、遅延回路Ｄｅｌａｙ（１）、及び、デコーダＤｅｃｏｄｅｒ（１）で構成される。基本ブロックＢＬＫ１（１）は、サンプルホールド回路ＳＨ（１）、ＡＤＣ（１）、ＤＡＣ（１）、加算器ＡＤＤ（１）、及び、２倍増幅器ＢＡＹ（１）で構成される。

処理回路ＰＵ１に入力された電圧は、アンプＡｍｐ１によって増幅され、ＡＤＣ１に入力される。ＡＤＣ１に入力された電圧は、基本ブロックＢ１のサンプルホールド回路ＳＨ（１）でサンプリングされ、ＡＤＣ（１）と加算器ＡＤＤ（１）に入力される。ＡＤＣ（１）では、入力された電圧をディジタル信号（１又は０）に変換する。このディジタル信号は遅延回路Ｄｅｌａｙ（１）へ出力されると共に、ＤＡＣ（１）によって電圧に変換される。

加算器ＡＤＤ（１）は、サンプルホールド回路ＳＨ（１）からの電圧と、ＤＡＣ（１）からの電圧とを加算する。加算された電圧は、２倍増幅器ＢＡＹ（１）によって２倍に増幅され、基本ブロックＢＬＫ２（１）へ入力される。なお、基本ブロックＢＬＫ２（１）〜ＢＬＫ１２（１）は、基本ブロックＢＬＫ１（１）と同一な構成であり、それぞれディジタル信号を生成する。

各基本ブロックＢＬＫ１（１）〜ＢＬＫ１２（１）から出力されるディジタル信号は、遅延回路Ｄｅｌａｙ（１）を介することによって、それぞれ異なる遅延を有することとなる。デコーダＤｅｃｏｄｅｒ（１）では、基本ブロックＢＬＫ１（１）から出力されたディジタル信号を最上ビットとし、基本ブロックＢＬＫ１（１）〜ＢＬＫ１２（１）から出力されたディジタル信号を順次に並べて、１２ビットのディジタルビデオ信号を生成する。

基本ブロックＢＬＫ１（１）〜ＢＬＫ１２（１）は、それぞれ、キャパシタとアンプで構成されるスイッチドキャパシタ回路で構成されればよく、遅延回路Ｄｅｌａｙ（１）はシフトレジスタで構成されればよい。なお、各ビットの遅延は、シフトレジスタの個数で調整する。

処理回路ＰＵ１のＡＤＣ１は、コントローラ１６からの利得変換信号を受けてＡＤ変換利得を変更することができる。処理回路ＰＵ１のＡＤＣ１にハイレベルの利得変換信号が入力されると、このハイレベルの利得変換信号は、基本ブロックＢＬＫ１（１）〜ＢＬＫ１２（１）に入力される。以下、基本ブロックＢＬＫ１（１）の動作を説明するが、基本ブロックＢＬＫ２（１）〜ＢＬＫ１２（１）の動作も同様である。

ハイレベルの利得変換信号が、ＡＤＣ（１）に入力されると、ＡＤＣ（１）の比較対象基準電位（図示せず）が高電位となり、基本ブロックＢＬＫ１（１）が低利得となる。同様に、基本ブロックＢＬＫ２（１）〜ＢＬＫ１２（１）も低利得となる。したがって、ＡＤＣ１が低利得となる。故に、処理回路ＰＵ１のＡＤ変換利得が低下する。処理回路ＰＵ１のＡＤＣ１にローレベルの利得変換信号が入力されると、このローレベルの利得変換信号は、基本ブロックＢＬＫ１（１）〜ＢＬＫ１２（１）に入力される。ローレベルの利得変換信号が、ＡＤＣ（１）に入力されると、ＡＤＣ（１）の比較対象基準電位（図示せず）が低電位となり、基本ブロックＢＬＫ１（１）が高利得となる。同様に、基本ブロックＢＬＫ２（１）〜ＢＬＫ１２（１）も高利得となる。したがって、ＡＤＣ１が高利得となる。故に、処理回路ＰＵ１のＡＤ変換利得が増加する。

なお、処理回路ＰＵ２、ＰＵ３も、処理回路ＰＵ１と同様に、利得変換信号を受けてＡＤ変換利得を変更することができる。

本実施形態の固体撮像装置によれば、コントローラ１６が、１次元列方向輝度プロファイル取得回路１４によって生成された１次元列方向輝度プロファイルＶｏｕｔと、１次元行方向輝度プロファイル取得回路１５によって生成された１次元行方向輝度プロファイルＨｏｕｔとから、処理回路ＰＵ１、ＰＵ２、ＰＵ３の利得変換信号を生成する。

１次元列方向輝度プロファイル取得回路１４は画素行を選択するための１次元列方向輝度プロファイル用シフトレジスタ３２を有しており、１次元行方向輝度プロファイル取得回路１５は画素列を選択するための１次元行方向輝度プロファイル用シフトレジスタ２２を有しているので、１次元列方向輝度プロファイル取得回路１４及び１次元行方向輝度プロファイル取得回路１５は、ディジタルビデオ信号を生成する撮像部に対して、独立して動作速度を設定することができる。

すなわち、１次元列方向輝度プロファイルＶｏｕｔ及び１次元行方向輝度プロファイルＨｏｕｔが、ディジタルビデオ信号を生成する撮像部よりも高速に生成される。その結果、撮像部の最終段に構成される処理回路ＰＵ１、ＰＵ２、ＰＵ３の利得変換信号が、高速に生成される。

したがって、処理回路ＰＵ１、ＰＵ２、ＰＵ３に主撮像部からの出力が入力される前に、利得変換信号に基づいて処理回路ＰＵ１、ＰＵ２、ＰＵ３のＡＤ変換利得を変更することができる。すなわち、処理回路ＰＵ１、ＰＵ２、ＰＵ３に主撮像部からの出力が入力される前に、この主撮像部に入力される光強度に応じて、処理回路ＰＵ１、ＰＵ２、ＰＵ３のＡＤ変換利得を変更することができる。故に、この固体撮像装置の光入力ダイナミックレンジを拡大することができる。

図１１は、本実施形態の固体撮像装置の光入力―ディジタルビデオ信号特性を示す図である。このように、所定の値未満の光が入力されたときには、処理回路ＰＵ１、ＰＵ２、ＰＵ３のＡＤ変換利得を増加し、所定の値以上の光が入力されたときには、処理回路ＰＵ１、ＰＵ２、ＰＵ３のＡＤ変換利得を低下することによって、光入力範囲が拡大する。すなわち、光入力ダイナミックレンジが拡大する。

なお、ディジタルビデオ信号を再生するときには、利得可変信号を参照し、処理回路ＰＵ１、ＰＵ２、ＰＵ３の利得切換の有無に応じて、ディジタルビデオ信号を再生すればよい。

図１２は、１つの撮像ブロックを８つの画素列からなることとし、６４の撮像ブロックＢｋ（ｋ＝１〜６４）を備え（Ｋ＝６４）、垂直方向の画素列が５１２画素を有し、水平方向の画素列が５１２画素を有する固体撮像装置を示す。なお、各撮像ブロックＢ１，Ｂ２，・・・，Ｂ６４におけるｎ番目の画素列毎に、ｎ番目の処理回路ＰＵｎが接続されている（ｎ＝１〜８）。

列選択回路１３によって制御されるスイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）と、撮像領域との間には、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）が介在している。スイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）は、上述のスイッチ群Ｑ（１）〜Ｑ（９）及びホールド回路群Ｈ（１）〜Ｈ（９）に対応するものである。

この固体撮像装置で部分読み出しの動作を以下に説明する。ここでは、画像データ演算部の出力に基づいて前回得た画像から、５１２×５１２の画素全体の内、周辺１０行と１０列だけを除いた中央の４９２×４９２の画素の部分読み出しを行うことを選択してタイミング発生回路がそれに必要な制御信号を行選択回路１２と列選択回路１３に供給することとする。

図１３は、画素Ｐ（ｘ，ｙ）の主撮像部の詳細な回路図である。なお、以下の説明において、スイッチとは電界効果トランジスタを示すこととする。

画素Ｐ（１，１）の主撮像部は、ホトダイオードＰＤ１（１）のカソードと、リセット電位Ｖｒ１との間に直列に介在する転送スイッチＱ_{ｔｒａｎｓ}（１）、リセットスイッチＱ_{ｒｅｓｅｔ}（１）を備えている。転送スイッチＱ_{ｔｒａｎｓ}（１）の上流端は、ホールドスイッチＱ_ｈｏｌｄ（１）を介して、増幅トランジスタＱ_ａｍｐ（１）のゲートに入力されている。増幅トランジスタＱ _ａｍｐ（１）とビデオラインＬ_１との間には、アドレススイッチＱ_{ａｄｄｒｅｓｓ}（１）が介在している。

転送スイッチＱ_{ｔｒａｎｓ}（１）のゲートには、転送信号Ｖ_{ｔｒａｎｓ}（１）が入力され、リセットスイッチＱ_{ｒｅｓｅｔ}（１）のゲートには、リセット信号Ｖ_{ｒｅｓｅｔ}（１）が入力される。また、ホールドスイッチＱ_ｈｏｌｄ（１）のゲートにはホールド信号Ｖ_ｈｏｌｄ（１）が入力される。アドレススイッチＱ_{ａｄｄｒｅｓｓ}（１）のゲートにはアドレス信号Ｖ_{ａｄｄｒｅｓｓ}（１）が入力される。なお、アドレス信号Ｖ_{ａｄｄｒｅｓｓ}（１）は第１シフト信号（垂直）Ｖ_{ｓｈｉｆｔ}（１）と表記することもできる。

画素Ｐ（１，２）の主撮像部の構成は、各要素の数字が「２」となるのみで、構成は画素Ｐ（１，１）の主撮像部と同一である。なお、画素Ｐ（ｘ，ｙ）の列方向検出撮像部及び行方向検出撮像部は、図２と同一である。

図１４は、各信号を生成するための行選択回路１２の回路図である。図１５は、各信号のタイミングチャートである。この図は、垂直方向の上下１０行ずつを除いた中央４９２行の部分読み出しを達成するためのものである。

各行毎にシフトレジスタＳ１，Ｓ２・・・が設けられており、各シフトレジスタは、セット入力端子ＳＴ、リセット入力端子ｒｓｔ、クロック入力端子ＣＬＫと、出力端子Ｑを備えている。リセット入力端子は接地電位に接続されている。シフトレジスタＳ１のセット入力端子ＳＴにはスタート信号Ｖ_ｓｔが入力され、シフトレジスタＳ１の出力端子Ｑからの出力shiftout１が、シフトレジスタＳ２のセット入力端子ＳＴに入力されるというように、各シフトレジスタのセット入力端子には一つ前のシフトレジスタの出力端子Ｑからの出力が順次入力される。

タイミング発生回路１１から発生したＶ_{ｒｅｓｅｔ}、Ｖ_{ｔｒａｎｓ}、Ｖ_ｈｏｌｄ、Ｖ_{ａｄｄｒｅｓｓ}は、第１画素Ｐ（１，１）読み出し時の所定のタイミングで、それぞれＶ_{ｒｅｓｅｔ}（１）、Ｖ_{ｔｒａｎｓ}（１）、Ｖ_ｈｏｌｄ（１）、Ｖ_{ａｄｄｒｅｓｓ}（１）として、スイッチＱＡ１，ＱＢ１，ＱＣ１，ＱＤ１をＯＮし、上述の各スイッチに入力される。この所定のタイミングは、タイミング発生回路１１で生成されたｓ-ｍｏｄｅ信号とスタート信号Ｖ_ｓｔによって決定され、第１行目の画素の読み出しが終了したら、第２行目の画素の読み出しへと順次移行する。

なお、図１５中、（Ｖ_{ｓｈｉｆｔ}）で示される数字は、読み出し中の画素行を示し、（Ｈ_{ｓｈｉｆｔ}）で示される数字は、読み出し中の画素列を示す。

ｓ-ｍｏｄｅ信号は、スタート信号Ｖ_ｓｔがシフトレジスタＳ１に入力されたときの出力と共にＯＲ回路（ＯＲ１）に入力される。なお、２行目の読み出しの場合には、これらの信号はＯＲ回路（ＯＲ２）に入力される。

この図は、５１２×５１２の全画素で各ホトダイオードＰＤ１（ｘ、ｙ）に蓄積した電荷を同時にホールドするグローバルシャッターモードで動作する例であり、ｓ-ｍｏｄｅ信号をハイレベルとしておくことで、Ｖ_{ｒｅｓｅｔ}、Ｖ_{ｔｒａｎｓ}、Ｖ_ｈｏｌｄの信号を全画素一斉に供給することができる。これにより、ホトダイオードＰＤ１（ｘ、ｙ）に蓄積された電荷を増幅トランジスタＱ_ａｍｐ（ｘ，ｙ）のゲートに全画素に渡って同一のタイミングで転送、蓄積しておくことが可能となる。

実際の動作としては次のようになる。ｓ-ｍｏｄｅ信号をハイレベルとして、全行に渡ってＶ_{ｒｅｓｅｔ}、Ｖ_{ｔｒａｎｓ}、Ｖ_ｈｏｌｄの信号が入力されるようにしておく。Ｖ_{ｒｅｓｅｔ}、Ｖ_{ｔｒａｎｓ}、Ｖ_ｈｏｌｄ、Ｖ_{ａｄｄｒｅｓｓ}の全ての信号がローレベルの時に、Ｖ_{ｒｅｓｅｔ}をハイレベルとしてＶ_ｈｏｌｄをハイレベルとすることにより、増幅トランジスタのゲートの電荷がリセットされる。Ｖ_ｈｏｌｄをローレベルとし、Ｖ_{ｒｅｓｅｔ}をローレベルとした後、Ｖ_{ｔｒａｎｓ}をハイレベルとしてＶ_ｈｏｌｄをハイレベルとすることで、ホトダイオードＰＤ１（ｘ、ｙ）に蓄積された電荷が増幅トランジスタのゲートに転送される。

その後、Ｖ_ｈｏｌｄをローレベルにしてＶ_{ｔｒａｎｓ}をローレベルにした後、Ｖ_{ｔｒａｎｓ}とＶ_{ｒｅｓｅｔ}をハイレベルにして、ホトダイオードＰＤ１（ｘ、ｙ）に蓄積された電荷をリセットした後、Ｖ_{ｔｒａｎｓ}とＶ_{ｒｅｓｅｔ}をローレベルにして次の蓄積を開始する。

ここでｓ-ｍｏｄｅ信号をローレベルに戻すことにより、全画素に渡って、ホトダイオードＰＤ１（ｘ、ｙ）に蓄積されていた電荷は、各画素の増幅トランジスタのゲートに転送、保持された状態で、ホトダイオードでは次の蓄積が開始されており、全画素での蓄積の開始、終了が同時に行われるグローバルシャッターモードの動作が実現される。以後は、増幅トランジスタのゲートに保持されている電荷を読みたい画素のみを選択して読み出すことになる。

シフトレジスタＳ１，Ｓ２・・・のクロック入力端子ＣＬＫにはタイミング発生回路１１で生成される垂直クロック信号Ｖ_ｃｌｋが入力されている。スタート信号Ｖ_ｓｔがシフトレジスタＳ１のセット入力端子に入力され，シフトレジスタＳ１の出力端子Ｑからの出力shiftout１がシフトレジスタＳ２のセット入力端子に入力されるように、各シフトレジスタのセット入力端子に一つ前のシフトレジスタの出力端子Ｑからの出力が順次入力されると、各行の画素に蓄積された電荷の読み出しが開始されるが、Ｖ_{ａｄｄｒｅｓｓ}はローレベルとしておき、垂直クロック信号Ｖ_ｃｌｋは周期を短くすることで、最初の１０行は信号の読み飛ばしを行う。

その後、１１行目の画素からＶ_{ａｄｄｒｅｓｓ}をハイレベルとして蓄積電荷を増幅することにより得られた電圧をホールド回路に一度転送し、ホールド回路に保持する。垂直クロック信号Ｖ_ｃｌｋの周期を長くして５１２画素分の電荷をホールド回路に蓄積し、続いて、タイミング発生回路１１で生成された画素列読み出しスタート信号Ｈ_ｓｔを列選択回路１３に入力することで、タイミング発生回路１１で生成された水平クロック信号Ｈ_ｃｌｋに同期して、５１２画素分のホールド回路に蓄積された電荷の内、選択された部分読み出し領域Ｒに当たる画素分が８個の処理回路から読み出されて画像データ演算部へ入力される。この動作は図１６，１７，２０を使って後述する。なお、５０３行目の画素行から以後の１０行は、垂直クロック信号の周期を短くして、同様に信号の読み飛ばしを行う。

すなわち、垂直クロック信号の周期を短くすることで、不要な画素行の読み出し時間を短縮しており、この不要な画素行の読み出し期間では、アドレス信号Ｖ_{ａｄｄｒｅｓｓ}を入力せず、すなわち、ビデオ信号は出力されない。

図１６は、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）に蓄積された電荷を読み出すためのスイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）の回路図である。ビデオラインＬ_１，Ｌ_２，Ｌ_３・・・Ｌ_Ｎ×Ｋ毎にスイッチＱ（１），Ｑ（２），Ｑ（３）・・・Ｑ（Ｎ×Ｋ）が接続されている。１つの撮像ブロックのスイッチ群には、Ｈ_{ｓｈｉｆｔ}信号が入力され、Ｈ_{ｓｈｉｆｔ}信号がハイレベルの時に、ホールド回路に蓄積された電荷が読み出される。

図１７は、各信号を生成するための列選択回路１３の回路図である。図１８は、各信号のタイミングチャートである。この図は、水平方向の左右にそれぞれ１０列ずつを除いた中央４９２列のみの部分読み出しを達成するためのものである。この図では、図１４のｓ-ｍｏｄｅ信号がローレベルになってから水平スタート信号Ｈ_ｓｔがハイレベルとなり、以後水平の読み出しが行われるタイミングのみを示す。

シフトレジスタＳ１０、Ｓ２０、Ｓ３０・・・が、撮像ブロックに対応して設けられている。各シフトレジスタは、セット入力端子ＳＴ、リセット入力端子ｒｓｔ、クロック入力端子ＣＬＫと、Ｑ出力端子を備えている。クロック入力端子ＣＬＫには、水平クロック信号Ｈｃｌｋが入力される。

タイミング発生回路では、６４撮像ブロック中の所望の読み出し開始番号の画素に対応して、水平読み出し用のスタート信号Ｈｓｔを発生し、６ビットのデコーダ（０ｃｈ〜６３ｃｈ）Ｄに入力する。デコーダＤは、２値入力端子ｄｉｈ０、ｄｉｈ１、ｄｉｈ２、ｄｉｈ３、ｄｉｈ４、ｄｉｈ５を備えている。デコーダ出力端子１，２，３・・・と各セット入力端子ＳＴとの間には、ＯＲ回路が介在している。

デコーダＤは、タイミング発生回路１１で生成したＨ_ｓｔや２値入力に応じて、所望の撮像ブロックへ入力されるＨ_{ｓｈｉｆｔ}信号がハイレベルとなる信号を生成する。スタート信号Ｈ_ｓｔと、撮像ブロック特定信号ｄｉｈ０、ｄｉｈ１、ｄｉｈ２、ｄｉｈ３、ｄｉｈ４、ｄｉｈ５の入力によって、指定された撮像ブロックの画素列の信号が読み出される。デコーダ出力端子０に対応して発生するＨ_{ｓｈｉｆｔ}（１）信号は、ハイレベルの時にスイッチＱ（１）〜Ｑ（８）をＯＮし、デコーダ出力端子１に対応して発生するＨ_{ｓｈｉｆｔ}（２）信号は、ハイレベルの時にスイッチＱ（９）〜Ｑ（１６）をＯＮする。

各シフトレジスタＳ１０、Ｓ２０、Ｓ３０のリセット端子ｒｓｔには、タイミング発生回路１１で生成されたオールリセット信号Ｈ_{ｓｈｉｆｔ-ｒｅｓｅｔ}を入力することができ、Ｈ_{ｓｈｉｆｔ-ｒｅｓｅｔ}がハイレベルの場合には、ホールド回路に蓄積された電荷の読み出しを終了し、部分読み出しを高速に行っている。このように図１５と図１８の両手法を適用することにより、５１２×５１２画素信号を周辺１０行と１０列ずつを除いた中央４９２×４９２画素の部分信号読み出しを達成できる。

一方、１次元列方向輝度プロファイル取得回路１４は、５１２の画素行の列方向検出撮像部の１次元列方向輝度プロファイルＶｏｕｔを取得するための列方向シフトレジスタ３２と、５１２個の列方向スイッチ３１とを有する。列方向シフトレジスタ３２は、外部から入力されるクロックと同期したシフト信号ｓｈｉｆｔ（Ｖ１）〜ｓｈｉｆｔ（Ｖ５１２）を出力し、５１２個の列方向スイッチ３１を順次にＯＮする。

すなわち、１次元列方向輝度プロファイル取得回路１４は、図５で説明した動作を５１２の画素行に渡って行うことによって、列方向輝度プロファイルラインＬ_ＶＰ1〜Ｌ_{ＶＰ５１２}からの電流に応じた電圧が時系列に並んだ１次元列方向輝度プロファイルＶｏｕｔを生成する

１次元行方向輝度プロファイル取得回路１５は、５１２の画素列の１次元行方向輝度プロファイルＶｏｕｔを取得するための行方向シフトレジスタ２２と、５１２個の行方向スイッチ２１を有する。行方向シフトレジスタ２２は、外部から入力されるクロックと同期したシフト信号ｓｈｉｆｔ（Ｈ１）〜ｓｈｉｆｔ（Ｈ５１２）を出力し、５１２個の行方向スイッチ２１を順次にＯＮする。

すなわち、１次元行方向輝度プロファイル取得回路１５は、図７で説明した動作を５１２の画素列に渡って行うことによって、行方向輝度プロファイルラインＬ_ＨＰ1〜Ｌ_{ＨＰ５１２}からの電流に応じた電圧が時系列に並んだ１次元行方向輝度プロファイルＨｏｕｔを生成する。

１次元列方向輝度プロファイルＶｏｕｔ及び１次元行方向輝度プロファイルＨｏｕｔは、コントローラ１６に入力される。コントローラ１６は、図８及び図９で説明したように、部分読み出し領域Ｒに相当する１次元列方向輝度プロファイル部分Ｖ_ＰＲと、部分読み出し領域Ｒに相当する１次元行方向輝度プロファイル部分Ｈ_ＰＲとの両方の電圧が所定の値以上であった場合に、ハイレベルとなる利得変換信号を生成する。利得変換信号は、各処理回路ＰＵ１〜ＰＵ８に入力される。これらの処理回路ＰＵ１〜ＰＵ８は、この利得変換信号に基づいて、ＡＤ変換利得を変更する。

本実施形態では、画像取得時間が約３．９６ｍｓであるのに対して、プロファイル取得時間は約０．６３ｍｓでる。したがって、本実施形態によれば、処理回路ＰＵ１〜ＰＵ８に主撮像部の蓄積電荷に応じた信号が入力される前に、処理回路ＰＵ１〜ＰＵ８のＡＤ変換利得を変更することが可能である。

なお、上述の例では、処理回路ＰＵ１に設けられたＡＤＣ１のＡＤ変換利得を変更することによって処理回路ＰＵ１のＡＤ変換利得を変更したが、処理回路ＰＵ１に設けられたアンプＡｍｐ１の増幅利得を変更することによって処理回路ＰＵ１のＡＤ変換利得を変更する構成であってもよい。

図１９は、増幅利得を可変可能なアンプを有する処理回路の構成を示す図である。図１９に示すように、アンプＡｍｐ１は、アンプＡｍｐ１（１）を含む。アンプＡｍｐ１（１）の入力端子と出力端子との間には、スイッチＳＷ（１）と抵抗Ｒ（１）との並列回路と、スイッチＳＷ（２）と抵抗Ｒ（２）との並列回路とが直列に接続されたものが接続されている。スイッチＳＷ（１）は利得変換信号によって制御され、スイッチＳＷ（２）はインバータＩｎｖ（１）を介した利得変換信号によって制御される。

利得変換信号がローレベルのとき、スイッチＳＷ（１）がＯＦＦとなり、スイッチＳＷ（２）がＯＮとなるので、アンプＡｍｐ１は抵抗Ｒ（１）に応じた増幅利得を有することとなる。利得変換信号がハイレベルのとき、スイッチＳＷ（１１）がＯＮとなり、スイッチＳＷ（２）がＯＦＦとなるので、アンプＡｍｐ１は抵抗Ｒ（２）に応じた増幅利得を有することとなる。

抵抗Ｒ（２）の抵抗値が抵抗Ｒ（１）の抵抗値に比べて小さければ、利得変換信号がハイレベルのときに、利得変換信号がローレベルのときに比べて、アンプＡｍｐ１の増幅利得を低下することができる。すなわち、利得変換信号がハイレベルのときに、利得変換信号がローレベルのときに比べて、処理回路ＰＵ１のＡＤ変換利得を低下することができる。なお、処理回路ＰＵ２〜ＰＵ８も同様に構成する。

なお、この構成では、アンプＡｍｐ１（１）の入力端子と出力端子との間に、スイッチＳＷ（１）と抵抗Ｒ（１）との並列回路と、スイッチＳＷ（２）と抵抗Ｒ（２）との並列回路とが直列に接続されたものが接続されているが、アンプＡｍｐ１（１）の入力端子と出力端子との間に、スイッチＳＷ（１）と抵抗Ｒ（１）との直列回路と、スイッチＳＷ（２）と抵抗Ｒ（２）との直列回路とが並列に接続されたものが接続されてもよい。

図２０は、ホールド回路群Ｈ（１）〜Ｈ（Ｎ×Ｋ）、スイッチ群Ｑ（１）〜Ｑ（Ｎ×Ｋ）、及び、処理回路ＰＵを示す図である。なお、図２０は一部を省略した図である。

図１３に示すホトダイオードＰ（１，１）に蓄積した電荷を増幅トランジスタＱａｍｐ（１）によって増幅してなる電圧Ｖｓｉｇｎａｌは、ホールド回路Ｈ（１）にホールドされる。

上述のホールド動作時には、ｈｒｅｓｅｔ１をハイレベルにし、ａｍｐ１の入出力を直流電圧Ｖｒｅｆと同じ電位にリセットしておく。その後、ｈｒｅｓｅｔ１をローレベルにし、シフト信号Ｈｓｈｉｆｔ（１）をハイレベルにすると、ホールド回路Ｈ（１）に保持された電圧Ｖｓｉｇｎａｌが、ａｍｐ１に転送され、増幅される。この増幅された信号は、処理回路ＰＵ１に転送される。

この実施形態では、Ｈ（１）〜Ｈ（８）が同時に動作し、Ｑ（１）〜Ｑ（８）が同時に動作し、ＰＵ１〜ＰＵ８が同時に動作するというように、８本のビデオラインずつ同時に処理される。

なお、信号ライン（Ｌ１〜Ｌ５１２）ごとに、上述のホールド回路を並列に二つ（信号用とノイズ用）ずつ備え、更に、ＣＤＳ回路を備えることによって、ノイズを除去し、処理回路ＰＵ１に転送されてもよい。

また、上述の例では、部分読み出し領域Ｒは、前回の画像に基づいて画像データ演算部が決定し、必要な制御信号をタイミング発生回路が発生したが、これは特願２００３−１８９１８１に示される撮像装置（プロファイルイメージャと呼ばれている）のプロファイル検出機能から得られる情報に基づいて決定してもよく、ホールド回路やフレームメモリ等に蓄積された画像に基づいて決定してもよい。

また、部分読み出し領域Ｒを決定するために基づくものは蓄積された画像に限る必要はなく、全画素の内の一部分のみを読み出すように選択する信号を、画像データ演算部の代わりに外から与えても良い。

こうすることで、読み出す部分と画素数を外部より入力する信号により変えて、画素数は少なくて良いのでとにかく高速で撮像したい場合や、画角の一部分のみに絞って読み出したい場合など様々な場合に対応可能な固体撮像装置が実現できる。

実施の形態に係る固体撮像装置のブロック図である。 各画素列を構成する各画素Ｐ（ｘ，ｙ）の詳細構成を示す図である。 図１に示した固体撮像装置のタイミングチャートである。 １次元列方向輝度プロファイル取得回路の構成を示す図である。 １次元列方向輝度プロファイル取得回路のタイムチャートである。 １次元行方向輝度プロファイル取得回路の構成を示す図である。 １次元行方向輝度プロファイル取得回路のタイムチャートである。 コントローラの回路ブロック図である。 コントロールの各部の波形を示すタイムチャートである。 処理回路を示すブロック図である。 本実施形態の固体撮像装置の光入力―ディジタルビデオ信号特性を示す図である。 実施の形態に係る固体撮像装置の回路図である。 画素Ｐ（ｘ，ｙ）の主撮像部の詳細な回路図である。 各信号を生成するための行選択回路の回路図である。 各信号のタイミングチャートである。 ホールド回路群に蓄積された電荷を読み出すためのスイッチ群の回路図である。 各信号を生成するための列選択回路の回路図である。 各信号のタイミングチャートである。 増幅利得を可変可能なアンプを有する処理回路の構成を示す図である。 ホールド回路群、スイッチ群、ＣＤＳ回路、及び、処理回路の一変形例を示す図である。

符号の説明

１０…画像データ演算部、１１…タイミング発生回路、１２…行選択回路、１３…列選択回路、１４…１次元列方向輝度プロファイル取得回路、１５…１次元行方向輝度プロファイル取得回路、１６…コントローラ、ＰＵ１，ＰＵ２，ＰＵ３…処理回路、ＡＤＣ１，ＡＤＣ２，ＡＤＣ３…変換器、Ｈ…ホールド回路、Ｐ（ｘ，ｙ）…画素、Ｂ１，Ｂ２，Ｂ３…撮像ブロック、Ｎ１，Ｎ２，Ｎ３…画素列、Ｍ１，Ｍ２，Ｍ３…画素行。

Claims (4)

1. １画素が主撮像部と列方向検出撮像部と行方向検出撮像部とで成り、複数の当該画素が２次元配列されて成る撮像領域を有する固体撮像装置において、
   前記各画素の前記主撮像部からの出力をＡＤ変換してディジタルビデオ信号を生成する処理回路と、
   前記画素の前記列方向検出撮像部からの出力が画素行毎に加算され、画素行毎に加算された当該出力に基づいて１次元列方向輝度プロファイルを生成する１次元列方向輝度プロファイル取得回路と、
   前記画素の前記行方向検出撮像部からの出力が画素列毎に加算され、画素列毎に加算された当該出力に基づいて１次元行方向輝度プロファイルを生成する１次元行方向輝度プロファイル取得回路と、
   前記１次元列方向輝度プロファイルと前記１次元行方向輝度プロファイルとから、前記処理回路の利得変換信号を生成するコントローラと、
   を備え、
   前記１次元列方向輝度プロファイル取得回路は、前記画素行を選択するための１次元列方向輝度プロファイル用シフトレジスタを有し、
   前記１次元行方向輝度プロファイル取得回路は、前記画素列を選択するための１次元行方向輝度プロファイル用シフトレジスタを有し、
   前記処理回路は、前記利得変換信号に基づいてＡＤ変換利得を変更することを特徴とする固体撮像装置。
2. 前記１次元列方向輝度プロファイル取得回路は、
   前記画素の前記列方向検出撮像部からの出力電流が前記画素行毎に加算され、前記画素行毎に加算された当該出力電流を電圧に変換する１次元列方向輝度プロファイル用積分回路と、
   前記１次元列方向輝度プロファイル用シフトレジスタに制御されて、前記列方向検出撮像部を前記画素行毎に前記１次元列方向輝度プロファイル用積分回路に接続するための１次元列方向輝度プロファイル用スイッチと、
   を更に有し、
   前記１次元行方向輝度プロファイル取得回路は、
   前記画素の前記行方向検出撮像部からの出力電流が前記画素列毎に加算され、前記画素列毎に加算された当該出力電流を電圧に変換する１次元行方向輝度プロファイル用積分回路と、
   前記１次元行方向輝度プロファイル用シフトレジスタに制御されて、前記行方向検出撮像部を前記画素列毎に前記１次元行方向輝度プロファイル用積分回路に接続するための１次元行方向輝度プロファイル用スイッチと、
   を更に有する、
   請求項１に記載の固体撮像装置。
3. 前記撮像領域は、Ｎ個の画素列が隣接して並んでなる撮像ブロックが、Ｋ個並んでなり、
   入力されるディジタルビデオ信号に応じて部分読み出し領域を指定する画像データ演算部と、
   前記部分読み出し領域に対応する画素行を選択する行選択回路と、
   前記部分読み出し領域に対応する画素列を選択する列選択回路と、
   前記画像データ演算部の出力に基づいて、前記行選択回路及び前記列選択回路に選択をさせる制御信号を発生するタイミング発生回路と、
   を更に備え、
   ｎ番目の処理回路は、個々の前記撮像ブロックにおけるｎ番目の画素列の前記主撮像部に、前記スイッチを介して全て接続可能とされており、
   前記Ｎ個の処理回路は、前記Ｎ個の画素列の前記主撮像部に前記列選択回路の選択によってＯＮするスイッチを介してそれぞれ接続されて、前記行選択回路及び前記列選択回路によって選択された前記主撮像部の画素列毎の出力から前記ディジタルビデオ信号を生成する、
   請求項１又は２に記載の固体撮像装置。
4. 個々の前記画素列の前記主撮像部にそれぞれ接続された複数のホールド回路を備え、
   前記スイッチは、前記列選択回路に前記タイミング発生回路から入力される前記制御信号に同期して、前記主撮像部の前記画素列毎の個々の前記ホールド回路に蓄積された電荷を、個々の画素列の前記主撮像部に対応する前記処理回路に接続することを特徴とする請求項３に記載の固体撮像装置。
   

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