JP2009296423A - 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法 - Google Patents

Abstract

【課題】参照信号比較型のＡＤ変換方式において、ノイズを低減する。
【解決手段】参照信号SLP_ADC と画素信号電圧ＶｘのＰ相・Ｄ相のそれぞれについて比較し、比較の結果に基づきカウントクロックＣＫcnt1をカウントする。カウント結果のデータはＰ相・Ｄ相の差分の信号データＤsig となりＣＤＳ処理も行なわれる。この際、画素信号電圧ＶｘのＰ相・Ｄ相のそれぞれについてｎビットのＡＤ変換処理をＷ回繰り返して行ない、それらを加算してデジタル積分処理を実行する。アナログ領域で加算を行なうことによる弊害は発生しない。信号データはＷ倍となるがノイズは√Ｗ倍となると考えられる。アナログ領域での処理では存在し得ないＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズの問題が緩和される。
【選択図】図３Ｂ

Description

本発明は、固体撮像装置、撮像装置、電子機器、ＡＤ変換装置、ＡＤ変換方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、ＡＤ変換技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式（列並列出力方式）が多く用いられている。画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置／ＡＤＣ：Analog Digital Converter）にてデジタルデータに変換する。このため、種々のＡＤ変換の仕組みが提案されている。

ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のＡＤ変換方式がある（特許文献１を参照）。なお、参照信号比較型は、スロープ積分型あるいはランプ信号比較型などとも称される。参照信号比較型のＡＤ変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化するいわゆるランプ状の参照信号（ランプ波）を使用する。そして、アナログの単位信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて単位信号のデジタルデータを取得する。参照信号比較型のＡＤ変換方式と前述のカラム読出方式を組み合わせた方式（カラムＡＤ方式と称する）にすることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。

特開２００５−３２８１３５号公報

たとえば、近年、ＣＭＯＳセンサは、低消費電力や高速性の優位性を生かし、携帯電話、デジタルカメラ（コンパクト型や高級一眼レフ型）、カムコーダー、監視カメラ、誘導装置などに広く搭載されるようになってきている。また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能・高画質のＣＭＯＳセンサも登場し始めている。これらに、参照信号比較型のＡＤ変換方式を適用することが考えられる。

図１８は、参照信号比較型のＡＤ変換方式を適用した従来の固体撮像装置１Ｚの構成例を示す図である。固体撮像装置１Ｚは、画素アレイ部１０、水平走査部１２、垂直走査部１４、ＰＬＬ回路２０ｘ、全体を制御するシステム制御ユニット２０ｙ、カラムＡＤ変換部２６、参照信号SLP_ADC を生成する参照信号生成部２７、センスアンプ２８ａ、信号処理・インタフェース部２８ｚなどを有する。画素アレイ部１０には、単位画素３が２次元マトリクス状に配列されている。ＰＬＬ回路２０ｘは、外部から入力される基本クロックCKに基づき内部クロックCKX を生成して、参照信号生成部２７やカウンタ部２５４に供給する。

カラムＡＤ変換部２６は、垂直列（カラム）ごとに、比較部２５２とカウンタ部２５４を有する。カウンタ部２５４は、一例として、１３段のラッチLT_00 〜LT_12 を直列に接続したリップルカウンタ（Ripple Counter）形式で、かつ、アップカウントとダウンカウントを切替可能に接続した、１３ビット対応の構成である。

カウンタ部２５４から出力されるデータＤ０〜Ｄ１２は、小振幅レベル（たとえば数１００ｍＶp-p ）で、水平信号線１８を介してセンスアンプ２８ａへ送られる。センスアンプ２８ａは、小振幅レベルのデータＤ０〜Ｄ１２を論理レベル（たとえば２〜３Ｖp-p ）まで増幅して信号処理・インタフェース部２８ｚへ渡す。信号処理・インタフェース部２８ｚは、１３ビットのデータＤ０〜Ｄ１２に対して所定のデジタル信号処理を行ない、１２ビットの出力データＤout（Ｄ０〜Ｄ１１）にして図示しない後段回路へ渡す。

ＡＤ変換動作は次の通りである。先ず、単位画素３から垂直信号線１９を介して画素信号電圧ＶｘがカラムＡＤ変換部２６側に読み出される。比較部２５２は、画素信号電圧Ｖｘを参照信号生成部２７からの参照信号SLP_ADC と比較して、比較結果を、カウンタ部２５４の初段のラッチLT_00 に供給する。ラッチLT_00 にはＰＬＬ回路２０ｘから内部クロックCKX も供給されている。カウンタ部２５４は、たとえばカウンタ部２５４の比較結果がＨのときにカウント動作する。このカウント結果を画素信号電圧Ｖｘのデジタルデータとして取得することで、ＡＤ変換を実現している。つまり、垂直列ごとにＡＤ変換器が設置され、選択行について各単位画素３の画素信号電圧Ｖｘ（アナログ信号）を各垂直信号線１９に一括して読み出し、画素信号電圧Ｖｘのリセットレベルと信号レベルのそれぞれについて直接にＡＤ変換する。

特許文献１では、このＡＤ変換処理過程で、リセットレベルと信号レベルの各ＡＤ変換結果の差分処理も同時に行なっている。参照信号比較型のＡＤ変換処理を垂直列ごとに行なうことで、デジタル領域でＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理を行なうのである。このため、アナログ領域でＣＤＳ処理を行なうことによる欠点がなくなり、高精度のノイズ除去が実行できる。また、このカラムＡＤ方式では、画面の水平方向一行ごとの並列処理であるため、水平方向走査に高周波駆動する必要がなく、ＡＤ変換は垂直方向の低速走査周波数で済むため、高周波帯域で発生するノイズ成分と信号成分を容易に分離することができるなどの利点がある。

しかしながら、特許文献１に記載のＡＤ変換方式では、ＡＤ変換に伴う量子化ノイズ（アナログ領域での処理では存在し得ない）や回路ノイズなどのランダムノイズが発生するので、これらのノイズが画像ノイズとして見えてしまう。

本発明は、上記事情に鑑みてなされたものであり、参照信号比較型のＡＤ変換に伴うノイズを低減することのできる仕組みを提供することを目的とする。

本発明に係るＡＤ変換の仕組みは、レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて比較の結果に基づきカウント動作をカウンタ部で行ない、カウンタ部の出力データに基づき処理対象信号のデジタルデータを取得する。つまり、ＡＤ変換部では、参照信号比較型のＡＤ変換処理を行なう。この際、制御部は、処理対象信号についてｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返して行ない、それらを加算してデジタル積分処理を実行するように、参照信号生成部やＡＤ変換部を制御する。

取得されたデータを繰返し回数Ｗに対応するように平均化して通常時と同じレベル（大きさ）のデータにするアプリケーションとすることもできるし、取得されたデータをそのまま使用するアプリケーションとすることもできる。

このような仕組みでは、同一の処理対象信号についてデジタル領域でデータ加算がなされるので信号データはＷ倍となる。アナログの処理対象信号について、ｎビットのＡＤ変換処理を行ないデジタル化するので、アナログ領域で加算を行なうことによる弊害は発生しない。加えて、アナログ領域での信号加算と同じように、信号データはＷ倍となるがノイズは√Ｗ倍となると考えられるのでノイズ特性が向上する。

このようなＡＤ変換の仕組みを適用したＡＤ変換装置は、たとえば固体撮像装置に適用される。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置やその他のあらゆる電子機器にも適用可能である。この場合、撮像装置やその他の電子機器として、ＡＤ変換装置や固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一形態によれば、ｎビットのＡＤ変換処理によりアナログ信号をデジタル化するとともに、同一の処理対象信号についてデジタル領域で繰返し回数Ｗでデジタル化されたデータのデジタル積分処理を行なう。このため、アナログ領域での処理では存在し得ないＡＤ変換に伴う量子化ノイズや回路ノイズなどのランダムノイズの問題を緩和できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置：第１実施形態＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の第１実施形態の概略構成図である。なお、この固体撮像装置は、本発明に係る電子機器の一態様でもある。

固体撮像装置１（第１実施形態の固体撮像装置１Ａに限らない）は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ処理機能部やデジタル変換部などが列並列に設けられているものである。“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）が設けられていることを意味する。

図１に示すように、第１実施形態の固体撮像装置１Ａは、電荷生成部と３個あるいは４個のトランジスタを基本素子に有する単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたＡＤ変換部２５０を有するカラムＡＤ変換部２６と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。これらの各機能部は、同一の半導体基板上に設けられている。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のＡＤ変換部２５０が共通に使用する構成にする。

本実施形態のＡＤ変換部２５０は、画素信号電圧Ｖｘの基準レベルであるリセットレベルＳrst と信号レベルＳsig を独立にデジタルデータに変換するＡＤ変換部と、リセットレベルＳrst のＡＤ変換結果と信号レベルＳsig のＡＤ変換結果との間で差分処理を実行することで、リセットレベルＳrst と信号レベルＳsig の差で示される信号成分Ｖsig のデジタルデータＤsig を取得する差分処理部の機能を備えている。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。図示しないが、たとえば、水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部や水平駆動部などを有し、垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部や垂直駆動部などを有する。

出力部２８は、水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１Ａと外部とのインタフェース機能をなすインタフェース部２８ｂ（Ｉ／Ｆ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。

第１実施形態では、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部２９（信号処理ブロック）を設けている。デジタル演算部２９は、少なくとも、ＡＤ変換部２５０ではなくＡＤ変換部２５０の後段にて平均化処理を行なう平均化処理部の機能を持つ。平均化処理は、複数回のＡＤ変換処理を繰り返して得られたＡＤ変換部２５０から出力されるデジタルデータに対して、その複数回に対応した平均化を行なうことを意味する。

後述する第２実施形態のように、ＡＤ変換部２５０に平均化処理部の機能を持たせる構成にすることも可能であるが、その場合、ＡＤ変換部２５０の構成がＷ回の平均化に対応した構成としなくてはならず、ＡＤ変換部２５０の回路スペースが増える。これに対して、ＡＤ変換部２５０の後段に平均化処理部の機能を持つデジタル演算部２９を設ければ、ＡＤ変換部２５０の回路スペースを増やさずに、平均化処理を実現できる。

クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づいて、マスタークロックCLK0よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。クロック変換部２０ａの逓倍回路としては、ｋ１をマスタークロックCLK0の周波数の倍数としたときｋ１逓倍回路を設ければよく、位相同期回路（ＰＬＬ：Phase-locked loop ）など、周知の様々な回路を利用することができる。マスタークロックCLK0よりもカウントクロックＣＫcnt1やカウントクロックＣＫdac1の周波数を高くすることで、ＡＤ変換処理やデータ出力処理などを高速に動作させることができるようになる。また、デジタル演算部２９を設ける際、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

固体撮像装置１Ａは、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してＡＤ変換部２５０が垂直列ごとに設けられているカラムＡＤ変換部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１Ａの一部をなすように構成される。

固体撮像装置１Ａは、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このためたとえば、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど）が含まれる。

通信・タイミング制御部２０のシステム制御部２０ｂは、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１Ａの情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

通信・タイミング制御部２０は、たとえば、水平アドレス信号を水平走査部１２へ、また垂直アドレス信号を垂直走査部１４へ出力し、各走査部１２，１４は、それを受けて対応する行もしくは列を選択する。この際、単位画素３を２次元マトリクス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力される入力クロックCLK0（マスタークロック）に同期したクロックをデバイス内の各部、たとえば水平走査部１２、垂直走査部１４、カラムＡＤ変換部２６などに供給する。

カラムＡＤ変換部２６の各ＡＤ変換部２５０には、カウントクロックＣＫcnt1が共通に供給されており、対応する列の単位画素３のアナログの画素信号電圧Ｖｘを受けて、その画素信号電圧Ｖｘを処理する。たとえば、各ＡＤ変換部２５０は、画素信号電圧Ｖｘを、カウントクロックＣＫcnt1を用いて、デジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラムＡＤ変換部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号（画素信号電圧Ｖｘ）を、列ごとに設けられたＡＤ変換部２５０を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、参照信号比較型ＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

＜カラムＡＤ回路と参照信号生成部の詳細＞
参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間（その期間を示す信号をカウントイネーブル信号ENと称する）を決定し、カウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。

垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。基準レベル（リセットレベルＳrst 、事実上リセットレベルＳrst と等価）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理（もしくはリセットカウンタ期間の処理）と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理（もしくはデータカウンタ期間の処理）と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。

カウント動作有効期間としては、ＡＤ変換部２５０にてＰ相成分とＤ相成分との間の差分処理を行なう場合には、たとえば一般的には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点（事実上は交差する時点：以下同様）とする第１処理例を採り得る。この場合、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するためのＰ相・Ｄ相のカウント処理において、カウンタを、ダウンカウント動作とアップカウント動作を切り替えて動作させる。

あるいは、ＡＤ変換部２５０にてＰ相成分とＤ相成分との間の差分処理を行なう場合に、各相の処理の何れか一方は、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするが、他方はカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第２処理例を採ることもできる。この場合、カウンタは、Ｐ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。

なお、考え方としては、ＡＤ変換部２５０の後段（たとえばデジタル演算部２９）にてＰ相成分とＤ相成分との間の差分処理を行なうことも考えられる。この場合には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第３処理例を採ることもできる。この場合、カウンタは、Ｐ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。

なお、本実施形態では、ＡＤ変換部２５０にてＣＤＳ処理を完結させておくので、この第３処理例は採らない。ただし、Ｐ相データとＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段にて（たとえばデジタル演算部２９で）ＣＤＳ処理を行なうようにしてもよい。

なお、ここでは、３つの処理例を説明したが、本出願人は、その他にも、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。

何れの処理例においても、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号SLP_ADC を供給するとともに、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間に入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間におけるクロック数をカウントすることでＡＤ変換を行なう。

ＡＤ変換部２５０は、参照信号生成部２７で生成される参照信号SLP_ADC と、行制御線１５ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号を比較する比較部２５２（COMP：コンパレータ）と、比較部２５２が比較処理を完了するまでの時間と一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持するカウンタ部２５４を備えて構成されている。

参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有して構成されており、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、階段状の鋸歯状波（ランプ波形；以下参照信号SLP_ADC とも称する）を生成して、カラムＡＤ変換部２６の個々のＡＤ変換部２５０に、この生成した階段状の鋸歯状波の参照信号SLP_ADC をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。なお、カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換部２７０に供給する制御データＣＮ４は、比較処理ごとの参照信号SLP_ADC が基本的には同じ傾き（変化率）となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、電流を出力型のＤＡ変換回路を使用して、カウントクロックＣＫdac1に同期して、単位時間ごとに１ずつカウント値を変化せ、そのカウント値に応じた電流を出力するようにする。そして、その電流信号を電流電圧変換用の抵抗素子で電圧信号に変換するようにする。

本実施形態のカラムＡＤ変換処理においては、列ごとに配された比較部２５２にＤＡ変換部２７０から参照信号SLP_ADC が共通に供給され、各比較部２５２が処理を担当する画素信号電圧Ｖｘについて、共通の参照信号SLP_ADC を使用して比較処理を行なう。カウンタ部２５４は、カウントイネーブル信号ENのアクティブ期間（Ｈレベルのとき）にカウントクロックＣＫcnt1を元にカウント処理を行ない、カウント処理終了時のカウント結果を保持する。

通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。

比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式やリップルカウンタ形式に変更することで実現でき、１本のカウントクロックＣＫcnt1の入力で、内部カウントを行なうようになっている。

カウンタ部２５４は、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するためのＰ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作を切り替えて動作させる第１処理例の場合には、好ましくは、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。

一方、Ｐ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい第２処理例や第３処理例の場合には、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、何れか一方のみで動作すればよい場合にはアップダウンカウンタを採用しないのがよい。

カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ部２５８Ａを備える構成を採ることもできる。スイッチ部２５８Ａは、垂直列ごとにスイッチSWを有する。

データ記憶部２５６を備える構成を採る場合、スイッチSWには、他の垂直列のスイッチSWと共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ部２５８Ａの各スイッチSWは、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。

なお、カウンタ部２５４のカウント値を所定のタイミングでデータ記憶部２５６に保持させる仕組みは、両者間にスイッチ部２５８Ａを配する構成に限らず、たとえば、カウンタ部２５４とデータ記憶部２５６を直接に接続しつつ、カウンタ部２５４の出力イネーブルをメモリ転送指示パルスＣＮ８で制御することで実現することもできるし、データ記憶部２５６のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスＣＮ８を用いることでも実現できる。

データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。

データ記憶部２５６を備えた構成とすれば、カウンタ部２５４が保持したカウント結果を、データ記憶部２５６に転送することができるため、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作を独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作を並行して行なうパイプライン動作が実現できる。

このような構成において、ＡＤ変換部２５０は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較部２５２では、参照信号生成部２７からの参照信号SLP_ADC と、垂直信号線１９を介して入力される画素信号電圧Ｖｘを比較する。双方の電圧が同じになると、比較部２５２の比較出力Co（コンパレート出力）が反転する。たとえば、比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。

カウンタ部２５４は、比較部２５２からの比較出力Coをカウントイネーブル信号ENとして使用する。カウンタ部２５４は、カウントイネーブル信号ENがアクティブの期間（比較部２５２の比較出力CoがＨの期間）のカウントクロックＣＫcnt1の数を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

詳細は後述するが、本実施形態の通信・タイミング制御部２０は、ＡＤ変換部２５０において、通常のＡＤ変換処理時にはｎビットでＡＤ変換を行ない、多重加算ＡＤ変換処理時にはｎビットでＷ回のＡＤ変換を行ないデジタル積分処理を実行するように、参照信号生成部２７やカウンタ部２５４を制御する。これに対応するように、第１実施形態では、カウンタ部２５４、データ記憶部２５６、スイッチ部２５８、および水平信号線１８はそれぞれ、“ｎ＋Ｍ”ビットに対応した構成を採っている。

ここで、参照信号比較型のＡＤ変換処理を複数回繰り返すときの回数Ｗと、カウンタ部２５４に対するｎビットからの増分のビット数Ｍとは、“２＾（Ｍ−１）＜Ｗ≦２＾Ｍ”を満たすようにする。たとえば、繰返し回数Ｗが２のときは１ビット分増やし、繰返し回数Ｗが３または４のときは２ビット分増やし、繰返し回数Ｗが５〜８の何れかのときは３ビット分増やすことになる。これは、参照信号比較型のＡＤ変換処理をＷ回繰り返すと、信号のデジタルデータがＷ倍となり、これを問題なく処理するために必要なビット数の関係から規定されるものである。

＜参照信号生成部：第１実施形態＞
図２は、第１実施形態の固体撮像装置１Ａにおいて使用される参照信号生成部２７ＡのＤＡ変換部２７０Ａの構成例を示す図である。ＤＡ変換部２７０Ａは、定電流源の組合せで構成されている電流源部３０２と、カウンタ部３１２と、オフセット生成部３１４と、電流源制御部３１６と、基準電流値Ｉ_0を設定する基準電流源部３３０を備え、電流出力型のＤＡ変換回路となっている。電流源部３０２の電流出力端には、電流電圧変換用の素子として、抵抗値Ｒ_340の抵抗素子３４０が接続されている。

電流源部３０２は、所定の規定電流値を出力する定電流源３０４を有する。電流源部３０２の各定電流源３０４の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源３０４は、ビット分の定電流源３０４を有し、各定電流源３０４は基準電流源部３３０により設定された基準電流値Ｉ_0に対してビットの重みを持つ電流を出力するものとする。

たとえば１３ビット対応とする場合であれば、“＾”をべき乗を示すものとしたとき、０ビット目の定電流源３０４_0は２＾０×Ｉ_0、１ビット目の定電流源３０４_1は２＾１×Ｉ_0、…、１１ビット目の定電流源３０４_11 は２＾１１×Ｉ_0、１２ビット目の定電流源３０４_12 は２＾１２×Ｉ_0を出力する。定電流源３０４の各電流出力端は共通に接続され、さらに抵抗素子３４０を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Ｖref に接続されている。基準電源Ｖref は制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Ｖref を設定するための回路構成はどのようなものであってもよい。

基準電流源部３３０は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源３３２と、定電流源３３２の負荷となるＰch型のトランジスタ３３４と、ゲイン変更部３３６と、ゲイン変更部３３６から出力された電流を電流源部３０２の各定電流源３０４に与えるＮch型のトランジスタ３３８を有する。トランジスタ３３４は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源３３２の出力端に接続され、かつゲイン変更部３３６の図示しないトランジスタとカレントミラー接続されている。

ゲイン変更部３３６は、その詳細は図示を割愛するが、トランジスタ３３４からのミラー電流を所定倍にした基準電流値Ｉ_0をトランジスタ３３８に供給する。トランジスタ３３８は、ソースが負電源もしくは接地に接続され、ドレイン・ゲートが共通にゲイン変更部３３６の出力端に接続され、かつ電流源部３０２の各定電流源３０４とカレントミラー接続されている。

ゲイン変更部３３６は、制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、１クロック当たりの電圧変化分ΔSLPdac（＝Ｉ_0×Ｒ_340）を設定し、カウントクロックＣＫdac ごとに１ずつカウント値を変化させる。実際には、カウントクロックＣＫdac の最大カウント数（たとえば１０ビットで１０２４など）に対しての最大電圧幅を設定するだけでよい。基準電流源部３３０の定電流源３３２の初期電流量Ｉiniに対するゲインを変えることで、クロック当たりのΔSLPdacが調整され、結果的に参照信号SLP_ADC の傾き（変化率）が調整される。

カウンタ部３１２は、通信・タイミング制御部２０からのカウントクロックＣＫdac1に基づきカウント動作をし、カウント結果を電流源制御部３１６に供給する。オフセット生成部３１４は、カウンタ部３１２のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位（オフセット量）を与えるものであり、その情報を電流源制御部３１６に供給する。電流源制御部３１６は、カウンタ部３１２のカウント値と電流源制御部３１６からのオフセット量の情報に基づき、何れの定電流源３０４をオン／オフさせるかを判断し、その判断結果に基づき定電流源３０４をオン／オフする。

後述する各実施形態の動作例では理解を容易にするため特段の断りのない限りオフセット量はゼロであるものとする。よって、ＤＡ変換部２７０Ａは、カウンタ部３１２のカウント値が進むごとに、制御データＣＮ４に含まれている初期値を示す電圧から、１つのカウントクロックＣＫdac1ごとにΔSLPdacずつ電圧を変化させる。アップカウント動作にすればΔSLPdacずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLPdacずつ電圧が上昇するので正の傾きになる。

なお、ここで示した参照信号生成部２７の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データＣＮ４にα（初期値）と傾き（変化率）βを含め、ｙ＝α−β＊ｘなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部３１２を使用せずに参照信号生成部２７を構成してもよい。ただし、カウンタ部３１２を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部２５４との動作の対応を採り易い利点がある。

たとえば、参照信号生成部２７に与えるカウントクロックＣＫdac の周期を一定にしつつ、カウンタ出力値をｘとし、ｙ＝α−β＊ｘによって算出される電位を出力する構成が考えられる。このとき、傾きβを指示する情報に基づく１つのカウントクロックＣＫdac ごとの電圧変化分ΔSLPdac（つまり参照信号SLP_ADC の傾きβ）の調整は、たとえばクロック数を変えることで実現される。それ以外にも、電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLPdacを調整することができる。

＜固体撮像装置の動作；第１実施形態＞
図３〜図３Ｂは、第１実施形態の固体撮像装置１Ａの動作を説明する図である。ここで、図３はＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置１の簡易的な回路構成図である。図３Ａは多重加算ＡＤ変換の動作を説明するイメージ図である。図３Ｂは、第１実施形態の固体撮像装置１Ａにおける多重加算ＡＤ変換とデジタルＣＤＳを説明するタイミングチャートである。

図３に示すように、単位画素３は一例として、電荷生成部３２の他に、４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を画素信号生成部５を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ３４は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６は、リセット信号RST で駆動される。垂直選択用トランジスタ４０は、垂直選択信号VSELで駆動される。

フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。

垂直信号線１９は、その一端がカラムＡＤ変換部２６側に延在するとともに、その経路において、読出電流源部２４が接続されている。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源２４ａとして機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

ＡＤ変換部２５０では、先ず、単位画素３から垂直信号線１９に読み出したアナログの画素信号電圧Ｖｘを、列ごとに配置されたＡＤ変換部２５０の比較部２５２で参照信号SLP_ADC と比較する。このとき、比較部２５２と同様に列ごとに配置されたカウンタ部２５４をカウントイネーブル信号ENに基づき動作させておき、参照信号SLP_ADC のある電位とカウンタ部２５４を１対１の対応をとりながら変化させることで、垂直信号線１９の画素信号電圧Ｖｘをデジタルデータに変換する。

ここで、従来の仕組みでは、先ず、第１の信号の処理時、つまりリセットレベルＳrst についてのＡＤ変換期間であるＰ相の処理期間においては、カウンタ部２５４の各フリップフロップのカウント値を初期値“０”にリセットさせる。そして、カウンタ部２５４をダウンカウントモードに設定して、比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＰ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｐ相レベルのＡＤ変換を行なう。これにより、カウンタ部２５４には、リセットレベルＳrst の大きさに対応したデジタル値（リセットデータ）Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値が保持される。

続いての第２の信号の処理時、つまり信号レベルＳsig についてのＡＤ変換期間であるＤ相の処理期間には、リセットレベルＳrst に加えて、単位画素３ごとの入射光量に応じた信号成分Ｖsig を読み出し、Ｐ相の読出しと同様の動作を行なう。先ず、カウンタ部２５４をＰ相処理時とは逆のアップカウントモードに設定して、比較部２５２による参照信号SLP_ADC と画素信号電圧ＶｘのＤ相レベルとの比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｄ相レベルのＡＤ変換を行なう。

このとき、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst のデジタル値（リセットデータ）Ｄrst をスタート点として、Ｐ相とは逆にアップカウントする。信号レベルＳsig は、リセットレベルＳrst に信号成分Ｖsig を加えたレベルであるので、信号レベルＳsig のＡＤ変換結果のカウント値は、基本的には“Ｄrst ＋Ｄsig ”であるが、アップカウントの開始点を、リセットレベルＳrst のＡＤ変換結果である“−Ｄrst ”としているので、実際にカウンタ部２５４に保持されるカウント値は、“−Ｄrst ＋（Ｄsig ＋Ｄrst ）＝Ｄsig ”となる。

つまり、カウンタ部２５４におけるカウント動作を、Ｐ相の処理時にはダウンカウント、Ｄ相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部２５４内で自動的に、リセットレベルＳrst のＡＤ変換結果であるカウント数“−Ｄrst ”と信号レベルＳsig のＡＤ変換結果であるカウント数“Ｄrst ＋Ｄsig ”との間での差分処理（減算処理）が自動的に行なわれ、この差分処理結果に応じたカウント数Ｄsig がカウンタ部２５４に保持される。この差分処理結果に応じたカウンタ部２５４に保持されるカウント数Ｄsig は信号成分Ｖsig に応じた信号データを表すものとなる。

上述のようにして、Ｐ相の処理時におけるダウンカウントとＤ相の処理時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での差分処理によって、単位画素３ごとのばらつきを含んだリセットレベルＳrst を除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig のみのＡＤ変換結果を簡易な構成で取得することができる。よって、ＡＤ変換部２５０は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ（Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

一方、第１実施形態では、図３Ａに示すように、１水平走査期間内におけるＰ相とＤ相のカウントモード関係については従前と同じにしつつ、Ｐ相およびＤ相の各ＡＤ変換処理時に、それぞれ同一信号について、参照信号比較型のＡＤ変換処理を複数回（Ｗ回とする：Ｗは２以上の正の整数）連続して行なうようにする。このとき、２回目以降の処理時には、ＡＤ変換用の参照信号SLP_ADC の変化のさせ方は１回目と同じにし、それ以前のＡＤ変換結果をスタート点として、同一のカウントモードでカウント処理する。

こうすることで、Ｐ相およびＤ相の各処理においては、同一信号のＡＤ変換結果をＷ倍したデータ（加算データ）が得られる。Ｐ相とＤ相でカウントモードを逆にすることとの組合せにより、“−Ｗ・Ｄrst ＋Ｗ・（Ｄsig ＋Ｄrst ）＝Ｗ・Ｄsig ”なる演算結果が得られることになる。カウンタ部２５４がデジタル積分器の機能をなしていることが理解される。信号はＷ倍となるがノイズは√Ｗ倍となると考えられるのでノイズ特性の向上が図られる。アナログ加算のようなダイナミックレンジの問題を伴わずにランダムノイズを低減することができる。

Ｗ・Ｄsig をそのまま使用するアプリケーションとすれば、出力データとしてダイナミックレンジ拡大を図ることができる。Ｐ相とＤ相のそれぞれについて複数回の参照信号比較型のＡＤ変換処理を実行して加算のみを行なうことで、同じ画像を複数回加算した画像を得ることができると言うことであり、同じゲイン設定でも、レンジが２倍のデータを取得することができる。たとえば、Ｐ相およびＤ相の各参照信号比較型のＡＤ変換処理に関して、通常の明るさの撮影時には従前と同じように１回の処理を行なうが、低照度下の撮影時には同一信号についてＷ回の処理を行なうことで、低照度側の撮影可能範囲を拡大できる。なお、元のレベルと同じ大きさのデータが必要なアプリケーションのときには、Ｗ倍した加算データＷ・Ｄsig を平均化すれば、つまり加算平均をとればよい。

このことから分かるように、ＡＤ変換部２５０では、本実施形態を適用しないときのビット幅ｎに対して、Ｗ倍した加算データＷ・Ｄsig が得られることになる。ここで、繰返し回数Ｗが“２＾（Ｍ−１）＜Ｗ≦２＾Ｍ”を満たすものとしたとき、カウンタ部２５４、データ記憶部２５６、スイッチ部２５８Ａ、および水平信号線１８はそれぞれ、“ｎ＋Ｍ”（Ｍは１以上の正の整数）ビットに対応した構成が必要となる（図１を参照）。たとえば、ｎ＝１２，Ｍ＝１でＷ＝２としたときには、カウンタ部２５４、データ記憶部２５６、スイッチ部２５８Ａ、および水平信号線１８はそれぞれ、１３ビットに対応した構成が必要となる。

たとえば、図３Ｂでは、Ｗ＝２としたときについて、カウンタ出力も示している。先ず、Ｐ相処理時には、カウンタ部２５４の各フリップフロップのカウント値を初期値“０”にリセットさせる。そして、カウンタ部２５４をダウンカウントモードに設定して、比較部２５２による参照信号SLP_ADC とリセットレベルＳrst との比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、Ｐ相レベルのＡＤ変換を行なう。これにより、１回目の処理が終わったカウンタ部２５４には、リセットレベルＳrst の大きさに対応したデジタル値Ｄrst を示す（符号を加味すれば−Ｄrst を示す）カウント値が保持される。

続いてのＰ相の２回目の処理時には、１回目のリセットレベルＳrst のデジタル値Ｄrst （ここでは負の値となっている）をスタート点として、１回目と同じダウンカウントモードで、比較部２５２による参照信号SLP_ADC とリセットレベルＳrst との比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、２回目のＰ相レベルのＡＤ変換を行なう。これにより、２回目の処理が終わったカウンタ部２５４には、リセットレベルＳrst の大きさの２倍に対応したデジタル値２・Ｄrst を示す（符号を加味すれば−２・Ｄrst を示す）カウント値が保持される。つまり、Ｐ相について、２回連続した参照信号比較型のＡＤ変換処理をして、カウンタ部２５４にマイナスカウントとして保持しておく。

続いてのＤ相の１回目の処理時には、Ｐ相の読出しおよびＡＤ変換時に取得された画素信号電圧ＶｘのリセットレベルＳrst に対応するデジタル値２・Ｄrst （ここでは負の値となっている）をスタート点として、Ｐ相とは逆のアップカウントモードで、比較部２５２による参照信号SLP_ADC と信号レベルＳsig との比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、１回目のＤ相レベルのＡＤ変換を行なう。これにより、Ｄ相の１回目の処理が終わったカウンタ部２５４には、“−２・Ｄrst ＋（Ｄsig ＋Ｄrst ）＝−Ｄrst ＋Ｄsig ”を示すカウント値が保持される。

続いてのＤ相の２回目の処理時には、１回目のカウント結果（−Ｄrst ＋Ｄsig ）をスタート点として、１回目と同じアップカウントモードで、比較部２５２による参照信号SLP_ADC と信号レベルＳsig との比較処理とカウンタ部２５４によるカウント処理を並行して動作させることで、２回目のＤ相レベルのＡＤ変換を行なう。これにより、２回目の処理が終わったカウンタ部２５４には、“−Ｄrst ＋Ｄsig ＋（Ｄsig ＋Ｄrst ）＝２・Ｄsig ”を示すカウント値が保持される。

このように、第１実施形態では、Ｐ相についてＷ回連続したダウンカウントモードでの参照信号比較型のＡＤ変換処理をし、引き続き、Ｄ相についてＷ回連続したアップカウントモードでの参照信号比較型のＡＤ変換処理をする。こうすることで、Ｐ相についてのＷ回分のデータ（符号を加味すると負の値）とＤ相についてのＷ回分のデータとの加算演算処理がなされる。同じリセットレベルＳrst および信号レベルＳsig のＣＤＳ処理を行ない、かつ加算する動作を行なうことができる。このような、Ｗ回サンプリングによるＡＤ変換とＣＤＳ処理を、多重加算ＡＤ変換処理やデジタル積分処理やＷ回加算ＡＤ変換処理やＷ回積分ＡＤ変換処理などと称する。

この多重加算ＡＤ変換処理によって得られた加算データＷ・Ｄsig は水平転送によって出力部２８に送られる。出力部２８では、デジタル演算部２９において、デジタル信号処理によりＷで割り算をすることで、加算平均されたデータＤsig を取得する。信号成分はＷ倍となるがランダムノイズは√Ｗになるためノイズ特性（Ｓ／Ｎ）を改善できる。このような多重加算ＡＤ変換処理では、アナログ加算のようなダイナミックレンジを気にすることなく、量子化ノイズやランダムノイズが低減できる。さらに、前述のように、加算平均をとらずにＷ・Ｄsig のまま利用するデジタル化した信号で加算するアプリケーションとすれば、ゲインアップやダイナミックレンジの拡大が可能になる。

＜第１実施形態：フレームレートとの関係＞
図４は、第１実施形態の固体撮像装置１Ａの動作とフレームレートとの関係を説明する図である。特に、第１実施形態の仕組みにおける静止画撮影動作のイメージ図である。

第１実施形態の仕組みの場合、図３Ａから分かるように、１水平走査期間（水平同期信号XHS の間の期間）内に、Ｐ相およびＤ相のそれぞれについて、複数回（図３Ａでは２回）に亘って参照信号比較型のＡＤ処理を行なう。このため、第１実施形態の仕組みの場合、トータルのＡＤ変換時間としては従前に対して複数倍（図３Ａでは２倍）になり、フレームレートが低下してしまい、動画撮像時には問題となり得る。

しかしながら、静止画撮像時などのように、機械的なシャッタ（メカシャッタと称する）を使用する場合には、フレームレート低下は問題とならない。たとえば、図４に示すように、静止画撮像時には、画素アレイ部１０の各単位画素３に対して同時に画素リセットを行ない（全画素同時シャッタと称する）（ｔ１０）、その後一定時間の露光（電荷蓄積）を行なった後にメカシャッタを閉じる（ｔ１２）。全画素同時シャッタからメカシャッタを閉じるまでの期間が信号電荷の蓄積時間となる。この後、シャッタが閉められた状態で、１ラインごとに画素アレイ部１０からカラムＡＤ変換部２６側へ画素信号を読み出してＡＤ変換部２５０でＡＤ変換処理を行なう。この画素信号の読出し処理とＡＤ変換処理は低速動作でよく、静止画撮像時において、Ｐ相およびＤ相のそれぞれについて複数回に亘って参照信号比較型のＡＤ処理を行なうことによるフレームレート低下は殆ど問題にならない。

＜固体撮像装置：第２実施形態＞
図５〜図５Ｃは、第２実施形態の固体撮像装置を説明する図である。ここで、図５は、第２実施形態の固体撮像装置の概略構成図である。図５Ａは、第２実施形態（第１例）の固体撮像装置１Ｂ_1に使用されるスイッチ部２５８Ｂ_1を説明する図である。図５Ｂは、第２実施形態（第２例）の固体撮像装置１Ｂ_2に使用されるスイッチ部２５８Ｂ_2を説明する図である。図５Ｃは、第２実施形態（第３例）の固体撮像装置１Ｂ_3に使用されるスイッチ部２５８Ｂ_3を説明する図である。

第１実施形態では、カラムＡＤ変換部２６の後段に設けられたデジタル演算部２９にて加算データの平均化処理を行なうようにしていたが、第２実施形態では、カラムＡＤ変換部２６内にて加算データの平均化処理を行なうようにする。その他の点は第１実施形態と同様である。以下、第１実施形態との相違点に着目して説明する。

第２実施形態の固体撮像装置１Ｂ_1，１Ｂ_2は、先ず、カウンタ部２５４は“ｎ＋Ｍ”ビットに対応した構成を採るが、データ記憶部２５６や水平信号線１８はｎビットに対応した構成を採る。カウンタ部２５４の“ｎ＋Ｍ”ビットに対応した構成とデータ記憶部２５６および水平信号線１８のｎビットに対応した構成との間にはＭビット分の差があり、その差を利用して１／２＾Ｍの除算処理（デジタル積分処理）をＡＤ変換部２５０内で実行する仕組みを採る。

１／２＾Ｍの除算処理の機能は、スイッチ部２５８Ｂのデータ選択制御を利用して実行される。そのため、カウンタ部２５４とデータ記憶部２５６との間に設けられたスイッチ部２５８Ｂの構成が第１実施形態とは異なる。第２実施形態のスイッチ部２５８Ｂは、カウンタ部２５４から出力される“ｎ＋Ｍ”ビット分のデータの内の上位ｎビット分もしくは下位ｎビット分のデータを選択してデータ記憶部２５６に渡すデータ選択部の機能を持つ。基本的な考え方は、多重加算ＡＤ変換処理時には、カウンタ部２５４の“ｎ＋Ｍ”ビットの出力の内、上位側のｎビット分のデータのみをｎビット対応のデータ記憶部２５６に渡し、下位側のＭビット分のデータを捨てることで、簡易的な除算処理を行なう。データ記憶部２５６とスイッチ部２５８Ｂにより、平均化処理部が構成されると考えてよい。

たとえば、図５Ａ〜図５Ｃでは、ｎ＝１３，Ｗ＝２でＭ＝１となる例で示している。カウンタ部２５４は、１４（＝ｎ＋Ｍ＝１３＋１）段のフリップフロップFFが、たとえばリップルカウンタ形式で接続されている。データ記憶部２５６は、１３個のラッチLTを有する。

第２実施形態（第１例）の固体撮像装置１Ｂ_1の場合、図５Ａ（１）に示すように、データ記憶部２５６を上位側の６ビット分と下位側の７ビット分とに分けてグループ化し、グループ別に独立した水平信号線１８でデータ転送するようにする。このような仕組みを複数バス化と称する。

グループ分け（複数バス化）することのメリットは、転送時間を少なくできることにある。後述する第２例のように１バスでデータ転送した場合には、転送に掛かる時間は１ビットずつ転送するしかないため１３クロックとなる。これに対して複数バス化すると、分けられたバス同士は独立しているので、同じタイミングで、複数個同時にデータを転送することが可能になる。たとえば、本例のように、７ビット目を境にして、０〜６ビットをバス１に、７〜１２ビットをバス２に割り当てたとすると、ビット０とビット７の転送は時間的に同じタイミングで転送できる。０〜６ビット目までバス１で転送する時間は７クロックであるが、同時にバス２では７〜１２まで転送されているため、全ビットの転送完了に必要な時間は７クロックで済むことになる。

このような仕組みの実現のために、上位６ビット分（７〜１２ビット目）のデータ記憶部２５６の各ラッチLTの入力側を共通配線BUS1で共通に接続し、下位７ビット分（０〜６ビット目）のデータ記憶部２５６の各ラッチLTの入力側を共通配線BUS2で共通に接続する。カウンタ部２５４の上位６ビット分（８〜１３ビット目）の各フリップフロップFFの出力側と共通配線BUS1との間に、１入力−１出力のスイッチSWを有する。カウンタ部２５４の下位７ビット分（０〜６ビット目）の各フリップフロップFFの出力側と共通配線BUS2との間に、１入力−１出力のスイッチSWを有する。

残りの（略中間の）７ビット目のフリップフロップFFの出力側には、先ず１入力−１出力のスイッチSW_07 が設けられ、その出力と共通配線BUS1，BUS2との間に２入力−１出力型のスイッチSW_BUSを有する。１入力−１出力型および２入力−１出力型の各スイッチSWは何れも、接続タイミングを規定するスイッチ制御信号SWが制御入力端に入力され、そのスイッチ制御信号SWに基づき、入力端側と出力端側の接続を切替え（オン／オフ）可能なものである。

１入力−１出力型の各スイッチSW_00 〜SW_13 には、それらを個別にオン／オフ制御するアクティブＨのスイッチ制御信号SW00〜SW13が通信・タイミング制御部２０から各別に入力される。スイッチSW_BUSには、７ビット目のカウントデータを共通配線BUS1，BUS2の何れに渡すかを制御するスイッチ制御信号SELBUSが通信・タイミング制御部２０から入力される。たとえば、スイッチ制御信号SELBUSがＬレベルのときには共通配線BUS1側が選択されＨレベルのときには共通配線BUS2側が選択される。

各ラッチLTには、それらのラッチ（取込み）タイミングを個別に規定するラッチ（取込み）制御信号LAT00 〜LAT12 が通信・タイミング制御部２０から各別に入力される。各ラッチLTは、ラッチ制御信号LAT の立上りエッジに同期してデータを取り込み保持する。

図５Ａ（２−１），（２−２）に示すように、各ビットのスイッチ制御信号SW間やラッチ制御信号LAT 間にはそれぞれ１クロック分の位相差があり、対応するビットのスイッチ制御信号SWとラッチ制御信号LAT の間には半クロック分の位相差がある。スイッチ制御信号SWの方が半クロック分遅く制御され、ラッチ制御信号LAT の立下りでデータを取り込むようになる。

ラッチの７ビット目の出力側に設けられているスイッチSW_BUSは、７ビット目のカウントデータの転送先を切り替えるもので、通常時（スイッチ制御信号SELBUS：Ｌ）には共通配線BUS1側に転送し、２回積分ＡＤ変換処理時（スイッチ制御信号SW07：Ｈ）には共通配線BUS2側に転送するようにする。

ここで、図５Ａ（２）に示すように、スイッチ制御信号SWとラッチ制御信号LATのビット位置の整合をとって任意の順で切り替えていくことで、カウンタ部２５４のデータをデータ記憶部２５６へと転送する。つまり、通信・タイミング制御部２０は、スイッチ制御信号Wとラッチ制御信号LAT を、カウンタ部２５４からデータ記憶部２５６に渡すべきデータのビット位置に対応付けて、順次切り替えていく。

たとえば、図５Ａ（２−１）は、カウンタ部２５４において１３ビット目を符号ビットとした１２ビットの分解能で通常の１回積分ＡＤ変換処理を実行する場合を示している。１４ビット中の最上位ビットは不要であるので、最上位のスイッチ制御信号SW13はインアクティブのままとしておく。残りのスイッチ制御信号SW00〜SW12を任意の順で（たとえば昇順で）切り替え、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を切り替えていく。つまり、スイッチ部２５８では、０ビット目のカウントデータを０ビット目（ＬＳＢ）のラッチLTへ、以下順に、１２ビット目のカウントデータを１２ビット目（ＭＳＢ）のラッチLTへ転送するような接続変換処理を実施する。

一方、図５Ａ（２−２）は、カウンタ部２５４において１２ビットの分解能で２回積分ＡＤ変換処理を実行する場合を示している。この場合、カウントデータは符号ビットを含めて１４ビット相当になるが、最下位ビットを捨てることで１３ビット分にするため、カウントデータをデータ記憶部２５６へ転送する際に、最下位のスイッチ制御信号SW00はインアクティブのままとしておく。カウンタ部２５４の１４ビット分の出力の内、上位側の１３ビット分のデータのみを１３ビット対応のデータ記憶部２５６に渡し、下位側のデータ（本例ではＬＳＢのみの１ビット分のデータ）を捨てるのである。残りのスイッチ制御信号SW01〜SW13を任意の順で（たとえば昇順で）切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を任意の順で（たとえば昇順で）切り替えていく。つまり、スイッチ部２５８では、１ビット目のカウントデータを０ビット目（ＬＳＢ）のラッチLTへ、以下順に、１３ビット目のカウントデータを１２ビット目（ＭＳＢ）のラッチLTへ転送するような接続変換処理を実施する。

これにより、２回サンプリングによるＡＤ変換とＣＤＳ処理を行なう２回積分ＡＤ変換処理を実行する際、ＡＤ変換部２５０で１／２＾Ｍ＝１／２の割り算を行なうことになり、ＡＤ変換部２５０内にて加算平均することができる。この方式であれば、信号処理ブロックとして、通常処理時と多重加算処理時にデータビット数（１３ビット）が同じになり、回路構成が容易にできる。

なお、データ記憶部２５６を上位側と下位側とにグループ化し、カウンタ出力のグループ境界のビット（第１例では７ビット）については、各グループ別の配線の選択を切り替える２入力−１出力型のスイッチを使用することは必須ではない。たとえば、第２実施形態（第２例）の固体撮像装置１Ｂ_2の場合、図５Ｂ（１）に示すように、グループ化をせずに、データ記憶部２５６の入力側を全て共通配線BUS に接続し、カウンタ部２５４の各フリップフロップFFの出力側と共通配線BUS との間に、１入力−１出力のスイッチSWを有する構成としている。第２例では、全てのスイッチSWを１入力−１出力の簡易なものにできる利点がある。

このような第２実施形態（第２例）においても、図５Ｂ（２）に示すように、スイッチ制御信号SWとラッチ制御信号LATのビット位置の整合をとって任意の順で切り替えていくことで、カウンタ部２５４のデータをデータ記憶部２５６へと転送する。なお、第１例とは異なり、スイッチ制御信号SWの方が半クロック分早く制御され、ラッチ制御信号LAT の立上りでデータを取り込むようにしている。
たとえば、図５Ｂ（２−１）は、通常の１回積分ＡＤ変換処理を実行する場合を示している。最上位のスイッチ制御信号SW13はインアクティブのままとしておき、残りのスイッチ制御信号SW00〜SW12を任意の順で（たとえば昇順で）切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を任意の順で（たとえば昇順で）切り替えていく。

図５Ｂ（２−２）は、２回積分ＡＤ変換処理を実行する場合を示している。１４ビット中の上位側の１３ビット分のカウントデータのみを使用するようにするため、最下位のスイッチ制御信号SW00はインアクティブのままとしておく。残りのスイッチ制御信号SW01〜SW13を任意の順で（たとえば昇順で）切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を切り替えていくことで、下位側の１ビット分のデータを捨てる。

また、第２実施形態（第３例）の固体撮像装置１Ｂ_2の場合、図５Ｃ（１）に示すように、カウンタ部２５４の各フリップフロップFFの出力側とデータ記憶部２５６の各ラッチLTとの間に、２入力−１出力型のスイッチSWを設ける。出力端がｋ（ｋは０〜ｎ）ビット目のラッチLTに接続されているスイッチSWは、第１の入力端がｋビット目のフリップフロップFFの出力に接続され、第２の入力端が“ｋ＋１”ビット目のフリップフロップFFの出力に接続される。

なお一般展開したときには、たとえば、（Ｍ＋１）入力−１出力型のスイッチSWを設ける。出力端がｋ（ｋは０〜ｎ）ビット目のラッチLTに接続されているスイッチSWは、第１の入力端がｋビット目のフリップフロップFFの出力に接続され、第２の入力端が“ｋ＋１”ビット目のフリップフロップFFの出力に接続される。以下同様にして、最後は、“Ｍ＋１”番目の入力端が“ｋ＋Ｍ”ビット目のフリップフロップFFの出力に接続されるようにする。こうすることで、任意の繰返し回数Ｗに対応できる。繰返し回数Ｗが決まっているときには、２入力−１出力型のスイッチSWを設け、出力端がｋ（ｋは０〜ｎ）ビット目のラッチLTに接続されているスイッチSWは、第１の入力端がｋビット目のフリップフロップFFの出力に接続され、第２の入力端が“ｋ＋Ｍ”ビット目のフリップフロップFFの出力に接続することもできる。つまり、どのようなスイッチSWであっても、スイッチSWの各入力端を、データ記憶部２５６に渡すべきカウンタ部２５４のデータ出力端から出力されるデータのビット位置に対応するように接続していればよい。

各スイッチSWには、それらを制御するスイッチ制御信号SWが通信・タイミング制御部２０から共通に入力される。たとえば、図５Ｃ（２）に示すように、スイッチ制御信号SWは、通常時にはＬレベルで、２回サンプリングによるＡＤ変換とＣＤＳ処理を行なう２回積分ＡＤ変換処理時にはＨレベルとなる。スイッチSWは、スイッチ制御信号SWがＬレベルのときにはｋビット目のフリップフロップFFの出力を選択し、スイッチ制御信号SWがＨレベルのときにはｋ＋Ｍ（本例ではｋ＋１）ビット目のフリップフロップFFの出力を選択する。

各ラッチLTには、それらのラッチタイミングを制御するラッチ制御信号LAT が通信・タイミング制御部２０から共通に入力される。各ラッチLTは、ラッチ制御信号LAT の立上りエッジに同期してデータを取り込み保持する。

カウンタ部２５４において１２ビットの分解能で通常の１回積分ＡＤ変換処理を実行するときには、符号ビットを含め１３ビットのカウントデータをデータ記憶部２５６へ転送する際に、スイッチ制御信号SWはＬレベルであり、所定のタイミングでラッチ制御信号LAT をアクティブＨにする。これにより、スイッチ部２５８では、０ビット目のカウントデータを０ビット目（ＬＳＢ）のラッチLTへ、以下同様にして、１２ビット目のカウントデータを１２ビット目（ＭＳＢ）のラッチLTへ転送するような接続変換処理を実施する。

一方、カウンタ部２５４において１２ビットの分解能で２回積分ＡＤ変換処理を実行するときには、符号ビットを含めカウントデータは１４ビット相当になる。このカウントデータをデータ記憶部２５６へ転送する際に、スイッチ制御信号SWはＨレベルであり、所定のタイミングでラッチ制御信号LAT をアクティブＨにする。これにより、スイッチ部２５８では、１ビット目のカウントデータを０ビット目（ＬＳＢ）のラッチLTへ、以下同様にして、１３ビット目のカウントデータを１２ビット目（ＭＳＢ）のラッチLTへ転送するような接続変換処理を実施する。カウンタ部２５４の１４ビット分の出力の内、上位側の１３ビット分のデータのみを１３ビット対応のデータ記憶部２５６に渡し、下位側のデータ（本例ではＬＳＢのみの１ビット分のデータ）を捨てる。

第３例の場合、何れも、第１例や第２例のようにスイッチSWをシフト制御することは不要である。つまり、各制御信号SW，LAT はそれぞれ共通接続されているのでシフト制御は不可能である。通信・タイミング制御部２０が制御信号SW，LAT を切り替えることで、各ビット位置のスイッチSWやラッチLTは、データのビット位置に関わらず一斉に切り替えられる。カウンタ部２５４のカウントデータが、ラッチ制御信号LAT がアクティブＨに切り替るときに、一斉にデータ記憶部２５６の対応するビット位置にラッチされる。

これにより、第３例においても、多重加算ＡＤ変換処理を実行する際、ＡＤ変換部２５０で１／２＾Ｍ＝１／２の割り算を行なうことになり、事実上、ＡＤ変換部２５０内にて加算平均することができる。第１例と同様に、信号処理ブロックとして、通常処理時と多重加算処理時に符号ビットを含めたデータビット数（１３ビット）が同じになり、回路構成が容易にできる。

なお、ここでは、スイッチ制御信号SWとラッチ制御信号LAT のそれぞれを共通配線としていたが、このことは必須ではなく、第１例や第２例と同様に個別に配線しておいてもよい。この場合でも、通信・タイミング制御部２０は、各制御信号SW，LAT を、データのビット位置に関わらず一斉に切り替えるようにすればよい。各制御信号SW，LAT の配線態様がどのようなものであっても、通信・タイミング制御部２０は、データのビット位置に関わらず、カウンタ部２５４からデータ記憶部２５６に一斉にデータが転送されるように、各制御信号SW，LAT を切り替えればよい。

第２実施形態（第１例〜第３例）の仕組みによれば、カウンタ部２５４を用いて加算処理を行ない、カウンタ部２５４とデータ記憶部２５６との間に介在させたスイッチ部２５８のスイッチ制御を利用したビットシフト動作によって２進法の除算処理が便宜的に実現できる。その結果、容易に加算平均化することができ、純粋（正確な）加算平均回路を構成する場合に比べて、レイアウトを小さくすることができる。このような方式をとっても、通常動作に対して悪影響を与えない。“ｎ＋Ｍ”ビット分のカウントデータの内の上位ｎビット分を選択してデータ記憶部２５６に渡す際、繰返し回数Ｗに左右されないようなスイッチ構成を採ることもでき、用途に応じて繰返し回数Ｗを自由に変更できる。

なお、第２実施形態では、ｎビットのＡＤ変換処理を１回行なう通常の動作と、ｎビットのＡＤ変換処理をＷ回繰り返すデジタル積分処理の動作、の何れかを実行するように、各部を制御していたが、このことは必須ではない。デジタル積分処理の動作対応だけで十分な場合には、スイッチ部２５８Ｂの構成としては、上位側のデータを捨てるための態様は不要であり、下位側のデータを捨てる態様がとれていれば十分である。

＜固体撮像装置：第３実施形態＞
図６および図６Ａは、第３実施形態の固体撮像装置を説明する図である。ここで、図６は、第３実施形態の固体撮像装置１Ｃの概略構成図である。ここでは、第１実施形態に対する変形例で示すが、第２実施形態に対しても同様の変形を加えることができる。図６Ａは、第３実施形態の固体撮像装置１Ｃの動作を説明する図である。

第３実施形態は、後述する第４実施形態と同様に、第１実施形態において説明したフレームレート低下の対策をとったものである。以下、第１実施形態との相違点に着目して説明する。第３・第４実施形態のフレームレートの低下対策の基本的な考え方は、Ｐ相・Ｄ相それぞについて繰返し回数Ｗの多重加算ＡＤ変換処理を行なう際に、参照信号比較型のＡＤ処理をＷ倍速で行なうことでフレームレート維持を図る。参照信号生成部２７とＡＤ変換部２５０の動作を高速化することでフレームレートの低下を防ぐ趣旨である。

ここで、参照信号比較型のＡＤ処理をＷ倍速で行なうに当たっては、ＡＤ変換部２５０（カウンタ部２５４）におけるカウント動作をＷ倍に高速化し、かつ、ＡＤ変換用の参照信号SLP_ADC の傾きを急峻にする手法を採ることが考えられる。

ＡＤ変換部２５０のカウンタ部２５４のカウント動作をＷ倍に高速化するためには、第３実施形態の固体撮像装置１Ｃにおいては、通信・タイミング制御部２０は、カウントクロックＣＫcnt1に対してＷ倍の周波数を持つカウントクロックＣＫcntWをカウンタ部２５４に供給する。ＡＤ変換部２５０の回路構成としては、第１実施形態のＡＤ変換部２５０と同じである。カウントクロックＣＫcntWは、通信・タイミング制御部２０内のクロック変換部２０ａによりＰＬＬ処理などで生成する。カウンタ部２５４を動作させるカウントクロックＣＫcntWの周波数は第１実施形態に対してＷ倍にしなければならないので、高速化によるＡＤ変換部２５０での消費電流の上昇を避けることはできない。これらの点は、後述する第４実施形態などのフレームレート低下対策においても同様である。

一方、ＡＤ変換用の参照信号SLP_ADC の傾きを急峻にする手法として、ＤＡ変換部２７０の規定電流や電流電圧変換用の抵抗値を変更せずにＤＡ変換部２７０を構成するカウンタをＷ倍速で動作させる手法を採ったのが第３実施形態である。この手法を、ＤＡ変換部２７０のカウンタ部３１２のクロック動作を高速化する手法と称する。

後述するが、ＡＤ変換用の参照信号SLP_ADC の傾きを急峻にする手法として、ＤＡ変換部２７０の規定電流やＤＡ変換部２７０を構成するカウンタの動作速度を変更せずに、電流電圧変換用の抵抗値をＷ倍にする手法を採ったのが第４実施形態である。この手法を、電流電圧変換の抵抗値切替えで高速化する手法と称する。この他にも、ＤＡ変換部２７０を構成するカウンタの動作速度や電流電圧変換用の抵抗値を変更せずに、ＤＡ変換部２７０の規定電流をＷ倍にすることでカウンタ部３１２のカウント値に対応する重みをＷ倍にする手法を採ってもよい（たとえば後述する第７実施形態の図１０の矢指Ｃを参照）。この手法を、電流電圧変換を電流切替えで高速化する手法と称する。

ＤＡ変換部２７０のカウント動作をＷ倍速にするため、通信・タイミング制御部２０は、ＤＡ変換部２７０のカウンタ部３１２を動作させるクロックとして、カウントクロックＣＫdac1ではなく、カウントクロックＣＫdac1に対してＷ倍の周波数を持つカウントクロックＣＫdacWをＤＡ変換部２７０に供給する。回路構成としては第１実施形態のＤＡ変換部２７０と同じである。カウントクロックＣＫdacWは、通信・タイミング制御部２０内のクロック変換部２０ａによりＰＬＬ処理などで生成する。参照信号生成部２７にクロック変換部を設け、ＤＡ変換部２７０にはカウントクロックＣＫdac1を供給し、参照信号生成部２７内のクロック変換部でＷ倍の周波数のカウントクロックＣＫdacWを生成するようにしてもよい。

第１実施形態において、カウントクロックＣＫcnt1とカウントクロックＣＫdac1を共通にできるのと同様に、この第３実施形態でも、カウントクロックＣＫcntWとカウントクロックＣＫdacWを共通にできる。

図６Ａ（１）に示す参照信号SLP_ADC の生成動作のように、ＤＡ変換部２７０用のカウントクロックをカウントクロックＣＫdac1に対してＷ倍（図では２倍と４倍を示す）とすれば、ＤＡ変換部２７０の規定電流や電流電圧変換用の抵抗値を変更せずに１クロック当たりの電圧変化分ΔSLPdac（＝Ｉ_0×Ｒ_340）を第１実施形態と同じにしていても、ＡＤ変換用の参照信号SLP_ADC の傾きを第１実施形態に対してＷ倍にできる。このとき、図６Ａ（２）に示す全体動作のように、カウンタ部２５４についても、カウントクロックＣＫcnt1に対してＷ倍（図では２倍を示す）の周波数のカウントクロックＣＫcntWを使用することで、同一の画素信号電圧Ｖｘについては同じカウントデータが毎回得られ、結果的にＷ倍したデータが得られる。

よって、第３実施形態によれば、参照信号生成部２７（ＤＡ変換部２７０）での参照信号SLP_ADC の生成とカウンタ部２５４でのカウント動作をＷ倍にしてＡＤ変換の動作を高速化することで多重加算ＡＤ変換処理によるフレームレート低下を防ぐことができる。

ここで、ＤＡ変換部２７０のカウンタ部３１２のカウント動作を高速化する第３実施形態の手法を採用すると、カウンタクロック速度の変更のみでフレームレート低下を解決でき、変更手法が容易である利点がある。前述のように、ＡＤ変換部２５０とＤＡ変換部２７０の各カウンタクロックを同一にできる利点もある。ただし、参照信号SLP_ADC が１回当たりの消費電流は第１実施形態と同じであるが、これが１水平走査期間内にＷ回繰り返されるので、消費電流は概ねＷ倍になると考えてよい。加えて、ＤＡ変換部２７０を動作させるカウントクロックＣＫdac の周波数を第１実施形態に対してＷ倍にする必要があり、カウンタ部３１２での消費電力の上昇もある。よって、第３実施形態の仕組みは、高速化による消費電流の上昇が、後述する第４実施形態よりも多く発生する。

＜固体撮像装置：第４実施形態＞
図７〜図７Ｂは、第４実施形態の固体撮像装置を説明する図である。ここで、図７は、第４実施形態の固体撮像装置１Ｄの概略構成図である。ここでは、第１実施形態に対する変形例で示すが、第２実施形態に対しても同様の変形を加えることができる。図７Ａは、第４実施形態の固体撮像装置１Ｄにおいて使用される参照信号生成部２７Ｄの構成例を示す図である。図７Ｂは、第４実施形態の固体撮像装置１Ｄにおける参照信号生成部２７（ＤＡ変換部２７０）の動作を説明する図である。

第３実施形態で概要を説明したように、第４実施形態は、第１実施形態において説明したフレームレート低下の対策をとったものである。特に、第３実施形態との相違点として、ＤＡ変換部２７０の規定電流（Ｉ_0）やＤＡ変換部２７０を構成するカウンタの動作速度を変更せずに、電流電圧変換用の抵抗値をＷ倍にする手法を採っている。

図７に示すように、ＡＤ変換部２５０のカウンタ部２５４のカウント動作をＷ倍に高速化するために、第４実施形態の固体撮像装置１Ｄにおいても、通信・タイミング制御部２０は、カウントクロックＣＫcnt1に対してＷ倍の周波数を持つカウントクロックＣＫcntWをカウンタ部２５４に供給する。一方、ＤＡ変換部２７０Ｄのカウント動作を通常時の等倍にするため、通信・タイミング制御部２０は、ＤＡ変換部２７０Ｄのカウンタ部３１２を動作させるクロックとして、第１実施形態と同様にカウントクロックＣＫdac1をＤＡ変換部２７０Ｄに供給する。つまり、ＤＡ変換部２７０Ｄを構成するカウンタの動作速度は第１実施形態と同様である。したがって、第４実施形態においては、基本的には、ＤＡ変換部２７０ＤとＡＤ変換部２５０（カウンタ部２５４）の各カウンタクロックを同一にはできない。

第４実施形態のＤＡ変換部２７０Ｄは、図７Ａに示すように、一例として、先ず、抵抗素子３４０と基準電源Ｖref との間に１入力−１出力のスイッチ３４４_1を有する。さらに、抵抗値Ｒ_342_Wの抵抗素子３４２_Wを抵抗値Ｒ_340の抵抗素子３４０と並列に有し、この追加した抵抗素子３４２_Wと基準電源Ｖref との間に１入力−１出力のスイッチ３４４_Wを有する。スイッチ３４４_Wの制御入力端には、何回の多重加算ＡＤ変換処理のモードであるか否かを制御する制御信号が通信・タイミング制御部２０から供給される。抵抗素子３４０，３４２とスイッチ３４４で、電流電圧変換時の抵抗値を変更可能な電流電圧変換部３４６が構成される。抵抗素子３４０の抵抗値Ｒ_340と抵抗値Ｒ_342_Wとの比が１：Ｗとなるようにする。通常動作時にはスイッチ３４４-1のみをオンさせ残りはオフさせて使用し、多重加算ＡＤ変換処理にはスイッチ３４４_Wのみをオンさせ残りはオフさせて使用することで、電流電圧変換用の抵抗値は通常動作時に対してＷ倍になる。

なお、ここで示した電流電圧変換部３４６の構成は一例に過ぎず、抵抗素子の直列回路や並列回路とスイッチの組合せにより、様々な回路構成をとることができる。電流電圧変換時の抵抗値を、多重加算ＡＤ変換処理時（デジタル積分処理時）には通常処理時に対してＷ倍にすることができるものであればどのような構成を採ってもよい。

図７Ｂ（１）に示す参照信号SLP_ADC の生成動作のように、ＤＡ変換部２７０の電流電圧変換用の抵抗値を通常動作時に対してＷ倍になるようにすれば、ＤＡ変換部２７０の規定電流やカウントクロックを変更しなくても、１クロック当たりの電圧変化ΔSLPdacはＷ倍になる。よって、ＡＤ変換用の参照信号SLP_ADC の傾きを第１実施形態に対してＷ倍にできる。このとき、図７Ｂ（２）に示す全体動作のように、カウンタ部２５４については、カウントクロックＣＫcnt1に対してＷ倍（図では２倍を示す）の周波数のカウントクロックＣＫcntWを使用することで、同一の画素信号電圧Ｖｘについては同じカウントデータが毎回得られ、結果的にＷ倍したデータが得られる。第４実施形態でも、ＡＤ変換の動作を高速化することで、多重加算ＡＤ変換処理によるフレームレート低下を解決できる。

このとき、電流電圧変換用の抵抗値は通常動作時に対してＷ倍になっているので、参照信号SLP_ADC が１回当たりの消費電流は第１実施形態に対して１／Ｗになり、これが１水平走査期間内にＷ回繰り返される。よって、電流電圧変換部分では、消費電流は概ね第１実施形態と同じになると考えてよく、高速化による消費電流の上昇が発生しない。加えて、ＤＡ変換部２７０を動作させるカウントクロックＣＫdac の周波数は第１実施形態と同様で高速化する必要がなく、カウンタ部３１２での電力消費の上昇もない。よって、第４実施形態の仕組みは、高速化による消費電流の上昇を、前述の第３実施形態よりも低く抑えることができる。ＤＡ変換部２７０の電流電圧変換を抵抗で高速化する第４実施形態の仕組みでは、ＤＡ変換部２７０の消費電流としては変化がなく、ＤＡ変換部２７０へのクロック速度も同じであり、参照信号生成部２７での消費電力を増やすことなく、フレームレート低下を解決できる利点がある。

＜固体撮像装置：第５実施形態＞
図８および図８Ａは、第５実施形態の固体撮像装置を説明する図である。ここで、図８は、第５実施形態の固体撮像装置１Ｅの概略構成図である。ここでは、第１実施形態に対する変形例で示すが、第２〜第４実施形態に対しても同様の変形を加えることができる。図８Ａは、第５実施形態の固体撮像装置１Ｅの動作を説明するためのタイミングチャートである。

第５実施形態は、フレームレートとは別の観点から多重加算ＡＤ変換処理の動作を高速化するものである。第１実施形態の仕組みでは、２回目以降の処理時には、ＡＤ変換用の参照信号SLP_ADC の変化のさせ方は１回目と同じにしているので、参照信号SLP_ADC を準備状態の電位（図では最大電位）に戻すまでの時間や整定時間が必要になってくる。第５実施形態では、この点を解消するものであり、１回目の処理が終わったときの参照信号SLP_ADC の最終値から、同一の傾きで逆方向（つまり符号を逆）に変化させる（逆向きの参照信号SLP_ADC を生成する）ことで参照信号SLP_ADC を準備状態の電位に戻す時間の短縮を図る。

参照信号SLP_ADC を、同一の傾きで逆方向に変化させるに当たっては、ＤＡ変換部２７０のカウンタ部３１２をアップカウントとダウンカウントを切替可能に構成する。そして、カウンタ部３１２を、１回目の処理が終わったときの最終値から、１回目とは逆のカウントモードで動作させればよい。たとえば、１回目をアップカウント（プラスカウント）としているときは２回目はダウンカウント（マイナスカウント）にする。なお、繰返し回数Ｗが３以上のときには、奇数回目は１回目、偶数回目は２回目と同じ状態で、参照信号SLP_ADC を変化させればよい。

この制御のため、図８に示すように、ＤＡ変換部２７０には、通信・タイミング制御部２０から何回目の処理であるのかを制御する制御信号SEL が供給される。ＤＡ変換部２７０は、この制御信号SEL を多重加算ＡＤ変換処理時に特有の参照信号SLP_ADC の変化方向を制御する制御信号として使用する。カウンタ部３１２をアップカウントとダウンカウントを切替可能に構成し、カウントモードを奇数回目と偶数回目とで異なるようにする簡易な構成で、参照信号SLP_ADC の変化方向を切り替えることができる利点がある。

ＡＤ変換部２５０では、このＡＤ変換用の参照信号SLP_ADC の変化の向きを、奇数回目と偶数回目の各処理で逆転させることに応じた対応を採る。具体的には、第５実施形態の固体撮像装置１ＥのＡＤ変換部２５０において、カウンタ部２５４は、偶数回目の処理でも、比較部２５２からの比較出力Coに基づくカウントイネーブル信号ENがＨレベルのときにカウント動作を行なうようにすればよい。

たとえば図８Ａに示すように、奇数回目の処理時には、参照信号SLP_ADC の変化開始時点では、参照信号SLP_ADC の方が画素信号電圧Ｖｘよりも高く比較出力Coやカウントイネーブル信号ENはＨにある。そこで、カウンタ部２５４は、奇数回目の処理時には、参照信号SLP_ADC の変化開始とともにカウント動作を開始し、参照信号SLP_ADC と画素信号電圧Ｖｘが交差してカウントイネーブル信号ENがＬに変化したときに停止する。

一方、偶数回目の処理時には、参照信号SLP_ADC の変化開始時点では、参照信号SLP_ADC の方が画素信号電圧Ｖｘよりも低く比較出力Coやカウントイネーブル信号ENはＬにある。そこで、カウンタ部２５４は、偶数回目の処理時には、参照信号SLP_ADC の変化開始時にはカウント動作を開始せず、参照信号SLP_ADC と画素信号電圧Ｖｘが交差してカウントイネーブル信号ENがＨに変化したときに開始する。

つまり、本事例では、カラムＡＤ変換部２６内のカウンタ部２５４は、奇数回目の処理時には参照信号SLP_ADC と画素信号電圧Ｖｘが交差するまでカウントを行ない、偶数回目の処理時には参照信号SLP_ADC と画素信号電圧Ｖｘが交差してからカウントを行なうように対応を採るだけでよい。比較部２５２から出力される比較出力Coに基づくカウントイネーブル信号ENがアクティブＨの期間にカウント動作するという点においては何ら変更はなく、回路構成の変更も不要であり、対応が容易である。

＜固体撮像装置：第６実施形態＞
図９および図９Ａは、第６実施形態の固体撮像装置を説明する図である。ここで、図９は、第６実施形態の固体撮像装置１Ｆにおけるノイズ特性に着目した簡易的な回路構成図である。図９Ａは、第６実施形態の固体撮像装置１Ｆの動作を説明するタイミングチャートである。

第６実施形態は、多重加算ＡＤ変換処理を利用することで、回路の変更なしにノイズ特性だけを良くするものである。基本的な考え方は、加算平均をとることで、回路ノイズＮｃと量子化ノイズＮｑが１／√２＾Ｍ倍されることで、“ｎ−Ｍ”ビット精度ではあるがノイズ特性がｎビットＡＤよりも良い画像を出力するというものである。このとき、通常のｎビットＡＤ処理と“ｎ−Ｍ”ビットの２＾Ｍ回の加算処理は同じカウント数であり、平均化処理も不要であり、カウンタ部２５４は通常動作対応のものと同じビット数に対応した回路構成でよい。参照信号SLP_ADC の傾きをＷ倍にして繰返し回数Ｗの多重加算ＡＤ変換処理を行なう場合でも同様である。また、２＾（Ｍ−１）＜Ｗ≦２＾Ｍ（Ｍは１以上の正の整数）を満たすＷのときに参照信号SLP_ADC の傾きを２＾Ｍ倍にしたときは、“ｎ−Ｍ”ビットの繰返し回数Ｗの多重加算ＡＤ変換処理はｎビットＡＤ処理のカウント値以下となるので、カウンタ部２５４は通常動作時のものと同じ回路構成でよい。以下では、理解を容易にするため、特段の断りのない限り、Ｗ＝２＾Ｍの場合で説明する。

この実現のため、図９に示すように、第６実施形態の固体撮像装置１Ｆの通信・タイミング制御部２０は、多重加算ＡＤ変換処理時にも、カウンタ部２５４を動作させるクロックとして、通常時と同じカウントクロックＣＫcnt1をカウンタ部２５４に供給する。

一方、参照信号生成部２７については、図中の矢指Ａ，Ｂ，Ｃの何れかを採用して、参照信号SLP_ADC の傾きを、多重加算ＡＤ変換処理時には通常動作時に対して２＾Ｍ倍にする。矢指Ａは、２＾Ｍ倍のカウントクロックＣＫdac2^Mを使用してＤＡ変換部２７０のカウンタ部３１２のクロック動作を高速化する手法である（第３実施形態を参照）。矢指Ｂは、抵抗素子３４０の抵抗値Ｒ_340と抵抗素子３４２_Mの抵抗値Ｒ_342_Mとの比が１：２＾Ｍとなるように、電流電圧変換の抵抗値切替えで高速化する手法である（第４実施形態を参照）。矢指Ｃは、基準電流値Ｉ_0を２＾Ｍ倍とするもので、電流電圧変換の電流切替えで高速化する手法である。

多重加算ＡＤ変換処理時には、通常時と同じ速度でカウンタ部２５４を動作させ、かつ、参照信号SLP_ADC の傾きを通常時に対して２＾Ｍ倍にすれば、ＡＤ変換の分解能は１／２＾Ｍ倍となる。図９Ａでは、ｎ＝１０、Ｍ＝１で繰返し回数Ｗが２の場合を示しており、通常動作時には１０ビットのＡＤ変換レンジになり、多重加算ＡＤ変換処理時には９ビットのＡＤ変換となる。

このときのノイズ特性について吟味すると次のようになる。先ず、回路ノイズＮｃ、量子化ノイズＮｑとすると、合計の回路起因のランダムノイズＮtotal は√（Ｎｃ＾２＋Ｎｑ＾２）となる。ここで、参照信号比較型のＡＤ変換方式の回路ノイズＮｃは、ほぼ参照信号生成部２７（詳しくはＤＡ変換部２７０）や比較部２５２のノイズによって決まる。ｎビット，“ｎ−Ｍ”ビットの変更手法としては、参照信号生成部２７での電流値ステップ（ΔSLPadc）で決まるが、この際の回路ノイズとしては電流電圧変換用の抵抗素子３４０，３４２とその抵抗に流す電流値で決まるため、参照信号生成部２７の出力での回路ノイズは矢指Ａ〜Ｃの何れの手法を採ってもほぼ同じと考えてよい。

一方、ビット数をＸ、分解能Δとすると、量子化ノイズＮｑはΔ／√１２となるので（下記文献を参照）、ｎビット時の方（Ｎｑ_n＝Δ_n／√１２）が、“ｎ−Ｍ”ビット時（Ｎｑ_n-M＝Δ_n-M／√１２よりも小さい。つまり、“ｎ−Ｍ”ビット化によりビット精度を落とすことになるので量子化ノイズは増えてしまう。

文献：湯川彰，“ミックスト・シグナルＬＳＩ設計における信号の取り扱い−周波数領域，サンプリング，Ａ−Ｄ／Ｄ−Ａ変換時の問題”，Design Wave Magazine 2004 10月号，ＣＱ出版社，ｐ８７〜９３；特に、９１ページ，「Ａ−Ｄ変換によって現われる量子化ノイズ」

ここで、２＾Ｍ回分の加算平均をとることでノイズ特性は１／√２＾Ｍ倍になるため、回路ノイズ＞量子化ノイズであれば、“ｎ−Ｍ”ビット化による量子化ノイズの増えに対し、回路ノイズや量子化ノイズの１／√２＾Ｍ倍の減少分が勝るため、ノイズ特性の良い“ｎ−Ｍ”ビットのＡＤ変換処理が可能になる。２＾（Ｍ−１）＜Ｗ≦２＾Ｍを満たすＷについても同様に考えられる。

＜固体撮像装置：第７実施形態＞
図１０〜図１０Ｂは、第７実施形態の固体撮像装置を説明する図である。ここで、図１０は、第７実施形態の固体撮像装置１Ｇにおけるノイズ特性に着目した簡易的な回路構成図である。図１０Ａは、第７実施形態の固体撮像装置１Ｇの動作を説明するためのタイミングチャートである。図１０Ｂは、第７実施形態の固体撮像装置１Ｇの動作における量子化ノイズを説明するための図である。

第７実施形態は、第６実施形態のように多重加算ＡＤ変換処理時には“ｎ−Ｍ”ビット精度で処理するが、量子化ノイズを増やさないようにすることで、さらに、ノイズ特性がｎビットＡＤよりも良い画像を出力するというものである。つまり、第６実施形態の仕組みでは、カウンタ部２５４のカウントクロックＣＫcnt1の速度を上げることができず、ビット精度を落とす場合、回路起因のランダムノイズは抑えることができるが、反面量子化ノイズが増えてしまう問題があるが、その対策を採ったのが第７実施形態である。

先ず第７実施形態でも、通常のｎビットＡＤ処理と“ｎ−Ｍ”ビットの２＾Ｍ回の加算処理は同じカウント数であり、平均化処理も不要であり、カウンタ部２５４は通常動作対応のものと同じビット数に対応した回路構成でよい。参照信号SLP_ADC の傾きをＷ倍にして繰返し回数Ｗの多重加算ＡＤ変換処理を行なう場合でも同様である。また、２＾（Ｍ−１）＜Ｗ≦２＾Ｍ（Ｍは１以上の正の整数）を満たすＷのときに参照信号SLP_ADC の傾きを２＾Ｍ倍にしたときは、“ｎ−Ｍ”ビットの繰返し回数Ｗの多重加算ＡＤ変換処理はｎビットＡＤ処理のカウント値以下となるので、カウンタ部２５４は通常動作時のものと同じ回路構成でよい。以下では、理解を容易にするため、特段の断りのない限り、Ｗ＝２＾Ｍの場合で説明する。

量子化ノイズを増やさないようにするための基本的な考え方は、各回の処理におけるカウンタ部２５４用のカウントクロックＣＫcnt1と参照信号SLP_ADC の位相を“１／２＾Ｍ”ＬＳＢずつ相対的にずらして処理することである。このような第７実施形態の手法を、「位相シフト（ずらし）を併用した」多重加算ＡＤ変換処理やＷ回加算ＡＤ変換処理やＷ回積分ＡＤ変換処理と称する。

「相対的」であるから、各回の処理時にＤＡ変換部２７０では第６実施形態と同じタイミングで参照信号SLP_ADC を変化させつつ、カウンタ部２５４ではカウントクロックＣＫcnt1の位相の方を“１／２＾Ｍ”ＬＳＢずつずらす第１の手法を採ることができる。また、これとは逆に、各回の処理時にカウンタ部２５４では第６実施形態と同じカウントクロックＣＫcnt1を使用しつつ、参照信号SLP_ADC の位相の方を“１／２＾Ｍ”ＬＳＢずつずらす第２の手法を採ることができる。もちろん、これら２つの手法を組み合わせることもできる。動作例を示した図１０Ａや図１０Ｂでは、第２の手法で示す。

この実現のため、図１０に示すように、第７実施形態の固体撮像装置１Ｇの通信・タイミング制御部２０は、多重加算ＡＤ変換処理時には、カウンタ部２５４を動作させるクロックとして、たとえば第１の手法を採る場合、通常時と同じ周波数であるが、位相が“１／２＾Ｍ”ＬＳＢずつシフトしたカウントクロックＣＫcnt1をカウンタ部２５４に供給する（矢指Ｄ）。カウントクロックＣＫcnt1の位相をずらす仕組みとしては、公知の様々な回路構成を採用し得る。ここではその詳細は割愛するが、たとえば、カウントクロックＣＫcnt1をシフトレジスタに入力し、カウントクロックＣＫcnt1に対して２＾Ｍ倍のクロックで順次シフトさせ、所定のシフト段からの出力をカウンタ部２５４に供給するなどの手法を採用できる。

一方、参照信号生成部２７については、第１・第２の手法の何れを採るかに拘わらず、図中の矢指Ａ，Ｂ，Ｃの何れかを採用して、参照信号SLP_ADC の傾きを、多重加算ＡＤ変換処理時には通常動作時に対して２＾Ｍ倍にする。この点は第６実施形態と同様である。また、第２の手法を採る場合は、通信・タイミング制御部２０は、参照信号SLP_ADC の位相を“１／２＾Ｍ”ＬＳＢずつずらさせる制御信号PHをＤＡ変換部２７０に供給する（矢指Ｅ）。参照信号SLP_ADC の位相をずらす仕組みとしては、カウントクロックＣＫdac の位相を“１／２＾Ｍ”ＬＳＢずつずらせばよく、カウントクロックＣＫcnt1の位相をずらす仕組みと同じ手法を採用できる。

第６実施形態では、多重加算ＡＤ変換処理時のＡＤ変換の分解能は１／２＾Ｍ倍となるが、各回の処理時にカウントクロックＣＫcnt1と参照信号SLP_ADC の位相を“１／２＾Ｍ”ＬＳＢずつ相対的にずらすと、等価的に分解能を２＾Ｍ倍にできる。これは、概念的には、各回のＡＤ変換時のサンプリング点の位相を“１／２＾Ｍ”ＬＳＢずつずらすことで、１回の処理では区別できていない範囲（１ＬＳＢ分）が“１／２＾Ｍ”ＬＳＢ単位で峻別できるようになることに基づく。その結果、トータルでは分解能の低下を抑えることができ、各回のＡＤ変換時のビット精度を落としてもノイズの低減が可能になる。

たとえば、図１０Ａや図１０Ｂでは、ｎ＝１０，Ｍ＝１で繰返し回数Ｗが２の場合を示している。通常時の１０ビット精度に対して多重加算ＡＤ変換処理時には参照信号SLP_ADC の分解能を９ビット対応に落とした上で、各回の参照信号SLP_ADC の各電位レベルを、落とした分解能の０．５ＬＳＢずらす。たとえば、Ｐ相処理時には１回目に対して２回目では０．５ＬＳＢずらし、Ｄ相処理時にも１回目に対して２回目では０．５ＬＳＢずらす。落とした（９ビット時）分解能の０．５ＬＳＢは、落とす前（１０ビット時）の分解能の１ＬＳＢと同じである。こうすることにより、多重加算ＡＤ変換処理時にビット精度を落とす仕組みを採用する場合に、量子化ノイズの方が大きい場合でも、ノイズを増やさずにＡＤ変換ができる。

このことを、より簡単な例で説明する。画素信号電圧Ｖｘのダイナミックレンジが２５６ｍＶで、ＤＡ変換部２７０の分解能を９ビットに落とすとする。回路起因のランダムノイズは無いものとする。ＬＳＢは０．５ｍＶであるが、０．５ＬＳＢずらさない場合は、量子化誤差が最大０．２５ｍＶとなる。画素信号電圧Ｖｘが０．５ｍＶずれる度に最終的な数値が２変わるためである。しかし、０．５ＬＳＢ、つまり０．２５ｍＶずらした場合、量子化誤差は最大０．１２５ｍＶとなる。画素信号電圧Ｖｘの電位が０．２５ｍＶずれるごとに最終的な数値が１変わるためである。

たとえば、図１０Ｂに示すように、１回目の処理時には、９ビットのＬＳＢ（０．５ｍＶ）内であれば同じカウントになる。２回目の処理時に、カウントクロックＣＫcnt1と参照信号SLP_ADC の位相を“１／２＾Ｍ”ＬＳＢずらすと、その１ＬＳＢの中間に対して、画素信号電圧Ｖｘが上側にあるのか下側にあるのかによって、カウント値が異なってくる。たとえば、１０進法換算で１回目の処理時には１００である画素信号電圧Ｖｘ_1，Ｖｘ_2について、１ＬＳＢの中間に対して上側にある画素信号電圧Ｖｘ_1では２回目の処理時にも１００が得られ、これを平均化すれば１００となる。一方、１ＬＳＢの中間に対して下側にある画素信号電圧Ｖｘ_2では、２回目の処理時には１０１が得られ、これを平均化すれば１００．５となる。各回では９ビット精度で処理しているが位相シフトを併用した２回積分により“０．５”カウント分を峻別していることになり、１０ビット処理時のＬＳＢと同じ精度（分解能）が得られていると考えてよい。

図示を割愛するが、繰返し回数Ｗ＝４の場合は、落とした分解能の１／４ＬＳＢずらせばよい。つまり、分解能を落とす前の１ＬＳＢ分ずつずらすとよい。Ｐ相・Ｄ相の各１回目の参照信号SLP_ADC を基準として、２回目の参照信号SLP_ADC の位相を１／４ＬＳＢずらし、３回目の参照信号SLP_ADC の位相を２／４ＬＳＢずらし、４回目の参照信号SLP_ADC の位相を３／４ＬＳＢずらす。

一般展開すれば、カウンタ部２５４は通常時と同じカウントクロックＣＫcnt1を使用しつつ、参照信号生成部２７は参照信号SLP_ADC の傾きを２＾Ｍ倍にし、各回のＡＤ変換時のサンプリング点の位相を“１／２＾Ｍ”ＬＳＢずつずらすとよいことが理解されるであろう。また、Ｗ＝２＾Ｍの場合に限らず、２以上の任意の正の整数でもよい。カウンタ部２５４は通常時と同じカウントクロックＣＫcnt1を使用しつつ、参照信号生成部２７は参照信号SLP_ADC の傾きをＷ倍にし、各回のＡＤ変換時のサンプリング点の位相を１／ＷＬＳＢずつずらすとよいことが理解されるであろう。

＜固体撮像装置：第８実施形態＞
図１１および図１１Ａは、第８実施形態の固体撮像装置を説明する図である。ここで、図１１は、第８実施形態の固体撮像装置１Ｈの動作を説明するためのタイミングチャートである。図１１Ａは、第８実施形態の固体撮像装置１Ｈの動作の効果を説明する図である。

第８実施形態の固体撮像装置１Ｈの概略構成図は図示を割愛するが、たとえば第３実施形態の仕組みをベースとして説明する。ここでは、多重加算ＡＤ変換処理の部分については第３実施形態をベースとして説明するが、第３実施形態に限らず、その他の実施形態も利用できる。

第８実施形態は、複数の画素間で加算処理や減算処理を実行する際に、第１〜第７実施形態で説明した多重加算ＡＤ変換処理の仕組みを利用して係数設定を行なうことにより、複数の処理対象信号の積和演算結果のデジタルデータを取得するものである。重心位置調整機能付きの加算処理や、減算処理を利用したエッジ検出処理や、空間フィルタ処理や、画像圧縮処理で使われる離散的コサイン変換などのアプリケーションが考えられる。なお、演算結果に対する平均化処理については、第１・第２実施形態の何れをも採用できる。

カウントモードの組合せを同一にしてカウント動作を繰り返し行なうことで複数の画素信号間での加算演算を実現することや、カウントモードの組合せを切り替えて（具体的には組合せを逆にする）カウント動作を繰り返し行なうことで複数の画素信号間での差分（減算）演算を実現することができる。このとき、各画素信号電圧ＶｘのＰ相・Ｄ相のそれぞれについて繰返し回数Ｗの多重加算ＡＤ変換処理を実行すれば、その画素信号電圧ＶｘについてはＷ倍したデータが得られる。係数Ｗｋ、各画素データＤｋとすれば、複数画素間での積和演算結果のデジタルデータＤout ＝Ｗ１・Ｄ１±Ｗ２・Ｄ２±Ｗ３・Ｄ３±…が取得される。

この実現のため、第８実施形態の固体撮像装置１Ｈは、繰返し回数Ｗを指示するため、たとえば、第３実施形態の仕組みを利用する場合であれば、通信・タイミング制御部２０は、通常時に対してＷ倍の周波数のカウントクロックＣＫcntWをカウンタ部２５４に供給するし、通常時に対してＷ倍の周波数のカウントクロックＣＫdacWをＤＡ変換部２７０に供給する。

たとえば、２×２加算の場合、加重比率を変更することで重心を揃えることができることは特開２００６−１７４３２５号公報で示されている。このとき、図１１に示すように、最初の行（ＶやＶ＋１）の単位画素３については３回の加算処理を行ない、加算対象画素行（Ｖ＋２やＶ＋３）の単位画素３については通常のカウント動作を行なう。これら２画素分のデータをＡＤ変換部２５０のカウンタ部２５４で加算することで、（Ｖ行目画素×３倍）＋（Ｖ＋２行目画素×１倍）のデータを保持することができる。

なお、加算データの平均化は、既に述べたように、デジタル演算部２９での平均化（第１実施形態）や、ＡＤ変換部２５０内のビットシフト（第２実施形態）、のどちらも可能である。

結果として得られる画素信号の重心のイメージを図１１Ａに示す。色ごとの重心が等間隔になっていることが分かる。このように、複数の画素信号を加算する場合に、色フィルタ配列に応じて、画素の読み出し加算比率を多重加算ＡＤ変換処理を利用して変更することで、加算後の重心を制御することができる。

なお、ここでは２行での処理例を示したが、カウンタ部２５４のアップダウンカウント機能を使って３行以上に亘って 加減算（符号や係数を含む積和演算）処理を実現することにより様々な形態の演算画像を取得することができる。その一利用形態としては、カラムＡＤ変換部２６の外部に特殊な回路を用いることなく、１次元の空間フィルタ処理の機能を実現できるようになる。たとえば、“１，−３，１”や“−１，３，−１”とすれば中央画素強調の空間フィルタを実現することができるし、“−１，０，１”とすれば微分フィルタを実現することができる。また、たとえば、３画素の全ての係数を同じにした加算処理にすれ単純な平滑化フィルタ処理を実現できるし、３画素の内の周辺画素の係数よりも中央画素の係数を大きくすれば中央画素を強調する重付け加算処理を実現することができる。

＜撮像装置：第９実施形態＞
図１２は、第９実施形態を説明する図である。第９実施形態は、前述の固体撮像装置１の各実施形態に採用していたＡＤ変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図１２は、その撮像装置８の概略構成図である。

撮像装置としても、少なくとも１画素分の画素信号電圧Ｖｘについては多重加算ＡＤ変換処理を行なうことで、ノイズ低減やダイナミックレンジ拡大ができる仕組みを実現できるようになる。この際、たとえば少なくとも、繰返し加算Ｗの設定や、カウントクロックＣＫcnt ，ＣＫdac の周波数設定や、参照信号SLP_ADC の傾き設定など、多重加算ＡＤ変換処理に関わる制御は、外部の主制御部において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。多重加算ＡＤ変換処理を行なわない通常の参照信号比較型のＡＤ変換処理の制御もできるようにするのがよい。

具体的には、撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。

撮影レンズ８０２は、蛍光灯や太陽光などの照明下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる。色フィルタ群８１２は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている。駆動制御部７は、画素アレイ部１０を駆動する。読出電流制御部２４は、画素アレイ部１０から出力される画素信号の動作電流を制御する。カラムＡＤ変換部２６は、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施す。参照信号生成部２７は、カラムＡＤ変換部２６に参照信号SLP_ADC を供給する。カメラ信号処理部８１０は、カラムＡＤ変換部２６から出力された撮像信号を処理する。

カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。

信号分離部８２２は、色フィルタとして原色フィルタ以外のものが使用されているときにカラムＡＤ変換部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備する。色信号処理部８３０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう。輝度信号処理部８４０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう。エンコーダ部８６０は、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成する。

色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。輝度信号処理部８４０は、図示を割愛するが、たとえば、高周波輝度信号生成部と、低周波輝度信号生成部と、輝度信号生成部を有する。高周波輝度信号生成部は、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号YHを生成する。低周波輝度信号生成部は、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号YLを生成する。輝度信号生成部は、２種類の輝度信号YH，YLに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する。

エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ（Random Access Memory）９０６、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

カメラ制御部９００は、システム全体を制御するものであり、多重加算ＡＤ変換処理との関係においては、加算回数や、カウントクロックＣＫcnt ，ＣＫdac の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、通常の参照信号比較型のＡＤ変換処理や多重加算ＡＤ変換処理を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、多重加算ＡＤ変換処理のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。また、図では、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラムＡＤ変換部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラムＡＤ変換部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、通常の参照信号比較型のＡＤ変換処理だけでなく多重加算ＡＤ変換処理を行なう仕組みを実現できるようになる。

＜電子機器への適用＞
図１３は、第１０実施形態を説明する図である。第１０実施形態は、前述の固体撮像装置１の各実施形態に採用していたＡＤ変換処理の仕組みを電子機器に適用したものである。つまり、第１０実施形態は、固体撮像装置以外の電子機器に本発明に係るＡＤ変換処理方法やＡＤ変換処理装置を適用する事例を示したものである。図１３は、その電子機器の概略構成図である。

第１〜第９実施形態では、参照信号比較型のＡＤ変換処理を同一信号についてＷ回繰り返す多重加算ＡＤ変換処理を固体撮像装置１や撮像装置８に適用した例で説明したが、その適用範囲は、固体撮像装置などに限らない。参照信号比較型のＡＤ変換処理を基本とする多重加算ＡＤ変換処理は、物理的な性質が同一の複数の信号間での積和演算結果のデジタルデータを取得するデータ処理の仕組みを必要とするあらゆる電子機器に適用できる。電子機器としても、少なくとも１つの処理対象信号ついては多重加算ＡＤ変換処理を行なうことで、ノイズ低減やゲインアップやダイナミックレンジ拡大ができる。

図示した電子機器７００は、固体撮像装置１の欠陥画素を診断したり、あるいは動体検出処理をしたりするなど、積和演算結果に基づく様々な処理機能を持つ。具体的には、電子機器７００は先ず、アナログの処理対象信号を生成する信号生成部７０１を備える。信号生成部７０１は、固体撮像装置１の画素アレイ部１０から出力される画素信号電圧Ｖｘを処理対象信号をして利用する構成となっている。つまり、本実施形態でも、処理対象信号としては、前記第１〜第９実施形態と同様に、固体撮像装置１の画素アレイ部１０から出力される画素信号（画素信号電圧Ｖｘ）であるものとする。ただしこれは一例に過ぎず、積和演算に耐え得るように、物理的な性質が同一である信号である限り、画素信号に限らず任意の信号であってよい。

電子機器７００はまた、図中の中央部分に示す分割線の左側に配された、当該電子機器７００の全体の動作を制御するパーソナルコンピュータなどを利用した制御装置７０２と、分割線の右側に配された、ＡＤ変換装置７０５を備える。ＡＤ変換装置７０５には、信号生成部７０１から画素信号電圧Ｖｘが供給される。なお、分割線で制御装置７０２とＡＤ変換装置７０５とを分けるのではなく、その両者を含んで、複数の信号間での積和演算結果のデジタルデータを得るデータ処理装置の機能を持つ１つのＡＤ変換部７０６（ＡＤ変換装置）として構成してもよい。

ＡＤ変換部７０６（ＡＤ変換装置７０５）は、比較部７５２およびカウンタ部７５４を有する。比較部７５２は、信号生成部７０１（固体撮像装置１）から取り込んだアナログの画素信号をデジタルデータに変換する。比較部７５２は比較部２５２に、カウンタ部７５４はカウンタ部２５４にそれぞれ対応するものであり、それらの基本的な動作は、前記第１〜第８実施形態の比較部２５２やカウンタ部２５４と同様である。

制御装置７０２は、ＡＤ変換装置７０５を制御する機能要素として、比較部７５２にＡＤ変換用の参照電圧を供給する参照信号生成部７２７と、参照信号生成部７２７やカウンタ部７５４を制御するタイミング制御部７２０を備えている。タイミング制御部７２０は通信・タイミング制御部２０に、参照信号生成部７２７は参照信号生成部２７にそれぞれ対応するものであり、それらの基本的な動作は、第１〜第８実施形態の通信・タイミング制御部２０や参照信号生成部２７と同様である。

制御装置７０２は、積和演算処理対象の一方のデータを保持するデータ記憶部７２８と、カウンタ部７５４で得られた積和演算結果のデータＤ８に基づき固体撮像装置１を診断したりその他の判定処理をしたりするなどの機能を持つ判定・診断部７３０を備える。

このような電子機器７００の構成において、固体撮像装置１の欠陥画素を診断する機能を実現するには、先ず比較対象となる正常な（画素欠陥のない）固体撮像装置１の画素データ（正常データという）を取得し、この後、診断対象の固体撮像装置１から画素信号を読み出して、正常データとの間で差分処理を行ない、その結果に基づいて欠陥の有無を診断する。画素欠陥としては、たとえば暗時欠陥と明時欠陥とを診断するのがよく、暗時欠陥の診断のためには、固体撮像装置１を非露光状態にして正常データの取得や診断を行ない、また、明時欠陥の診断のためには、たとえば全白撮影状態として固体撮像装置１の正常データの取得や診断を行なう。

正常データを取得する場合、ＡＤ変換装置７０５（ＡＤ変換部７０６）は、比較対象となる正常な固体撮像装置１から画素信号電圧Ｖｘを取得し、第１実施形態などで説明したと同様にして、参照信号生成部７２７から供給される参照信号SLP_ADC と画素信号電圧Ｖｘを比較部７５２で比較する。

なお、本実施形態では、正常データを取得する際には、タイミング制御部７２０は、カウンタ部７５４や参照信号生成部７２７に対して、Ｗ回の多重加算ＡＤ変換処理を行ない、かつその結果に対してＷ回に対応した平均化を行なうように指示する。これは、画素信号電圧ＶｘについてＷ回繰り返してＡＤ変換することで、高ゲインでデジタルデータに変換し、かつ高ゲインでデジタルデータを通常のレベルに戻すことを意味する。

カウンタ部７５４は、参照信号生成部７２７による参照信号SLP_ADC の生成と同時にタイミング制御部７２０にて指示されたカウントモードにてカウントクロックＣＫ０（通常時はＣＫcnt1、多重加算時はＣＫcntWなど）に基づきカウント処理を開始する。ここでは、タイミング制御部７２０は、カウンタ部７５４のカウントモードを、リセットレベルの処理時にはダウンカウントモードに設定し、信号レベルについてはアップカウントモードに設定することとする。これは、信号成分Ｖsig に対応する画素データとして正のデータを取得することを意味する。

カウンタ部７５４は、比較部７５２の比較処理で用いる参照信号SLP_ADC の生成時点から画素信号電圧Ｖｘと参照信号SLP_ADC とが一致する時点までのカウントクロックＣＫ０を計数し、係数結果を自前の登録データＤ９ａとして画素位置を対応付けてデータ記憶部７２８に登録する。ＡＤ変換装置７０５は、このような処理を、撮像信号の全画素について繰り返す。

なお、正常データの取得は、必ずしもＡＤ変換装置７０５を利用して取得するものでなくてもよく、たとえば、外部の機器にて正常データを取得し、この外部の機器から入力される登録データＤ９ｂを画素位置と対応付けてデータ記憶部７２８に登録するようにしてもよい。あるいは、正常時のデータは、画素位置に関わらず一定である（ムラはない）とすることもでき、この場合には、正常データの取得は不要である。

暗時欠陥や明時欠陥の診断時には、固体撮像装置１を、各診断に応じた所定の露光状態とする。タイミング制御部７２０は、好ましくはＷ回の多重加算ＡＤ変換処理を行なうように指示する。暗時欠陥の診断時には加算平均化処理を行なわずゲインアップしたデータを取得し、明時欠陥の診断時には加算平均化処理を行なうことで通常レベルのデータを取得するようにする。

たとえば、タイミング制御部７２０は先ず、カウンタ部７５４のカウントモードを、リセットレベルについてはアップカウントモードに設定し、信号レベルについてはダウンカウントモードに設定する。これは、信号成分Ｖsig に対応する画素データとして負のデータを取得することを意味する。また、タイミング制御部７２０は、参照信号生成部７２７に対して、参照信号SLP_ADC の傾きを、通常時に対してＷ倍になるようにし、さらにカウンタ部７５４に対して通常時時に対してＷ倍高速で、ＡＤ変換をＷ回繰り返すように指示する。これは、各回では画素信号電圧Ｖｘを通常時と同じゲインでデジタルデータに変換し、これをＷ回繰り返すことで、信号成分Ｖsig に対応する画素データとして負のデータをＷ倍して取得することを意味する。

タイミング制御部７２０は、カウンタ部７５４に対して初期値制御信号ＣＮ７を発し、処理対象の画素位置と同じ画素位置の正常時の画素データをデータ記憶部７２８から読み出してカウント処理の初期値とするように指示する。ＡＤ変換装置７０５は、診断対象の固体撮像装置１からアナログの画素信号電圧Ｖｘを取得し、先ず比較部７５２において、参照信号生成部７２７から供給される所定の傾きで変化する参照信号SLP_ADC と画素信号電圧Ｖｘとを比較する。カウンタ部７５４ではその比較結果に基づきカウントクロックＣＫ０を計数する。

判定・診断部７３０は、カウンタ部７５４にて得られるカウント値が示す、正常時と実働時の差を表わす積和演算データＤ８を欠陥判定データとして用いて、画素欠陥の有無を判定する。ここで、カウント結果としては、正常時の画素データから実働時の画素データを差し引いた値が得られる。画素欠陥がなければ、得られるカウント値は、誤差成分やノイズ成分だけとなり、十分に小さいと考えてよい。これに対して、画素欠陥がある場合には、正常時と実働時の画素データに大きな差が現われる。よって、判定・診断部７３０は、画素欠陥の判定に際しては、誤差成分やノイズ成分などによる誤判定を防止するべく、カウンタ部７５４にて得られる積和演算データＤ８が一定以上である場合に、画素欠陥があるものと判定するのがよい。

このように、電子機器７００を画素欠陥診断に用いる場合、比較部７５２とカウンタ部７５４の組合せからなるＡＤ変換部７０６を用いて、正常デバイスと診断対象デバイスとの間で画素データの差分処理を行なうようにした。これにより、正常状態に対する実働状態の差を示すデジタルデータを、実働状態の画素信号についてＡＤ変換をする際に、第１〜第８実施形態で説明したと同様に、直接にカウンタ部７５４の出力として得ることができる。Ｗ回の多重加算ＡＤ変換処理を適用することで、Ｓ／Ｎの良好な診断データを用いて画素欠陥診断ができる。暗時欠陥の診断時には多重加算ＡＤ変換処理によるゲインアップ機能を利用することで、診断に十分なレベルのデータが得られる。

なお、ここでは画素欠陥診断への適用例で説明したが、Ｗ回の多重加算ＡＤ変換処理の適用例はこれに限らない。たとえば、動体検出機能を実現する際には、現フレームの画素信号電圧Ｖｘを固体撮像装置１から読み出して、前フレームの画素信号電圧Ｖｘとの間で差分処理を行ない、その結果に基づいて動体を検出する。このとき、Ｗ回の多重加算ＡＤ変換処理を適用することで、Ｓ／Ｎの良好な動体検出データを取得できる。

＜第１比較例＞
図１４および図１４Ａは、第１比較例を説明する図である。第１比較例は、特開２００６−２２２７８２号公報に記載されている仕組みである。図１４に示すように、第１比較例では、多重積分型としてデジタル積分器を２段構成にし、２段目の分解能を高いものを使うことで平均化によるノイズの改善を行なっている。

しかしながら、２段構成にすることによるレジスタの増加や列ごとに比較電圧発生回路が必要になり、回路規模やレイアウトが大きくなる。また、参照信号SLP_ADC を生成する回路（本実施形態の参照信号生成部２７に相当）を共通で使用するカラムＡＤ方式では、図１４Ａに示すように、平均化モードを画素ごとに設定する必要がありカラムで共通の参照信号SLP_ADC を用いる構成での実現は困難である。これに対して、本実施形態の仕組みは、前記の説明から明らかなように、カラムで共通の参照信号SLP_ADC を用いて多重積分処理が実現できる。

＜第２比較例＞
図１５および図１５Ａは、第２比較例を説明する図である。第２比較例は、特開２００５−２６９４７１号公報に記載されている仕組みである。図１５に示すように、第２比較例は、容量アンプ形式のカラム処理回路にて複数回のリセット電圧および信号電圧を、電圧モードにて加算読み出しするものである。

しかしながら、この場合、図１５Ａに示すように、アナログ加算であるため、加算出力電圧の制限が電源電圧で決まり、加算回数（平均化回数）、つまりダイナミックレンジに制限がある。これに対して、本実施形態の仕組みは、デジタル領域での加算処理になるので、カウンタ部２５４やデータ記憶部２５６などを加算回数に対応したビット数にするなどの対処が必要であるものの、加算回数やダイナミックレンジは電源電圧の制約を受けない。

＜第３比較例＞
図１６は、第３比較例を説明する図である。第３比較例は、特開２００６−０８０９３７号公報に記載されている仕組みである。図１６に示すように、第３比較例では、画素共有タイプで低照度、低露光時間時の使用において、加算によりＳ／Ｎの向上を行なうようにしている。

しかしながら、第２比較例と同様に、アナログ加算であるため、加算出力電圧の制限が電源電圧で決まり、加算回数やダイナミックレンジに制限がある。これに対して、本実施形態の仕組みは、第２比較例で説明したように、加算回数やダイナミックレンジは電源電圧の制約を受けない。

＜第４比較例＞
図１７〜図１７Ｂは、第４比較例を説明する図である。第４比較例は、特開２００６−１７４３２５号公報に記載されている仕組みである。第４比較例で、複数の画素加算を行なう場合に、加重のかけ方として、容量の比率を変える（図１７を参照）、蓄積時間を変える（図１７Ａを参照）、あるいは、アンプの増幅率を変える（図１７Ｂを参照）というものである。

しかしながら、これらの方式では、追加のサンプリング容量やアンプ回路が必要になる。また、別手法でも蓄積時間と信号量をリニアに変化させる必要があるなどの問題がある。これに対して、本実施形態の仕組みは、デジタル領域での加算処理でよく、容量比率、蓄積時間、アンプ増幅率などを変更する必要はない。

＜第５比較例＞
図示を割愛するが、たとえば特開２００６−３３４５４号公報には、第１の蓄積時間と第２の蓄積時間の画素信号を加算演算することによりダイナミックレンジの広い画像を取得する仕組みが開示されている（第５比較例と称する）。この方式は、要するに、蓄積時間が異なる同一画素の信号を加算することで出力画素データのレンジを広げるものである。同一画素（つまり同一蓄積時間）のＰ相・Ｄ相それぞれについて複数回の加算を行なう本実施形態の仕組みとは考え方が全く異なる。

固体撮像装置の第１実施形態の概略構成図である。 第１実施形態のＤＡ変換部の構成例を示す図である。 ＡＤ変換処理とＣＤＳ処理に着目した固体撮像装置の簡易的な回路構成図である。 多重加算ＡＤ変換の動作を説明するイメージ図である。 第１実施形態の固体撮像装置における多重加算ＡＤ変換とデジタルＣＤＳを説明するタイミングチャートである。 第１実施形態の固体撮像装置の動作とフレームレートとの関係を説明する静止画撮影動作のイメージ図である。 第２実施形態の固体撮像装置の概略構成図である。 第２実施形態（第１例）の固体撮像装置に使用されるスイッチ部を説明する図である。 第２実施形態（第２例）の固体撮像装置に使用されるスイッチ部を説明する図である。 第２実施形態（第３例）の固体撮像装置に使用されるスイッチ部を説明する図である。 第３実施形態の固体撮像装置の概略構成図である。 第３実施形態の固体撮像装置の動作を説明する図である。 第４実施形態の固体撮像装置の概略構成図である。 第４実施形態の固体撮像装置において使用される参照信号生成部の構成例を示す図である。 第４実施形態の固体撮像装置における参照信号生成部の動作を説明する図である。 第５実施形態の固体撮像装置の概略構成図である。 第５実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第６実施形態の固体撮像装置におけるノイズ特性に着目した簡易的な回路構成図である。 第６実施形態の固体撮像装置の動作を説明するタイミングチャートである。 第７実施形態の固体撮像装置におけるノイズ特性に着目した簡易的な回路構成図である。 第７実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第７実施形態の固体撮像装置の動作における量子化ノイズを説明するための図である。 第８実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第８実施形態の固体撮像装置の動作の効果を説明する図である。 撮像装置（第９実施形態）の概略構成図である。 電子機器（第１０実施形態）の概略構成図である。 第１比較例を説明する図（その１）である。 第１比較例を説明する図（その２）である。 第２比較例を説明する図（その１）である。 第２比較例を説明する図（その２）である。 第３比較例を説明する図である。 第４比較例を説明する図（その１）である。 第４比較例を説明する図（その２）である。 第４比較例を説明する図（その３）である。 参照信号比較型のＡＤ変換方式を適用した従来の固体撮像装置の構成例を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２５０…ＡＤ変換部、２５２…比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ部、２６…カラムＡＤ変換部、２７…参照信号生成部、２７０…ＤＡ変換部、２８…出力部、２９…デジタル演算部、３…単位画素、３０２…電流源部、３１２…カウンタ部、３１４…オフセット生成部、３４０，３４２…抵抗素子、３４４…スイッチ、３４６…電流電圧変換部、７…駆動制御部、７００…電子機器、７０１…信号生成部、７０２…制御装置、７０５…ＡＤ変換装置、７０６…ＡＤ変換部、７２０…タイミング制御部、７２７…参照信号生成部、７２８…データ記憶部、７３０…判定・診断部、７５２…比較部、７５４…カウンタ部、８…撮像装置、９００…カメラ制御部（主制御部）

Claims (23)

1. レベルが漸次変化する参照信号を生成する所定の参照信号生成部から供給される前記参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
   前記処理対象信号について、ｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返して行なうデジタル積分処理を実行するように前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
   を備えた固体撮像装置。
2. 前記駆動制御部は、前記処理対象信号についてｎビットのＡＤ変換処理を１回実行する通常処理と前記デジタル積分処理とを切り替える
   請求項１に記載の固体撮像装置。
3. 前記処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部を備え、
   前記ＡＤ変換部は、前記画素アレイ部に対して列ごとに設けられており、
   前記参照信号生成部は、各列の前記比較部に前記参照信号を共通に供給する
   請求項１または２に記載の固体撮像装置。
4. 前記単位画素から出力される処理対象信号は、リセットレベルと信号レベルを含み、
   前記駆動制御部は、前記リセットレベルと前記信号レベルのそれぞれについて、前記デジタル積分処理を実行して得られた前記リセットレベルと前記信号レベルの各デジタルデータの差分をとるように制御する
   請求項３に記載の固体撮像装置。
5. 前記デジタル積分処理を実行して得られたデジタルデータに対して、前記Ｗ回に対応した平均化を行なう平均化処理部を備えている
   請求項１〜４の内の何れか一項に記載の固体撮像装置。
6. 前記平均化処理部を、前記ＡＤ変換部の後段に備えている
   請求項５に記載の固体撮像装置。
7. 前記ＡＤ変換部は、２＾（Ｍ−１）＜Ｗ≦２＾Ｍ（Ｍは１以上の正の整数）を満たす“ｎ＋Ｍ”ビット対応の前記カウンタ部と、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するｎビット対応のデータ記憶部と、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“ｎ＋Ｍ”ビット分のデータの内の上位ｎビット分のデータを選択して前記データ記憶部に渡すデータ選択部を有し、
   前記データ記憶部と前記データ選択部とにより、前記平均化処理部の機能が果たされる 請求項５に記載の固体撮像装置。
8. 前記データ記憶部のデータ入力端を共通に接続する共通配線を有し、
   前記データ選択部は、前記カウンタ部のデータ出力端と前記共通配線の間に、前記スイッチ制御信号に基づき入出力の接続を切替え可能なスイッチを有し、
   前記駆動制御部は、前記データ記憶部に渡すべき前記カウンタ部のデータ出力端から出力されるデータのビット位置に対応付けて、前記スイッチ制御信号と前記取込み制御信号を順次切り替える
   請求項７に記載の固体撮像装置。
9. 前記データ選択部は、入力端が前記カウンタ部のデータ出力端と接続され、出力端が前記データ記憶部のデータ入力端に接続された、前記スイッチ制御信号に基づき入出力の接続を切替え可能な、少なくとも前記入力端が２以上のスイッチを、前記データ記憶部のビット位置ごとに有し、
   前記スイッチの各入力端は、前記データ記憶部に渡すべき前記カウンタ部のデータ出力端から出力されるデータのビット位置に対応するように接続されており、
   前記駆動制御部は、データのビット位置に関わらず、前記カウンタ部から前記データ記憶部に一斉にデータが転送されるように、前記スイッチ制御信号と前記取込み制御信号のそれぞれを切り替える
   請求項７に記載の固体撮像装置。
10. 前記データ選択部は、前記処理対象信号についてｎビットのＡＤ変換処理を１回実行する通常処理時には、前記カウンタ部から出力される“ｎ＋Ｍ”ビット分のデータの内の下位ｎビット分のデータを選択して前記データ記憶部に渡す
    請求項７に記載の固体撮像装置。
11. 前記駆動制御部は、前記デジタル積分処理時の前記参照信号の傾きを、前記処理対象信号についてｎビットのＡＤ変換処理を１回実行する通常処理時に対してＷ倍で急峻にするように前記参照信号生成部を制御するとともに、前記デジタル積分処理時のカウント動作を前記通常処理時に対してＷ倍高速にするように前記カウンタ部を制御する
    請求項１〜１０の内の何れか一項に記載の固体撮像装置。
12. 前記参照信号生成部を備え、
    前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部を有し、前記カウンタ部から出力されるカウント値ごとに参照信号のレベルを変化させるものであり、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時に対してＷ倍の周波数のものを使用する
    請求項１１に記載の固体撮像装置。
13. 前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部と、前記カウンタ部から出力されるカウント値に対応する重みの電流を出力する電流源部と、抵抗素子を具備し前記電流源部から出力された電流が前記抵抗素子に流れることで前記電流に対応する電圧信号を生成するとともに電流電圧変換時の抵抗値を変更可能な電流電圧変換部を有し、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時と同じ周波数のものを使用し、
    前記電流電圧変換部は、電流電圧変換時の抵抗値を、前記デジタル積分処理時には前記通常処理時に対してＷ倍にする
    請求項１１に記載の固体撮像装置。
14. 前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部と、前記カウンタ部から出力されるカウント値に対応する重みの電流を出力する電流源部と、抵抗素子を具備し前記電流源部から出力された電流が前記抵抗素子に流れることで前記電流に対応する電圧信号を生成するとともに電流電圧変換時の抵抗値を変更可能な電流電圧変換部を有し、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時と同じ周波数のものを使用し、
    前記電流源部は、前記カウント値に対応する重みを、前記デジタル積分処理時には前記通常処理時に対してＷ倍にする
    請求項１１に記載の固体撮像装置。
15. 前記参照信号生成部は、前記デジタル積分処理における奇数回目の処理時と偶数回目の処理時で、前記参照信号の変化方向の逆転させる
    請求項１〜１４の内の何れか一項に記載の固体撮像装置。
16. 前記参照信号生成部の前記カウンタ部は、アップカウントとダウンカウントを切替可能に構成されており、カウントモードを奇数回目と偶数回目とで異なるようにすることで、前記参照信号の変化方向の逆転させる
    請求項１５に記載の固体撮像装置。
17. 前記ＡＤ変換部は、ｎビット対応の前記カウンタ部を有し、
    前記駆動制御部は、前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてｎビットのＡＤ変換処理を１回実行する通常処理時に対して２＾（Ｍ−１）＜Ｗ≦２＾Ｍ（Ｍは１以上の正の整数）を満たすＷ倍で急峻にするように前記参照信号生成部を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“ｎ−Ｍ”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    請求項１〜４の内の何れか一項に記載の固体撮像装置。
18. 前記駆動制御部は、前記参照信号と前記ＡＤ変換用のカウントクロックの相対的な位相を１／ＷＬＳＢずつシフトさせて各回の処理を実行するように前記参照信号生成部や前記カウンタ部を制御する
    請求項１７に記載の固体撮像装置。
19. 前記駆動制御部は、前記デジタル積分処理における繰返し回数Ｗを利用して各処理対象信号についての係数設定を行なうことで、複数の処理対象信号の積和演算結果のデジタルデータを取得するように制御する、
    請求項１〜１８の内の何れか一項に記載の固体撮像装置。
20. 電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記処理対象信号の前記リセットレベルおよび前記信号レベルのそれぞれについて前記参照信号生成部から出力される参照信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記リセットレベルと前記信号レベルの差分のデジタルデータを取得する、前記画素アレイ部に対して列ごとに設けられているＡＤ変換部と、
    前記リセットレベルおよび前記信号レベルのそれぞれについてｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
    前記駆動制御部を制御する主制御部と、
    を備えている撮像装置。
21. アナログの処理対象信号を生成する信号生成部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記信号生成部で生成される前記処理対象信号と前記参照信号生成部から供給される参照信号を比較する比較部と、
    ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記処理対象信号についてｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、
    を備えた電子機器。
22. レベルが漸次変化する参照信号を生成する参照信号生成部と、
    アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
    ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記処理対象信号について、ｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返して行なうデジタル積分処理を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、
    を備えたＡＤ変換装置。
23. レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、前記処理対象信号についてｎビットのＡＤ変換処理をＷ回（Ｗは２以上の正の整数）繰り返して行なう
    ＡＤ変換方法。

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