JP5347341B2 - 固体撮像装置、撮像装置、電子機器、ad変換装置、ad変換方法 - Google Patents

固体撮像装置、撮像装置、電子機器、ad変換装置、ad変換方法 Download PDF

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Description

本発明は、固体撮像装置、撮像装置、電子機器、AD変換装置、AD変換方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、AD変換技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素(たとえば画素)をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光(電磁波の一例)を検知するCCD(Charge Coupled Device )型あるいはMOS(Metal Oxide Semiconductor )やCMOS(Complementary Metal-oxide Semiconductor )型の固体撮像装置が使われている。これらは、単位構成要素(固体撮像装置にあっては画素)によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子(APS;Active Pixel Sensor /ゲインセルともいわれる)構成の画素を備えた増幅型固体撮像装置がある。たとえば、CMOS型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたX−Yアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、MOS構造などの能動素子(MOSトランジスタ)を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷(光電子)を前記能動素子で増幅し、画像情報として読み出す。

この種のX−Yアドレス型固体撮像素子では、たとえば、画素トランジスタが2次元行列状に多数配列されて画素部が構成され、ライン(行)ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、MOS(CMOSを含む)型においては、アドレス制御の一例として、1行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式(列並列出力方式)が多く用いられている。画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置(AD変換装置/ADC:Analog Digital Converter)にてデジタルデータに変換する。このため、種々のAD変換の仕組みが提案されている。

AD変換方式としては、回路規模や処理速度(高速化)や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のAD変換方式がある(特許文献1を参照)。なお、参照信号比較型は、スロープ積分型あるいはランプ信号比較型などとも称される。参照信号比較型のAD変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化するいわゆるランプ状の参照信号(ランプ波)を使用する。そして、アナログの単位信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて単位信号のデジタルデータを取得する。参照信号比較型のAD変換方式と前述のカラム読出方式を組み合わせた方式(カラムAD方式と称する)にすることで、画素からのアナログ出力を列並列に低帯域でAD変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。

特開2005−328135号公報

たとえば、近年、CMOSセンサは、低消費電力や高速性の優位性を生かし、携帯電話、デジタルカメラ(コンパクト型や高級一眼レフ型)、カムコーダー、監視カメラ、誘導装置などに広く搭載されるようになってきている。また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能・高画質のCMOSセンサも登場し始めている。これらに、参照信号比較型のAD変換方式を適用することが考えられる。

図18は、参照信号比較型のAD変換方式を適用した従来の固体撮像装置1Zの構成例を示す図である。固体撮像装置1Zは、画素アレイ部10、水平走査部12、垂直走査部14、PLL回路20x、全体を制御するシステム制御ユニット20y、カラムAD変換部26、参照信号SLP_ADC を生成する参照信号生成部27、センスアンプ28a、信号処理・インタフェース部28zなどを有する。画素アレイ部10には、単位画素3が2次元マトリクス状に配列されている。PLL回路20xは、外部から入力される基本クロックCKに基づき内部クロックCKX を生成して、参照信号生成部27やカウンタ部254に供給する。

カラムAD変換部26は、垂直列(カラム)ごとに、比較部252とカウンタ部254を有する。カウンタ部254は、一例として、13段のラッチLT_00 〜LT_12 を直列に接続したリップルカウンタ(Ripple Counter)形式で、かつ、アップカウントとダウンカウントを切替可能に接続した、13ビット対応の構成である。

カウンタ部254から出力されるデータD0〜D12は、小振幅レベル(たとえば数100mVp-p )で、水平信号線18を介してセンスアンプ28aへ送られる。センスアンプ28aは、小振幅レベルのデータD0〜D12を論理レベル(たとえば2〜3Vp-p )まで増幅して信号処理・インタフェース部28zへ渡す。信号処理・インタフェース部28zは、13ビットのデータD0〜D12に対して所定のデジタル信号処理を行ない、12ビットの出力データDout(D0〜D11)にして図示しない後段回路へ渡す。

AD変換動作は次の通りである。先ず、単位画素3から垂直信号線19を介して画素信号電圧VxがカラムAD変換部26側に読み出される。比較部252は、画素信号電圧Vxを参照信号生成部27からの参照信号SLP_ADC と比較して、比較結果を、カウンタ部254の初段のラッチLT_00 に供給する。ラッチLT_00 にはPLL回路20xから内部クロックCKX も供給されている。カウンタ部254は、たとえばカウンタ部254の比較結果がHのときにカウント動作する。このカウント結果を画素信号電圧Vxのデジタルデータとして取得することで、AD変換を実現している。つまり、垂直列ごとにAD変換器が設置され、選択行について各単位画素3の画素信号電圧Vx(アナログ信号)を各垂直信号線19に一括して読み出し、画素信号電圧Vxのリセットレベルと信号レベルのそれぞれについて直接にAD変換する。

特許文献1では、このAD変換処理過程で、リセットレベルと信号レベルの各AD変換結果の差分処理も同時に行なっている。参照信号比較型のAD変換処理を垂直列ごとに行なうことで、デジタル領域でCDS(Correlated Double Sampling;相関2重サンプリング)処理を行なうのである。このため、アナログ領域でCDS処理を行なうことによる欠点がなくなり、高精度のノイズ除去が実行できる。また、このカラムAD方式では、画面の水平方向一行ごとの並列処理であるため、水平方向走査に高周波駆動する必要がなく、AD変換は垂直方向の低速走査周波数で済むため、高周波帯域で発生するノイズ成分と信号成分を容易に分離することができるなどの利点がある。

しかしながら、特許文献1に記載のAD変換方式では、AD変換に伴う量子化ノイズ(アナログ領域での処理では存在し得ない)や回路ノイズなどのランダムノイズが発生するので、これらのノイズが画像ノイズとして見えてしまう。

本発明は、上記事情に鑑みてなされたものであり、参照信号比較型のAD変換に伴うノイズを低減することのできる仕組みを提供することを目的とする。

本発明に係るAD変換の仕組みは、レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、AD変換用のカウントクロックの供給を受けて比較の結果に基づきカウント動作をカウンタ部で行ない、カウンタ部の出力データに基づき処理対象信号のデジタルデータを取得する。つまり、AD変換部では、参照信号比較型のAD変換処理を行なう。この際、制御部は、処理対象信号についてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行ない、それらを加算してデジタル積分処理を実行するように、参照信号生成部やAD変換部を制御する。

取得されたデータを繰返し回数Wに対応するように平均化して通常時と同じレベル(大きさ)のデータにするアプリケーションとすることもできるし、取得されたデータをそのまま使用するアプリケーションとすることもできる。

このような仕組みでは、同一の処理対象信号についてデジタル領域でデータ加算がなされるので信号データはW倍となる。アナログの処理対象信号について、nビットのAD変換処理を行ないデジタル化するので、アナログ領域で加算を行なうことによる弊害は発生しない。加えて、アナログ領域での信号加算と同じように、信号データはW倍となるがノイズは√W倍となると考えられるのでノイズ特性が向上する。

このようなAD変換の仕組みを適用したAD変換装置は、たとえば固体撮像装置に適用される。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置やその他のあらゆる電子機器にも適用可能である。この場合、撮像装置やその他の電子機器として、AD変換装置や固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ(あるいはカメラシステム)や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一形態によれば、nビットのAD変換処理によりアナログ信号をデジタル化するとともに、同一の処理対象信号についてデジタル領域で繰返し回数Wでデジタル化されたデータのデジタル積分処理を行なう。このため、アナログ領域での処理では存在し得ないAD変換に伴う量子化ノイズや回路ノイズなどのランダムノイズの問題を緩和できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、A,B,C,…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS固体撮像装置をデバイスとして使用した場合を例に説明する。また、CMOS固体撮像装置は、全ての画素がNMOSよりなるものであるとして説明する。ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

<固体撮像装置:第1実施形態>
図1は、本発明に係る固体撮像装置の一実施形態であるCMOS型の固体撮像装置(CMOSイメージセンサ)の第1実施形態の概略構成図である。なお、この固体撮像装置は、本発明に係る電子機器の一態様でもある。

固体撮像装置1(第1実施形態の固体撮像装置1Aに限らない)は、入射光量に応じた信号を出力する受光素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS処理機能部やデジタル変換部などが列並列に設けられているものである。“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線(列信号線の一例)19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部(AD変換部)が設けられていることを意味する。

図1に示すように、第1実施形態の固体撮像装置1Aは、電荷生成部と3個あるいは4個のトランジスタを基本素子に有する単位画素3が行および列に配列された画素部や撮像部などとも称される画素アレイ部10と、画素アレイ部10の外側に設けられた駆動制御部7と、画素アレイ部10の単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流制御部24と、垂直列ごとに配されたAD変換部250を有するカラムAD変換部26と、カラムAD変換部26にAD変換用の参照信号SLP_ADC を供給する参照信号生成部27と、出力部28を備えている。これらの各機能部は、同一の半導体基板上に設けられている。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。

参照信号比較型AD変換方式を採用する場合に、考え方としては、参照信号生成部27も列並列で(画素列ごとに)設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部27を全列共通に使用する構成を採り、参照信号生成部27から発生される参照信号SLP_ADC を各画素列のAD変換部250が共通に使用する構成にする。

本実施形態のAD変換部250は、画素信号電圧Vxの基準レベルであるリセットレベルSrst と信号レベルSsig を独立にデジタルデータに変換するAD変換部と、リセットレベルSrst のAD変換結果と信号レベルSsig のAD変換結果との間で差分処理を実行することで、リセットレベルSrst と信号レベルSsig の差で示される信号成分Vsig のデジタルデータDsig を取得する差分処理部の機能を備えている。

駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能の実現のため水平走査部12(列走査回路)、垂直走査部14(行走査回路)、および通信・タイミング制御部20を備えている。通信・タイミング制御部20は、内部クロックを生成するクロック変換部の機能を持つクロック変換部20aおよび通信機能や各部を制御する機能を持つシステム制御部20bなどを有する。図示しないが、たとえば、水平走査部12は、列アドレスや列走査を制御する水平アドレス設定部や水平駆動部などを有し、垂直走査部14は、行アドレスや行走査を制御する垂直アドレス設定部や垂直駆動部などを有する。

出力部28は、水平信号線18上の信号(デジタルデータではあるが小振幅)を検出するセンスアンプ28a(S・A)と、固体撮像装置1Aと外部とのインタフェース機能をなすインタフェース部28b(I/F部)を有する。インタフェース部28bの出力は出力端5cに接続されており、映像データが後段回路に出力される。

第1実施形態では、センスアンプ28aとインタフェース部28bとの間に、各種のデジタル演算処理を行なうデジタル演算部29(信号処理ブロック)を設けている。デジタル演算部29は、少なくとも、AD変換部250ではなくAD変換部250の後段にて平均化処理を行なう平均化処理部の機能を持つ。平均化処理は、複数回のAD変換処理を繰り返して得られたAD変換部250から出力されるデジタルデータに対して、その複数回に対応した平均化を行なうことを意味する。

後述する第2実施形態のように、AD変換部250に平均化処理部の機能を持たせる構成にすることも可能であるが、その場合、AD変換部250の構成がW回の平均化に対応した構成としなくてはならず、AD変換部250の回路スペースが増える。これに対して、AD変換部250の後段に平均化処理部の機能を持つデジタル演算部29を設ければ、AD変換部250の回路スペースを増やさずに、平均化処理を実現できる。

クロック変換部20aは、端子5aを介して入力されるマスタークロックCLK0に基づいて、マスタークロックCLK0よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックCKcnt1やカウントクロックCKdac1などの内部クロックを生成する。クロック変換部20aの逓倍回路としては、k1をマスタークロックCLK0の周波数の倍数としたときk1逓倍回路を設ければよく、位相同期回路(PLL:Phase-locked loop )など、周知の様々な回路を利用することができる。マスタークロックCLK0よりもカウントクロックCKcnt1やカウントクロックCKdac1の周波数を高くすることで、AD変換処理やデータ出力処理などを高速に動作させることができるようになる。また、デジタル演算部29を設ける際、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。

図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、検知部の一例である受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプとから構成される。

固体撮像装置1Aは、色分解(色分離)フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。すなわち、画素アレイ部10における各電荷生成部(フォトダイオードなど)の電磁波(本例では光)が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー(Bayer)配列などにして設けることで、カラー画像撮像対応とする。

単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してAD変換部250が垂直列ごとに設けられているカラムAD変換部26と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。

水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの(同一の半導体基板上に設けられているもの)として、半導体システムの一例であるCMOSイメージセンサとして、本実施形態の固体撮像装置1Aの一部をなすように構成される。

固体撮像装置1Aは、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部10、駆動制御部7、カラムAD変換部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

水平走査部12や垂直走査部14は、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作(走査)を開始するようになっている。このためたとえば、行制御線15には、単位画素3を駆動するための種々のパルス信号(たとえば、初期化制御電位を規定する画素リセットパルスRST 、転送制御電位を規定する転送パルスTRG 、垂直選択パルスVSELなど)が含まれる。

通信・タイミング制御部20のシステム制御部20bは、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1Aの情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

通信・タイミング制御部20は、たとえば、水平アドレス信号を水平走査部12へ、また垂直アドレス信号を垂直走査部14へ出力し、各走査部12,14は、それを受けて対応する行もしくは列を選択する。この際、単位画素3を2次元マトリクス状に配置してあるので、画素信号生成部5により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部20では、端子5aを介して入力される入力クロックCLK0(マスタークロック)に同期したクロックをデバイス内の各部、たとえば水平走査部12、垂直走査部14、カラムAD変換部26などに供給する。

カラムAD変換部26の各AD変換部250には、カウントクロックCKcnt1が共通に供給されており、対応する列の単位画素3のアナログの画素信号電圧Vxを受けて、その画素信号電圧Vxを処理する。たとえば、各AD変換部250は、画素信号電圧Vxを、カウントクロックCKcnt1を用いて、デジタルデータに変換するADC(Analog Digital Converter)回路を持つ。

カラムAD変換部26におけるAD変換処理としては、行単位で並列に保持されたアナログ信号(画素信号電圧Vx)を、列ごとに設けられたAD変換部250を使用して、行ごとに並列にAD変換する方法を採る。この際には、参照信号比較型AD変換の手法を使用する。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

<カラムAD回路と参照信号生成部の詳細>
参照信号比較型のAD変換に当たっては、変換開始(比較処理の開始)から変換終了(比較処理の終了)までの時間に基づいてカウント動作有効期間(その期間を示す信号をカウントイネーブル信号ENと称する)を決定し、カウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。

垂直信号線19の画素信号電圧Vxは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルSrst の後に信号レベルSsig が現れるものである。基準レベル(リセットレベルSrst 、事実上リセットレベルSrst と等価)についての処理をプリチャージ相(P相と省略して記すこともある)の処理(もしくはリセットカウンタ期間の処理)と称し、信号レベルSsig についての処理をデータ相(D相と省略して記すこともある)の処理(もしくはデータカウンタ期間の処理)と称する。P相の処理後にD相の処理を行なう場合、D相の処理はリセットレベルSrst に信号成分Vsig を加えた信号レベルSsig についての処理となる。

カウント動作有効期間としては、AD変換部250にてP相成分とD相成分との間の差分処理を行なう場合には、たとえば一般的には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点(事実上は交差する時点:以下同様)とする第1処理例を採り得る。この場合、1画素の信号成分Vsig のデジタルデータDsig を取得するためのP相・D相のカウント処理において、カウンタを、ダウンカウント動作とアップカウント動作を切り替えて動作させる。

あるいは、AD変換部250にてP相成分とD相成分との間の差分処理を行なう場合に、各相の処理の何れか一方は、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするが、他方はカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点(典型的には最大AD変換期間が到達した時点)とする第2処理例を採ることもできる。この場合、カウンタは、P相・D相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。

なお、考え方としては、AD変換部250の後段(たとえばデジタル演算部29)にてP相成分とD相成分との間の差分処理を行なうことも考えられる。この場合には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点(典型的には最大AD変換期間が到達した時点)とする第3処理例を採ることもできる。この場合、カウンタは、P相・D相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。

なお、本実施形態では、AD変換部250にてCDS処理を完結させておくので、この第3処理例は採らない。ただし、P相データとD相データを個別に出力部28側に転送し、AD変換部250の後段にて(たとえばデジタル演算部29で)CDS処理を行なうようにしてもよい。

なお、ここでは、3つの処理例を説明したが、本出願人は、その他にも、AD変換部250にてAD変換とCDS処理を行なう参照信号比較型のAD変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。

何れの処理例においても、原理的には、コンパレータ(電圧比較器)にランプ状の参照信号SLP_ADC を供給するとともに、垂直信号線19を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間に入るとクロック信号でのカウント(計数)を開始することによって、指定されているカウント動作有効期間におけるクロック数をカウントすることでAD変換を行なう。

AD変換部250は、参照信号生成部27で生成される参照信号SLP_ADC と、行制御線15ごとに単位画素3から垂直信号線19(H1,H2,…,Hh)を経由し得られるアナログの画素信号を比較する比較部252(COMP:コンパレータ)と、比較部252が比較処理を完了するまでの時間と一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックCKcnt1でカウントし、カウント結果を保持するカウンタ部254を備えて構成されている。

参照信号生成部27は、DA変換部270(DAC;Digital Analog Converter)を有して構成されており、通信・タイミング制御部20からの制御データCN4で示される初期値からカウントクロックCKdac1に同期して、階段状の鋸歯状波(ランプ波形;以下参照信号SLP_ADC とも称する)を生成して、カラムAD変換部26の個々のAD変換部250に、この生成した階段状の鋸歯状波の参照信号SLP_ADC をAD変換用の参照電圧(ADC基準信号)として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。なお、カウントクロックCKdac1はカウンタ部254用のカウントクロックCKcnt1と同一にしてもよい。

通信・タイミング制御部20から参照信号生成部27のDA変換部270に供給する制御データCN4は、比較処理ごとの参照信号SLP_ADC が基本的には同じ傾き(変化率)となるように、時間に対するデジタルデータの変化率を同じにする情報も含んでいる。具体的には、電流出力型のDA変換回路を使用して、カウントクロックCKdac1に同期して、単位時間ごとに1ずつカウント値を変化せ、そのカウント値に応じた電流を出力するようにする。そして、その電流信号を電流電圧変換用の抵抗素子で電圧信号に変換するようにする。

本実施形態のカラムAD変換処理においては、列ごとに配された比較部252にDA変換部270から参照信号SLP_ADC が共通に供給され、各比較部252が処理を担当する画素信号電圧Vxについて、共通の参照信号SLP_ADC を使用して比較処理を行なう。カウンタ部254は、カウントイネーブル信号ENのアクティブ期間(Hレベルのとき)にカウントクロックCKcnt1を元にカウント処理を行ない、カウント処理終了時のカウント結果を保持する。

通信・タイミング制御部20から各AD変換部250のカウンタ部254には、カウンタ部254がP相・D相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、P相のカウント処理における初期値Dini の設定やリセット処理など、その他の制御情報を指示する制御信号CN5が入力されている。

比較部252の一方の入力端子(+)は、他の比較部252の入力端子(+)と共通に、参照信号生成部27で生成される参照信号SLP_ADC が入力され、他方の入力端子(−)には、それぞれ対応する垂直列の垂直信号線19が接続され、画素アレイ部10からの画素信号電圧Vxが個々に入力される。

カウンタ部254のクロック端子CKには、他のカウンタ部254のクロック端子CKと共通に、通信・タイミング制御部20からカウントクロックCKcnt1が入力されている。このカウンタ部254は、その構成については図示を割愛するが、ラッチで構成されたデータ記憶部の配線形態を同期カウンタ形式やリップルカウンタ形式に変更することで実現でき、1本のカウントクロックCKcnt1の入力で、内部カウントを行なうようになっている。

カウンタ部254は、1画素の信号成分Vsig のデジタルデータDsig を取得するためのP相・D相のカウント処理において、ダウンカウント動作とアップカウント動作を切り替えて動作させる第1処理例の場合には、好ましくは、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いるのがよい。

一方、P相・D相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい第2処理例や第3処理例の場合には、その動作に対応するアップカウンタもしくはダウンカウンタの何れかであれば十分である。ただし、原理的には、利用形態として、ダウンカウント動作とアップカウント動作を切替可能なアップダウンカウンタを用いて、ダウンカウント動作とアップカウント動作の何れか一方で動作させるようにしても差し支えない。しかしながら通常は、アップダウンカウンタは、そのモード切替用の回路構成が必要であり、アップカウンタやダウンカウンタと言った単一のカウントモードのみに対応した構成に比べると回路規模が大きくなるので、何れか一方のみで動作すればよい場合にはアップダウンカウンタを採用しないのがよい。

カウンタ部254には、水平走査部12から制御線12cを介して制御パルスが入力される。カウンタ部254は、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

個々のAD変換部250の出力側は、たとえば、カウンタ部254の出力を水平信号線18に接続することができる。あるいは、図示のように、カウンタ部254の後段に、このカウンタ部254の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部256と、カウンタ部254とデータ記憶部256との間に配されたスイッチ部258Aを備える構成を採ることもできる。スイッチ部258Aは、垂直列ごとにスイッチSWを有する。

データ記憶部256を備える構成を採る場合、スイッチSWには、他の垂直列のスイッチSWと共通に、通信・タイミング制御部20から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスCN8が供給される。スイッチ部258Aの各スイッチSWは、メモリ転送指示パルスCN8が供給されると、対応するカウンタ部254のカウント値をデータ記憶部256に転送する。データ記憶部256は、転送されたカウント値を保持・記憶する。

なお、カウンタ部254のカウント値を所定のタイミングでデータ記憶部256に保持させる仕組みは、両者間にスイッチ部258Aを配する構成に限らず、たとえば、カウンタ部254とデータ記憶部256を直接に接続しつつ、カウンタ部254の出力イネーブルをメモリ転送指示パルスCN8で制御することで実現することもできるし、データ記憶部256のデータ取込タイミングを決めるラッチクロックとしてメモリ転送指示パルスCN8を用いることでも実現できる。

データ記憶部256には、水平走査部12から制御線12cを介して制御パルスが入力される。データ記憶部256は、制御線12cを介しての制御パルスによる指示があるまでは、カウンタ部254から取り込んだカウント値を保持する。

水平走査部12は、カラムAD変換部26の各比較部252とカウンタ部254とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたカウント値を読み出す読出走査部の機能を持つ。

データ記憶部256の出力は、水平信号線18に接続されている。水平信号線18は、AD変換部250のビット幅分もしくはその2倍幅分(たとえば相補出力とするとき)の信号線を有し、それぞれの出力線に対応したセンスアンプ28aを有する出力部28に接続される。

データ記憶部256を備えた構成とすれば、カウンタ部254が保持したカウント結果を、データ記憶部256に転送することができるため、カウンタ部254のカウント動作すなわちAD変換処理と、カウント結果の水平信号線18への読出動作を独立して制御可能であり、AD変換処理と外部への信号の読出動作を並行して行なうパイプライン動作が実現できる。

このような構成において、AD変換部250は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較部252では、参照信号生成部27からの参照信号SLP_ADC と、垂直信号線19を介して入力される画素信号電圧Vxを比較する。双方の電圧が同じになると、比較部252の比較出力Co(コンパレート出力)が反転する。たとえば、比較部252は、電源電位などのHレベルをインアクティブ状態として、画素信号電圧Vxと参照信号SLP_ADC とが一致したときに、Lレベル(アクティブ状態)へ遷移する。

カウンタ部254は、比較部252からの比較出力Coをカウントイネーブル信号ENとして使用する。カウンタ部254は、カウントイネーブル信号ENがアクティブの期間(比較部252の比較出力CoがHの期間)のカウントクロックCKcnt1の数を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。

詳細は後述するが、本実施形態の通信・タイミング制御部20は、AD変換部250において、通常のAD変換処理時にはnビットでAD変換を行ない、多重加算AD変換処理時にはnビットでW回のAD変換を行ないデジタル積分処理を実行するように、参照信号生成部27やカウンタ部254を制御する。これに対応するように、第1実施形態では、カウンタ部254、データ記憶部256、スイッチ部258、および水平信号線18はそれぞれ、“n+M”ビットに対応した構成を採っている。

ここで、参照信号比較型のAD変換処理を複数回繰り返すときの回数Wと、カウンタ部254に対するnビットからの増分のビット数Mとは、“2^(M−1)<W≦2^M”を満たすようにする。たとえば、繰返し回数Wが2のときは1ビット分増やし、繰返し回数Wが3または4のときは2ビット分増やし、繰返し回数Wが5〜8の何れかのときは3ビット分増やすことになる。これは、参照信号比較型のAD変換処理をW回繰り返すと、信号のデジタルデータがW倍となり、これを問題なく処理するために必要なビット数の関係から規定されるものである。

<参照信号生成部:第1実施形態>
図2は、第1実施形態の固体撮像装置1Aにおいて使用される参照信号生成部27AのDA変換部270Aの構成例を示す図である。DA変換部270Aは、定電流源の組合せで構成されている電流源部302と、カウンタ部312と、オフセット生成部314と、電流源制御部316と、基準電流値I_0を設定する基準電流源部330を備え、電流出力型のDA変換回路となっている。電流源部302の電流出力端には、電流電圧変換用の素子として、抵抗値R_340の抵抗素子340が接続されている。

電流源部302は、所定の規定電流値を出力する定電流源304を有する。電流源部302の各定電流源304の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源304は、ビット分の定電流源304を有し、各定電流源304は基準電流源部330により設定された基準電流値I_0に対してビットの重みを持つ電流を出力するものとする。

たとえば13ビット対応とする場合であれば、“^”をべき乗を示すものとしたとき、0ビット目の定電流源304_0は2^0×I_0、1ビット目の定電流源304_1は2^1×I_0、…、11ビット目の定電流源304_11 は2^11×I_0、12ビット目の定電流源304_12 は2^12×I_0を出力する。定電流源304の各電流出力端は共通に接続され、さらに抵抗素子340を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Vref に接続されている。基準電源Vref は制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Vref を設定するための回路構成はどのようなものであってもよい。

基準電流源部330は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源332と、定電流源332の負荷となるPch型のトランジスタ334と、ゲイン変更部336と、ゲイン変更部336から出力された電流を電流源部302の各定電流源304に与えるNch型のトランジスタ338を有する。トランジスタ334は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源332の出力端に接続され、かつゲイン変更部336の図示しないトランジスタとカレントミラー接続されている。

ゲイン変更部336は、その詳細は図示を割愛するが、トランジスタ334からのミラー電流を所定倍にした基準電流値I_0をトランジスタ338に供給する。トランジスタ338は、ソースが負電源もしくは接地に接続され、ドレイン・ゲートが共通にゲイン変更部336の出力端に接続され、かつ電流源部302の各定電流源304とカレントミラー接続されている。

ゲイン変更部336は、制御データCN4に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、1クロック当たりの電圧変化分ΔSLPdac(=I_0×R_340)を設定し、カウントクロックCKdac ごとに1ずつカウント値を変化させる。実際には、カウントクロックCKdac の最大カウント数(たとえば10ビットで1024など)に対しての最大電圧幅を設定するだけでよい。基準電流源部330の定電流源332の初期電流量Iiniに対するゲインを変えることで、クロック当たりのΔSLPdacが調整され、結果的に参照信号SLP_ADC の傾き(変化率)が調整される。

カウンタ部312は、通信・タイミング制御部20からのカウントクロックCKdac1に基づきカウント動作をし、カウント結果を電流源制御部316に供給する。オフセット生成部314は、カウンタ部312のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位(オフセット量)を与えるものであり、その情報を電流源制御部316に供給する。電流源制御部316は、カウンタ部312のカウント値と電流源制御部316からのオフセット量の情報に基づき、何れの定電流源304をオン/オフさせるかを判断し、その判断結果に基づき定電流源304をオン/オフする。

後述する各実施形態の動作例では理解を容易にするため特段の断りのない限りオフセット量はゼロであるものとする。よって、DA変換部270Aは、カウンタ部312のカウント値が進むごとに、制御データCN4に含まれている初期値を示す電圧から、1つのカウントクロックCKdac1ごとにΔSLPdacずつ電圧を変化させる。アップカウント動作にすればΔSLPdacずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLPdacずつ電圧が上昇するので正の傾きになる。

なお、ここで示した参照信号生成部27の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データCN4にα(初期値)と傾き(変化率)βを含め、y=α−β*xなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部312を使用せずに参照信号生成部27を構成してもよい。ただし、カウンタ部312を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部254との動作の対応を採り易い利点がある。

たとえば、参照信号生成部27に与えるカウントクロックCKdac の周期を一定にしつつ、カウンタ出力値をxとし、y=α−β*xによって算出される電位を出力する構成が考えられる。このとき、傾きβを指示する情報に基づく1つのカウントクロックCKdac ごとの電圧変化分ΔSLPdac(つまり参照信号SLP_ADC の傾きβ)の調整は、たとえばクロック数を変えることで実現される。それ以外にも、電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLPdacを調整することができる。

<固体撮像装置の動作;第1実施形態>
図3〜図3Bは、第1実施形態の固体撮像装置1Aの動作を説明する図である。ここで、図3はAD変換処理とCDS処理に着目した固体撮像装置1の簡易的な回路構成図である。図3Aは多重加算AD変換の動作を説明するイメージ図である。図3Bは、第1実施形態の固体撮像装置1Aにおける多重加算AD変換とデジタルCDSを説明するタイミングチャートである。

図3に示すように、単位画素3は一例として、電荷生成部32の他に、4個のトランジスタ(読出選択用トランジスタ34、リセットトランジスタ36、垂直選択用トランジスタ40、増幅用トランジスタ42)を画素信号生成部5を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ34は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ36は、リセット信号RST で駆動される。垂直選択用トランジスタ40は、垂直選択信号VSELで駆動される。

フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部32は、受光素子DET の一端(アノード側)が低電位側の基準電位Vss(負電位:たとえば−1V程度)に接続され、他端(カソード側)が読出選択用トランジスタ34の入力端(典型的にはソース)に接続されている。なお、基準電位Vssは接地電位GND としてもよい。読出選択用トランジスタ34は、出力端(典型的にはドレイン)がリセットトランジスタ36とフローティングディフュージョン38と増幅用トランジスタ42とが接続される接続ノードに接続される。リセットトランジスタ36は、ソースがフローティングディフュージョン38に、ドレインがリセット電源Vrd(通常は電源Vddと共通にする)にそれぞれ接続される。

垂直選択用トランジスタ40は、一例として、ドレインが増幅用トランジスタ42のソースに、ソースが画素線51にそれぞれ接続され、ゲート(特に垂直選択ゲートSELVという)が垂直選択線52に接続されている。増幅用トランジスタ42は、ゲートがフローティングディフュージョン38に接続され、ドレインが電源Vddに、ソースは垂直選択用トランジスタ40を介して画素線51に接続され、さらに垂直信号線19に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ40と増幅用トランジスタ42の配置を逆にして、垂直選択用トランジスタ40は、ドレインが電源Vddに、ソースが増幅用トランジスタ42のドレインに接続され、増幅用トランジスタ42のソースが画素線51に接続されるようにしてもよい。

垂直信号線19は、その一端がカラムAD変換部26側に延在するとともに、その経路において、読出電流制御部24が接続されている。読出電流制御部24は、その詳細は図示を割愛するが、各垂直列に対して負荷MOSトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線19に対し電流源24aとして機能するようになっている。そして、増幅用トランジスタ42との間で、略一定の動作電流(読出電流)が供給されるソースフォロワ構成が採られるようになっている。

AD変換部250では、先ず、単位画素3から垂直信号線19に読み出したアナログの画素信号電圧Vxを、列ごとに配置されたAD変換部250の比較部252で参照信号SLP_ADC と比較する。このとき、比較部252と同様に列ごとに配置されたカウンタ部254をカウントイネーブル信号ENに基づき動作させておき、参照信号SLP_ADC のある電位とカウンタ部254を1対1の対応をとりながら変化させることで、垂直信号線19の画素信号電圧Vxをデジタルデータに変換する。

ここで、従来の仕組みでは、先ず、第1の信号の処理時、つまりリセットレベルSrst についてのAD変換期間であるP相の処理期間においては、カウンタ部254の各フリップフロップのカウント値を初期値“0”にリセットさせる。そして、カウンタ部254をダウンカウントモードに設定して、比較部252による参照信号SLP_ADC と画素信号電圧VxのP相レベルとの比較処理とカウンタ部254によるカウント処理を並行して動作させることで、P相レベルのAD変換を行なう。これにより、カウンタ部254には、リセットレベルSrst の大きさに対応したデジタル値(リセットデータ)Drst を示す(符号を加味すれば−Drst を示す)カウント値が保持される。

続いての第2の信号の処理時、つまり信号レベルSsig についてのAD変換期間であるD相の処理期間には、リセットレベルSrst に加えて、単位画素3ごとの入射光量に応じた信号成分Vsig を読み出し、P相の読出しと同様の動作を行なう。先ず、カウンタ部254をP相処理時とは逆のアップカウントモードに設定して、比較部252による参照信号SLP_ADC と画素信号電圧VxのD相レベルとの比較処理とカウンタ部254によるカウント処理を並行して動作させることで、D相レベルのAD変換を行なう。

このとき、P相の読出しおよびAD変換時に取得された画素信号電圧VxのリセットレベルSrst のデジタル値(リセットデータ)Drst をスタート点として、P相とは逆にアップカウントする。信号レベルSsig は、リセットレベルSrst に信号成分Vsig を加えたレベルであるので、信号レベルSsig のAD変換結果のカウント値は、基本的には“Drst +Dsig ”であるが、アップカウントの開始点を、リセットレベルSrst のAD変換結果である“−Drst ”としているので、実際にカウンタ部254に保持されるカウント値は、“−Drst +(Dsig +Drst )=Dsig ”となる。

つまり、カウンタ部254におけるカウント動作を、P相の処理時にはダウンカウント、D相の処理時にはアップカウントと、それぞれのカウントモードを異なるものとしているので、カウンタ部254内で自動的に、リセットレベルSrst のAD変換結果であるカウント数“−Drst ”と信号レベルSsig のAD変換結果であるカウント数“Drst +Dsig ”との間での差分処理(減算処理)が自動的に行なわれ、この差分処理結果に応じたカウント数Dsig がカウンタ部254に保持される。この差分処理結果に応じたカウンタ部254に保持されるカウント数Dsig は信号成分Vsig に応じた信号データを表すものとなる。

上述のようにして、P相の処理時におけるダウンカウントとD相の処理時におけるアップカウントといった、2回の読出しとカウント処理によるカウンタ部254内での差分処理によって、単位画素3ごとのばらつきを含んだリセットレベルSrst を除去することができ、単位画素3ごとの入射光量に応じた信号成分Vsig のみのAD変換結果を簡易な構成で取得することができる。よって、AD変換部250は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部としても動作することとなる。

一方、第1実施形態では、図3Aに示すように、1水平走査期間内におけるP相とD相のカウントモード関係については従前と同じにしつつ、P相およびD相の各AD変換処理時に、それぞれ同一信号について、参照信号比較型のAD変換処理を複数回(W回とする:Wは2以上の正の整数)連続して行なうようにする。このとき、2回目以降の処理時には、AD変換用の参照信号SLP_ADC の変化のさせ方は1回目と同じにし、それ以前のAD変換結果をスタート点として、同一のカウントモードでカウント処理する。

こうすることで、P相およびD相の各処理においては、同一信号のAD変換結果をW倍したデータ(加算データ)が得られる。P相とD相でカウントモードを逆にすることとの組合せにより、“−W・Drst +W・(Dsig +Drst )=W・Dsig ”なる演算結果が得られることになる。カウンタ部254がデジタル積分器の機能をなしていることが理解される。信号はW倍となるがノイズは√W倍となると考えられるのでノイズ特性の向上が図られる。アナログ加算のようなダイナミックレンジの問題を伴わずにランダムノイズを低減することができる。

W・Dsig をそのまま使用するアプリケーションとすれば、出力データとしてダイナミックレンジ拡大を図ることができる。P相とD相のそれぞれについて複数回の参照信号比較型のAD変換処理を実行して加算のみを行なうことで、同じ画像を複数回加算した画像を得ることができると言うことであり、同じゲイン設定でも、レンジが2倍のデータを取得することができる。たとえば、P相およびD相の各参照信号比較型のAD変換処理に関して、通常の明るさの撮影時には従前と同じように1回の処理を行なうが、低照度下の撮影時には同一信号についてW回の処理を行なうことで、低照度側の撮影可能範囲を拡大できる。なお、元のレベルと同じ大きさのデータが必要なアプリケーションのときには、W倍した加算データW・Dsig を平均化すれば、つまり加算平均をとればよい。

このことから分かるように、AD変換部250では、本実施形態を適用しないときのビット幅nに対して、W倍した加算データW・Dsig が得られることになる。ここで、繰返し回数Wが“2^(M−1)<W≦2^M”を満たすものとしたとき、カウンタ部254、データ記憶部256、スイッチ部258A、および水平信号線18はそれぞれ、“n+M”(Mは1以上の正の整数)ビットに対応した構成が必要となる(図1を参照)。たとえば、n=12,M=1でW=2としたときには、カウンタ部254、データ記憶部256、スイッチ部258A、および水平信号線18はそれぞれ、13ビットに対応した構成が必要となる。

たとえば、図3Bでは、W=2としたときについて、カウンタ出力も示している。先ず、P相処理時には、カウンタ部254の各フリップフロップのカウント値を初期値“0”にリセットさせる。そして、カウンタ部254をダウンカウントモードに設定して、比較部252による参照信号SLP_ADC とリセットレベルSrst との比較処理とカウンタ部254によるカウント処理を並行して動作させることで、P相レベルのAD変換を行なう。これにより、1回目の処理が終わったカウンタ部254には、リセットレベルSrst の大きさに対応したデジタル値Drst を示す(符号を加味すれば−Drst を示す)カウント値が保持される。

続いてのP相の2回目の処理時には、1回目のリセットレベルSrst のデジタル値Drst (ここでは負の値となっている)をスタート点として、1回目と同じダウンカウントモードで、比較部252による参照信号SLP_ADC とリセットレベルSrst との比較処理とカウンタ部254によるカウント処理を並行して動作させることで、2回目のP相レベルのAD変換を行なう。これにより、2回目の処理が終わったカウンタ部254には、リセットレベルSrst の大きさの2倍に対応したデジタル値2・Drst を示す(符号を加味すれば−2・Drst を示す)カウント値が保持される。つまり、P相について、2回連続した参照信号比較型のAD変換処理をして、カウンタ部254にマイナスカウントとして保持しておく。

続いてのD相の1回目の処理時には、P相の読出しおよびAD変換時に取得された画素信号電圧VxのリセットレベルSrst に対応するデジタル値2・Drst (ここでは負の値となっている)をスタート点として、P相とは逆のアップカウントモードで、比較部252による参照信号SLP_ADC と信号レベルSsig との比較処理とカウンタ部254によるカウント処理を並行して動作させることで、1回目のD相レベルのAD変換を行なう。これにより、D相の1回目の処理が終わったカウンタ部254には、“−2・Drst +(Dsig +Drst )=−Drst +Dsig ”を示すカウント値が保持される。

続いてのD相の2回目の処理時には、1回目のカウント結果(−Drst +Dsig )をスタート点として、1回目と同じアップカウントモードで、比較部252による参照信号SLP_ADC と信号レベルSsig との比較処理とカウンタ部254によるカウント処理を並行して動作させることで、2回目のD相レベルのAD変換を行なう。これにより、2回目の処理が終わったカウンタ部254には、“−Drst +Dsig +(Dsig +Drst )=2・Dsig ”を示すカウント値が保持される。

このように、第1実施形態では、P相についてW回連続したダウンカウントモードでの参照信号比較型のAD変換処理をし、引き続き、D相についてW回連続したアップカウントモードでの参照信号比較型のAD変換処理をする。こうすることで、P相についてのW回分のデータ(符号を加味すると負の値)とD相についてのW回分のデータとの加算演算処理がなされる。同じリセットレベルSrst および信号レベルSsig のCDS処理を行ない、かつ加算する動作を行なうことができる。このような、W回サンプリングによるAD変換とCDS処理を、多重加算AD変換処理やデジタル積分処理やW回加算AD変換処理やW回積分AD変換処理などと称する。

この多重加算AD変換処理によって得られた加算データW・Dsig は水平転送によって出力部28に送られる。出力部28では、デジタル演算部29において、デジタル信号処理によりWで割り算をすることで、加算平均されたデータDsig を取得する。信号成分はW倍となるがランダムノイズは√Wになるためノイズ特性(S/N)を改善できる。このような多重加算AD変換処理では、アナログ加算のようなダイナミックレンジを気にすることなく、量子化ノイズやランダムノイズが低減できる。さらに、前述のように、加算平均をとらずにW・Dsig のまま利用するデジタル化した信号で加算するアプリケーションとすれば、ゲインアップやダイナミックレンジの拡大が可能になる。

<第1実施形態:フレームレートとの関係>
図4は、第1実施形態の固体撮像装置1Aの動作とフレームレートとの関係を説明する図である。特に、第1実施形態の仕組みにおける静止画撮影動作のイメージ図である。

第1実施形態の仕組みの場合、図3Aから分かるように、1水平走査期間(水平同期信号XHS の間の期間)内に、P相およびD相のそれぞれについて、複数回(図3Aでは2回)に亘って参照信号比較型のAD処理を行なう。このため、第1実施形態の仕組みの場合、トータルのAD変換時間としては従前に対して複数倍(図3Aでは2倍)になり、フレームレートが低下してしまい、動画撮像時には問題となり得る。

しかしながら、静止画撮像時などのように、機械的なシャッタ(メカシャッタと称する)を使用する場合には、フレームレート低下は問題とならない。たとえば、図4に示すように、静止画撮像時には、画素アレイ部10の各単位画素3に対して同時に画素リセットを行ない(全画素同時シャッタと称する)(t10)、その後一定時間の露光(電荷蓄積)を行なった後にメカシャッタを閉じる(t12)。全画素同時シャッタからメカシャッタを閉じるまでの期間が信号電荷の蓄積時間となる。この後、シャッタが閉められた状態で、1ラインごとに画素アレイ部10からカラムAD変換部26側へ画素信号を読み出してAD変換部250でAD変換処理を行なう。この画素信号の読出し処理とAD変換処理は低速動作でよく、静止画撮像時において、P相およびD相のそれぞれについて複数回に亘って参照信号比較型のAD処理を行なうことによるフレームレート低下は殆ど問題にならない。

<固体撮像装置:第2実施形態>
図5〜図5Cは、第2実施形態の固体撮像装置を説明する図である。ここで、図5は、第2実施形態の固体撮像装置の概略構成図である。図5Aは、第2実施形態(第1例)の固体撮像装置1B_1に使用されるスイッチ部258B_1を説明する図である。図5Bは、第2実施形態(第2例)の固体撮像装置1B_2に使用されるスイッチ部258B_2を説明する図である。図5Cは、第2実施形態(第3例)の固体撮像装置1B_3に使用されるスイッチ部258B_3を説明する図である。

第1実施形態では、カラムAD変換部26の後段に設けられたデジタル演算部29にて加算データの平均化処理を行なうようにしていたが、第2実施形態では、カラムAD変換部26内にて加算データの平均化処理を行なうようにする。その他の点は第1実施形態と同様である。以下、第1実施形態との相違点に着目して説明する。

第2実施形態の固体撮像装置1B_1,1B_2は、先ず、カウンタ部254は“n+M”ビットに対応した構成を採るが、データ記憶部256や水平信号線18はnビットに対応した構成を採る。カウンタ部254の“n+M”ビットに対応した構成とデータ記憶部256および水平信号線18のnビットに対応した構成との間にはMビット分の差があり、その差を利用して1/2^Mの除算処理(デジタル積分処理)をAD変換部250内で実行する仕組みを採る。

1/2^Mの除算処理の機能は、スイッチ部258Bのデータ選択制御を利用して実行される。そのため、カウンタ部254とデータ記憶部256との間に設けられたスイッチ部258Bの構成が第1実施形態とは異なる。第2実施形態のスイッチ部258Bは、カウンタ部254から出力される“n+M”ビット分のデータの内の上位nビット分もしくは下位nビット分のデータを選択してデータ記憶部256に渡すデータ選択部の機能を持つ。基本的な考え方は、多重加算AD変換処理時には、カウンタ部254の“n+M”ビットの出力の内、上位側のnビット分のデータのみをnビット対応のデータ記憶部256に渡し、下位側のMビット分のデータを捨てることで、簡易的な除算処理を行なう。データ記憶部256とスイッチ部258Bにより、平均化処理部が構成されると考えてよい。

たとえば、図5A〜図5Cでは、n=13,W=2でM=1となる例で示している。カウンタ部254は、14(=n+M=13+1)段のフリップフロップFFが、たとえばリップルカウンタ形式で接続されている。データ記憶部256は、13個のラッチLTを有する。

第2実施形態(第1例)の固体撮像装置1B_1の場合、図5A(1)に示すように、データ記憶部256を上位側の6ビット分と下位側の7ビット分とに分けてグループ化し、グループ別に独立した水平信号線18でデータ転送するようにする。このような仕組みを複数バス化と称する。

グループ分け(複数バス化)することのメリットは、転送時間を少なくできることにある。後述する第2例のように1バスでデータ転送した場合には、転送に掛かる時間は1ビットずつ転送するしかないため13クロックとなる。これに対して複数バス化すると、分けられたバス同士は独立しているので、同じタイミングで、複数個同時にデータを転送することが可能になる。たとえば、本例のように、7ビット目を境にして、0〜6ビットをバス1に、7〜12ビットをバス2に割り当てたとすると、ビット0とビット7の転送は時間的に同じタイミングで転送できる。0〜6ビット目までバス1で転送する時間は7クロックであるが、同時にバス2では7〜12まで転送されているため、全ビットの転送完了に必要な時間は7クロックで済むことになる。

このような仕組みの実現のために、上位6ビット分(7〜12ビット目)のデータ記憶部256の各ラッチLTの入力側を共通配線BUS1で共通に接続し、下位7ビット分(0〜6ビット目)のデータ記憶部256の各ラッチLTの入力側を共通配線BUS2で共通に接続する。カウンタ部254の上位6ビット分(8〜13ビット目)の各フリップフロップFFの出力側と共通配線BUS1との間に、1入力−1出力のスイッチSWを有する。カウンタ部254の下位7ビット分(0〜6ビット目)の各フリップフロップFFの出力側と共通配線BUS2との間に、1入力−1出力のスイッチSWを有する。

残りの(略中間の)7ビット目のフリップフロップFFの出力側には、先ず1入力−1出力のスイッチSW_07 が設けられ、その出力と共通配線BUS1,BUS2との間に2入力−1出力型のスイッチSW_BUSを有する。1入力−1出力型および2入力−1出力型の各スイッチSWは何れも、接続タイミングを規定するスイッチ制御信号SWが制御入力端に入力され、そのスイッチ制御信号SWに基づき、入力端側と出力端側の接続を切替え(オン/オフ)可能なものである。

1入力−1出力型の各スイッチSW_00 〜SW_13 には、それらを個別にオン/オフ制御するアクティブHのスイッチ制御信号SW00〜SW13が通信・タイミング制御部20から各別に入力される。スイッチSW_BUSには、7ビット目のカウントデータを共通配線BUS1,BUS2の何れに渡すかを制御するスイッチ制御信号SELBUSが通信・タイミング制御部20から入力される。たとえば、スイッチ制御信号SELBUSがLレベルのときには共通配線BUS1側が選択されHレベルのときには共通配線BUS2側が選択される。

各ラッチLTには、それらのラッチ(取込み)タイミングを個別に規定するラッチ(取込み)制御信号LAT00 〜LAT12 が通信・タイミング制御部20から各別に入力される。各ラッチLTは、ラッチ制御信号LAT の立上りエッジに同期してデータを取り込み保持する。

図5A(2−1),(2−2)に示すように、各ビットのスイッチ制御信号SW間やラッチ制御信号LAT 間にはそれぞれ1クロック分の位相差があり、対応するビットのスイッチ制御信号SWとラッチ制御信号LAT の間には半クロック分の位相差がある。スイッチ制御信号SWの方が半クロック分遅く制御され、ラッチ制御信号LAT の立下りでデータを取り込むようになる。

ラッチの7ビット目の出力側に設けられているスイッチSW_BUSは、7ビット目のカウントデータの転送先を切り替えるもので、通常時(スイッチ制御信号SELBUS:L)には共通配線BUS1側に転送し、2回積分AD変換処理時(スイッチ制御信号SW07:H)には共通配線BUS2側に転送するようにする。

ここで、図5A(2)に示すように、スイッチ制御信号SWとラッチ制御信号LATのビット位置の整合をとって任意の順で切り替えていくことで、カウンタ部254のデータをデータ記憶部256へと転送する。つまり、通信・タイミング制御部20は、スイッチ制御信号Wとラッチ制御信号LAT を、カウンタ部254からデータ記憶部256に渡すべきデータのビット位置に対応付けて、順次切り替えていく。

たとえば、図5A(2−1)は、カウンタ部254において13ビット目を符号ビットとした12ビットの分解能で通常の1回積分AD変換処理を実行する場合を示している。14ビット中の最上位ビットは不要であるので、最上位のスイッチ制御信号SW13はインアクティブのままとしておく。残りのスイッチ制御信号SW00〜SW12を任意の順で(たとえば昇順で)切り替え、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を切り替えていく。つまり、スイッチ部258では、0ビット目のカウントデータを0ビット目(LSB)のラッチLTへ、以下順に、12ビット目のカウントデータを12ビット目(MSB)のラッチLTへ転送するような接続変換処理を実施する。

一方、図5A(2−2)は、カウンタ部254において12ビットの分解能で2回積分AD変換処理を実行する場合を示している。この場合、カウントデータは符号ビットを含めて14ビット相当になるが、最下位ビットを捨てることで13ビット分にするため、カウントデータをデータ記憶部256へ転送する際に、最下位のスイッチ制御信号SW00はインアクティブのままとしておく。カウンタ部254の14ビット分の出力の内、上位側の13ビット分のデータのみを13ビット対応のデータ記憶部256に渡し、下位側のデータ(本例ではLSBのみの1ビット分のデータ)を捨てるのである。残りのスイッチ制御信号SW01〜SW13を任意の順で(たとえば昇順で)切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を任意の順で(たとえば昇順で)切り替えていく。つまり、スイッチ部258では、1ビット目のカウントデータを0ビット目(LSB)のラッチLTへ、以下順に、13ビット目のカウントデータを12ビット目(MSB)のラッチLTへ転送するような接続変換処理を実施する。

これにより、2回サンプリングによるAD変換とCDS処理を行なう2回積分AD変換処理を実行する際、AD変換部250で1/2^M=1/2の割り算を行なうことになり、AD変換部250内にて加算平均することができる。この方式であれば、信号処理ブロックとして、通常処理時と多重加算処理時にデータビット数(13ビット)が同じになり、回路構成が容易にできる。

なお、データ記憶部256を上位側と下位側とにグループ化し、カウンタ出力のグループ境界のビット(第1例では7ビット)については、各グループ別の配線の選択を切り替える2入力−1出力型のスイッチを使用することは必須ではない。たとえば、第2実施形態(第2例)の固体撮像装置1B_2の場合、図5B(1)に示すように、グループ化をせずに、データ記憶部256の入力側を全て共通配線BUS に接続し、カウンタ部254の各フリップフロップFFの出力側と共通配線BUS との間に、1入力−1出力のスイッチSWを有する構成としている。第2例では、全てのスイッチSWを1入力−1出力の簡易なものにできる利点がある。

このような第2実施形態(第2例)においても、図5B(2)に示すように、スイッチ制御信号SWとラッチ制御信号LATのビット位置の整合をとって任意の順で切り替えていくことで、カウンタ部254のデータをデータ記憶部256へと転送する。なお、第1例とは異なり、スイッチ制御信号SWの方が半クロック分早く制御され、ラッチ制御信号LAT の立上りでデータを取り込むようにしている。
たとえば、図5B(2−1)は、通常の1回積分AD変換処理を実行する場合を示している。最上位のスイッチ制御信号SW13はインアクティブのままとしておき、残りのスイッチ制御信号SW00〜SW12を任意の順で(たとえば昇順で)切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を任意の順で(たとえば昇順で)切り替えていく。

図5B(2−2)は、2回積分AD変換処理を実行する場合を示している。14ビット中の上位側の13ビット分のカウントデータのみを使用するようにするため、最下位のスイッチ制御信号SW00はインアクティブのままとしておく。残りのスイッチ制御信号SW01〜SW13を任意の順で(たとえば昇順で)切り替えていき、それに連動して、対応するビット位置のラッチ制御信号LAT00 〜LAT12 を切り替えていくことで、下位側の1ビット分のデータを捨てる。

また、第2実施形態(第3例)の固体撮像装置1B_2の場合、図5C(1)に示すように、カウンタ部254の各フリップフロップFFの出力側とデータ記憶部256の各ラッチLTとの間に、2入力−1出力型のスイッチSWを設ける。出力端がk(kは0〜n)ビット目のラッチLTに接続されているスイッチSWは、第1の入力端がkビット目のフリップフロップFFの出力に接続され、第2の入力端が“k+1”ビット目のフリップフロップFFの出力に接続される。

なお一般展開したときには、たとえば、(M+1)入力−1出力型のスイッチSWを設ける。出力端がk(kは0〜n)ビット目のラッチLTに接続されているスイッチSWは、第1の入力端がkビット目のフリップフロップFFの出力に接続され、第2の入力端が“k+1”ビット目のフリップフロップFFの出力に接続される。以下同様にして、最後は、“M+1”番目の入力端が“k+M”ビット目のフリップフロップFFの出力に接続されるようにする。こうすることで、任意の繰返し回数Wに対応できる。繰返し回数Wが決まっているときには、2入力−1出力型のスイッチSWを設け、出力端がk(kは0〜n)ビット目のラッチLTに接続されているスイッチSWは、第1の入力端がkビット目のフリップフロップFFの出力に接続され、第2の入力端が“k+M”ビット目のフリップフロップFFの出力に接続することもできる。つまり、どのようなスイッチSWであっても、スイッチSWの各入力端を、データ記憶部256に渡すべきカウンタ部254のデータ出力端から出力されるデータのビット位置に対応するように接続していればよい。

各スイッチSWには、それらを制御するスイッチ制御信号SWが通信・タイミング制御部20から共通に入力される。たとえば、図5C(2)に示すように、スイッチ制御信号SWは、通常時にはLレベルで、2回サンプリングによるAD変換とCDS処理を行なう2回積分AD変換処理時にはHレベルとなる。スイッチSWは、スイッチ制御信号SWがLレベルのときにはkビット目のフリップフロップFFの出力を選択し、スイッチ制御信号SWがHレベルのときにはk+M(本例ではk+1)ビット目のフリップフロップFFの出力を選択する。

各ラッチLTには、それらのラッチタイミングを制御するラッチ制御信号LAT が通信・タイミング制御部20から共通に入力される。各ラッチLTは、ラッチ制御信号LAT の立上りエッジに同期してデータを取り込み保持する。

カウンタ部254において12ビットの分解能で通常の1回積分AD変換処理を実行するときには、符号ビットを含め13ビットのカウントデータをデータ記憶部256へ転送する際に、スイッチ制御信号SWはLレベルであり、所定のタイミングでラッチ制御信号LAT をアクティブHにする。これにより、スイッチ部258では、0ビット目のカウントデータを0ビット目(LSB)のラッチLTへ、以下同様にして、12ビット目のカウントデータを12ビット目(MSB)のラッチLTへ転送するような接続変換処理を実施する。

一方、カウンタ部254において12ビットの分解能で2回積分AD変換処理を実行するときには、符号ビットを含めカウントデータは14ビット相当になる。このカウントデータをデータ記憶部256へ転送する際に、スイッチ制御信号SWはHレベルであり、所定のタイミングでラッチ制御信号LAT をアクティブHにする。これにより、スイッチ部258では、1ビット目のカウントデータを0ビット目(LSB)のラッチLTへ、以下同様にして、13ビット目のカウントデータを12ビット目(MSB)のラッチLTへ転送するような接続変換処理を実施する。カウンタ部254の14ビット分の出力の内、上位側の13ビット分のデータのみを13ビット対応のデータ記憶部256に渡し、下位側のデータ(本例ではLSBのみの1ビット分のデータ)を捨てる。

第3例の場合、何れも、第1例や第2例のようにスイッチSWをシフト制御することは不要である。つまり、各制御信号SW,LAT はそれぞれ共通接続されているのでシフト制御は不可能である。通信・タイミング制御部20が制御信号SW,LAT を切り替えることで、各ビット位置のスイッチSWやラッチLTは、データのビット位置に関わらず一斉に切り替えられる。カウンタ部254のカウントデータが、ラッチ制御信号LAT がアクティブHに切り替るときに、一斉にデータ記憶部256の対応するビット位置にラッチされる。

これにより、第3例においても、多重加算AD変換処理を実行する際、AD変換部250で1/2^M=1/2の割り算を行なうことになり、事実上、AD変換部250内にて加算平均することができる。第1例と同様に、信号処理ブロックとして、通常処理時と多重加算処理時に符号ビットを含めたデータビット数(13ビット)が同じになり、回路構成が容易にできる。

なお、ここでは、スイッチ制御信号SWとラッチ制御信号LAT のそれぞれを共通配線としていたが、このことは必須ではなく、第1例や第2例と同様に個別に配線しておいてもよい。この場合でも、通信・タイミング制御部20は、各制御信号SW,LAT を、データのビット位置に関わらず一斉に切り替えるようにすればよい。各制御信号SW,LAT の配線態様がどのようなものであっても、通信・タイミング制御部20は、データのビット位置に関わらず、カウンタ部254からデータ記憶部256に一斉にデータが転送されるように、各制御信号SW,LAT を切り替えればよい。

第2実施形態(第1例〜第3例)の仕組みによれば、カウンタ部254を用いて加算処理を行ない、カウンタ部254とデータ記憶部256との間に介在させたスイッチ部258のスイッチ制御を利用したビットシフト動作によって2進法の除算処理が便宜的に実現できる。その結果、容易に加算平均化することができ、純粋(正確な)加算平均回路を構成する場合に比べて、レイアウトを小さくすることができる。このような方式をとっても、通常動作に対して悪影響を与えない。“n+M”ビット分のカウントデータの内の上位nビット分を選択してデータ記憶部256に渡す際、繰返し回数Wに左右されないようなスイッチ構成を採ることもでき、用途に応じて繰返し回数Wを自由に変更できる。

なお、第2実施形態では、nビットのAD変換処理を1回行なう通常の動作と、nビットのAD変換処理をW回繰り返すデジタル積分処理の動作、の何れかを実行するように、各部を制御していたが、このことは必須ではない。デジタル積分処理の動作対応だけで十分な場合には、スイッチ部258Bの構成としては、上位側のデータを捨てるための態様は不要であり、下位側のデータを捨てる態様がとれていれば十分である。

<固体撮像装置:第3実施形態>
図6および図6Aは、第3実施形態の固体撮像装置を説明する図である。ここで、図6は、第3実施形態の固体撮像装置1Cの概略構成図である。ここでは、第1実施形態に対する変形例で示すが、第2実施形態に対しても同様の変形を加えることができる。図6Aは、第3実施形態の固体撮像装置1Cの動作を説明する図である。

第3実施形態は、後述する第4実施形態と同様に、第1実施形態において説明したフレームレート低下の対策をとったものである。以下、第1実施形態との相違点に着目して説明する。第3・第4実施形態のフレームレートの低下対策の基本的な考え方は、P相・D相それぞについて繰返し回数Wの多重加算AD変換処理を行なう際に、参照信号比較型のAD処理をW倍速で行なうことでフレームレート維持を図る。参照信号生成部27とAD変換部250の動作を高速化することでフレームレートの低下を防ぐ趣旨である。

ここで、参照信号比較型のAD処理をW倍速で行なうに当たっては、AD変換部250(カウンタ部254)におけるカウント動作をW倍に高速化し、かつ、AD変換用の参照信号SLP_ADC の傾きを急峻にする手法を採ることが考えられる。

AD変換部250のカウンタ部254のカウント動作をW倍に高速化するためには、第3実施形態の固体撮像装置1Cにおいては、通信・タイミング制御部20は、カウントクロックCKcnt1に対してW倍の周波数を持つカウントクロックCKcntWをカウンタ部254に供給する。AD変換部250の回路構成としては、第1実施形態のAD変換部250と同じである。カウントクロックCKcntWは、通信・タイミング制御部20内のクロック変換部20aによりPLL処理などで生成する。カウンタ部254を動作させるカウントクロックCKcntWの周波数は第1実施形態に対してW倍にしなければならないので、高速化によるAD変換部250での消費電流の上昇を避けることはできない。これらの点は、後述する第4実施形態などのフレームレート低下対策においても同様である。

一方、AD変換用の参照信号SLP_ADC の傾きを急峻にする手法として、DA変換部270の規定電流や電流電圧変換用の抵抗値を変更せずにDA変換部270を構成するカウンタをW倍速で動作させる手法を採ったのが第3実施形態である。この手法を、DA変換部270のカウンタ部312のクロック動作を高速化する手法と称する。

後述するが、AD変換用の参照信号SLP_ADC の傾きを急峻にする手法として、DA変換部270の規定電流やDA変換部270を構成するカウンタの動作速度を変更せずに、電流電圧変換用の抵抗値をW倍にする手法を採ったのが第4実施形態である。この手法を、電流電圧変換の抵抗値切替えで高速化する手法と称する。この他にも、DA変換部270を構成するカウンタの動作速度や電流電圧変換用の抵抗値を変更せずに、DA変換部270の規定電流をW倍にすることでカウンタ部312のカウント値に対応する重みをW倍にする手法を採ってもよい(たとえば後述する第7実施形態の図10の矢指Cを参照)。この手法を、電流電圧変換を電流切替えで高速化する手法と称する。

DA変換部270のカウント動作をW倍速にするため、通信・タイミング制御部20は、DA変換部270のカウンタ部312を動作させるクロックとして、カウントクロックCKdac1ではなく、カウントクロックCKdac1に対してW倍の周波数を持つカウントクロックCKdacWをDA変換部270に供給する。回路構成としては第1実施形態のDA変換部270と同じである。カウントクロックCKdacWは、通信・タイミング制御部20内のクロック変換部20aによりPLL処理などで生成する。参照信号生成部27にクロック変換部を設け、DA変換部270にはカウントクロックCKdac1を供給し、参照信号生成部27内のクロック変換部でW倍の周波数のカウントクロックCKdacWを生成するようにしてもよい。

第1実施形態において、カウントクロックCKcnt1とカウントクロックCKdac1を共通にできるのと同様に、この第3実施形態でも、カウントクロックCKcntWとカウントクロックCKdacWを共通にできる。

図6A(1)に示す参照信号SLP_ADC の生成動作のように、DA変換部270用のカウントクロックをカウントクロックCKdac1に対してW倍(図では2倍と4倍を示す)とすれば、DA変換部270の規定電流や電流電圧変換用の抵抗値を変更せずに1クロック当たりの電圧変化分ΔSLPdac(=I_0×R_340)を第1実施形態と同じにしていても、AD変換用の参照信号SLP_ADC の傾きを第1実施形態に対してW倍にできる。このとき、図6A(2)に示す全体動作のように、カウンタ部254についても、カウントクロックCKcnt1に対してW倍(図では2倍を示す)の周波数のカウントクロックCKcntWを使用することで、同一の画素信号電圧Vxについては同じカウントデータが毎回得られ、結果的にW倍したデータが得られる。

よって、第3実施形態によれば、参照信号生成部27(DA変換部270)での参照信号SLP_ADC の生成とカウンタ部254でのカウント動作をW倍にしてAD変換の動作を高速化することで多重加算AD変換処理によるフレームレート低下を防ぐことができる。

ここで、DA変換部270のカウンタ部312のカウント動作を高速化する第3実施形態の手法を採用すると、カウンタクロック速度の変更のみでフレームレート低下を解決でき、変更手法が容易である利点がある。前述のように、AD変換部250とDA変換部270の各カウンタクロックを同一にできる利点もある。ただし、参照信号SLP_ADC が1回当たりの消費電流は第1実施形態と同じであるが、これが1水平走査期間内にW回繰り返されるので、消費電流は概ねW倍になると考えてよい。加えて、DA変換部270を動作させるカウントクロックCKdac の周波数を第1実施形態に対してW倍にする必要があり、カウンタ部312での消費電力の上昇もある。よって、第3実施形態の仕組みは、高速化による消費電流の上昇が、後述する第4実施形態よりも多く発生する。

<固体撮像装置:第4実施形態>
図7〜図7Bは、第4実施形態の固体撮像装置を説明する図である。ここで、図7は、第4実施形態の固体撮像装置1Dの概略構成図である。ここでは、第1実施形態に対する変形例で示すが、第2実施形態に対しても同様の変形を加えることができる。図7Aは、第4実施形態の固体撮像装置1Dにおいて使用される参照信号生成部27Dの構成例を示す図である。図7Bは、第4実施形態の固体撮像装置1Dにおける参照信号生成部27(DA変換部270)の動作を説明する図である。

第3実施形態で概要を説明したように、第4実施形態は、第1実施形態において説明したフレームレート低下の対策をとったものである。特に、第3実施形態との相違点として、DA変換部270の規定電流(I_0)やDA変換部270を構成するカウンタの動作速度を変更せずに、電流電圧変換用の抵抗値をW倍にする手法を採っている。

図7に示すように、AD変換部250のカウンタ部254のカウント動作をW倍に高速化するために、第4実施形態の固体撮像装置1Dにおいても、通信・タイミング制御部20は、カウントクロックCKcnt1に対してW倍の周波数を持つカウントクロックCKcntWをカウンタ部254に供給する。一方、DA変換部270Dのカウント動作を通常時の等倍にするため、通信・タイミング制御部20は、DA変換部270Dのカウンタ部312を動作させるクロックとして、第1実施形態と同様にカウントクロックCKdac1をDA変換部270Dに供給する。つまり、DA変換部270Dを構成するカウンタの動作速度は第1実施形態と同様である。したがって、第4実施形態においては、基本的には、DA変換部270DとAD変換部250(カウンタ部254)の各カウンタクロックを同一にはできない。

第4実施形態のDA変換部270Dは、図7Aに示すように、一例として、先ず、抵抗素子340と基準電源Vref との間に1入力−1出力のスイッチ344_1を有する。さらに、抵抗値R_342_Wの抵抗素子342_Wを抵抗値R_340の抵抗素子340と並列に有し、この追加した抵抗素子342_Wと基準電源Vref との間に1入力−1出力のスイッチ344_Wを有する。スイッチ344_Wの制御入力端には、何回の多重加算AD変換処理のモードであるか否かを制御する制御信号が通信・タイミング制御部20から供給される。抵抗素子340,342とスイッチ344で、電流電圧変換時の抵抗値を変更可能な電流電圧変換部346が構成される。抵抗素子340の抵抗値R_340と抵抗値R_342_Wとの比が1:Wとなるようにする。通常動作時にはスイッチ344-1のみをオンさせ残りはオフさせて使用し、多重加算AD変換処理にはスイッチ344_Wのみをオンさせ残りはオフさせて使用することで、電流電圧変換用の抵抗値は通常動作時に対してW倍になる。

なお、ここで示した電流電圧変換部346の構成は一例に過ぎず、抵抗素子の直列回路や並列回路とスイッチの組合せにより、様々な回路構成をとることができる。電流電圧変換時の抵抗値を、多重加算AD変換処理時(デジタル積分処理時)には通常処理時に対してW倍にすることができるものであればどのような構成を採ってもよい。

図7B(1)に示す参照信号SLP_ADC の生成動作のように、DA変換部270の電流電圧変換用の抵抗値を通常動作時に対してW倍になるようにすれば、DA変換部270の規定電流やカウントクロックを変更しなくても、1クロック当たりの電圧変化ΔSLPdacはW倍になる。よって、AD変換用の参照信号SLP_ADC の傾きを第1実施形態に対してW倍にできる。このとき、図7B(2)に示す全体動作のように、カウンタ部254については、カウントクロックCKcnt1に対してW倍(図では2倍を示す)の周波数のカウントクロックCKcntWを使用することで、同一の画素信号電圧Vxについては同じカウントデータが毎回得られ、結果的にW倍したデータが得られる。第4実施形態でも、AD変換の動作を高速化することで、多重加算AD変換処理によるフレームレート低下を解決できる。

このとき、電流電圧変換用の抵抗値は通常動作時に対してW倍になっているので、参照信号SLP_ADC が1回当たりの消費電流は第1実施形態に対して1/Wになり、これが1水平走査期間内にW回繰り返される。よって、電流電圧変換部分では、消費電流は概ね第1実施形態と同じになると考えてよく、高速化による消費電流の上昇が発生しない。加えて、DA変換部270を動作させるカウントクロックCKdac の周波数は第1実施形態と同様で高速化する必要がなく、カウンタ部312での電力消費の上昇もない。よって、第4実施形態の仕組みは、高速化による消費電流の上昇を、前述の第3実施形態よりも低く抑えることができる。DA変換部270の電流電圧変換を抵抗で高速化する第4実施形態の仕組みでは、DA変換部270の消費電流としては変化がなく、DA変換部270へのクロック速度も同じであり、参照信号生成部27での消費電力を増やすことなく、フレームレート低下を解決できる利点がある。

<固体撮像装置:第5実施形態>
図8および図8Aは、第5実施形態の固体撮像装置を説明する図である。ここで、図8は、第5実施形態の固体撮像装置1Eの概略構成図である。ここでは、第1実施形態に対する変形例で示すが、第2〜第4実施形態に対しても同様の変形を加えることができる。図8Aは、第5実施形態の固体撮像装置1Eの動作を説明するためのタイミングチャートである。

第5実施形態は、フレームレートとは別の観点から多重加算AD変換処理の動作を高速化するものである。第1実施形態の仕組みでは、2回目以降の処理時には、AD変換用の参照信号SLP_ADC の変化のさせ方は1回目と同じにしているので、参照信号SLP_ADC を準備状態の電位(図では最大電位)に戻すまでの時間や整定時間が必要になってくる。第5実施形態では、この点を解消するものであり、1回目の処理が終わったときの参照信号SLP_ADC の最終値から、同一の傾きで逆方向(つまり符号を逆)に変化させる(逆向きの参照信号SLP_ADC を生成する)ことで参照信号SLP_ADC を準備状態の電位に戻す時間の短縮を図る。

参照信号SLP_ADC を、同一の傾きで逆方向に変化させるに当たっては、DA変換部270のカウンタ部312をアップカウントとダウンカウントを切替可能に構成する。そして、カウンタ部312を、1回目の処理が終わったときの最終値から、1回目とは逆のカウントモードで動作させればよい。たとえば、1回目をアップカウント(プラスカウント)としているときは2回目はダウンカウント(マイナスカウント)にする。なお、繰返し回数Wが3以上のときには、奇数回目は1回目、偶数回目は2回目と同じ状態で、参照信号SLP_ADC を変化させればよい。

この制御のため、図8に示すように、DA変換部270には、通信・タイミング制御部20から何回目の処理であるのかを制御する制御信号SEL が供給される。DA変換部270は、この制御信号SEL を多重加算AD変換処理時に特有の参照信号SLP_ADC の変化方向を制御する制御信号として使用する。カウンタ部312をアップカウントとダウンカウントを切替可能に構成し、カウントモードを奇数回目と偶数回目とで異なるようにする簡易な構成で、参照信号SLP_ADC の変化方向を切り替えることができる利点がある。

AD変換部250では、このAD変換用の参照信号SLP_ADC の変化の向きを、奇数回目と偶数回目の各処理で逆転させることに応じた対応を採る。具体的には、第5実施形態の固体撮像装置1EのAD変換部250において、カウンタ部254は、偶数回目の処理でも、比較部252からの比較出力Coに基づくカウントイネーブル信号ENがHレベルのときにカウント動作を行なうようにすればよい。

たとえば図8Aに示すように、奇数回目の処理時には、参照信号SLP_ADC の変化開始時点では、参照信号SLP_ADC の方が画素信号電圧Vxよりも高く比較出力Coやカウントイネーブル信号ENはHにある。そこで、カウンタ部254は、奇数回目の処理時には、参照信号SLP_ADC の変化開始とともにカウント動作を開始し、参照信号SLP_ADC と画素信号電圧Vxが交差してカウントイネーブル信号ENがLに変化したときに停止する。

一方、偶数回目の処理時には、参照信号SLP_ADC の変化開始時点では、参照信号SLP_ADC の方が画素信号電圧Vxよりも低く比較出力Coやカウントイネーブル信号ENはLにある。そこで、カウンタ部254は、偶数回目の処理時には、参照信号SLP_ADC の変化開始時にはカウント動作を開始せず、参照信号SLP_ADC と画素信号電圧Vxが交差してカウントイネーブル信号ENがHに変化したときに開始する。

つまり、本事例では、カラムAD変換部26内のカウンタ部254は、奇数回目の処理時には参照信号SLP_ADC と画素信号電圧Vxが交差するまでカウントを行ない、偶数回目の処理時には参照信号SLP_ADC と画素信号電圧Vxが交差してからカウントを行なうように対応を採るだけでよい。比較部252から出力される比較出力Coに基づくカウントイネーブル信号ENがアクティブHの期間にカウント動作するという点においては何ら変更はなく、回路構成の変更も不要であり、対応が容易である。

<固体撮像装置:第6実施形態>
図9および図9Aは、第6実施形態の固体撮像装置を説明する図である。ここで、図9は、第6実施形態の固体撮像装置1Fにおけるノイズ特性に着目した簡易的な回路構成図である。図9Aは、第6実施形態の固体撮像装置1Fの動作を説明するタイミングチャートである。

第6実施形態は、多重加算AD変換処理を利用することで、回路の変更なしにノイズ特性だけを良くするものである。基本的な考え方は、加算平均をとることで、回路ノイズNcと量子化ノイズNqが1/√2^M倍されることで、“n−M”ビット精度ではあるがノイズ特性がnビットADよりも良い画像を出力するというものである。このとき、通常のnビットAD処理と“n−M”ビットの2^M回の加算処理は同じカウント数であり、平均化処理も不要であり、カウンタ部254は通常動作対応のものと同じビット数に対応した回路構成でよい。参照信号SLP_ADC の傾きをW倍にして繰返し回数Wの多重加算AD変換処理を行なう場合でも同様である。また、2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすWのときに参照信号SLP_ADC の傾きを2^M倍にしたときは、“n−M”ビットの繰返し回数Wの多重加算AD変換処理はnビットAD処理のカウント値以下となるので、カウンタ部254は通常動作時のものと同じ回路構成でよい。以下では、理解を容易にするため、特段の断りのない限り、W=2^Mの場合で説明する。

この実現のため、図9に示すように、第6実施形態の固体撮像装置1Fの通信・タイミング制御部20は、多重加算AD変換処理時にも、カウンタ部254を動作させるクロックとして、通常時と同じカウントクロックCKcnt1をカウンタ部254に供給する。

一方、参照信号生成部27については、図中の矢指A,B,Cの何れかを採用して、参照信号SLP_ADC の傾きを、多重加算AD変換処理時には通常動作時に対して2^M倍にする。矢指Aは、2^M倍のカウントクロックCKdac2^Mを使用してDA変換部270のカウンタ部312のクロック動作を高速化する手法である(第3実施形態を参照)。矢指Bは、抵抗素子340の抵抗値R_340と抵抗素子342_Mの抵抗値R_342_Mとの比が1:2^Mとなるように、電流電圧変換の抵抗値切替えで高速化する手法である(第4実施形態を参照)。矢指Cは、基準電流値I_0を2^M倍とするもので、電流電圧変換の電流切替えで高速化する手法である。

多重加算AD変換処理時には、通常時と同じ速度でカウンタ部254を動作させ、かつ、参照信号SLP_ADC の傾きを通常時に対して2^M倍にすれば、AD変換の分解能は1/2^M倍となる。図9Aでは、n=10、M=1で繰返し回数Wが2の場合を示しており、通常動作時には10ビットのAD変換レンジになり、多重加算AD変換処理時には9ビットのAD変換となる。

このときのノイズ特性について吟味すると次のようになる。先ず、回路ノイズNc、量子化ノイズNqとすると、合計の回路起因のランダムノイズNtotal は√(Nc^2+Nq^2)となる。ここで、参照信号比較型のAD変換方式の回路ノイズNcは、ほぼ参照信号生成部27(詳しくはDA変換部270)や比較部252のノイズによって決まる。nビット,“n−M”ビットの変更手法としては、参照信号生成部27での電流値ステップ(ΔSLPadc)で決まるが、この際の回路ノイズとしては電流電圧変換用の抵抗素子340,342とその抵抗に流す電流値で決まるため、参照信号生成部27の出力での回路ノイズは矢指A〜Cの何れの手法を採ってもほぼ同じと考えてよい。

一方、ビット数をX、分解能Δとすると、量子化ノイズNqはΔ/√12となるので(下記文献を参照)、nビット時の方(Nq_n=Δ_n/√12)が、“n−M”ビット時(Nq_n-M=Δ_n-M/√12よりも小さい。つまり、“n−M”ビット化によりビット精度を落とすことになるので量子化ノイズは増えてしまう。

文献:湯川彰,“ミックスト・シグナルLSI設計における信号の取り扱い−周波数領域,サンプリング,A−D/D−A変換時の問題”,Design Wave Magazine 2004 10月号,CQ出版社,p87〜93;特に、91ページ,「A−D変換によって現われる量子化ノイズ」

ここで、2^M回分の加算平均をとることでノイズ特性は1/√2^M倍になるため、回路ノイズ>量子化ノイズであれば、“n−M”ビット化による量子化ノイズの増えに対し、回路ノイズや量子化ノイズの1/√2^M倍の減少分が勝るため、ノイズ特性の良い“n−M”ビットのAD変換処理が可能になる。2^(M−1)<W≦2^Mを満たすWについても同様に考えられる。

<固体撮像装置:第7実施形態>
図10〜図10Bは、第7実施形態の固体撮像装置を説明する図である。ここで、図10は、第7実施形態の固体撮像装置1Gにおけるノイズ特性に着目した簡易的な回路構成図である。図10Aは、第7実施形態の固体撮像装置1Gの動作を説明するためのタイミングチャートである。図10Bは、第7実施形態の固体撮像装置1Gの動作における量子化ノイズを説明するための図である。

第7実施形態は、第6実施形態のように多重加算AD変換処理時には“n−M”ビット精度で処理するが、量子化ノイズを増やさないようにすることで、さらに、ノイズ特性がnビットADよりも良い画像を出力するというものである。つまり、第6実施形態の仕組みでは、カウンタ部254のカウントクロックCKcnt1の速度を上げることができず、ビット精度を落とす場合、回路起因のランダムノイズは抑えることができるが、反面量子化ノイズが増えてしまう問題があるが、その対策を採ったのが第7実施形態である。

先ず第7実施形態でも、通常のnビットAD処理と“n−M”ビットの2^M回の加算処理は同じカウント数であり、平均化処理も不要であり、カウンタ部254は通常動作対応のものと同じビット数に対応した回路構成でよい。参照信号SLP_ADC の傾きをW倍にして繰返し回数Wの多重加算AD変換処理を行なう場合でも同様である。また、2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすWのときに参照信号SLP_ADC の傾きを2^M倍にしたときは、“n−M”ビットの繰返し回数Wの多重加算AD変換処理はnビットAD処理のカウント値以下となるので、カウンタ部254は通常動作時のものと同じ回路構成でよい。以下では、理解を容易にするため、特段の断りのない限り、W=2^Mの場合で説明する。

量子化ノイズを増やさないようにするための基本的な考え方は、各回の処理におけるカウンタ部254用のカウントクロックCKcnt1と参照信号SLP_ADC の位相を“1/2^M”LSBずつ相対的にずらして処理することである。このような第7実施形態の手法を、「位相シフト(ずらし)を併用した」多重加算AD変換処理やW回加算AD変換処理やW回積分AD変換処理と称する。

「相対的」であるから、各回の処理時にDA変換部270では第6実施形態と同じタイミングで参照信号SLP_ADC を変化させつつ、カウンタ部254ではカウントクロックCKcnt1の位相の方を“1/2^M”LSBずつずらす第1の手法を採ることができる。また、これとは逆に、各回の処理時にカウンタ部254では第6実施形態と同じカウントクロックCKcnt1を使用しつつ、参照信号SLP_ADC の位相の方を“1/2^M”LSBずつずらす第2の手法を採ることができる。もちろん、これら2つの手法を組み合わせることもできる。動作例を示した図10Aや図10Bでは、第2の手法で示す。

この実現のため、図10に示すように、第7実施形態の固体撮像装置1Gの通信・タイミング制御部20は、多重加算AD変換処理時には、カウンタ部254を動作させるクロックとして、たとえば第1の手法を採る場合、通常時と同じ周波数であるが、位相が“1/2^M”LSBずつシフトしたカウントクロックCKcnt1をカウンタ部254に供給する(矢指D)。カウントクロックCKcnt1の位相をずらす仕組みとしては、公知の様々な回路構成を採用し得る。ここではその詳細は割愛するが、たとえば、カウントクロックCKcnt1をシフトレジスタに入力し、カウントクロックCKcnt1に対して2^M倍のクロックで順次シフトさせ、所定のシフト段からの出力をカウンタ部254に供給するなどの手法を採用できる。

一方、参照信号生成部27については、第1・第2の手法の何れを採るかに拘わらず、図中の矢指A,B,Cの何れかを採用して、参照信号SLP_ADC の傾きを、多重加算AD変換処理時には通常動作時に対して2^M倍にする。この点は第6実施形態と同様である。また、第2の手法を採る場合は、通信・タイミング制御部20は、参照信号SLP_ADC の位相を“1/2^M”LSBずつずらさせる制御信号PHをDA変換部270に供給する(矢指E)。参照信号SLP_ADC の位相をずらす仕組みとしては、カウントクロックCKdac の位相を“1/2^M”LSBずつずらせばよく、カウントクロックCKcnt1の位相をずらす仕組みと同じ手法を採用できる。

第6実施形態では、多重加算AD変換処理時のAD変換の分解能は1/2^M倍となるが、各回の処理時にカウントクロックCKcnt1と参照信号SLP_ADC の位相を“1/2^M”LSBずつ相対的にずらすと、等価的に分解能を2^M倍にできる。これは、概念的には、各回のAD変換時のサンプリング点の位相を“1/2^M”LSBずつずらすことで、1回の処理では区別できていない範囲(1LSB分)が“1/2^M”LSB単位で峻別できるようになることに基づく。その結果、トータルでは分解能の低下を抑えることができ、各回のAD変換時のビット精度を落としてもノイズの低減が可能になる。

たとえば、図10Aや図10Bでは、n=10,M=1で繰返し回数Wが2の場合を示している。通常時の10ビット精度に対して多重加算AD変換処理時には参照信号SLP_ADC の分解能を9ビット対応に落とした上で、各回の参照信号SLP_ADC の各電位レベルを、落とした分解能の0.5LSBずらす。たとえば、P相処理時には1回目に対して2回目では0.5LSBずらし、D相処理時にも1回目に対して2回目では0.5LSBずらす。落とした(9ビット時)分解能の0.5LSBは、落とす前(10ビット時)の分解能の1LSBと同じである。こうすることにより、多重加算AD変換処理時にビット精度を落とす仕組みを採用する場合に、量子化ノイズの方が大きい場合でも、ノイズを増やさずにAD変換ができる。

このことを、より簡単な例で説明する。画素信号電圧Vxのダイナミックレンジが256mVで、DA変換部270の分解能を9ビットに落とすとする。回路起因のランダムノイズは無いものとする。LSBは0.5mVであるが、0.5LSBずらさない場合は、量子化誤差が最大0.25mVとなる。画素信号電圧Vxが0.5mVずれる度に最終的な数値が2変わるためである。しかし、0.5LSB、つまり0.25mVずらした場合、量子化誤差は最大0.125mVとなる。画素信号電圧Vxの電位が0.25mVずれるごとに最終的な数値が1変わるためである。

たとえば、図10Bに示すように、1回目の処理時には、9ビットのLSB(0.5mV)内であれば同じカウントになる。2回目の処理時に、カウントクロックCKcnt1と参照信号SLP_ADC の位相を“1/2^M”LSBずらすと、その1LSBの中間に対して、画素信号電圧Vxが上側にあるのか下側にあるのかによって、カウント値が異なってくる。たとえば、10進法換算で1回目の処理時には100である画素信号電圧Vx_1,Vx_2について、1LSBの中間に対して上側にある画素信号電圧Vx_1では2回目の処理時にも100が得られ、これを平均化すれば100となる。一方、1LSBの中間に対して下側にある画素信号電圧Vx_2では、2回目の処理時には101が得られ、これを平均化すれば100.5となる。各回では9ビット精度で処理しているが位相シフトを併用した2回積分により“0.5”カウント分を峻別していることになり、10ビット処理時のLSBと同じ精度(分解能)が得られていると考えてよい。

図示を割愛するが、繰返し回数W=4の場合は、落とした分解能の1/4LSBずらせばよい。つまり、分解能を落とす前の1LSB分ずつずらすとよい。P相・D相の各1回目の参照信号SLP_ADC を基準として、2回目の参照信号SLP_ADC の位相を1/4LSBずらし、3回目の参照信号SLP_ADC の位相を2/4LSBずらし、4回目の参照信号SLP_ADC の位相を3/4LSBずらす。

一般展開すれば、カウンタ部254は通常時と同じカウントクロックCKcnt1を使用しつつ、参照信号生成部27は参照信号SLP_ADC の傾きを2^M倍にし、各回のAD変換時のサンプリング点の位相を“1/2^M”LSBずつずらすとよいことが理解されるであろう。また、W=2^Mの場合に限らず、2以上の任意の正の整数でもよい。カウンタ部254は通常時と同じカウントクロックCKcnt1を使用しつつ、参照信号生成部27は参照信号SLP_ADC の傾きをW倍にし、各回のAD変換時のサンプリング点の位相を1/WLSBずつずらすとよいことが理解されるであろう。

<固体撮像装置:第8実施形態>
図11および図11Aは、第8実施形態の固体撮像装置を説明する図である。ここで、図11は、第8実施形態の固体撮像装置1Hの動作を説明するためのタイミングチャートである。図11Aは、第8実施形態の固体撮像装置1Hの動作の効果を説明する図である。

第8実施形態の固体撮像装置1Hの概略構成図は図示を割愛するが、たとえば第3実施形態の仕組みをベースとして説明する。ここでは、多重加算AD変換処理の部分については第3実施形態をベースとして説明するが、第3実施形態に限らず、その他の実施形態も利用できる。

第8実施形態は、複数の画素間で加算処理や減算処理を実行する際に、第1〜第7実施形態で説明した多重加算AD変換処理の仕組みを利用して係数設定を行なうことにより、複数の処理対象信号の積和演算結果のデジタルデータを取得するものである。重心位置調整機能付きの加算処理や、減算処理を利用したエッジ検出処理や、空間フィルタ処理や、画像圧縮処理で使われる離散的コサイン変換などのアプリケーションが考えられる。なお、演算結果に対する平均化処理については、第1・第2実施形態の何れをも採用できる。

カウントモードの組合せを同一にしてカウント動作を繰り返し行なうことで複数の画素信号間での加算演算を実現することや、カウントモードの組合せを切り替えて(具体的には組合せを逆にする)カウント動作を繰り返し行なうことで複数の画素信号間での差分(減算)演算を実現することができる。このとき、各画素信号電圧VxのP相・D相のそれぞれについて繰返し回数Wの多重加算AD変換処理を実行すれば、その画素信号電圧VxについてはW倍したデータが得られる。係数Wk、各画素データDkとすれば、複数画素間での積和演算結果のデジタルデータDout =W1・D1±W2・D2±W3・D3±…が取得される。

この実現のため、第8実施形態の固体撮像装置1Hは、繰返し回数Wを指示するため、たとえば、第3実施形態の仕組みを利用する場合であれば、通信・タイミング制御部20は、通常時に対してW倍の周波数のカウントクロックCKcntWをカウンタ部254に供給するし、通常時に対してW倍の周波数のカウントクロックCKdacWをDA変換部270に供給する。

たとえば、2×2加算の場合、加重比率を変更することで重心を揃えることができることは特開2006−174325号公報で示されている。このとき、図11に示すように、最初の行(VやV+1)の単位画素3については3回の加算処理を行ない、加算対象画素行(V+2やV+3)の単位画素3については通常のカウント動作を行なう。これら2画素分のデータをAD変換部250のカウンタ部254で加算することで、(V行目画素×3倍)+(V+2行目画素×1倍)のデータを保持することができる。

なお、加算データの平均化は、既に述べたように、デジタル演算部29での平均化(第1実施形態)や、AD変換部250内のビットシフト(第2実施形態)、のどちらも可能である。

結果として得られる画素信号の重心のイメージを図11Aに示す。色ごとの重心が等間隔になっていることが分かる。このように、複数の画素信号を加算する場合に、色フィルタ配列に応じて、画素の読み出し加算比率を多重加算AD変換処理を利用して変更することで、加算後の重心を制御することができる。

なお、ここでは2行での処理例を示したが、カウンタ部254のアップダウンカウント機能を使って3行以上に亘って 加減算(符号や係数を含む積和演算)処理を実現することにより様々な形態の演算画像を取得することができる。その一利用形態としては、カラムAD変換部26の外部に特殊な回路を用いることなく、1次元の空間フィルタ処理の機能を実現できるようになる。たとえば、“1,−3,1”や“−1,3,−1”とすれば中央画素強調の空間フィルタを実現することができるし、“−1,0,1”とすれば微分フィルタを実現することができる。また、たとえば、3画素の全ての係数を同じにした加算処理にすれ単純な平滑化フィルタ処理を実現できるし、3画素の内の周辺画素の係数よりも中央画素の係数を大きくすれば中央画素を強調する重付け加算処理を実現することができる。

<撮像装置:第9実施形態>
図12は、第9実施形態を説明する図である。第9実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図12は、その撮像装置8の概略構成図である。

撮像装置としても、少なくとも1画素分の画素信号電圧Vxについては多重加算AD変換処理を行なうことで、ノイズ低減やダイナミックレンジ拡大ができる仕組みを実現できるようになる。この際、たとえば少なくとも、繰返し加算Wの設定や、カウントクロックCKcnt ,CKdac の周波数設定や、参照信号SLP_ADC の傾き設定など、多重加算AD変換処理に関わる制御は、外部の主制御部において、制御用の指示情報を通信・タイミング制御部20に対するデータ設定で任意に指定できるようにする。多重加算AD変換処理を行なわない通常の参照信号比較型のAD変換処理の制御もできるようにするのがよい。

具体的には、撮像装置8は、撮影レンズ802、光学ローパスフィルタ804、色フィルタ群812、画素アレイ部10、駆動制御部7、カラムAD変換部26、参照信号生成部27、カメラ信号処理部810を備えている。図中に点線で示しように、光学ローパスフィルタ804と合わせて、赤外光成分を低減させる赤外光カットフィルタ805を設けることもできる。

撮影レンズ802は、蛍光灯や太陽光などの照明下にある被写体Zの像を担持する光Lを撮像装置側に導光して結像させる。色フィルタ群812は、たとえばR,G,Bの色フィルタがベイヤー配列とされている。駆動制御部7は、画素アレイ部10を駆動する。読出電流制御部24は、画素アレイ部10から出力される画素信号の動作電流を制御する。カラムAD変換部26は、画素アレイ部10から出力された画素信号に対してCDS処理やAD変換処理などを施す。参照信号生成部27は、カラムAD変換部26に参照信号SLP_ADC を供給する。カメラ信号処理部810は、カラムAD変換部26から出力された撮像信号を処理する。

カラムAD変換部26の後段に設けられたカメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900を有する。撮像信号処理部820は、信号分離部822と、色信号処理部830と、輝度信号処理部840と、エンコーダ部860を有する。

信号分離部822は、色フィルタとして原色フィルタ以外のものが使用されているときにカラムAD変換部26のAD変換機能部から供給されるデジタル撮像信号をR(赤),G(緑),B(青)の原色信号に分離する原色分離機能を具備する。色信号処理部830は、信号分離部822によって分離された原色信号R,G,Bに基づいて色信号Cに関しての信号処理を行なう。輝度信号処理部840は、信号分離部822によって分離された原色信号R,G,Bに基づいて輝度信号Yに関しての信号処理を行なう。エンコーダ部860は、輝度信号Y/色信号Cに基づいて映像信号VDを生成する。

色信号処理部830は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。輝度信号処理部840は、図示を割愛するが、たとえば、高周波輝度信号生成部と、低周波輝度信号生成部と、輝度信号生成部を有する。高周波輝度信号生成部は、信号分離部822の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号YHを生成する。低周波輝度信号生成部は、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号YLを生成する。輝度信号生成部は、2種類の輝度信号YH,YLに基づいて輝度信号Yを生成しエンコーダ部860に供給する。

エンコーダ部860は、色信号副搬送波に対応するデジタル信号で色差信号R−Y,B−Yをデジタル変調した後、輝度信号処理部840にて生成された輝度信号Yと合成して、デジタル映像信号VD(=Y+S+C;Sは同期信号、Cはクロマ信号)に変換する。エンコーダ部860から出力されたデジタル映像信号VDは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、DA変換によってデジタル映像信号VDがアナログ映像信号Vに変換される。

本実施形態のカメラ制御部900は、マイクロプロセッサ(microprocessor)902、読出専用の記憶部であるROM(Read Only Memory)904、RAM(Random Access Memory)906、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ902は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPU(Central Processing Unit )を代表例とする電子計算機の中枢をなすものと同様のものである。906は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータ(microcomputer )とも称する。

カメラ制御部900は、システム全体を制御するものであり、多重加算AD変換処理との関係においては、加算回数や、カウントクロックCKcnt ,CKdac の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、通常の参照信号比較型のAD変換処理や多重加算AD変換処理を制御するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/F(インタフェース)908を備える。

記録媒体924は、たとえば、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理(電子シャッタ制御を含む)、多重加算AD変換処理のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。

メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納(インストール)する。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置8は、駆動制御部7およびカラムAD変換部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、固体撮像装置1について述べたように、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置1を利用してもよいのは言うまでもない。また、図では、画素アレイ部10や駆動制御部7やカラムAD変換部26や参照信号生成部27やカメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で、撮像装置8を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置1におけるモジュールとの関係においては、図示のように、画素アレイ部10(撮像部)と、AD変換機能や差分(CDS)処理機能を具備したカラムAD変換部26などの画素アレイ部10側と密接に関連した信号処理部(カラムAD変換部26の後段のカメラ信号処理部は除く)が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1の後段に、残りの信号処理部であるカメラ信号処理部810を設けて撮像装置8の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部10と撮影レンズ802などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1に加えて、カメラ信号処理部810をもモジュール内に設けて、撮像装置8の全体を構成するようにしてもよい。また、固体撮像装置1におけるモジュールの形態として、カメラ信号処理部810を含めてもよく、この場合には、事実上、固体撮像装置1と撮像装置8とが同一のものと見なすこともできる。このような撮像装置8は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置8においては、前述の固体撮像装置1の全ての機能を包含して構成されており、前述の固体撮像装置1の基本的な構成および動作と同様とすることができ、通常の参照信号比較型のAD変換処理だけでなく多重加算AD変換処理を行なう仕組みを実現できるようになる。

<電子機器への適用>
図13は、第10実施形態を説明する図である。第10実施形態は、前述の固体撮像装置1の各実施形態に採用していたAD変換処理の仕組みを電子機器に適用したものである。つまり、第10実施形態は、固体撮像装置以外の電子機器に本発明に係るAD変換処理方法やAD変換処理装置を適用する事例を示したものである。図13は、その電子機器の概略構成図である。

第1〜第9実施形態では、参照信号比較型のAD変換処理を同一信号についてW回繰り返す多重加算AD変換処理を固体撮像装置1や撮像装置8に適用した例で説明したが、その適用範囲は、固体撮像装置などに限らない。参照信号比較型のAD変換処理を基本とする多重加算AD変換処理は、物理的な性質が同一の複数の信号間での積和演算結果のデジタルデータを取得するデータ処理の仕組みを必要とするあらゆる電子機器に適用できる。電子機器としても、少なくとも1つの処理対象信号ついては多重加算AD変換処理を行なうことで、ノイズ低減やゲインアップやダイナミックレンジ拡大ができる。

図示した電子機器700は、固体撮像装置1の欠陥画素を診断したり、あるいは動体検出処理をしたりするなど、積和演算結果に基づく様々な処理機能を持つ。具体的には、電子機器700は先ず、アナログの処理対象信号を生成する信号生成部701を備える。信号生成部701は、固体撮像装置1の画素アレイ部10から出力される画素信号電圧Vxを処理対象信号をして利用する構成となっている。つまり、本実施形態でも、処理対象信号としては、前記第1〜第9実施形態と同様に、固体撮像装置1の画素アレイ部10から出力される画素信号(画素信号電圧Vx)であるものとする。ただしこれは一例に過ぎず、積和演算に耐え得るように、物理的な性質が同一である信号である限り、画素信号に限らず任意の信号であってよい。

電子機器700はまた、図中の中央部分に示す分割線の左側に配された、当該電子機器700の全体の動作を制御するパーソナルコンピュータなどを利用した制御装置702と、分割線の右側に配された、AD変換装置705を備える。AD変換装置705には、信号生成部701から画素信号電圧Vxが供給される。なお、分割線で制御装置702とAD変換装置705とを分けるのではなく、その両者を含んで、複数の信号間での積和演算結果のデジタルデータを得るデータ処理装置の機能を持つ1つのAD変換部706(AD変換装置)として構成してもよい。

AD変換部706(AD変換装置705)は、比較部752およびカウンタ部754を有する。比較部752は、信号生成部701(固体撮像装置1)から取り込んだアナログの画素信号をデジタルデータに変換する。比較部752は比較部252に、カウンタ部754はカウンタ部254にそれぞれ対応するものであり、それらの基本的な動作は、前記第1〜第8実施形態の比較部252やカウンタ部254と同様である。

制御装置702は、AD変換装置705を制御する機能要素として、比較部752にAD変換用の参照電圧を供給する参照信号生成部727と、参照信号生成部727やカウンタ部754を制御するタイミング制御部720を備えている。タイミング制御部720は通信・タイミング制御部20に、参照信号生成部727は参照信号生成部27にそれぞれ対応するものであり、それらの基本的な動作は、第1〜第8実施形態の通信・タイミング制御部20や参照信号生成部27と同様である。

制御装置702は、積和演算処理対象の一方のデータを保持するデータ記憶部728と、カウンタ部754で得られた積和演算結果のデータD8に基づき固体撮像装置1を診断したりその他の判定処理をしたりするなどの機能を持つ判定・診断部730を備える。

このような電子機器700の構成において、固体撮像装置1の欠陥画素を診断する機能を実現するには、先ず比較対象となる正常な(画素欠陥のない)固体撮像装置1の画素データ(正常データという)を取得し、この後、診断対象の固体撮像装置1から画素信号を読み出して、正常データとの間で差分処理を行ない、その結果に基づいて欠陥の有無を診断する。画素欠陥としては、たとえば暗時欠陥と明時欠陥とを診断するのがよく、暗時欠陥の診断のためには、固体撮像装置1を非露光状態にして正常データの取得や診断を行ない、また、明時欠陥の診断のためには、たとえば全白撮影状態として固体撮像装置1の正常データの取得や診断を行なう。

正常データを取得する場合、AD変換装置705(AD変換部706)は、比較対象となる正常な固体撮像装置1から画素信号電圧Vxを取得し、第1実施形態などで説明したと同様にして、参照信号生成部727から供給される参照信号SLP_ADC と画素信号電圧Vxを比較部752で比較する。

なお、本実施形態では、正常データを取得する際には、タイミング制御部720は、カウンタ部754や参照信号生成部727に対して、W回の多重加算AD変換処理を行ない、かつその結果に対してW回に対応した平均化を行なうように指示する。これは、画素信号電圧VxについてW回繰り返してAD変換することで、高ゲインでデジタルデータに変換し、かつ高ゲインでデジタルデータを通常のレベルに戻すことを意味する。

カウンタ部754は、参照信号生成部727による参照信号SLP_ADC の生成と同時にタイミング制御部720にて指示されたカウントモードにてカウントクロックCK0(通常時はCKcnt1、多重加算時はCKcntWなど)に基づきカウント処理を開始する。ここでは、タイミング制御部720は、カウンタ部754のカウントモードを、リセットレベルの処理時にはダウンカウントモードに設定し、信号レベルについてはアップカウントモードに設定することとする。これは、信号成分Vsig に対応する画素データとして正のデータを取得することを意味する。

カウンタ部754は、比較部752の比較処理で用いる参照信号SLP_ADC の生成時点から画素信号電圧Vxと参照信号SLP_ADC とが一致する時点までのカウントクロックCK0を計数し、係数結果を自前の登録データD9aとして画素位置を対応付けてデータ記憶部728に登録する。AD変換装置705は、このような処理を、撮像信号の全画素について繰り返す。

なお、正常データの取得は、必ずしもAD変換装置705を利用して取得するものでなくてもよく、たとえば、外部の機器にて正常データを取得し、この外部の機器から入力される登録データD9bを画素位置と対応付けてデータ記憶部728に登録するようにしてもよい。あるいは、正常時のデータは、画素位置に関わらず一定である(ムラはない)とすることもでき、この場合には、正常データの取得は不要である。

暗時欠陥や明時欠陥の診断時には、固体撮像装置1を、各診断に応じた所定の露光状態とする。タイミング制御部720は、好ましくはW回の多重加算AD変換処理を行なうように指示する。暗時欠陥の診断時には加算平均化処理を行なわずゲインアップしたデータを取得し、明時欠陥の診断時には加算平均化処理を行なうことで通常レベルのデータを取得するようにする。

たとえば、タイミング制御部720は先ず、カウンタ部754のカウントモードを、リセットレベルについてはアップカウントモードに設定し、信号レベルについてはダウンカウントモードに設定する。これは、信号成分Vsig に対応する画素データとして負のデータを取得することを意味する。また、タイミング制御部720は、参照信号生成部727に対して、参照信号SLP_ADC の傾きを、通常時に対してW倍になるようにし、さらにカウンタ部754に対して通常時時に対してW倍高速で、AD変換をW回繰り返すように指示する。これは、各回では画素信号電圧Vxを通常時と同じゲインでデジタルデータに変換し、これをW回繰り返すことで、信号成分Vsig に対応する画素データとして負のデータをW倍して取得することを意味する。

タイミング制御部720は、カウンタ部754に対して初期値制御信号CN7を発し、処理対象の画素位置と同じ画素位置の正常時の画素データをデータ記憶部728から読み出してカウント処理の初期値とするように指示する。AD変換装置705は、診断対象の固体撮像装置1からアナログの画素信号電圧Vxを取得し、先ず比較部752において、参照信号生成部727から供給される所定の傾きで変化する参照信号SLP_ADC と画素信号電圧Vxとを比較する。カウンタ部754ではその比較結果に基づきカウントクロックCK0を計数する。

判定・診断部730は、カウンタ部754にて得られるカウント値が示す、正常時と実働時の差を表わす積和演算データD8を欠陥判定データとして用いて、画素欠陥の有無を判定する。ここで、カウント結果としては、正常時の画素データから実働時の画素データを差し引いた値が得られる。画素欠陥がなければ、得られるカウント値は、誤差成分やノイズ成分だけとなり、十分に小さいと考えてよい。これに対して、画素欠陥がある場合には、正常時と実働時の画素データに大きな差が現われる。よって、判定・診断部730は、画素欠陥の判定に際しては、誤差成分やノイズ成分などによる誤判定を防止するべく、カウンタ部754にて得られる積和演算データD8が一定以上である場合に、画素欠陥があるものと判定するのがよい。

このように、電子機器700を画素欠陥診断に用いる場合、比較部752とカウンタ部754の組合せからなるAD変換部706を用いて、正常デバイスと診断対象デバイスとの間で画素データの差分処理を行なうようにした。これにより、正常状態に対する実働状態の差を示すデジタルデータを、実働状態の画素信号についてAD変換をする際に、第1〜第8実施形態で説明したと同様に、直接にカウンタ部754の出力として得ることができる。W回の多重加算AD変換処理を適用することで、S/Nの良好な診断データを用いて画素欠陥診断ができる。暗時欠陥の診断時には多重加算AD変換処理によるゲインアップ機能を利用することで、診断に十分なレベルのデータが得られる。

なお、ここでは画素欠陥診断への適用例で説明したが、W回の多重加算AD変換処理の適用例はこれに限らない。たとえば、動体検出機能を実現する際には、現フレームの画素信号電圧Vxを固体撮像装置1から読み出して、前フレームの画素信号電圧Vxとの間で差分処理を行ない、その結果に基づいて動体を検出する。このとき、W回の多重加算AD変換処理を適用することで、S/Nの良好な動体検出データを取得できる。

<第1比較例>
図14および図14Aは、第1比較例を説明する図である。第1比較例は、特開2006−222782号公報に記載されている仕組みである。図14に示すように、第1比較例では、多重積分型としてデジタル積分器を2段構成にし、2段目の分解能を高いものを使うことで平均化によるノイズの改善を行なっている。

しかしながら、2段構成にすることによるレジスタの増加や列ごとに比較電圧発生回路が必要になり、回路規模やレイアウトが大きくなる。また、参照信号SLP_ADC を生成する回路(本実施形態の参照信号生成部27に相当)を共通で使用するカラムAD方式では、図14Aに示すように、平均化モードを画素ごとに設定する必要がありカラムで共通の参照信号SLP_ADC を用いる構成での実現は困難である。これに対して、本実施形態の仕組みは、前記の説明から明らかなように、カラムで共通の参照信号SLP_ADC を用いて多重積分処理が実現できる。

<第2比較例>
図15および図15Aは、第2比較例を説明する図である。第2比較例は、特開2005−269471号公報に記載されている仕組みである。図15に示すように、第2比較例は、容量アンプ形式のカラム処理回路にて複数回のリセット電圧および信号電圧を、電圧モードにて加算読み出しするものである。

しかしながら、この場合、図15Aに示すように、アナログ加算であるため、加算出力電圧の制限が電源電圧で決まり、加算回数(平均化回数)、つまりダイナミックレンジに制限がある。これに対して、本実施形態の仕組みは、デジタル領域での加算処理になるので、カウンタ部254やデータ記憶部256などを加算回数に対応したビット数にするなどの対処が必要であるものの、加算回数やダイナミックレンジは電源電圧の制約を受けない。

<第3比較例>
図16は、第3比較例を説明する図である。第3比較例は、特開2006−080937号公報に記載されている仕組みである。図16に示すように、第3比較例では、画素共有タイプで低照度、低露光時間時の使用において、加算によりS/Nの向上を行なうようにしている。

しかしながら、第2比較例と同様に、アナログ加算であるため、加算出力電圧の制限が電源電圧で決まり、加算回数やダイナミックレンジに制限がある。これに対して、本実施形態の仕組みは、第2比較例で説明したように、加算回数やダイナミックレンジは電源電圧の制約を受けない。

<第4比較例>
図17〜図17Bは、第4比較例を説明する図である。第4比較例は、特開2006−174325号公報に記載されている仕組みである。第4比較例で、複数の画素加算を行なう場合に、加重のかけ方として、容量の比率を変える(図17を参照)、蓄積時間を変える(図17Aを参照)、あるいは、アンプの増幅率を変える(図17Bを参照)というものである。

しかしながら、これらの方式では、追加のサンプリング容量やアンプ回路が必要になる。また、別手法でも蓄積時間と信号量をリニアに変化させる必要があるなどの問題がある。これに対して、本実施形態の仕組みは、デジタル領域での加算処理でよく、容量比率、蓄積時間、アンプ増幅率などを変更する必要はない。

<第5比較例>
図示を割愛するが、たとえば特開2006−33454号公報には、第1の蓄積時間と第2の蓄積時間の画素信号を加算演算することによりダイナミックレンジの広い画像を取得する仕組みが開示されている(第5比較例と称する)。この方式は、要するに、蓄積時間が異なる同一画素の信号を加算することで出力画素データのレンジを広げるものである。同一画素(つまり同一蓄積時間)のP相・D相それぞれについて複数回の加算を行なう本実施形態の仕組みとは考え方が全く異なる。

固体撮像装置の第1実施形態の概略構成図である。 第1実施形態のDA変換部の構成例を示す図である。 AD変換処理とCDS処理に着目した固体撮像装置の簡易的な回路構成図である。 多重加算AD変換の動作を説明するイメージ図である。 第1実施形態の固体撮像装置における多重加算AD変換とデジタルCDSを説明するタイミングチャートである。 第1実施形態の固体撮像装置の動作とフレームレートとの関係を説明する静止画撮影動作のイメージ図である。 第2実施形態の固体撮像装置の概略構成図である。 第2実施形態(第1例)の固体撮像装置に使用されるスイッチ部を説明する図である。 第2実施形態(第2例)の固体撮像装置に使用されるスイッチ部を説明する図である。 第2実施形態(第3例)の固体撮像装置に使用されるスイッチ部を説明する図である。 第3実施形態の固体撮像装置の概略構成図である。 第3実施形態の固体撮像装置の動作を説明する図である。 第4実施形態の固体撮像装置の概略構成図である。 第4実施形態の固体撮像装置において使用される参照信号生成部の構成例を示す図である。 第4実施形態の固体撮像装置における参照信号生成部の動作を説明する図である。 第5実施形態の固体撮像装置の概略構成図である。 第5実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第6実施形態の固体撮像装置におけるノイズ特性に着目した簡易的な回路構成図である。 第6実施形態の固体撮像装置の動作を説明するタイミングチャートである。 第7実施形態の固体撮像装置におけるノイズ特性に着目した簡易的な回路構成図である。 第7実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第7実施形態の固体撮像装置の動作における量子化ノイズを説明するための図である。 第8実施形態の固体撮像装置の動作を説明するためのタイミングチャートである。 第8実施形態の固体撮像装置の動作の効果を説明する図である。 撮像装置(第9実施形態)の概略構成図である。 電子機器(第10実施形態)の概略構成図である。 第1比較例を説明する図(その1)である。 第1比較例を説明する図(その2)である。 第2比較例を説明する図(その1)である。 第2比較例を説明する図(その2)である。 第3比較例を説明する図である。 第4比較例を説明する図(その1)である。 第4比較例を説明する図(その2)である。 第4比較例を説明する図(その3)である。 参照信号比較型のAD変換方式を適用した従来の固体撮像装置の構成例を示す図である。

符号の説明

1…固体撮像装置、10…画素アレイ部、12…水平走査部、14…垂直走査部、18…水平信号線、19…垂直信号線、20…通信・タイミング制御部、250…AD変換部、252…比較部、254…カウンタ部、256…データ記憶部、258…スイッチ部、26…カラムAD変換部、27…参照信号生成部、270…DA変換部、28…出力部、29…デジタル演算部、3…単位画素、302…電流源部、312…カウンタ部、314…オフセット生成部、340,342…抵抗素子、344…スイッチ、346…電流電圧変換部、7…駆動制御部、700…電子機器、701…信号生成部、702…制御装置、705…AD変換装置、706…AD変換部、720…タイミング制御部、727…参照信号生成部、728…データ記憶部、730…判定・診断部、752…比較部、754…カウンタ部、8…撮像装置、900…カメラ制御部(主制御部)

Claims (24)

  1. レベルが漸次変化する参照信号を生成する所定の参照信号生成部から供給される前記参照信号とアナログの処理対象信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記処理対象信号について、nビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうデジタル積分処理を実行するように前記参照信号生成部および前記AD変換部を制御する駆動制御部と、
    前記デジタル積分処理を実行して得られたデジタルデータに対して、前記W回に対応した平均化を行なう平均化処理部と、を備え
    前記AD変換部は、2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たす“n+M”ビット対応の前記カウンタ部と、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するnビット対応のデータ記憶部と、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“n+M”ビット分のデータの内の上位nビット分のデータを選択して前記データ記憶部に渡すデータ選択部を有し、
    前記データ記憶部と前記データ選択部とにより、前記平均化処理部の機能が果たされる
    固体撮像装置。
  2. 前記データ記憶部のデータ入力端を共通に接続する共通配線を有し、
    前記データ選択部は、前記カウンタ部のデータ出力端と前記共通配線の間に、前記スイッチ制御信号に基づき入出力の接続を切替え可能なスイッチを有し、
    前記駆動制御部は、前記データ記憶部に渡すべき前記カウンタ部のデータ出力端から出力されるデータのビット位置に対応付けて、前記スイッチ制御信号と前記取込み制御信号を順次切り替える
    請求項1に記載の固体撮像装置。
  3. 前記データ選択部は、入力端が前記カウンタ部のデータ出力端と接続され、出力端が前記データ記憶部のデータ入力端に接続された、前記スイッチ制御信号に基づき入出力の接続を切替え可能な、少なくとも前記入力端が2以上のスイッチを、前記データ記憶部のビット位置ごとに有し、
    前記スイッチの各入力端は、前記データ記憶部に渡すべき前記カウンタ部のデータ出力端から出力されるデータのビット位置に対応するように接続されており、
    前記駆動制御部は、データのビット位置に関わらず、前記カウンタ部から前記データ記憶部に一斉にデータが転送されるように、前記スイッチ制御信号と前記取込み制御信号のそれぞれを切り替える
    請求項1に記載の固体撮像装置。
  4. 前記データ選択部は、前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時には、前記カウンタ部から出力される“n+M”ビット分のデータの内の下位nビット分のデータを選択して前記データ記憶部に渡す
    請求項1に記載の固体撮像装置。
  5. 前記駆動制御部は、前記デジタル積分処理時の前記参照信号の傾きを、前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対してW倍で急峻にするように前記参照信号生成部を制御するとともに、前記デジタル積分処理時のカウント動作を前記通常処理時に対してW倍高速にするように前記カウンタ部を制御する
    請求項1〜4の内の何れか一項に記載の固体撮像装置。
  6. 前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部を有し、前記カウンタ部から出力されるカウント値ごとに参照信号のレベルを変化させるものであり、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時に対してW倍の周波数のものを使用する
    請求項5に記載の固体撮像装置。
  7. 前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部と、前記カウンタ部から出力されるカウント値に対応する重みの電流を出力する電流源部と、抵抗素子を具備し前記電流源部から出力された電流が前記抵抗素子に流れることで前記電流に対応する電圧信号を生成するとともに電流電圧変換時の抵抗値を変更可能な電流電圧変換部を有し、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時と同じ周波数のものを使用し、
    前記電流電圧変換部は、電流電圧変換時の抵抗値を、前記デジタル積分処理時には前記通常処理時に対してW倍にする
    請求項5に記載の固体撮像装置。
  8. 前記参照信号生成部は、参照信号生成用のカウントクロックの供給を受けてカウント動作を行なうカウンタ部と、前記カウンタ部から出力されるカウント値に対応する重みの電流を出力する電流源部と、抵抗素子を具備し前記電流源部から出力された電流が前記抵抗素子に流れることで前記電流に対応する電圧信号を生成するとともに電流電圧変換時の抵抗値を変更可能な電流電圧変換部を有し、
    前記カウンタ部は、前記参照信号生成用のカウントクロックとして、前記デジタル積分処理時には前記通常処理時と同じ周波数のものを使用し、
    前記電流源部は、前記カウント値に対応する重みを、前記デジタル積分処理時には前記通常処理時に対してW倍にする
    請求項5に記載の固体撮像装置。
  9. 前記参照信号生成部は、前記デジタル積分処理における奇数回目の処理時と偶数回目の処理時で、前記参照信号の変化方向の逆転させる
    請求項1〜8の内の何れか一項に記載の固体撮像装置。
  10. 前記参照信号生成部の前記カウンタ部は、アップカウントとダウンカウントを切替可能に構成されており、カウントモードを奇数回目と偶数回目とで異なるようにすることで、前記参照信号の変化方向の逆転させる
    請求項9に記載の固体撮像装置。
  11. レベルが漸次変化する参照信号を生成する所定の参照信号生成部から供給される前記参照信号とアナログの処理対象信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するAD変換部と、
    前記処理対象信号について、nビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうデジタル積分処理を実行するように前記参照信号生成部および前記AD変換部を制御する駆動制御部と、を備え、
    前記AD変換部は、nビット対応の前記カウンタ部を有し、
    前記駆動制御部は、前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対して2^(M−1)
    <W≦2^M(Mは1以上の正の整数)を満たすW倍で急峻にするように前記参照信号生成部を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“n−M”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    固体撮像装置。
  12. 前記駆動制御部は、前記参照信号と前記AD変換用のカウントクロックの相対的な位相を1/WLSBずつシフトさせて各回の処理を実行するように前記参照信号生成部や前記カウンタ部を制御する
    請求項11に記載の固体撮像装置。
  13. 前記駆動制御部は、前記デジタル積分処理における繰返し回数Wを利用して各処理対象信号についての係数設定を行なうことで、複数の処理対象信号の積和演算結果のデジタルデータを取得するように制御する、
    請求項1〜12の内の何れか一項に記載の固体撮像装置。
  14. 前記駆動制御部は、前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理と前記デジタル積分処理とを切り替える
    請求項1〜13の内の何れか一項に記載の固体撮像装置。
  15. 前記処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部を備え、
    前記AD変換部は、前記画素アレイ部に対して列ごとに設けられており、
    前記参照信号生成部は、各列の前記比較部に前記参照信号を共通に供給する
    請求項1〜14の内の何れか一項に記載の固体撮像装置。
  16. 前記単位画素から出力される処理対象信号は、リセットレベルと信号レベルを含み、
    前記駆動制御部は、前記リセットレベルと前記信号レベルのそれぞれについて、前記デジタル積分処理を実行して得られた前記リセットレベルと前記信号レベルの各デジタルデータの差分をとるように制御する
    請求項15に記載の固体撮像装置。
  17. 電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記処理対象信号の前記リセットレベルおよび前記信号レベルのそれぞれについて前記参照信号生成部から出力される参照信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記リセットレベルと前記信号レベルの差分のデジタルデータを取得する、前記画素アレイ部に対して列ごとに設けられているAD変換部と、
    前記リセットレベルおよび前記信号レベルのそれぞれについてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部および前記AD変換部を制御する駆動制御部と、
    前記駆動制御部を制御する主制御部と、
    前記デジタル積分処理を実行して得られたデジタルデータに対して、前記W回に対応した平均化を行なう平均化処理部と、を備え
    前記AD変換部は、2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たす“n+M”ビット対応の前記カウンタ部と、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するnビット対応のデータ記憶部と、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“n+M”ビット分のデータの内の上位nビット分のデータを選択して前記データ記憶部に渡すデータ選択部を有し、
    前記データ記憶部と前記データ選択部とにより、前記平均化処理部の機能が果たされる
    撮像装置。
  18. アナログの処理対象信号を生成する信号生成部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記信号生成部で生成される前記処理対象信号と前記参照信号生成部から供給される参照信号を比較する比較部と、
    AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント 動作を行なうカウンタ部と、
    前記処理対象信号についてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、
    前記デジタル積分処理を実行して得られたデジタルデータに対して、前記W回に対応した平均化を行なう平均化処理部と、を備え
    AD変換処理系は、2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たす“n+M”ビット対応の前記カウンタ部と、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するnビット対応のデータ記憶部と、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“n+M”ビット分のデータの内の上位nビット分のデータを選択して前記データ記憶部に渡すデータ選択部を有し、
    前記データ記憶部と前記データ選択部とにより、前記平均化処理部の機能が果たされる
    電子機器。
  19. レベルが漸次変化する参照信号を生成する参照信号生成部と、
    アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
    AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記処理対象信号について、nビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうデジタル積分処理を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、
    前記デジタル積分処理を実行して得られたデジタルデータに対して、前記W回に対応した平均化を行なう平均化処理部と、を備え、さらに、
    2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たす“n+M”ビット対応の前記カウンタ部と、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するnビット対応のデータ記憶部と、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“n+M”ビット分のデータの内の上位nビット分のデータを選択して前記データ記憶部に渡すデータ選択部を有し、
    前記データ記憶部と前記データ選択部とにより、前記平均化処理部の機能が果たされる
    AD変換装置。
  20. レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較する比較ステップと
    AD変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作を2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たす“n+M”ビット対応のカウンタ部で行なうカウントステップと
    前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、前記処理対象信号についてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうAD変換処理ステップと
    前記デジタル積分処理を実行して得られたデジタルデータに対して、前記W回に対応した平均化を平均化処理部で行なう平均化処理ステップと、を備え、
    前記平均化処理ステップにおいて、
    データ選択部で、接続タイミングを規定するスイッチ制御信号に基づき前記カウンタ部から出力される“n+M”ビット分のデータの内の上位nビット分のデータを選択して、取込みタイミングを規定する取込み制御信号に基づきデータ取り込み記憶するnビット対応のデータ記憶部に渡す
    AD変換方法。
  21. 電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記処理対象信号の前記リセットレベルおよび前記信号レベルのそれぞれについて前記参照信号生成部から出力される参照信号を比較する比較部およびAD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記リセットレベルと前記信号レベルの差分のデジタルデータを取得する、前記画素アレイ部に対して列ごとに設けられているAD変換部と、
    前記リセットレベルおよび前記信号レベルのそれぞれについてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部および前記AD変換部を制御する駆動制御部と、
    前記駆動制御部を制御する主制御部と、を備え
    前記AD変換部は、nビット対応の前記カウンタ部を有し、
    前記駆動制御部は、前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対して2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすW倍で急峻にするように前記参照信号生成部を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“n−M”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    撮像装置。
  22. アナログの処理対象信号を生成する信号生成部と、
    レベルが漸次変化する参照信号を生成する参照信号生成部と、
    前記信号生成部で生成される前記処理対象信号と前記参照信号生成部から供給される参照信号を比較する比較部と、
    AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント 動作を行なうカウンタ部と、
    前記処理対象信号についてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返すデジタル積分処理の動作を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、を備え
    nビット対応の前記カウンタ部を有し、
    前記制御部は、前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対して2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすW倍で急峻にするように前記参照信号生成部を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“n−M”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    電子機器。
  23. レベルが漸次変化する参照信号を生成する参照信号生成部と、
    アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
    AD変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
    前記処理対象信号について、nビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうデジタル積分処理を実行するように、前記参照信号生成部、前記比較部、および前記カウンタ部を制御する制御部と、を備え
    前記カウンタ部を有し、
    前記制御部は、前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対して2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすW倍で急峻にするように前記参照信号生成部を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“n−M”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    AD変換装置。
  24. レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較する比較ステップと
    AD変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をnビット対応のカウンタ部で行なうカウントステップと
    前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、前記処理対象信号についてnビットのAD変換処理をW回(Wは2以上の正の整数)繰り返して行なうデジタル積分処理を実行するAD変換処理ステップと、を備え
    前記デジタル積分処理時には、前記参照信号の傾きを前記処理対象信号についてnビットのAD変換処理を1回実行する通常処理時に対して2^(M−1)<W≦2^M(Mは1以上の正の整数)を満たすW倍で急峻にするように前記参照信号の生成を制御するとともに、カウント動作を前記通常処理時と同じ速度にして各回は“n−M”ビットの精度でカウント動作を行なうように前記カウンタ部を制御する
    AD変換方法。
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