JP5293052B2

JP5293052B2 - 固体撮像素子

Info

Publication number: JP5293052B2
Application number: JP2008250872A
Authority: JP
Inventors: 剛樋口
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-09-29
Filing date: 2008-09-29
Publication date: 2013-09-18
Anticipated expiration: 2028-09-29
Also published as: US8102294B2; US20100079634A1; JP2010087544A

Description

本願開示は、一般に電子回路に関し、詳しくは固体撮像素子に関する。

コラムＡＤＣ（Analog to Digital Converter）回路を用いる固体撮像素子では、受光強度に応じた電圧信号をピクセルアレイの各列から読み出し、各列毎に電圧信号をアナログ・デジタル変換する。このアナログ・デジタル変換においては、コンデンサに定電流源により電荷を蓄積することにより線形に電圧が増加するランプ電圧信号を生成し、このランプ電圧信号と読出しピクセル電圧信号とを比較する。ランプ電圧が読出しピクセル電圧以上となるまでの時間をカウンタにより計測することにより、読出しピクセル電圧に応じたデジタル値がカウンタのカウント値として得られる。

図１は、コラムＡＤＣ回路の構成の一例を示す図である。図１のコラムＡＤＣ回路は、ＡＤＣ判定回路１０、ＡＮＤ回路１１、１ビットカウンタ１２−１乃至１２−４、ラッチ１３−１乃至１３−４、及びシフトレジスタ１４を含む。このコラムＡＤＣ回路と同一の構成を有する複数のコラムＡＤＣ回路が、ピクセルアレイの各列に対して一対一に設けられる。図１に示す例では、４ビットのデジタル値を出力するＡＤＣ回路となっている。

ＡＤＣ判定回路１０には、読出したピクセル電圧が印加される。ＡＤＣ判定回路１０は、ランプ電圧信号と読出しピクセル電圧信号とを比較し、ランプ電圧が読出しピクセル電圧を越えると出力信号をＨＩＧＨからＬＯＷに変化させる。ＡＮＤ回路１１は、ＡＤＣ判定回路１０の出力がＨＩＧＨの間はＡＤＣクロックを１ビットカウンタ１２−１に供給し、ＡＤＣ判定回路１０の出力がＬＯＷになるとＡＤＣクロックの１ビットカウンタ１２−１への供給を停止する。なおＡＤＣ動作の開始時に、ＡＮＤ回路１１がＡＤＣクロックの出力を開始するタイミングは、ランプ電圧信号の開始タイミング（電圧上昇が開始するタイミング）に一致するように設定される。

１ビットカウンタ１２−１は、ＡＤＣクロックを入力とするトグル動作をする。１ビットカウンタ１２−２は、１ビットカウンタ１２−１の出力を入力とするトグル動作をする。１ビットカウンタ１２−３は、１ビットカウンタ１２−２の出力を入力とするトグル動作をする。１ビットカウンタ１２−４は、１ビットカウンタ１２−３の出力を入力とするトグル動作をする。これにより、１ビットカウンタ１２−１乃至１２−４は４ビットカウンタとして動作する。ＡＮＤ回路１１によりＡＤＣクロックの供給が停止されるまでの時間は、読出しピクセル電圧に比例するので、４ビットカウンタのカウント値は、読出しピクセル電圧をＡＤ変換したデジタル値となる。この４ビットのデジタル値は、適切なタイミングでラッチ１３−１乃至１３−４に格納される。シフトレジスタ１４は、ラッチ１３−１乃至１３−４をバスＢｕｓ０乃至Ｂｕｓ３に選択的に接続する。

図２は、図１のコラムＡＤＣ回路の動作を示す各信号のタイミングチャートである。図２において、（ａ）はＡＤＣのカウント用クロック信号、即ちＡＤＣクロックを示す。また（ｂ）は１ビットカウンタ１２−１の出力であるｂｉｔ０、（ｃ）は１ビットカウンタ１２−２の出力であるｂｉｔ１、（ｄ）は１ビットカウンタ１２−３の出力であるｂｉｔ２、（ｅ）は１ビットカウンタ１２−４の出力であるｂｉｔ３である。（ｆ）は４ビットカウンタのカウント値を示し、（ｇ）はラッチ１３−１乃至１３−４の状態を示す。

図２に示すタイミングチャートでは、入力アナログ電圧（読出しピクセル電圧）が最大値であり、ＡＤ変換した４ビットデジタル値が１５の場合を示してある。ｂｉｔ０を最下位ビット、ｂｉｔ３を最上位ビットとして、ｂｉｔ０乃至ｂｉｔ３で表すデジタル値が順次カウントアップされていく。この例の場合、ｂｉｔ０乃至ｂｉｔ３の４ビットで表されるカウント値は、ＡＤＣクロックに同期して０から１５まで増加する。ラッチ１３−１乃至１３−４は、図２に示すＨＯＬＤ状態の間は前の値を保持しており、最大カウント値のタイミング（図２に示す「転送」のタイミング）で、その時のｂｉｔ０乃至ｂｉｔ３の値をラッチする。即ち、このときのｂｉｔ０乃至ｂｉｔ３の値がラッチ出力としてバスに転送される。

上記のようなコラムＡＤＣ回路では、出力デジタル値のビット数を固定して考えると、ＡＤＣクロックの周波数を増加すれば、一枚の画像を取込むのに必要な時間（フレーム周期）をそれだけ短くすることができる。逆に言えば、所望のＡＤ変換の分解能（即ち所望のビット数）で所望のフレーム周期を達成しようとすると、ある程度以上のＡＤＣクロックの周波数が要求されることになる。高分解能で高速な画像取り込みが要求される場合には、要求に見合った高い周波数のＡＤＣクロックを用いる必要がある。しかし上記のようなＡＤＣ回路では、最下位の１ビットカウンタ１２−１が、ＡＤＣクロックの１パルスに同期してカウント動作を行なう。１ビットカウンタ１２−１の動作速度が余りにも早くなると、ノイズの影響が大きくなり、ＡＤＣの精度が低下してしまうという問題がある。また場合によってはシステムクロック周波数以上のＡＤＣクロックの周波数が必要になり、ＰＬＬ（Phase-Locked Loop）回路等が必要になってしまう。
特開２００７−２８１９８７号公報特開２００６−３０３７５２号公報

以上を鑑みると、固体撮像素子においてＡＤＣのカウント用クロック信号の周波数を低下させたＡＤＣ回路が望まれる。

固体撮像素子は、ピクセルアレイと、前記ピクセルアレイから読み出された電圧信号をＡＤ変換するＡＤＣ回路とを含み、前記ＡＤＣ回路は、前記電圧信号の電圧値に応じた長さの期間だけクロック信号をカウントするカウンタ回路を含み、該カウンタ回路の出力カウント値の最下位ビットは、前記クロック信号の周波数で動作する２つの１ビットカウンタの出力の排他的論理和により求められることを特徴とする。

本願開示の少なくとも１つの実施例によれば、ＡＤＣのカウント用クロック信号の周波数は、カウンタ回路の最下位ビットの周波数と同一となる。従って、従来技術の場合と比較して、同一のＡＤ変換の分解能で同一のフレーム周期を達成しながらも、ＡＤＣのカウント用クロック信号の周波数を１／２にすることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、固体撮像素子の構成の一例を示す図である。図３の固体撮像素子は、シグナルプロセッサ２０、ピクセルアレイ２１、内部電圧発生回路２２、ドライバ２３、ピクセル制御回路２４、シフトレジスタ２５、ピクセル読出し回路２６、ＡＤＣ回路２７、バス回路２８、及びシフトレジスタ２９を含む。ピクセルアレイ２１は、行方向及び列方向にマトリクス上に配列されたＭＯＳトランジスタやフォトダイオードからなるピクセルを含む。各ピクセルは、受光した光の強度に応じた電荷を蓄積する。

シフトレジスタ２５は、ピクセルアレイ２１の各行に対応して行番号が増減する方向に並ぶレジスタの列を含み、各ピクセルの電荷を読み出す行を指定するとともに、その指定行を順次シフトさせる。ピクセル制御回路２４は、シフトレジスタ２５が指定するピクセル行に対して信号を読み出すための制御信号を生成するとともに、ピクセルに対する初期化やリセット動作を実行するための制御信号を生成する。ドライバ２３は、ピクセル制御回路２４からの制御信号に基づいて、ピクセルアレイ２１の各ピクセル行を駆動する。

ピクセル読出し回路２６は、ピクセルアレイ２１の各列に対応して列番号が増減する方向に並ぶ読出し回路を含み、ピクセルアレイ２１の指定行から読み出された信号電荷を各列毎（即ち指定行の各ピクセル毎）に電圧信号に変換する。ＡＤＣ回路２７は、ピクセルアレイ２１の各列に対応して列番号が増減する方向に並ぶ複数のＡＤＣ回路を含み、ピクセル読出し回路２６が出力する各列毎（即ち指定行の各ピクセル毎）の電圧信号をＡＤ変換する。ＡＤＣ回路２７は、各ピクセル読出し電圧のＡＤ変換結果である値を示すデジタルデータをバス回路２８に送出する。バス回路２８は、ＡＤＣ回路２７から供給される一行分のピクセルデータをラッチする。シフトレジスタ２９は、ピクセルアレイ２１の各列に対応して列番号が増減する方向に並ぶレジスタの列を含み、バス回路２８から読み出す各ピクセルデータの列位置を指定するとともに、その指定列位置を順次シフトさせる。これにより、バス回路２８に格納される一行分のピクセルデータをシグナルプロセッサ２０に順次供給する。

内部電圧発生回路２２は、外部から供給される電源電圧に基づいて種々の内部電圧を発生し、ピクセルアレイ２１、ドライバ２３、ピクセル読出し回路２６、ＡＤＣ回路２７等に発生した内部電圧を供給する。内部電圧には、ピクセルアレイ２１に供給する読み出し電圧やリセット電圧、ＡＤＣ回路２７に供給するランプ電圧等が含まれる。

シグナルプロセッサ２０は、固体撮像素子の各部の動作を制御すると共に、読み出されたピクセルデータに対する各種信号処理を実行する。信号処理には、ＣＤＳ（Correlated Double Sampling）処理、ＡＧＣ（Automatic Gain Control）、ホワイトバランス調整、ＲＧＢ信号又はＹＵＶ信号への信号変換等が含まれる。

図４は、ピクセルアレイ２１の一列分に対応するＡＤＣ回路２７の１つのコラムＡＤＣ回路の構成の一例を示す図である。コラムＡＤＣ回路は、ＡＤＣ判定回路３０、ＡＮＤ回路３１Ａ及び３１Ｂ、最下位ビット用の１ビットカウンタ３２−１Ａ及び３２−１Ｂ、第２乃至第４ビット用の１ビットカウンタ３２−２乃至３２−４、ラッチ３３−１乃至３３−４、シフトレジスタ３４、ＥＸＯＲ回路３５、及びインバータ３６を含む。このコラムＡＤＣ回路と同一の構成を有する複数のコラムＡＤＣ回路が、ピクセルアレイの各列に対して一対一に設けられ、全体で図３のＡＤＣ回路２７を構成する。図４に示す例では、４ビットのデジタル値を出力するコラムＡＤＣ回路を一例として示すが、ビット数は４に限られるものではない。必要なＡＤ変換分解能に応じて、必要な数のビット数のデジタル値を出力する回路構成としてよい。

ＡＤＣ判定回路３０には、図３のピクセル読出し回路２６が読出したピクセル電圧が印加される。ＡＤＣ判定回路３０は、ランプ電圧信号と読出しピクセル電圧信号とを比較し、ランプ電圧が読出しピクセル電圧を越えると出力信号をＨＩＧＨからＬＯＷに変化させる。ＡＮＤ回路３１Ａは、ＡＤＣ判定回路３０の出力がＨＩＧＨの間はＡＤＣクロックを１ビットカウンタ３２−１Ａに供給し、ＡＤＣ判定回路３０の出力がＬＯＷになるとＡＤＣクロックの１ビットカウンタ３２−１Ａへの供給を停止する。同様にＡＮＤ回路３１Ｂは、ＡＤＣ判定回路３０の出力がＨＩＧＨの間はＡＤＣクロックの反転クロックを１ビットカウンタ３２−１Ｂに供給し、ＡＤＣ判定回路３０の出力がＬＯＷになると反転クロックの１ビットカウンタ３２−１Ｂへの供給を停止する。なおＡＤＣ動作の開始時に、ＡＮＤ回路３１Ａ及び３１Ｂがクロック信号の出力を開始するタイミングは、ランプ電圧信号の開始タイミング（電圧上昇が開始するタイミング）に一致するように設定される。

図５は、ＡＤＣ判定回路３０の構成の一例を示す図である。図５に示すＡＤＣ判定回路３０は、比較回路３０Ａを含む。比較回路３０Ａは、ピクセル読出し回路２６からのピクセル電圧を受け取ると共に、比較信号としてランプ電圧信号を受け取る。このランプ電圧信号は、内部電圧発生回路２２において、コンデンサに定電流源で電荷を蓄積することにより直線的に増加するコンデンサの端子電圧として生成してよい。比較回路３０Ａは、ランプ電圧信号と読出しピクセル電圧信号とを比較し、ランプ電圧が読出しピクセル電圧を越えると出力信号をＨＩＧＨからＬＯＷに変化させる。

図４において、１ビットカウンタ３２−１Ａ及び３２−１Ｂ、１ビットカウンタ３２−２乃至３２−４、ラッチ３３−１乃至３３−４、及びＥＸＯＲ回路３５は、ピクセル電圧値に応じた長さの期間だけクロック信号をカウントするカウンタ回路を構成する。このカウンタ回路の出力カウント値の最下位ビットは、ＡＤＣクロックの周波数で動作する２つの１ビットカウンタ３２−１Ａ及び３２−１Ｂの出力の排他的論理和により求められる。

詳しくは、１ビットカウンタ３２−１Ａは、ＡＤＣクロックを入力とするトグル動作をする。１ビットカウンタ３２−１Ｂは、ＡＤＣクロックの反転クロックを入力とするトグル動作をする。ここでトグル動作とは、入力信号の所定の状態遷移（例えば立ち上がり遷移又は立ち下り遷移）に応じて、出力信号のＨＩＧＨ／ＬＯＷが反転する動作である。１ビットカウンタ３２−１Ａ及び３２−１Ｂの出力の排他的論理和をＥＸＯＲ回路３５により求め、ＥＸＯＲ回路３５の出力を、カウンタ回路の出力カウント値の最下位ビットとする。

１ビットカウンタ３２−２は、ＥＸＯＲ回路３５の出力を入力とするトグル動作をする。１ビットカウンタ３２−３は、１ビットカウンタ３２−２の出力を入力とするトグル動作をする。１ビットカウンタ３２−４は、１ビットカウンタ３２−３の出力を入力とするトグル動作をする。ＡＮＤ回路３１Ａ及び３１Ｂによりクロック供給が停止されるまでの時間は、読出しピクセル電圧に比例するので、４ビットカウンタのカウント値は、読出しピクセル電圧をＡＤ変換したデジタル値となる。この４ビットのデジタル値は、適切なタイミングでアサートされるラッチ信号に応答して、ラッチ３３−１乃至３３−４に格納される。シフトレジスタ３４は、ラッチ３３−１乃至３３−４をバスＢｕｓ０乃至Ｂｕｓ３に選択的に接続する。

図６は、図４のコラムＡＤＣ回路の動作を示す各信号のタイミングチャートである。図６において、（ａ）はピクセル電圧、（ｂ）は比較信号（ランプ電圧信号）、（ｃ）はＡＤＣ判定回路３０の出力である判定結果信号を示す。図６に示すように、ＡＤＣ判定回路３０の出力は、ランプ電圧信号がピクセル電圧以上になると、ＨＩＧＨからＬＯＷに変化する。

図６の（ｄ）はＡＤＣのカウント用クロック信号、即ちＡＤＣクロックを示す。ＡＤＣ判定回路３０の出力である判定結果信号がＨＩＧＨである間、（ｅ）に示す１ビットカウンタ３２−１Ａの出力は、ＡＤＣクロックの立ち下りエッジに同期したトグル動作をする。またＡＤＣ判定回路３０の出力である判定結果信号がＨＩＧＨである間、（ｆ）に示す１ビットカウンタ３２−１Ｂの出力は、ＡＤＣクロックの立ち上がりエッジに同期したトグル動作をする。

図６の（ｇ）に示す信号ｎｏ０は、カウンタ回路の最下位ビットを示す信号であり、ＥＸＯＲ回路３５の出力である。この信号ｎｏ０は、（ｅ）の信号と（ｆ）の信号との排他的論理和となる。（ｈ）の信号ｎｏ１は１ビットカウンタ３２−２の出力である。（ｉ）の信号ｎｏ２は１ビットカウンタ３２−３の出力である。また（ｊ）の信号ｎｏ３は１ビットカウンタ３２−４の出力である。（ｋ）は４ビットカウンタのカウント値を示し、図６に示す例の場合には、ピクセル電圧に応じた最終カウント値は１３となっている。即ち、ランプ電圧信号がピクセル電圧以上になると、ＡＤＣ判定回路３０の出力である判定結果信号がＬＯＷになるので、カウンタ回路のカウント動作はその時点でのカウント値１３で停止する。

図６の（ｌ）には、図４で各ラッチ３３−１乃至３３−４に入力されるラッチ信号を示す。また（ｇ）はラッチ３３−１乃至３３−４の状態を示す。ラッチ３３−１乃至３３−４は、図６に示すＨＯＬＤ状態の間は前の値を保持しており、最大カウント値１５に対応するタイミング（図６に示す「転送」のタイミング）で、その時のｎｏ０乃至ｎｏ３の値をラッチする。即ち、このときのｎｏ０乃至ｎｏ３の値がラッチ出力としてバスに転送される。

図６から分かるように、ＡＤＣクロックの周波数は、カウンタ回路の最下位ビットｎｏ０の周波数と同一となっている。これに対して、図２に示す従来技術の場合、ＡＤＣクロックの周波数は、カウンタ回路の最下位ビットｂｉｔ０の周波数の２倍となっている。従って、所定のＡＤ変換の分解能で所定のフレーム周期を達成する場合に、図１の構成に比較して図４の構成では、ＡＤＣのカウント用クロック信号の周波数を１／２にすることができる。このように、１ビットカウンタ３２−１Ａ及び３２−１Ｂの動作周波数を、１ビットカウンタ１２−１の動作周波数の１／２にすることができるので、ノイズの影響が小さくなり、ＡＤＣの精度が低下するという問題を避けることができる。

図７は、ＡＤＣ回路２７の一列分の回路の構成の変形例を示す図である。図７において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図４のコラムＡＤＣ回路においては、インバータ３６によりＡＤＣクロックの反転クロックを生成してＡＮＤ回路３１Ｂに供給している。即ち、ピクセルアレイ２１の選択行から読み出された複数ピクセルの電圧信号をそれぞれＡＤ変換するために、ピクセルアレイの複数の列にそれぞれ対応して設けられた複数のコラムＡＤＣ回路の各々において、ＡＤＣクロックを反転するインバータが設けられている。それに対して図７のコラムＡＤＣ回路においては、ＡＤＣクロックＡとその反転クロックであるＡＤＣクロックＢとが、ＡＤＣ回路２７に沿って配置された２本のクロック信号線を介して、それぞれ別に供給されている。互いに位相が１８０度異なるＡＤＣクロックＡとＡＤＣクロックＢとは、固体撮像素子の外部からそれぞれ別信号として供給されてもよいし、或いは外部から供給されるクロック信号に基づいて固体撮像素子内の何れかの箇所で生成するようにしてもよい。

図８は、図７の構成における２つのクロック信号に基づいた最下位出力ビットの生成を示す図である。（ａ）のＡＤＣクロックＡを入力としてＡＮＤ回路３１Ａが（ｂ）に示す出力を生成し、（ｃ）のＡＤＣクロックＢを入力としてＡＮＤ回路３１Ｂが（ｄ）に示す出力を生成する。（ｅ）は、（ｂ）の出力信号と（ｄ）の出力信号との排他的論理和である。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。例えば、上記実施例の説明においてＡＤＣ回路はコラムＡＤＣ回路であるとしたが、クロック信号のパルス数をカウントしてＡＤ変換値を求めるＡＤＣ回路であれば、コラムＡＤＣ回路に限られることなく、上記の開示の構成を適用して同様の効果を得ることができる。

また、本発明の固体撮像素子は、携帯電話端末や、携帯情報機器、ディジタルカメラだけでなく、アナログカメラのAF(Auto Focus)部やPC等、画像を取り込む電子回路で幅広く適用されることは言うまでもない。

コラムＡＤＣ回路の構成の一例を示す図である。図１のコラムＡＤＣ回路の動作を示す各信号のタイミングチャートである。固体撮像素子の構成の一例を示す図である。ピクセルアレイの一列分に対応するＡＤＣ回路の１つのコラムＡＤＣ回路の構成の一例を示す図である。ＡＤＣ判定回路の構成の一例を示す図である。図４のコラムＡＤＣ回路の動作を示す各信号のタイミングチャートである。ＡＤＣ回路の一列分の回路の構成の変形例を示す図である。図７の構成における２つのクロック信号に基づいた最下位出力ビットの生成を示す図である。

符号の説明

３０ＡＤＣ判定回路
３１Ａ、３１ＢＡＮＤ回路
３２−１Ａ、３２−１Ｂ最下位ビット用の１ビットカウンタ
３２−２、３２−３、３２−４第２乃至第４ビット用の１ビットカウンタ
３３−１乃至３３−４ラッチ
３４シフトレジスタ
３５ＥＸＯＲ回路
３６インバータ

Claims

ピクセルアレイと、
前記ピクセルアレイから読み出された電圧信号をＡＤ変換するＡＤＣ回路と
を含み、前記ＡＤＣ回路は、前記電圧信号の電圧値に応じた長さの期間だけクロック信号をカウントするカウンタ回路を含み、該カウンタ回路の出力カウント値の最下位ビットは、前記クロック信号の周波数で動作する２つの１ビットカウンタの出力の排他的論理和により求められることを特徴とする固体撮像素子。
前記クロック信号を第１のクロック信号として、前記２つの１ビットカウンタは、前記第１のクロック信号を入力とする第１の１ビットカウンタと、前記第１のクロック信号と位相が１８０度異なる第２のクロック信号を入力とする第２の１ビットカウンタとであることを特徴とする請求項１記載の固体撮像素子。
前記ＡＤＣ回路は、前記ピクセルアレイの複数の列にそれぞれ対応して設けられ、前記ピクセルアレイの選択行から読み出された複数ピクセルの電圧信号をそれぞれＡＤ変換する複数のコラムＡＤＣ回路を含むことを特徴とする請求項２記載の固体撮像素子。
前記複数のコラムＡＤＣ回路の各々は、前記第１のクロック信号を反転することにより前記第２のクロック信号を生成するインバータを含むことを特徴とする請求項３記載の固体撮像素子。
前記第１のクロック信号と前記第２のクロック信号とが、前記複数のコラムＡＤＣ回路を含む前記ＡＤＣ回路に沿って配置された２本のクロック信号線を介して、前記複数のコラムＡＤＣ回路の各々に供給されることを特徴とする請求項３記載の固体撮像素子。
ピクセルアレイと、
前記ピクセルアレイから読み出された電圧信号をＡＤ変換するＡＤＣ回路と
を含み、前記ＡＤＣ回路は、前記電圧信号の電圧値に応じた長さの期間だけクロック信号をカウントするカウンタ回路を含み、該カウンタ回路の出力カウント値の最下位ビットは、前記クロック信号の周波数で動作する２つの１ビットカウンタの出力の排他的論理和により求められる固体撮像素子を有することを特徴とする電子回路。