JP4682750B2 - Ｄａ変換装置 - Google Patents

Description

本発明は、デジタル信号をアナログ信号に変換するＤＡ（Digital to Analogue ）変換装置と、このＤＡ変換装置を備えたＡＤ変換装置や、撮像装置などの半導体装置に関する。たとえば、行列状に配列されたセル配列構造の電流源セルを備える電流源セルマトリクスを利用したＤＡ変換の仕組みに関する。

電子機器においては、デジタル信号をアナログ信号に変換するＤＡ変換装置が種々使用されている。

たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。ここで“固体”とは半導体製であることを意味している。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出して外部に出力する方式が多く用いられている。また、画素部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタル信号に変換してから外部に出力する方式が採られることもある（たとえば特許文献１，２を参照）。

特開２０００−１５２０８２号公報 特開２００２−２３２２９１号公報

上記特許文献１，２に記載のように、ＡＤ変換の方式には回路規模や処理速度や分解能などの観点から様々なものがあり、その中には、アナログの単位信号とデジタル信号に変換するための単調に変化する参照信号とを比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタル信号を取得する、いわゆるシングルスロープ積分型あるいはランプ信号比較型といわれるＡＤ変換方式があり、単調に変化する参照信号の生成に、ＤＡ変換装置を使用することがある。

一方、シングルスロープ積分型といわれるＡＤ変換方式においては、比較回路に供給する参照信号の傾きを変えることでＡＤ変換処理対象のアナログ信号に対してゲイン調整を加えた結果のデジタルデータを得ることができる。参照信号の傾きの調整精度が、アナログ信号に対するゲイン調整の調整精度に関わるので、高精度のゲイン調整が要求される場合には、参照信号の変化率の調整に高精度が要求されることになる。

この参照信号の変化率の調整に当たっては、たとえば、ＤＡ変換出力として基準の変化率で生成された参照信号をアナログ増幅器を用いて、アナログ増幅器に対するゲイン調整によるアナログゲイン調整で対処することが考えられる。しかしながら、アナログゲインを調整することは、精度の点で難点があり、たとえば、１２ビット以上の精度で微調整したり、参照電位のバラツキを少なくしたりすることは困難である。

本発明は、上記事情に鑑みてなされたものであり、ＤＡ変換出力のゲインを高精度に調整することのできる仕組みを提供することを目的とする。たとえば、いわゆるシングルスロープ積分型といわれるＡＤ変換方式において使用される単調に一定方向に変化する参照信号をＤＡ変換出力として得る際に、参照信号の傾きを高精度に調整することのできる仕組みを提供することを目的とする。

本発明によれば、デジタル入力信号の値に応じたアナログ出力信号を得る第１のＤＡ変換部と、デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のＤＡ変換部と、を備え、
前記第２のＤＡ変換部により生成された前記ゲイン制御出力信号に基づいて前記第１のＤＡ変換部による生成されるアナログ出力信号のゲインを調整し、
前記第１のＤＡ変換部は、同一の定電流を生成すべく一律に重付けされた複数の上位電流源セルを有する上位電流源セル部と、前記上位電流源セルに対して２のべき乗分の１の定電流を生成すべく重付けされた下位電流源セルを有する下位電流源セル部と、多ビットデジタル入力信号のデータ値に応じて、前記上位電流源セル部および前記下位電流源セル部の各電流源セルを選択する定電流源選択制御部とを備え、
前記定電流源選択制御部は、入力されたカウントクロックに基づいて分周動作を行なう分周器を具備し、この分周動作により得られる２のべき乗分の１の分周クロックを選択制御信号として使用して、当該分周クロックに対応する電流値に重付けされた前記下位電流源セルを選択する下位ビット制御部と、前記上位電流源セル部が有する前記上位電流源セルと同数のシフトレジスタを具備し、前記下位ビット制御部の分周動作における桁上がりもしくは桁下がりを示す信号をシフトクロックとして使用して前記シフトレジスタのシフト出力を順次アクティブにしていき、このシフト出力を選択制御信号として使用して、前記上位電流源セルを選択する上位ビット制御部とを有し、
前記選択された電流源セルの定電流出力を加算出力することにより前記デジタル入力信号の値に応じた出力電流を得る、
ことを特徴とするＤＡ変換装置が提供される。

つまり、アナログ出力信号を得る第１のＤＡ変換部に対して、第２のＤＡ変換部で得られたゲイン制御出力信号に基づいてゲイン制御を加えるようにした。デジタル制御で第１のＤＡ変換部により生成されるアナログ出力信号のゲインを調整するので、調整の高精度化が簡単に実現できるようになるのである。アナログ出力信号として、シングルスロープ積分型ＡＤ変換方式において使用される参照信号を第１のＤＡ変換部により生成すると、参照信号の傾きを調整でき、結果的には、ＡＤ変換処理対象のアナログ信号に対してゲイン調整を加えることができる。

なお、好ましくは、第１および第２のＤＡ変換部は、ともに、電流出力型ＤＡ変換回路構成を採用するのがよい。

特に、第１のＤＡ変換部に関しては、デジタル入力を上位ビットと下位ビットとに分けて電流源セルを選択制御する構成を採るのがよい。このため、先ず、上位ビット制御部により選択制御される上位電流源セル部には、同一の定電流を出力する複数の上位電流源セルを設け、下位ビット制御部により選択制御される下位電流源セル部には、ビットの重付け電流を出力する下位定電流源セルを設ける。

ここで、下位ビット制御部は、入力されたカウントクロックに基づいて分周動作を行なう分周器を使用することで、２のべき乗分の１の分周クロックをビットデータとして生成し、この分周クロック（つまりビットデータ）を選択制御信号として使用して、対応する電流値に重付けされた下位電流源セルを選択する。また、上位ビット制御部は、下位ビット制御部の分周動作における桁上がりもしくは桁下がりを示す信号をシフトクロックとして使用してシフトレジスタのシフト出力を順次アクティブにしていき、このシフト出力を選択制御信号として使用することで上位電流源セルを順次選択する。

下位ビット制御部はカウントクロックに基づいて分周動作を行なうし、上位ビット制御部は、この分周動作に付随して生成される桁上がりもしくは桁下がりを示す信号をシフトクロックとして使用しシフト動作を行なうので、下位ビット制御部と上位ビット制御部とは、独立した動作ではなく連係（同期）した動作を行なうようになるし、上位ビット制御部は、確実に次のビットデータに対応した電流源セルを選択できるようになる。

本発明によれば、アナログ出力信号を得る第１のＤＡ変換部に対して、第２のＤＡ変換部で得られたゲイン制御出力信号に基づいてゲイン制御を加えるようにした。第２のＤＡ変換部にて生成されるゲイン制御出力信号の精度は、デジタルゲイン制御入力信号の精度に依存するが、デジタル値で制御できるので、たとえばデジタルゲイン制御入力信号のビット数を大きくすることで高精度化が容易に実現できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の構成＞
図１は、本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。なお、このＣＭＯＳ固体撮像装置は、電子機器の一態様でもある。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。複数の各機能部は、デバイスを平面視したときに、ともに画素部（撮像部）１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、固体撮像装置１は、画素形状が概ね正方状の複数の単位画素３が行および列（つまり正方格子状）に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、カラム処理部２６にＡＤ変換用の参照電圧を供給する参照信号生成部２７と、出力回路２８とを備えている。

なお、カラム処理部２６の前段または後段には、必要に応じて信号増幅機能を持つＡＧＣ(Auto Gain Control) 回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。カラム処理部２６の前段でＡＧＣを行なう場合にはアナログ増幅、カラム処理部２６の後段でＡＧＣを行なう場合にはデジタル増幅となる。ｎビットのデジタルデータを単純に増幅してしまうと、階調が損なわれてしまう可能性があるため、どちらかというとアナログにて増幅した後にデジタル変換するのが好ましいと考えられる。

駆動制御部７は、画素部１０の信号を順次読み出すための制御回路機能を備えている。たとえば、駆動制御部７としては、列アドレスや列走査を制御する水平走査回路（列走査回路）１２と、行アドレスや行走査を制御する垂直走査回路（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

なお、図中、通信・タイミング制御部２０の近傍に点線で示すように、高速クロック生成部の一例であって、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成するクロック変換部２３を設けるようにしてもよい。通信・タイミング制御部２０は、端子５ａを介して入力される入力ロック（マスタークロック）CLK0やクロック変換部２３で生成された高速クロックに基づいて内部クロックを生成する。

クロック変換部２３で生成された高速クロックを源とする信号を用いることで、ＡＤ変換処理などを高速に動作させることができるようになる。また、高速クロックを用いて、高速の計算を必要とする動き抽出や圧縮処理を行なうことができる。また、カラム処理部２６から出力されるパラレルデータをシリアルデータ化してデバイス外部に映像データＤ１を出力することもできる。こうすることで、ＡＤ変換されたデジタルデータのビット分よりも少ない端子で高速動作出力する構成を採ることができる。

クロック変換部２３は、入力されたクロック周波数よりも高速のクロック周波数のパルスを生成する逓倍回路を内蔵している。このクロック変換部２３は、通信・タイミング制御部２０から低速クロックCLK2を受け取り、それを元にして２倍以上高い周波数のクロックを生成する。クロック変換部２３の逓倍回路としては、ｋ１を低速クロックCLK2の周波数の倍数としたときｋ１逓倍回路を設ければよく、周知の様々な回路を利用することができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置されて画素部１０が構成される。この単位画素３は、典型的には、受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプとから構成される。

画素内アンプとしては、たとえばフローティングディフュージョンアンプ構成のものが用いられる。一例としては、電荷生成部に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ、リセットゲート部の一例であるリセットトランジスタ、垂直選択用トランジスタ、およびフローティングディフュージョンの電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタを有する、ＣＭＯＳセンサとして汎用的な４つのトランジスタからなる構成のものを使用することができる。

あるいは、特許第２７０８４５５号公報に記載のように、電荷生成部により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタと、電荷生成部をリセットするためのリセットトランジスタと、垂直シフトレジスタより転送配線（ＴＲＦ）を介して走査される読出選択用トランジスタ（転送ゲート部）を有する、３つのトランジスタからなる構成のものを使用することもできる。

画素部１０は、画像を取り込む有効領域である有効画像領域（有効部）の他に、光学的黒を与える基準画素領域が、有効画像領域の周囲に配されて構成される。一例としては、垂直列方向の上下に数行（たとえば１〜１０行）分の光学的黒を与える基準画素が配列され、また、有効画像領域１０ａを含む水平行における左右に数画素〜数１０画素（たとえば３〜４０画素）分の光学的黒を与える基準画素が配列される。

光学的黒を与える基準画素は、その受光面側が、フォトダイオードなどからなる電荷生成部に光が入らないように、遮光される。この基準画素からの画素信号は、映像信号の黒基準に使われる。

また、この固体撮像装置１は、画素部１０をカラー撮像対応にしている。すなわち、画素部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面には、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れかの色フィルタが設けられている。

図示した例は、いわゆるベイヤ（Ｂａｙｅｒ）配列の基本形のカラーフィルタを用いており、正方格子状に配された単位画素３が赤（Ｒ），緑（Ｇ），青（Ｂ）の３色カラーフィルタに対応するように、色分離フィルタの繰返単位が２画素×２画素で配されて画素部１０を構成している。

たとえば、奇数行奇数列には第１のカラー（赤；Ｒ）を感知するための第１のカラー画素を配し、奇数行偶数列および偶数行奇数列には第２のカラー（緑；Ｇ）を感知するための第２のカラー画素を配し、偶数行偶数列には第３のカラー（青；Ｂ）を感知するための第３のカラー画素を配しており、行ごとに異なったＲ／Ｇ、またはＧ／Ｂの２色のカラー画素が市松模様状に配置されている。

このようなベイヤ配列の基本形のカラーフィルタの色配列は、行方向および列方向の何れについても、Ｒ／ＧまたはＧ／Ｂの２色が２つごとに繰り返される。

また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、および通信・タイミング制御部２０が設けられている。水平走査回路１２は、カラム処理部２６からカウント値を読み出す読出走査部の機能を持つ。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

単位画素３は、行選択のための行制御線１５を介して垂直走査回路１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査回路１４から画素に入る配線全般を示す。

水平走査回路１２や垂直走査回路１４は、後述のようにデコーダを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）を開始するようになっている。このため、行制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介してマスタークロックCLK0を受け取り、また端子５ｂを介して動作モードなどを指令するデータＤＡＴＡを受け取り、さらに固体撮像装置１の情報を含むデータを出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

この際、単位画素３を２次元マトリックス状に配置してあるので、画素信号生成部５により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。勿論、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

また、通信・タイミング制御部２０では、端子５ａを介して入力されるマスタークロック（マスタークロック）CLK0と同じ周波数のクロックCLK1や、それを２分周したクロックやより分周した低速のクロックをデバイス内の各部、たとえば水平走査回路１２、垂直走査回路１４、カラム処理部２６などに供給する。以下、２分周したクロックやそれ以下の周波数のクロック全般を纏めて、低速クロックCLK2という。

垂直走査回路１４は、画素部１０の行を選択し、その行に必要なパルスを供給するものである。たとえば、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。

水平走査回路１２は、低速クロックCLK2に同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、その信号を水平信号線（水平出力線）１８に導くものである。たとえば、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。なお、水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置される。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

カラム処理部２６の各カラムＡＤ回路２５は、１列分の画素の信号を受けて、その信号を処理する。たとえば、各カラムＡＤ回路２５は、アナログ信号を、たとえば低速クロックCLK2を用いて、たとえば１０ビットのデジタルデータに変換するＡＤＣ(Analog Digital Converter)回路を持つ。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、たとえば、特許公報第２５３２３７４号や学術文献“コラム間ＦＰＮのないコラム型ＡＤ変換器を搭載したＣＭＯＳイメージセンサ”（映情学技法,ＩＰＵ２０００−５７，ｐｐ．７９−８４）などに示されているシングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換の手法を使用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

ＡＤＣ回路の構成については、詳細は後述するが、変換開始から参照電圧RAMPと処理対象信号電圧とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタルデータに変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照電圧RAMPを供給すると同時にクロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照電圧RAMPと比較することによってパルス信号が得られるまでカウントすることでＡＤ変換を行なう。

また、この際、回路構成を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と真の（受光光量に応じた）信号レベルＶsig との差分をとる処理を行なうことができる。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除くことができる。

このカラムＡＤ回路２５でデジタル化された画素データは、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力回路２８に入力される。なお、１０ビットは一例であって、１０ビット未満（たとえば８ビット）や１０ビットを超えるビット数（たとえば１４ビット）など、その他のビット数としてもよい。

このような構成によって、電荷生成部としての受光素子が行列状に配された画素部１０からは、行ごとに各垂直列について画素信号が順次出力される。そして、受光素子が行列状に配された画素部１０に対応する１枚分の画像すなわちフレーム画像が、画素部１０全体の画素信号の集合で示されることとなる。

＜カラムＡＤ回路と参照信号生成部の詳細＞
参照信号生成部２７は、画素部１０における色分解フィルタを構成する色フィルタの色の種類や配列に応じて、ＡＤ変換用の参照信号を発生する機能要素であるＤＡ変換回路（ＤＡＣ；Digital Analog Converter）を個別に備える。詳細については後述するが、本実施形態の参照信号生成部２７は、電流出力型のＤＡ変換回路を採用している。

使用する画素部１０（デバイス）を決めると、色分解フィルタにおける色フィルタの色の種類や配列は決まり、２次元格子位置における任意位置の色フィルタが何色であるのかを一義的に特定することができる。色フィルタの行方向および列方向の各繰返しサイクルも、その配列によって一義的に決まり、列並列に設けた各カラムＡＤ回路２５が処理対象とする１つの処理対象行には、色分解フィルタで使用される全色分ではなく、繰返しサイクルで決まるより少ない所定色の組合せの画素信号のみが存在することなる。

本実施形態では、この性質に着目し、比較回路とカウンタとでＡＤ変換回路を構成するに当たり、比較回路に供給するＡＤ変換用の参照信号を発生する機能要素である、色対応の個別の参照信号生成出力部の一例であるＤＡ変換回路を、色分解フィルタで使用される全色分設けるのではなく、先ず画素信号の読出単位である行方向に関して、色フィルタの繰返しサイクル内に存在する所定色の色フィルタの組合せに応じた数分だけとすることで、２次元における色フィルタの繰返しサイクル内に存在する色フィルタの全色分より少なくする。たとえば、処理対象行が何れであっても、その行内にはｘ（ｘは２以上の正の整数）色しか存在しない場合、そのｘ色に対応した色別の参照信号を比較回路に供給すればよく、ｘ個のＤＡ変換回路を用意すればよい。

なお、色対応の変化特性や初期値を持つ個別の参照信号を比較回路に供給するという観点では、処理対象行の切替えに対処する必要がある。このためには、ｘ個のＤＡ変換回路のそれぞれについて、さらに、行方向と直交する列方向について、その時点の処理色に対する参照信号を供給するための切替機構を設けるのがよい。

つまり、読出単位に応じた行方向とは異なる方向である異方向、すなわち垂直列方向に関しては、カラー画素の色特性に対応した変化特性（具体的には傾き）や、黒基準や回路オフセット成分などの色特性とは異なる非色特性の観点で規定された初期値を持って変化する色対応参照信号生成部を、垂直列方向における色フィルタの繰返しサイクル内に存在する所定色の色フィルタの組合せに応じた数分だけ、個別のＤＡ変換回路（参照信号生成出力部）のそれぞれに設け、その色対応の参照信号生成出力部にて生成されるそれぞれの参照信号の何れか一方を選択して比較回路に供給する選択部を設ける構成にする。

この場合、たとえばベイヤ配列のように、２次元における色フィルタの繰返しサイクル内に、同色の色フィルタが存在する場合、この同色の色フィルタに関しては、個別のＤＡ変換回路（参照信号生成出力部）のそれぞれが、１つの色対応参照信号生成部を兼用（共用）する構成とすることもできる。

何れの構成でも、参照信号生成出力部の一例である各ＤＡ変換回路のそれぞれは、処理対象行が切り替わることで、その処理対象行に存在する所定色の組合せが切り替わることに応じて、ＤＡ変換回路が発する参照信号（アナログ基準電圧）の変化特性（具体的には傾き）を、色フィルタすなわちアナログの画素信号の特性に応じて切り替えて出力する。また、初期値に関しては、たとえば黒基準や回路のオフセット成分など、色特性とは異なる観点に基づいて設定することとなる。

こうすることで、参照電圧発生器（本例ではＤＡ変換回路に相当）やこの参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができる。また、色フィルタごとに参照電圧発生器を用意した場合に必要とされていた（特許文献１参照）、各参照電圧発生器からのアナログ基準電圧（本例の参照信号に相当）を選択的に出力する垂直列ごとの選択手段（マルチプレクサ）も不要となるので、回路規模を縮小できる。カラー画素に応じた参照信号を比較器の入力側に伝達する信号線の数を、カラー画像を撮像するための色フィルタの色成分の数よりも少なくすることができる。

なお、本実施形態では採用しないが、個別のＤＡ変換回路（参照信号生成出力部）のそれぞれに対して、処理対象行が切り替わるごとに、その切り替えに伴う色フィルタの配列の繰返単位を構成する色の組合せの変更に応じて、対応するカラー画素の色特性に対応した変化特性（具体的には傾き）や、黒基準や回路オフセット成分などの色特性とは異なる観点に基づく初期値を、通信・タイミング制御部２０から設定するようにしてもよい。こうすることで、個別のＤＡ変換回路（参照信号生成出力部）のそれぞれに色対応参照信号生成部や色対応参照信号生成部の何れかを選択する選択部を設ける必要がなくなる。

つまり、考え方としては、変化特性（具体的には傾き）や初期値を、処理対象行が切り替わるごとに、その切り替えに伴う色フィルタの配列の繰返単位を構成する色の組合せの変更に応じて、ＤＡ変換回路に設定するようにすれば、色フィルタのそれぞれに応じた色対応参照信号生成部と色対応参照信号生成部を処理対象行に応じて切り替える選択部を設ける必要がなく、参照信号生成部２７の全体構成の規模をさらに縮小することができる。ただしこの場合、参照信号生成部２７の制御系の処理が複雑になる可能性がある。

本例では、固体撮像装置１としては、ベイヤ方式の基本配列のものを使用しており、先にも述べたように、色フィルタの繰返しは２行および２列ごととなる。行単位で画素信号を読み出して、垂直信号線１９ごとに、列並列に設けた各カラムＡＤ回路２５に画素信号を入力するので、１つの処理対象行には、Ｒ／ＧまたはＧ／Ｂの何れか２色のみの画素信号が存在する。よって、本例では、奇数列に対応したＤＡ変換回路２７ａと偶数列に対応したＤＡ変換回路２７ｂとを設けることとする。

さらに、各ＤＡ変換回路から独立に出力されるそれぞれの参照信号RAMPa ，RAMPb をそれぞれ独立した共通参照信号線２５１ａ，２５１ｂ（纏めて２５１ともいう）で電圧比較部２５２まで伝達することとする。各共通参照信号線２５１ａ，２５１ｂには、それぞれ複数の電圧比較部２５２ａ（奇数列のもの）、電圧比較部２５２ｂ（偶数列のもの）が接続される。

この際には、共通の色特性を持つ色フィルタに対応する複数の電圧比較部２５２ａ，２５２ｂに、それぞれ独立した共通参照信号線２５１ａ，２５１ｂを介して実質的に直接に伝達するように構成する。共通参照信号線２５１ａ，２５１ｂを介して実質的に直接に伝達するとは、共通参照信号線２５１ａ，２５１ｂと、それに対応する列の電圧比較部２５２ａ，２５２ｂ（それぞれ複数がである）との間には、マルチプレクサなどの選択手段が存在しないことを意味する。この点は、各アナログ参照電圧発生装置から出力される参照信号を垂直列ごとに設けられる比較器の入力側まで伝達し、それぞれの比較器の入力側直前に各アナログ参照電圧発生装置からの参照信号の何れか１つを選択的に出力する選択手段（マルチプレクサ）を設けている特許文献１の構成とは大きく異なる。

各ＤＡ変換回路２７ａ，２７ｂは、通信・タイミング制御部２０からの制御データＣＮ４（ＣＮ４ａ，ＣＮ４ｂ）で示される初期値から、通信・タイミング制御部２０からのカウントクロックＣＫdaca， ＣＫdacb（カウントクロックＣＫ０と同じでもよい）に同期して、階段状の鋸歯状波（ランプ電圧）を生成して、カラム処理部２６の対応する個々のカラムＡＤ回路２５に、この生成した鋸歯状波をＡＤ変換用の参照信号（ＡＤＣ基準信号）RAMPa ，RAMPb として供給するようになっている。なお、図示を割愛しているが、ノイズ防止用のフィルタを設けるとよい。

ＤＡ変換回路２７ａ，２７ｂは、本実施形態特有の機能として、所定位置の画素信号Ｖｘにおける信号成分Ｖsig について電圧比較部２５２とカウンタ部２５４とを用いてＡＤ変換処理を行なう際には、それぞれが発する参照信号RAMPa ，RAMPb の初期電圧を、画素の特性や回路ばら付きを反映させて、リセット成分ΔＶについてのＡＤ変換処理時とは異なる値に設定するとともに、色フィルタの配列を考慮して画素特性に適合するようにそれぞれの傾きβａ，βｂを設定する点に特徴を有する。

具体的には、先ず信号成分Ｖsig についての参照信号RAMPa ，RAMPb の初期電圧Ｖas、Ｖbsに関しては、任意の複数の黒基準を生成する画素から得られる信号を元に算出されたものとする。なお、黒基準を生成する画素は、カラー画素外に配置された電荷生成部３２をなす光電変換素子としてのフォトダイオードなど上に遮光層を有する画素とする。その配置場所や配置数などの配置形態および遮光手段は、特に限定されず、公知の仕組みを採ることができる。

また、この初期電圧は、各ＤＡ変換回路２７ａ，２７ｂの特性によりそれぞれ生じる固有のばらつき成分を含むものとする。通常は、各初期電圧Ｖas、Ｖbsは、リセット成分ΔＶについての参照信号RAMPa ，RAMPb の初期電圧Ｖar、Ｖbrに対して、それぞれオフセットOFFa，OFFb分だけ低くする。

リセット成分ΔＶについての参照信号RAMPa ，RAMPb の初期電圧Ｖar、Ｖbrを同じにしていても、通常は、オフセットOFFa，OFFb分は異なる値となるので、信号成分Ｖsig についての参照信号RAMPa ，RAMPb の初期電圧Ｖas、Ｖbsは異なるものとなる。

なお信号成分Ｖsig についての参照信号RAMPa ，RAMPb の初期電圧Ｖas、Ｖbsは、黒基準を生成する画素から得られる信号以外にも任意のオフセットを含むものとしてもよい。

参照信号生成部２７の各ＤＡ変換回路２７ａ，２７ｂが行なうオフセットOFFa，OFFb分の制御は、たとえば任意の複数の黒基準を生成する基準画素から得られる信号を元に初期電圧を算出する機能を通信・タイミング制御部２０に持たせ、この通信・タイミング制御部２０からの制御データＣＮ４で示される初期値に基づいて行なうようにしてもよい。もちろん、ＤＡ変換回路２７ａ，２７ｂが、初期電圧を算出する機能を持ち、自身で初期電圧を算出するようにしてもよい。

あるいは、チップ内の通信・タイミング制御部２０やＤＡ変換回路２７ａ，２７ｂに、参照電圧の初期電圧を算出する機能を持つのではなく、チップ外の外部システムで黒基準を生成する基準画素から得られる信号を元に初期電圧を算出し、端子５ｂを介して動作モードの一部として初期電圧を示す情報を通信・タイミング制御部２０に通知し、この通信・タイミング制御部２０からの制御データＣＮ４で参照信号生成部２７に通知するようにしてもよい。

なお、参照信号生成部２７が発する階段状の参照信号、詳しくはＤＡ変換回路２７ａが発する参照信号RAMPa およびＤＡ変換回路２７ｂが発する参照信号RAMPb は、クロック変換部２３からの高速クロック、たとえば逓倍回路で生成される逓倍クロックを元に生成することで、端子５ａを介して入力されるマスタークロックCLK0に基づき生成するよりも高速に変化させることができる。

通信・タイミング制御部２０から参照信号生成部２７のＤＡ変換回路２７ａに供給する制御データＣＮ４ａ，ＣＮ４ｂは、比較処理ごとのランプ電圧の傾き（変化の度合い；時間変化量）を指示する情報も含んでいる。

カラムＡＤ回路２５は、参照信号生成部２７のＤＡ変換回路２７ａで生成される参照信号RAMPと、行制御線１５（Ｖ１，Ｖ２，…）ごとに単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）を経由し得られるアナログの画素信号とを比較する電圧比較部（コンパレータ）２５２と、電圧比較部２５２が比較処理を完了するまでの時間をカウントし、その結果を保持するカウンタ部２５４とを備えて構成されｎビットＡＤ変換機能を有している。

通信・タイミング制御部２０は、電圧比較部２５２が画素信号のリセット成分ΔＶと信号成分Ｖsig の何れについて比較処理を行なっているのかに応じてカウンタ部２５４におけるカウント処理のモードを切り替える制御部の機能を持つ。この通信・タイミング制御部２０から各カラムＡＤ回路２５のカウンタ部２５４には、カウンタ部２５４がダウンカウントモードで動作するのかアップカウントモードで動作するのかを指示するための制御信号ＣＮ５が入力されている。

電圧比較部２５２の一方の入力端子RAMPは、他の電圧比較部２５２の入力端子RAMPと共通に、参照信号生成部２７で生成される階段状の参照信号RAMPが入力され、他方の入力端子には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素部１０からの画素信号電圧が個々に入力される。電圧比較部２５２の出力信号はカウンタ部２５４に供給される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫ０が入力されている。

このカウンタ部２５４は、その構成については図示を割愛するが、ラッチで構成されるデータ記憶部の配線形態を同期カウンタ形式に変更することで実現でき、１本のカウントクロックＣＫ０の入力で、内部カウントを行なうようになっている。カウントクロックＣＫ０も、階段状の電圧波形と同様に、クロック変換部２３からの高速クロック（たとえば逓倍クロック）を元に生成することで、端子５ａを介して入力されるマスタークロックCLK0より高速にすることができる。

ｎ個のラッチの組合せでｎビットのカウンタ部２５４を実現でき、２系統のｎ個のラッチで構成されるデータ記憶部の回路規模に対して半分になる。加えて、列ごとのカウンタ部が不要になるから、全体としては、大幅にコンパクトになる。

ここで、カウンタ部２５４は、詳細は後述するが、カウントモードに拘わらず共通のアップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）を用いて、ダウンカウント動作とアップカウント動作とを切り替えて（具体的には交互に）カウント処理を行なうことが可能に構成されている点に特徴を有する。また、カウンタ部２５４は、カウント出力値がカウントクロックＣＫ０に同期して出力される同期カウンタを使用する。

なお、同期カウンタの場合、すべてのフリップフロップ（カウンタ基本要素）の動作がカウントクロックＣＫ０で制限される。よって、より高周波数動作が要求される場合には、カウンタ部２５４としては、その動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められるため高速動作に適する非同期カウンタの使用がより好ましい。

カウンタ部２５４には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

このような構成のカラムＡＤ回路２５は、先にも述べたように、垂直信号線１９（Ｈ１，Ｈ２，…）ごとに配置され、列並列構成のＡＤＣブロックであるカラム処理部２６が構成される。

個々のカラムＡＤ回路２５の出力側は、水平信号線１８に接続されている。先にも述べたように、水平信号線１８は、カラムＡＤ回路２５のビット幅であるｎビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を経由して出力回路２８に接続される。

このような構成において、カラムＡＤ回路２５は、水平ブランキング期間に相当する画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、電圧比較部２５２では、参照信号生成部２７からのランプ波形電圧と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部２５２のコンパレータ出力が反転（本例ではＨレベルからＬレベルへ遷移）する。

カウンタ部２５４は、参照信号生成部２７から発せられるランプ波形電圧に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始しており、コンパレータ出力の反転した情報がカウンタ部２５４に通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。

この後、カウンタ部２５４は、所定のタイミングで水平走査回路１２から制御線１２ｃを介して入力される水平選択信号ＣＨ（ｉ）によるシフト動作に基づいて、記憶・保持した画素データを、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力する。

なお、本実施形態の説明としては直接関連しないため特に図示しないが、その他の各種信号処理回路なども、固体撮像装置１の構成要素に含まれる場合がある。

＜参照信号生成部の機能説明＞
図２は、固体撮像装置１において使用される参照信号生成部２７のＤＡ変換回路（ＤＡＣ）の機能を説明する図である。

ＤＡ変換回路２７ａ，２７ｂは、通信・タイミング制御部２０からＤＡＣ用のカウントクロックＣＫdac の供給を受け、カウントクロックＣＫdaca，ＣＫdacbに同期して、たとえば線形的に減少する階段状の鋸歯状波（ランプ波形）を生成し、カラムＡＤ回路２５の電圧比較部２５２に、この生成した鋸歯状波をＡＤ変換用の参照電圧（ＡＤＣ基準信号）として供給する。

ここで、ＤＡ変換回路２７ａ，２７ｂは、先ず、制御データＣＮ４に含まれている比較処理ごとのランプ電圧の初期値を指示する情報に基づき初期電圧を設定するとともに、制御データＣＮ４に含まれている比較処理ごとのランプ電圧の傾き（変化率）を指示する情報に基づき、１クロック当たりの電圧変化分ΔRAMPを設定し、単位時間（カウントクロックＣＫdac ）ごとに１ずつカウント値を変化させるようにする。実際には、カウントクロックＣＫdac の最大カウント数（たとえば１０ビットで１０２４など）に対しての最大電圧幅を設定するだけでよい。初期電圧を設定するための回路構成はどのようなものであってもよい。

こうすることで、ＤＡ変換回路２７ａ，２７ｂは、制御データＣＮ４に含まれている初期値を示す電圧（たとえば３．０Ｖ）から、１つのカウントクロックＣＫdaca，ＣＫdacbごとにΔRAMPずつ電圧を低下させる。

また、単位画素３からの画素信号（詳しくは真の信号成分）に対する係数を設定する際は、通信・タイミング制御部２０は、係数１を設定するカウントクロックＣＫdac1の基準周期に対して１／ｍ分周したカウントクロックＣＫdacmをＤＡ変換回路２７ａに供給する。ＤＡ変換回路２７ａは、制御データＣＮ４に含まれている初期値を示す電圧（たとえば３．０Ｖ）から、１つのカウントクロックＣＫdacmごとにΔRAMPずつ電圧を低下させる。

こうすることで、電圧比較部２５２に供給される参照信号RAMPa ，RAMPb の傾きが、カウントクロックＣＫdac1（＝ＣＫ０）で参照信号RAMPa ，RAMPb を生成する場合に対して、１／ｍ倍となり、カウンタ部２５４にては、同じ画素電圧に対して、カウント値がｍ倍となる、すなわち係数としてｍを設定できる。

つまり、カウントクロックＣＫdaca，ＣＫdacbの周期を調整することで参照信号RAMPa ，RAMPb の傾きを変えることができる。たとえば、基準に対して１／ｍ分周したクロックを使うと傾きが１／ｍとなる。カウンタ部２５４でのカウントクロックＣＫ０を同一とすれば、カウンタ部２５４にては、同じ画素電圧に対して、カウント値がｍ倍となる、すなわち係数としてｍを設定できる。つまり、参照信号RAMPa ，RAMPb の傾きを変えることで、後述する差分処理時の係数を調整することができる。

図２から分かるように、参照信号RAMPa ，RAMPb の傾きが大きい程、単位画素３に蓄積された情報量に掛かる係数は小さく、傾きが小さい程係数が大きいことになる。たとえば、カウントクロックＣＫdac1の基準周期に対して１／２分周したカウントクロックＣＫdac2を与えることで、係数を“２”に設定でき、１／４分周したカウントクロックＣＫdac4を与えることで、係数を“４”に設定できる。なお、ｎ／ｍ分周したカウントクロックＣＫdacnm を与えることで、係数をｍ／ｎに設定することもできる。

傾きを調整することでＡＤ変換時にアナログゲインを制御できることになる。つまり、係数を調整することで参照電圧の傾きを調整できるのであるが、参照電圧の傾きを変えることで、単位時間当たりの参照信号の振幅を調整でき、これは比較対象である画素信号に対してのゲイン調整として機能させることができるようになる。またこの傾きを、ＤＡ変換中に動的に切り替えることで、アナログ信号に対してγ（ガンマ）補正を加えた形態でＡＤ変換処理ができるようにもなる。

このように、カウントクロックＣＫdacmごとにΔRAMPずつ電圧を変化（本例では低下）させるようにしつつ、参照信号生成部２７に与えるカウントクロックＣＫdacnm の周期を調整することで、簡単かつ精度よく係数を設定することができる。なお、画素信号の信号成分Ｖsig についてのカウント処理のモードを調整することで係数の符号（＋／−）を指定することができる。

なお、ここで示した参照信号RAMPa ，RAMPb の傾きを利用した係数の設定手法は一例であって、このような手法に限定されない。たとえば、参照信号生成部２７に与えるカウントクロックＣＫdaca，ＣＫdacbの周期を一定にしつつ、カウンタ出力値をｘ、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）βとするとｙ＝α（初期値）−β＊ｘによって算出されるゲイン設定用の制御電位を出力するなど、制御データＣＮ４に含まれているランプ電圧の傾き（変化率）を指示する情報（つまりゲイン制御信号）により、１つのカウントクロックＣＫdac ごとの電圧変化分ΔRAMPを調整するなど、任意の回路を用いることができる。

たとえば、ランプ電圧の傾きすなわちＲＡＭＰスロープの傾きβの調整は、たとえばクロック数を変える以外に、単位電流源の電流量を変えることによって、クロック当たりのΔRAMPを調整することで実現できる。

オフセットを与え得るα（初期値）や傾きを与え得るβ（係数）の設定手法は、カウントクロックＣＫdaca，ＣＫdacbごとに少しずつ電圧変化するランプ波形を発生させる回路構成に応じたものとすればよい。一例としては、ランプ波形を発生させる回路を、定電流源の組合せと、その定電流源の何れか（１つもしくは任意数の複数）を選択する選択回路とで構成する場合、オフセットを与えるα（初期値）や傾きを与えるβ（係数）は何れも、定電流源を用いて、その定電流源に流れる電流を調整することで実現できる。この点については、後で詳しく説明する。

参照信号の生成手法に拘わらず、参照信号を、カラー画素の色特性に応じた傾きを持つとともに、たとえば黒基準や回路のオフセット成分など、色特性とは異なる観点に基づく初期値を持つようにすることで、色特性の観点と色特性とは異なる観点の双方について好適な参照信号を用いてＡＤ変換処理を行なうことができるようになる。

＜固体撮像装置の動作＞
図３は、図１に示した固体撮像装置１のカラムＡＤ回路２５における基本動作である信号取得差分処理を説明するためのタイミングチャートである。

画素部１０の各単位画素３で感知されたアナログの画素信号をデジタル信号に変換する仕組みとしては、たとえば、所定の傾きで下降するランプ波形状の参照信号RAMPと単位画素３からの画素信号における基準成分や信号成分の各電圧とが一致する点を探し、この比較処理で用いる参照信号RAMPの生成時点から、画素信号における基準成分や信号成分に応じた電気信号と参照信号とが一致した時点までをカウントクロックでカウント（計数）することで、基準成分や信号成分の各大きさに対応したカウント値を得る手法を採る。

ここで、垂直信号線１９から出力される画素信号は、時間系列として、基準成分としての画素信号の雑音を含むリセット成分ΔＶの後に信号成分Ｖsig が現れるものである。１回目の処理を基準成分（リセット成分ΔＶ）について行なう場合、２回目の処理は基準成分（リセット成分ΔＶ）に信号成分Ｖsig を加えた信号についての処理となる。以下具体的に説明する。

１回目の読出しのため、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をローレベルにしてカウンタ部２５４をダウンカウントモードに設定するとともに、リセット制御信号ＣＮ６を所定期間アクティブ（本例ではハイレベル）にしてカウンタ部２５４のカウント値を初期値“０”にリセットさせる（ｔ９）。そして、任意の行Ｖαの単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）への１回目の読出しが安定した後、通信・タイミング制御部２０は、参照信号生成部２７に向けて、参照信号RAMPa ，RAMPb 生成用の制御データＣＮ４ａ，ＣＮ４ｂを供給する。

これを受けて、参照信号生成部２７においては、先ず、Ｖα行上に存在する一方の色（奇数列のＲまたはＧ）のカラー画素特性に合わせた傾きβａを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持った参照信号RAMPa をＤＡ変換回路２７ａにて生成し、奇数列に対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

同様に、Ｖα行上に存在する他方の色（偶数列のＧまたはＢ）のカラー画素特性に合わせた傾きβｂを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持った参照信号RAMPb をＤＡ変換回路２７ｂにて生成し、偶数列に対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｈα）の画素信号電圧とを比較する。

また、電圧比較部２５２の入力端子RAMPへの参照信号RAMPa ，RAMPb の入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ１０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、１回目のカウント動作として、初期値“０”からダウンカウントを開始する。すなわち、負の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ１２）。つまり、リセット成分Ｖrst に応じた電圧信号と参照信号RAMPとを比較して、リセット成分Ｖrst の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ１２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、リセット成分Ｖrst の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ１４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この１回目の読出し時は、画素信号電圧ＶｘにおけるリセットレベルＶrst を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３のリセット成分ΔＶを読み出していることになる。

このリセット成分ΔＶ内には、単位画素３ごとにばらつく雑音がオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルＶrst は概ね全画素共通であるので、任意の垂直信号線１９の画素信号電圧Ｖｘにおけるリセット成分ΔＶの出力値はおおよそ既知である。

したがって、１回目のリセット成分ΔＶの読出し時には、RAMP電圧を調整することにより、ダウンカウント期間（ｔ１０〜ｔ１４；比較期間）を短くすることが可能である。本実施形態では、リセット成分ΔＶについての比較処理の最長期間を、７ビット分のカウント期間（１２８クロック）にして、リセット成分ΔＶの比較を行なっている。

続いての２回目の読出し時には、リセット成分ΔＶに加えて、単位画素３ごとの入射光量に応じた電気信号成分Ｖsig を読み出し、１回目の読出しと同様の動作を行なう。すなわち、先ず通信・タイミング制御部２０は、モード制御信号ＣＮ５をハイレベルにしてカウンタ部２５４をアップカウントモードに設定する（ｔ１８）。そして、任意の行Ｖαの単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…）への２回目の読出しが安定した後、通信・タイミング制御部２０は、信号成分Ｖsig についてのＡＤ変換処理のため、参照信号RAMPa生成用の制御データＣＮ４ａ（ここではオフセットOFFaと傾きβａを含む）をＤＡ変換回路２７ａに供給するとともに、参照信号RAMPb生成用の制御データＣＮ４ｂ（ここではオフセットOFFbと傾きβｂを含む）をＤＡ変換回路２７ｂに供給する。

これを受けて、参照信号生成部２７においては、先ず、Ｖα行上に存在する一方の色（奇数列のＲまたはＧ）のカラー画素特性に合わせた傾きβａを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持つとともに、リセット成分ΔＶ用の初期値Ｖarに対してオフセットOFFaだけ下がった参照信号RAMPa をＤＡ変換回路２７ａにて生成し、奇数列に対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

同様に、Ｖα行上に存在する他方の色（偶数列のＧまたはＢ）のカラー画素特性に合わせた傾きβｂを持ち全体として鋸歯状（RAMP状）に時間変化させた階段状の波形（RAMP波形）を持つとともに、リセット成分ΔＶ用の初期値Ｖbrに対してオフセットOFFbだけ下がった参照信号RAMPb をＤＡ変換回路２７ｂにて生成し、偶数列に対応するカラムＡＤ回路２５の電圧比較部２５２の一方の入力端子RAMPに、比較電圧として供給する。

電圧比較部２５２は、このRAMP波形の比較電圧と画素部１０から供給される任意の垂直信号線１９（Ｖｘ）の画素信号電圧とを比較する。

先にも述べたように、このときの各参照電圧の初期電圧は、任意の複数の黒基準を生成する画素から得られる信号を元に算出されたものであり、ＤＡ変換回路２７ａから発せられる参照信号RAMPa とＤＡ変換回路２７ｂから発せられる参照信号RAMPb とでそれぞれ生ずる固有のばらつき成分を含む異なった値（オフセットOFFaおよびオフセットOFFb）となる。また、参照電圧の初期電圧は、黒基準を生成する画素から得られる信号以外にも任意のオフセットを含む場合もある。

電圧比較部２５２の入力端子RAMPへの参照信号RAMPa ，RAMPa の入力と同時に、電圧比較部２５２における比較時間を、行ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（ｔ２０）、カウンタ部２５４のクロック端子に通信・タイミング制御部２０からカウントクロックＣＫ０を入力し、２回目のカウント動作として、１回目の読出し時に取得された単位画素３のリセット成分ΔＶに対応するカウント値から、１回目とは逆にアップカウントを開始する。すなわち、正の方向にカウント処理を開始する。

電圧比較部２５２は、参照信号生成部２７からのランプ状の参照信号RAMPと垂直信号線１９を介して入力される画素信号電圧Ｖｘとを比較し、双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（ｔ２２）。つまり、信号成分Ｖsig に応じた電圧信号と参照信号RAMPとを比較して、信号成分Ｖsig の大きさに対応した時間経過後にアクティブロー（Ｌ）のパルス信号を生成して、カウンタ部２５４に供給する。

この結果を受けて、カウンタ部２５４は、コンパレータ出力の反転とほぼ同時にカウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する（ｔ２２）。つまり、電圧比較部２５２に供給するランプ状の参照信号RAMPの生成とともにダウンカウントを開始し、比較処理によってアクティブロー（Ｌ）のパルス信号が得られるまでクロックＣＫ０でカウント（計数）することで、信号成分Ｖsig の大きさに対応したカウント値を得る。

通信・タイミング制御部２０は、所定のダウンカウント期間を経過すると（ｔ２４）、電圧比較部２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較部２５２は、ランプ状の参照信号RAMPの生成を停止する。

この２回目の読出し時は、画素信号電圧Ｖｘにおける信号成分Ｖsig を電圧比較部２５２で検知してカウント動作を行なっているので、単位画素３の信号成分Ｖsig を読み出していることになる。

ここで、本実施形態においては、カウンタ部２５４におけるカウント動作を、１回目の読出し時にはダウンカウント、２回目の読出し時にはアップカウントとしているので、カウンタ部２５４内で自動的に、式（１）で示す減算が行なわれ、この減算結果に応じたカウント値がカウンタ部２５４に保持される。

ここで、式（１）は、式（２）のように変形でき、結果としては、カウンタ部２５４に保持されるカウント値は信号成分Ｖsig に応じたものとなる。

つまり、上述のようにして、１回目の読出し時におけるダウンカウントと２回目の読出し時におけるアップカウントといった、２回の読出しとカウント処理によるカウンタ部２５４内での減算処理によって、単位画素３ごとのばらつきを含んだリセット成分ΔＶとカラムＡＤ回路２５ごとのオフセット成分とを除去することができ、単位画素３ごとの入射光量に応じた信号成分Ｖsig に黒基準成分の補正を加えた信号についてのデジタルデータのみを簡易な構成で取り出すことができる。この際、回路ばらつきやリセット雑音も除去できる利点がある。

よって、本実施形態のカラムＡＤ回路２５は、アナログの画素信号をデジタルの画素データに変換するデジタル変換部としてだけでなく、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部としても動作することとなる。

また、式（２）で得られるカウント値が示す画素データは正の信号電圧を示すので、補数演算などが不要となり、既存のシステムとの親和性が高い。

ここで、２回目の読出し時は、入射光量に応じた信号成分Ｖsig を読み出すので、光量の大小を広い範囲で判定するために、アップカウント期間（ｔ２０〜ｔ２４；比較期間）を広く取り、電圧比較部２５２に供給するランプ電圧を大きく変化させる必要がある。

そこで本実施形態では、信号成分Ｖsig についての比較処理の最長期間を、１０ビット分のカウント期間（１０２４クロック）にして、信号成分Ｖsig の比較を行なっている。つまり、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を、信号成分Ｖsig についての比較処理の最長期間よりも短くする。リセット成分ΔＶ（基準成分）と信号成分Ｖsig の双方の比較処理の最長期間すなわちＡＤ変換期間の最大値を同じにするのではなく、リセット成分ΔＶ（基準成分）についての比較処理の最長期間を信号成分Ｖsig についての比較処理の最長期間よりも短くすることで、２回に亘るトータルのＡＤ変換期間が短くなるように工夫する。

この場合、１回目と２回目との比較ビット数が異なるが、通信・タイミング制御部２０から制御データを参照信号生成部２７に供給して、この制御データに基づいて参照信号生成部２７にてランプ電圧を生成するようにすることで、ランプ電圧の傾きすなわち参照信号RAMPの変化率を１回目と２回目とで同じにする。デジタル制御でランプ電圧を生成するので、ランプ電圧の傾きを１回目と２回目とで同じにすることが容易である。これにより、ＡＤ変換の精度を等しくできるため、アップダウンカウンタによる式（１）で示した減算結果が正しく得られる。

２回目のカウント処理が完了した後の所定のタイミングで（ｔ２８）、通信・タイミング制御部２０は水平走査回路１２に対して画素データの読出しを指示する。これを受けて、水平走査回路１２は、制御線１２ｃを介してカウンタ部２５４に供給する水平選択信号ＣＨ（ｉ）を順次シフトさせる。

こうすることで、カウンタ部２５４に記憶・保持した式（２）で示されるカウント値、すなわちｎビットのデジタルデータで表された画素データが、ｎ本の水平信号線１８を介して、順次、カラム処理部２６外や画素部１０を有するチップ外へ出力端子５ｃから出力され、その後、順次行ごとに同様の動作が繰り返されることで、２次元画像を表す映像データＤ１が得られる。

以上説明したように、固体撮像装置によれば、アップダウンカウンタを用いつつ、その処理モードを切り替えて２回に亘ってカウント処理を行なうようにした。また、行列状に単位画素３が配列された構成において、カラムＡＤ回路２５を垂直列ごとに設けた列並列カラムＡＤ回路で構成した。

ここで、比較回路とカウンタとでＡＤ変換回路を構成するに当たり、比較回路に供給するＡＤ変換用の参照信号を発生する機能要素であるＤＡ変換回路を、カラー画像撮像に使用する色分解フィルタにおける色フィルタの全色分を用意するのではなく、色の種類や配列で決まる色の繰返しサイクルに応じた所定色の組合せに応じた分だけ設けるようにした。また、処理対象行が切り替わることで、その処理対象行に存在する所定色の組合せが切り替わることに応じて、ＤＡ変換回路が発する参照信号（アナログ基準電圧）の変化特性（具体的には傾き）や初期値を、色フィルタすなわちアナログの画素信号の特性に応じて切り替えるようにした。

これにより、参照電圧発生器として機能するＤＡ変換回路や参照電圧発生器からの配線を色分解フィルタを構成する色フィルタの数よりも少なくすることができ、また、色フィルタごとに参照電圧発生器を用意した場合に必要となるアナログ基準電圧（参照信号）を選択的に出力するマルチプレクサも不要となるので、大幅に回路規模が縮小できる。

また、処理対象行に存在する所定色の組合せが切り替わることに応じて、ＤＡ変換回路が発する参照信号の変化特性（具体的には傾き）を切替設定するようにしたので、画素部１０を構成する各カラー画素の特性に応じて互いに異なる基準電圧を各々生成して比較処理を行なうことによって、単位画素から出力されるアナログの画素信号をデジタルデータに変換する際、各々のカラーに応じて参照信号の傾きを調節することで、各カラーの特性を緻密に制御することができる。

加えて、ＤＡ変換回路が発する参照信号の初期値をＤＡ変換回路で生ずる固有のばらつき成分や黒基準成分に応じて切替設定するようにしたので、回路ばらつきを補正できるとともに、黒基準成分の補正を加えた信号のみについて簡易な構成でＡＤ変換することができる。

さらに、基準成分（リセット成分）と信号成分との減算処理が２回目のカウント結果として垂直列ごとに直接に取得することができ、基準成分と信号成分のそれぞれのカウント結果を保持するメモリ装置をカウンタ部が備えるラッチ機能で実現でき、ＡＤ変換されたデータを保持する専用のメモリ装置をカウンタとは別に用意する必要がない。

加えて、基準成分と信号成分との差を取るための特別な減算器が不要になる。よって、従来構成よりも、回路規模や回路面積を少なくすることができ、加えて、雑音の増加や電流あるいは消費電力の増大を解消することができる。

また、比較部とカウンタ部でカラムＡＤ回路（ＡＤ変換部）を構成したので、ビット数によらずカウンタ部を動作させるカウントクロック１本とカウントモードを切り替える制御線とでカウント処理を制御でき、従来構成で必要としていたカウンタ部のカウント値をメモリ装置まで導く信号線が不要になり、雑音の増加や消費電力の増大を解消することができる。

つまり、ＡＤ変換装置を同一チップ上に搭載した固体撮像装置１において、電圧比較部２５２とカウンタ部２５４とを対にしてＡＤ変換部としてのカラムＡＤ回路２５を構成するとともに、カウンタ部２５４の動作としてダウンカウントとアップカウントとを組み合わせて使用しつつ、処理対象信号の基本成分（本実施形態ではリセット成分）と信号成分との差をデジタルデータにすることで、回路規模や回路面積や消費電力、あるいは他の機能部と間のインタフェース用配線の数や、この配線によるノイズや消費電流などの問題を解消することができる。

なお、図示を割愛するが、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するｎビットのメモリ装置としてのデータ記憶部を設けてもよい。データ記憶部には、水平走査回路１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。水平走査回路１２は、カラム処理部２６の各電圧比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部が保持していたカウント値を読み出す読出走査部の機能を持つ。このような構成にすると、パイプライン処理が実現できる。

すなわち、カウンタ部２５４の動作前（ｔ６）に、通信・タイミング制御部２０からのメモリ転送指示パルスＣＮ８に基づき、前行Ｈｘ−１の処理時におけるカウント結果をデータ記憶部に転送する。

図３に示した動作では、処理対象の画素信号における２回目の読出処理、すなわちＡＤ変換処理が完了した後でなければ画素データをカラム処理部２６の外部に出力することができないので、読出処理には制限があるのに対して、カウンタ部２５４の後段にデータ記憶部を設けると、処理対象の画素信号における１回目の読出処理（ＡＤ変換処理）に先立って前回の減算処理結果を示すカウント値をデータ記憶部に転送することができ、読出処理には制限がない。

よって、このような構成を採ることで、カウンタ部２５４のカウント動作すなわちＡＤ変換処理と、カウント結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部（先ずは水平信号線１８）への信号の読出動作とを独立・並行して行なうパイプライン動作が実現できる。

＜参照信号生成部の基本構成＞
図４は、参照信号生成部２７の基本構成例を示す図である。本実施形態の参照信号生成部２７は、その基本構成として、電流出力型のＤＡ変換回路を採用している点と、カラムＡＤ回路２５の電圧比較部２５２に供給する参照信号（ランプ電圧）の傾きすなわちＲＡＭＰスロープの傾きβを調整する機構として、ＤＡ変換処理において使用されるカウントクロック数（つまりクロック周波数）を変える以外に、単位電流源の電流量をデジタル制御により変えることによって、クロック当たりのΔRAMPを調整する機構を備えている点に特徴を有する。なお、電流出力型のＤＡ変換回路は、行列状に配列されたセル配列を備える電流源セルマトリクス形のものとなっている。

従来、この電流出力型のＤＡ変換回路としては、同一の定電流を生成すべく所定の電流値に重付けされた複数の電流源セルを使用し、この電流源セルの中から多ビットデジタル入力信号のデータ値に応じた電流源セルを選択して、この選択電流源セルの定電流出力を加算出力させることにより、デジタル入力信号値に応じたアナログ電流出力を得るようにしたものが提供されている。

電流源セルを選択するための回路方式としては、デコード方式やバイナリ方式や、その両者を組み合わせた複合方式のものを中心として多数の方式が採用されているが、中でも、上位ビットと下位ビットの２段階に分けてデジタル入力信号をアナログ信号に変換する方式が広く知られている（たとえば特開平１１−１７５４５号公報を参照）。

しかしながら従来の複合方式の構成では、入力デジタル信号に対して、上位ビット側では１０進法にデコードされ、下位ビット側ではバイナリ方式に分割する方式が用いられており、さらにデコード方式では、マトリクス状に配列された定電流源セルの選択をデコードとラッチで行なう。そのため入力デジタル信号が高速になると、デコード方式とバイナリ方式で分割された装置を同時に動作させることと、高速かつ確実にデコードとラッチを動作させてセルを選択するのが困難となる。その結果として、グリッチの発生やミスコードの発生原因を生成し安定な動作の実現を困難としてしまう。

また、たとえば、色分離フィルタの配列に応じた色対応の参照信号を供給する際には、色に応じた変化率（たとえば減少率）で変化する参照信号を比較器に供給する必要がある。この際には、色別に適合させるべく、変化率の設定に高精度が要求される。

また、ダイナミックレンジを確保するために、入力光が少ない暗部での撮像の際には、撮像信号のゲイン（アナログゲイン）を調整した上でデジタルデータを得る必要がある。この際にも、入力光に適合させるべく、変化率の設定に高精度が要求される。

この参照信号の変化率の調整に当たっては、たとえば、基準の変化率で生成された参照信号をアナログ増幅器を用いて、そのゲイン調整で対処することが考えられる。しかしながら、アナログゲインを調整することは、精度の点で難点があり、たとえば、１２ビット以上の精度で微調整したり、参照電位のバラツキを少なくしたりすることは困難である。

そこで、本実施形態では、このような問題を解消し得る仕組みを採用する。以下具体的に説明する。

図４（Ａ）に示すように、参照信号生成部２７（ＤＡ変換回路２７ａ，２７ｂ）をなす本実施形態のＤＡ変換部３００は、所定の傾きと初期値とを持つ参照信号RAMPの生成に主体的に作用する機能部分である第１ＤＡ変換部３０２と、第１ＤＡ変換部３０２において生成される参照信号の傾きの制御（ゲイン制御）に主体的に作用する機能部分である第２ＤＡ変換部３０４とを備えている。なお、第１ＤＡ変換部３０２は、スロープ状の参照電圧を生成するスロープ（Slope ）部（スロープ型のＤＡ変換部）としての主体的機能部であり、また第２ＤＡ変換部３０４は、第１ＤＡ変換部３０２を制御するプログラマブルゲインアンプ（ＰＧＡ；Programmable Gain Amp ）部としての主体的機能部である。

第１および第２ＤＡ変換部３０２，３０４は、それぞれ所定の重付けの出力電流値を生成する電流源セルが複数個設けられた電流源セル部３５０，７５０と、電流源セルの選択動作を制御するＤＡＣ制御部３１０，７１０を備えており、この電流源セルの選択動作をデジタル処理にて制御し、選択された電流源セルから出力される電流の加算処理によりＤＡ変換を行なう電流出力型のＤＡ変換回路構成となっている。

ここで、第２ＤＡ変換部３０４の出力側には、電流量調整用の電流源セル（以下ゲイン調整電流源セルともいう）３０８が設けられている。第２ＤＡ変換部３０４は、デジタル処理にて各電流源セルが選択制御され、差動電流出力の内の一方に基づいてＤＡＣ出力端子DACgain にて電流加算し、この加算電流Ｉgainをゲイン調整電流源セル３０８に供給する。ゲイン調整電流源セル３０８は、加算電流Ｉgainに基づく制御電圧（ゲイン制御出力信号）Ｖbaisを電流制御線５９２を介して第１ＤＡ変換部３０２の各電流源セルに供給するようになっている。制御電圧Ｖbaisを制御すれば参照信号RAMPの傾きを制御できる。つまり、第１ＤＡ変換部３０２によって生成されるシングルスロープ積分型ＡＤ変換方式において使用される参照信号RAMPの傾きを、第２ＤＡ変換部３０４によるデジタル制御によって調整する構成となっている。

ここで、第１ＤＡ変換部３０２と第２ＤＡ変換部３０４との間は、ゲイン調整電流源セル３０８を介してカレントミラーで接続されるようになっている。すなわち、このゲイン調整電流源セル３０８が、電流源セル部３５０内の各電流源セルとの間でカレントミラーを構成するようになっている。

ゲイン調整電流源セル３０８は、たとえば図４（Ｂ）に示すように、加算電流Ｉgainが供給されるドレインとゲートとが接続され、ソースがアナロググランド線に接続されたＮＭＯＳ型のトランジスタ７９０を備えている。このＮＭＯＳ型のトランジスタ７９０のゲート（ドレインも）には加算電流に応じたバイアス電圧Ｖbaisが発生する。このバイアス電圧Ｖbaisを、第１ＤＡ変換部３０２側に配される各電流源セルを構成するＮＭＯＳ型のトランジスタのゲートと共通接続される電流制御線５９２に供給するようになっている。

なお、図４（Ｂ）では、ゲイン調整電流源セル３０８としてＮＭＯＳ型のトランジスタ７９０を用いているが、これは、第２ＤＡ変換部３０４を構成する各電流源セルをＰＭＯＳ型のトランジスタとする場合であり、図４（Ｃ）に示すように、第２ＤＡ変換部３０４を構成する各電流源セルをＮＭＯＳ型のトランジスタとする場合には、先ず、ＰＭＯＳ型のトランジスタ７９２で加算電流Ｉgainを受けることになる。

また、ゲイン調整電流源セル３０８を構成するトランジスタと第１ＤＡ変換部３０２側に配される各電流源セルを構成するトランジスタとが異なる極性（チャネル）のものである場合には、第１ＤＡ変換部３０２側に配される各電流源セルを構成するトランジスタとカレントミラーを構成できるように、電流／電流変換部を設ける。

たとえば、図４（Ｃ）では、トランジスタ７９２とカレントミラー接続されたＰＭＯＳ型のトランジスタ７９４と、このトランジスタ７９４から出力される電流を受け取るＮＭＯＳ型のトランジスタ７９６とを設け、このトランジスタ７９６をトランジスタ７９０と同様に接続する。

つまり、トランジスタ７９６は、ドレインには、加算電流が供給され、ドレインとゲートとが接続され、ソースがアナロググランド線に接続される。トランジスタ７９６のゲート（ドレインも）が、第１ＤＡ変換部３０２側に配される各電流源セルを構成するＮＭＯＳ型のトランジスタのゲートと共通接続されるようにする。ＮＭＯＳ型のトランジスタ７９６のゲート（ドレインも）には加算電流に応じたバイアス電圧Ｖbaisが発生する。このバイアス電圧Ｖbaisを、第１ＤＡ変換部３０２側に配される各電流源セルを構成するＮＭＯＳ型のトランジスタのゲートと共通接続される電流制御線５９２に供給する。

また、図４（Ｄ）では、トランジスタ７９０とカレントミラー接続されたＮＭＯＳ型のトランジスタ７９８と、このトランジスタ７９８から出力される電流を受け取るＰＭＯＳ型のトランジスタ７９９とを設ける。そして、このトランジスタ７９９のドレインにはトランジスタ７９８から加算電流が供給されるようにし、またドレインとゲートとを接続し、ソースを電源線に接続する。トランジスタ７９９のゲート（ドレインも）が、第１ＤＡ変換部３０２側に配される各電流源セルを構成するＰＭＯＳ型のトランジスタのゲートと共通接続されるようにする。ＰＭＯＳ型のトランジスタ７９９のゲート（ドレインも）には加算電流に応じたバイアス電圧Ｖbaisが発生する。このバイアス電圧Ｖbaisを、第１ＤＡ変換部３０２側に配される各電流源セルを構成するＰＭＯＳ型のトランジスタのゲートと共通接続される電流制御線５９２に供給する。

何れの構成も、動作的には、ゲイン調整電流源セル３０８は、第２ＤＡ変換部３０４側で生成される加算電流Ｉgainを電圧信号（上記例ではバイアス電圧Ｖbais）に変換し、この変換した電圧信号に基づき、第１ＤＡ変換部３０２側の各電流源セルの動作電流値を制御する電流／電圧変換部として機能するものである。

なお、後述する図９にも示すように、スロープ部としての第１ＤＡ変換部３０２をＮＭＯＳで構成し、ＰＧＡ部としての第２ＤＡ変換部３０４をＰＭＯＳで構成し、そのバイアス電位は、ＰＭＯＳ構成の回路出力を折り返しす構成とした方が、以下の点で有利である。第１には、ＮＭＯＳのゲート電位を作るにはＰＭＯＳから出力しないといけない。

第２には、バラツキに強い。第２の点についてさらに詳述すれば以下の通りである。たとえば、温度が上がりトランジスタの能力が下がった場合、アンプからの出力は常に一定であるが、同じ電流を流すために深いゲートソース間電位Ｖgsとなり、この出力がＮＭＯＳで構成される折返しに入力されることで、室温時と同じ出力を保つことができるようになる。また、プロセスバラツキなどで、ＮＭＯＳとＰＭＯＳのトランジスタに能力差が生じても上記と同様の論理で安定した出力を得られるようになる。

ＤＡＣ出力端子DACgain にて加算（合成）された第２ＤＡ変換部３０４の出力電流Ｉgainを電流／電圧変換部として機能するゲイン調整電流源セル３０８にて受け取り、このゲイン調整電流源セル３０８として、折返し用のトランジスタ７９０（もしくはトランジスタ７９２）を設け、そのゲートとドレインを接続した回路構成を採る。

第１ＤＡ変換部３０２は、電流出力型のＤＡ変換回路の構成を採り、その電流源セルの制御入力端子であるゲートに、電流／電圧変換部として機能するゲイン調整電流源セル３０８の出力電圧（バイアス電圧Ｖbais）を供給する構成を採るのである。

全体としては、第２ＤＡ変換部３０４の電流源セルを構成するＰＭＯＳトランジスタと第１ＤＡ変換部３０２の電流源セルを構成するＮＭＯＳトランジスタを折り返して使うことでバラツキに強くするのである。

これにより、電流源セル部３５０内の各電流源セルの動作電流をデジタル制御により設定することで、任意の設定されたゲインで動作するＤＡ変換回路が実現できるようになり、各電流源セルの動作電流を調整することで、たとえば、−３ｄＢから２０ｄＢまでゲインを可変できる。電流源セル部３５０をデジタル信号で制御することで、ＤＡ変換部３００は、所望の入力デジタル信号Ｄinを所望のゲインでアナログ出力できるＤＡ変換回路として動作可能となる。

また、詳細は後述するが、特に本実施形態の第２ＤＡ変換部３０４は、電流源セル部７５０に設けられる単位電流源の一例である各電流源セルの動作電流量を制御する電流量調整用の電流源セルをデジタル制御により駆動することによって、第１ＤＡ変換部３０２におけるＤＡ変換でのクロック当たりの傾き（ΔRAMP）を調整する点に大きな特徴を有している。

デジタル制御をたとえば１２ビット精度で行なうことで、結果として、電流源セル部３５０における電流加算量を１２ビット精度で調整することができるようになる。このことは、シングルスロープ積分型のＡＤ変換を行なう際に、処理対象の画素信号に対して１２ビットといった高精度でアナログゲインを調整した上でデジタルデータを取得することになる。

また、第２ＤＡ変換部３０４による電流源セル部３５０の各電流源セルに対する動作電流制御は、ゲイン調整電流源セル３０８との間でカレントミラーを利用して一様に制御可能であるので、一箇所（ここではゲイン調整電流源セル３０８）への制御によって、電流源セル部３５０の各電流源セルそれぞれに一様なゲイン調整が可能となる。

参照電圧の振幅制御における精度が、デジタル入力によるゲイン調整用ＤＡ変換回路としての第２ＤＡ変換部３０４のデジタル調整精度によって決定されるのである。この第２ＤＡ変換部３０４に対するゲイン設定用のデジタル入力（入力コード）Ｄgainは、もちろん、外部からの直接入力が可能である。

＜第１ＤＡ変換部の構成＞
図５は、第１ＤＡ変換部３０２の具体的な構成例を示す図である。図示するように、第１ＤＡ変換部３０２は、当該第１ＤＡ変換部３０２の全体を制御するとともに定電流源選択制御部の機能も備えたＤＡＣ制御部３１０と、複数の電流源セル（定電流源）を具備してなる電流源セル部３５０とを備えている。

ＤＡＣ制御部３１０は、ＤＡＣ制御部３１０内の各部の動作を制御するブロック制御部３２０と、処理対象の入力デジタル信号Ｄinの入力段に配され下位ビットの制御処理を担当する下位ビット制御部３３０と処理対象の入力デジタル信号Ｄinの入力段に配され上位ビットの制御処理を担当する上位ビット制御部３４０とを備えている。

電流源セル部３５０は、所定の重み電流を出力する複数種類の下位電流源セル３５３を持つ下位電流源セル部３５２と、行列状に配列されそれぞれ同一（一律）の所定の重み電流を出力する上位電流源セル３５５を持つ上位電流源セル部３５４とを有する。

下位電流源セル部３５２には、デジタル入力信号の下位ビットの各ビットに１個ずつ対応する下位側ｊビットを担当するｊ個の下位電流源セル３５３が並列に設けられる。下位電流源セル３５３の出力端は、各下位電流源セル３５３の出力電流を合成するための選択出力線３９６に接続される。選択出力線３９６は、ＤＡＣ出力端子DACoutに接続される。

下位電流源セル部３５２の各下位電流源セル３５３の電流値の重付けは、上位電流源セル部３５４の各上位電流源セル３５５の電流値に対して、それぞれ１／２，１／４，…，１／２＾ｊとされる。各下位電流源セル３５３は、入力デジタル信号Ｄinの下位ｊビットのそれぞれに対応するビットの論理値（“１”または“０”）に応じて、下位ビット制御部３３０によって個別に選択されるようになっている。入力デジタル信号Ｄinの下位ｊビットに基づいて下位ビット制御部３３０によって選択された下位電流源セル３５３の出力電流は、ＤＡＣ出力端子DACoutにて、一方が基準電圧Ｖref と接続された基準抵抗３９８により加算出力される。

上位電流源セル部３５４には、上位側ｉビットを担当する少なくとも２＾ｉ個（好ましくは（２＾ｉ）＋ｙ（ｙは任意）個）の上位電流源セル３５５が２次元マトリクス状に設けられる。その周りには、各上位電流源セル３５５を選択するべく、上位電流源セル３５５のマトリクス配置に応じたマトリクス選択線３５８を有する。

上位電流源セル部３５４は、上位ビット制御部３４０により、デジタル入力信号の上位ビットデータ値に応じた数の上位電流源セル３５５が選択されるようになっている。選択された上位電流源セル３５５の出力電流は下位電流源セル部３５２と同様に、ＤＡＣ出力端子DACoutにて加算出力される。この加算電流Ｉdac と基準抵抗３９８の抵抗値Ｒref との積により、ＤＡＣ出力端子DACoutの出力電圧が規定される。

ブロック制御部３２０は、通信・タイミング制御部２０から供給される多ビットデジタル信号Ｄinに基づいて、上位ビット制御部３４０と下位ビット制御部３３０とを制御する。一例として、上位ｉビットについては１０進数にデコードし、そのデコード値に基づいてシフトレジスタ部３４２内のシフトレジスタを制御する。

またブロック制御部３２０は、ＤＡＣモード、ＤＡＣ開始、あるいはＤＡＣ解像度などを制御するための各種の制御信号J320が入力されるようになっており、入力デジタル信号Ｄin（たとえばデコード値）やこれらの制御信号J320に基づいて、下位ビット制御部３３０を制御する制御信号J330を下位ビット制御部３３０に供給するとともに、上位ビット制御部３４０を制御する制御信号J340を上位ビット制御部３４０に供給する。

制御信号J330としては、たとえば分周処理部３３２の出力を一定の論理レベル（ここではクリア値）にするリセット信号が存在する。また、制御信号J340としては、たとえばシフトレジスタ部３４２の出力を一定の論理レベル（ここではクリア値やフル値）にするリセット信号およびセット信号が存在する。

またブロック制御部３２０には、ＤＡ変換用のカウントクロックＣＫdac が外部クロックとして通信・タイミング制御部２０から入力されるようになっており、このカウントクロックＣＫdac を整形して、内部カウントクロックＣＫcnt として下位ビット制御部３３０に供給するようになっている。

また、ブロック制御部３２０は、上位電流源セル部３５４の上位電流源セル３５５の使用する数を規定することで、ＤＡ変換のデジタル解像度（たとえばｉビットの“ｉ”）を規定するべく、その制御のための制御信号J342を上位ビット制御部３４０に供給するようにもなっている。この制御信号J342としては、たとえば、各シフトレジスタの活性化を制御するイネーブル信号を使用することができる。各シフトレジスタの出力イネーブル（ＯＥ）端子に供給するイネーブル信号をアクティブにしたときには、各シフトレジスタの出力が有効となるが、イネーブル信号をインアクティブにして各シフトレジスタの出力を無効とする（たとえば非反転出力端子ＱをＬレベル、反転出力端子ｘＱをＨレベルに維持する）ことで、各シフトレジスタの活性化を制御することができるのである。

たとえば、最大解像度としてｉビット分（２＾ｉ個）の上位電流源セル３５５を持つ上位電流源セル部３５４において、たとえば純粋にビット単位で解像度を制御する場合であれば、ｘ（ｘ≦ｉ）ビットの解像度で使用する場合には、２＾ｘ個の上位電流源セル３５５のみが活性化するように制御する。この場合、制御信号J342としてはｉ本（制御信号J342_1〜_i）あればよい。

制御信号J342_1は１個目の上位電流源セル３５５の活性化を制御し、制御信号J342_2は２個目〜２＾２個目までの上位電流源セル３５５の活性化を制御し、以下同様に、制御信号J342_1〜_xは、１＋２＾（ｘ−１）個目〜２＾ｘ個目までの上位電流源セル３５５の活性化を制御するために使用される。つまり、総数２＾ｉ（＋ｙ個があってもよい）の上位電流源セル３５５をｘ個のブロックに分割し、予め所望のデジタル解像度に対応した上位電流源セル３５５のみが使用されるように選択しておく。

下位ビット制御部３３０は、ブロック制御部３２０から供給された内部カウントクロックＣＫcnt をカウントするカウンタ（つまりクロックを分周する分周器）を具備してなる分周処理部３３２と、第１ＤＡ変換部３０２の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部３３６とを備えている。グリッチ抑制回路は、下位電流源セル部３５２に設けられる下位電流源セル３５３の数と同数分（ｊ個）が設けられる。

分周処理部３３２は、１クロック期間で１ＬＳＢに相当するＤＡ変換を実行可能とするべく設けられており、具体的には、Ｄ型フリップフロップ（ラッチ；以下Ｄ−ＦＦという）を基本要素に有し、２のべき数分の１を生成する（ｊ−１）個の分周器を有し、事実上のカウントクロックＣＫcnt そのものの１分周クロックと分周器で分周した（ｊ−１）ビットの下位ビットバイナリ出力、すなわち１／２，１／４，…，１／２＾（ｊ−１）の分周クロックを選択制御信号としてグリッチ抑制処理部３３６の対応するグリッチ抑制回路に供給する。つまり、下位ｊビットのバイナリデータに相当する出力となる１／２＾ｋ（ｋは０からｊ−１まで）分周クロックをグリッチ抑制処理部３３６_j-kに供給する。この分周処理部３３２は、下位電流源セル部３５２に設けられるｊ個の下位電流源セル３５３に対してのセレクタとして機能する。

グリッチ抑制処理部３３６は、各分周クロックを、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、１／２＾ｋ（ｋは０〜（ｊ−１））分周クロックに対して１／２＾（ｊ−ｋ）の電流値を持つ電流源セルというように、下位電流源セル部３５２の対応する下位電流源セル３５３に供給する。たとえば、１分周クロックに対しては１／２＾ｊの電流値を持つ下位電流源セル３５３_jに接続され、１／２分周クロックに対しては１／２＾（ｊ−１）の電流値を持つ下位電流源セル３５３_j-1に接続され、１／４分周クロックに対しては１／２＾（ｊ−２）の電流値を持つ下位電流源セル３５３_j-2に接続され、以下同様に、１／２＾（ｊ−２）分周クロックに対しては１／４の電流値を持つ下位電流源セル３５３_2に接続され１／２＾（ｊ−１）分周クロックに対しては１／２の電流値を持つ下位電流源セル３５３_1に接続される。

ここで、グリッチ抑制処理部３３６は、図示を割愛するが、入力された信号に対しての論理反転（位相反転）機能と、所定のディレイ量Δｔの遅延機能とを具備した遅延手段を備えており、この遅延手段により遅延されていない入力信号と当該遅延手段により遅延された反転信号とを相補信号として電流源セル３５３，３５５を構成する差動スイッチの各相補入力端子（ここではトランジスタ５２４，５２６のゲート端子）に供給する点に特徴を有している。

相補信号を単純に差動スイッチの各相補入力端子に供給すると、差動スイッチへの相補入力の時間的なバラツキ（ディレイ差）のため、電流源セル３５３，３５５をなす差動スイッチとして動作するトランジスタ５２４，５２６への入力がともにＬレベルとなりともにオフとなる状態が存在する場合に、ともにオフ状態のときから選択出力線３９６におけるＤＡ変換出力に関わるトランジスタ５２４をオンさせる場合が起こり、このときにグリッジが生じ易い。これは、トランジスタ５２４，５２６がともにオフ状態のときには電流源セルからの出力電流が完全にゼロの状態にあり、このような状態から電流源セルを活性化させて突然に出力電流を発生させようとすることが原因であると考えられる。

これに対して、グリッチ抑制処理部３３６を介して電流源セル３５３，３５５の差動スイッチとして動作するトランジスタ５２４，５２６を制御すれば、トランジスタ５２６のゲート入力はディレイΔｔ期間後に活性化（ハイレベル）または不活性化（ローレベル）されるため、トランジスタ５２４が活性化されディレイΔｔ後にトランジスタ５２６が不活性化される過程では、トランジスタ５２４，５２６がともにオフ状態のときからトランジスタ５２４がオンする状態を確実に避けることができ、グリッジの発生を抑制することができる（詳細は後述する図９を参照）。

また、下位ビット制御部３３０は、下位電流源セル部３５２の各下位電流源セル３５３を選択するべく、下位電流源セル３５３の数に応じた選択線３３８を有し、選択線３３８を制御することで、デジタル入力信号の下位ビットデータ値に相当する下位電流源セル３５３を選択する。本構成例の場合、分周処理部３３２と下位電流源セル部３５２との間の選択線３３８上にグリッチ抑制処理部３３６が設けられることになる。

グリッチ抑制処理部３３６は、詳細は後述するが、分周処理部３３２からの分周クロックに基づいて、正論理出力Ｑと負論理出力ｘＱとを各出力端子から略同時に出力する（以下相補出力をするともいう）ように構成されており、選択線３３８としては、それに応じて２本の選択線が各下位電流源セル３５３（詳細にはその差動スイッチ入力端）に接続されるようになっている。

また、下位ビット制御部３３０は、桁上がり時もしくは桁下がり時を示す信号をシフトクロックＣＫsrとして上位ビット制御部３４０のシフトレジスタ部３４２に供給するシフト制御部３３３を備えている。たとえば、シフト制御部３３３は、桁上がり時を示すシフトクロックＣＫsrを生成するべく、分周処理部３３２の下位ビットバイナリ出力の内の１／２＾（ｊ−１）分周クロックを論理反転するバッファ機能を有するインバータ３３４を備えている。分周処理部３３２は、１／２＾（ｊ−１）分周クロックをインバータ３３４を介して逆相にし、その変化エッジの一方を利用することで、シフトクロックＣＫsrとして、上位ビット制御部３４０に供給する。

もちろん、シフト制御部３３３のこのような構成は一例であって、たとえばアップカウント動作時に生成可能なキャリー（Carry ）パルスを桁上がり時を示すシフトクロックＣＫsrとして使用することもできるし、ダウンカウント動作時に生成可能なボロー（Borrow）パルスを桁下がり時を示すシフトクロックＣＫsrとして使用することもできる。

上位ビット制御部３４０は、上位ｉビット分（２＾ｉ個）のシフトレジスタを具備したシフトレジスタ部３４２と、第１ＤＡ変換部３０２の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部３４６とを備えている。グリッチ抑制回路は、上位電流源セル部３５４に設けられる上位電流源セル３５５の数と同数分（２＾ｉ個）が設けられる。シフトレジスタ部３４２には、下位ビット制御部３３０からシフトクロックＣＫsrが供給されるようになっている。

シフトレジスタ部３４２は、上位ｉビットの各データ値に相当するＤＡ変換を実行可能とするべく設けられており、具体的には、上位ｉビットのデジタル信号に順次対応するように縦続接続されたシフトレジスタを備え、下位ビット制御部３３０から供給されるシフトクロックＣＫsrに基づいて、そのシフト出力端子を順次所定方向にアクティブに（活性化）することで、入力デジタル信号の上位ｉビットを１０進数にデコードしたデータ値をシフト出力端子に出力する。

シフトレジスタの各シフト出力は選択制御信号として、それぞれグリッチ抑制処理部３４６の対応するグリッチ抑制回路に供給される。グリッチ抑制処理部３４６は、各シフト出力を、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、上位電流源セル部３５４の対応する上位電流源セル３５５に供給する。

また、上位ビット制御部３４０は、上位電流源セル部３５４の各上位電流源セル３５５を選択するべく、上位電流源セル３５５の数に応じたマトリクス選択線３４８（マトリクス選択線３５８に対応するもの）を有し、マトリクス選択線３４８を制御することで、デジタル入力信号の上位ビットデータ値に相当する上位電流源セル３５５を選択する。本構成例の場合、シフトレジスタ部３４２と上位電流源セル部３５４との間のマトリクス選択線３４８上にグリッチ抑制処理部３４６が設けられることになる。

グリッチ抑制処理部３４６は、グリッチ抑制処理部３３６と同様に、シフトレジスタ部３４２から出力されるシフト出力に基づいて相補出力をするように構成されており、上位電流源セル部３５４の周りに配されたマトリクス選択線３５８としては、各出力Ｑ，ｘＱに応じて２本の選択線が各上位電流源セル３５５（詳細にはその差動スイッチ入力端）に接続されるようになっている。

なお、シフトレジスタ部３４２は、ブロック制御部３２０から供給されるデジタル解像度制御用の制御信号J342_1〜_iが、Ｄ−ＦＦを基本要素とするシフトレジスタの出力イネーブル端子に供給され、たとえばｘ（ｘ≦ｉ）ビットの解像度で使用する場合には、予め、２＾ｘ個のシフトレジスタのみが活性化するようにされる。

制御信号J342_1は１個目のシフトレジスタの活性化を制御し、制御信号J342_2は２個目〜２＾２個目までのシフトレジスタの活性化を制御し、以下同様に、制御信号J342_1〜_xは、１＋２＾（ｘ−１）個目〜２＾ｘ個目までのシフトレジスタの活性化を制御するために使用される。つまり、総数２＾ｉ（＋ｙ個があってもよい）のシフトレジスタをｘ個のブロックに分割することで、予め所望のデジタル解像度に対応したシフトレジスタのみが使用されるように選択しておき、これにより所望のデジタル解像度に対応した上位電流源セル３５５のみが使用されるようにする。

もちろん、デジタル解像度はビット単位で制御することに限らず任意の値ｚで制御することもできる。たとえば、上位ｉビットが７ビットで任意のｙが８でブロックを４つのシフトレジスタで区切ったｚが３４の場合、予め設定された所望のデジタル解像度に対応した制御信号がｚごとにシフトレジスタに入力される。

上位ビット制御部３４０は、デジタル入力信号の上位ビットデータ値に相当する数の上位電流源セル３５５を選択することで、上位ビットデータ分のＤＡ変換を行なう。この際、デジタル解像度に対応した数のシフトレジスタや上位電流源セル３５５のみが活性化するように制御することで、設定されたデジタル解像度に達した時点以降は事実上ＤＡ変換が行なわれないようにする。つまり、上位ビット制御部３４０は、下位ビット制御部３３０から供給されるシフトクロックＣＫsrに基づいて上位ビットデータに基づいてＤＡ変換を開始するととともに、自動的に、所望のデジタル解像度に達した時点でＤＡ変換が停止するようになる。

シフトレジスタ部３４２は、下位ビット制御部３３０から供給されるシフトクロックＣＫsrに基づいて、縦続接続されたシフトレジスタのシフト出力端子を順次所定方向にアクティブ（活性化）にする。ここで「所定方向」とは、下位ビット制御部３３０が桁上がり動作時の場合には、シフトアップを示すシフトクロックＣＫsrが供給されるので、１つの上位電流源セル３５５がさらに活性化される方向にシフト動作を行なう。一方、下位ビット制御部３３０が桁下がり動作時の場合には、シフトダウンを示すシフトクロックＣＫsrが供給されるので、その時点において不活性化している最終段の上位電流源セル３５５が不活性化される方向にシフト動作を行なう。

このような動作を、予め使用可能に設定（活性化）された数に対応したシフトレジスタについて連鎖的に行なうことで、所望のデジタル解像度に応じたアナログ電圧を生成することができる。活性化されていないシフトレジスタについては、クロック入力端子CKにシフトクロックＣＫsrのアクティブエッジが入力されても、前段の非反転出力端子Ｑの状態に拘わらず非反転出力端子ＱをＬレベル、反転出力端子ｘＱをＨレベルに維持する。このため、設定されたデジタル解像度に達した時点以降は事実上ＤＡ変換が行なわれないようにすることができ、事実上、所望のデジタル解像度に達した時点で上位ビットについてのＤＡ変換が停止する。

たとえば、デジタル解像度を７ビットとする場合、２＾７番目のシフトレジスタがオンした時点で上位ビット制御部３４０と上位電流源セル部３５４によるＤＡ変換が停止する。また、所望の入力デジタル値（デジタルコード）の上位ビットデータに達した時点で下位ビット制御部３３０からのシフトクロックＣＫsrを停止させることで、上位ビットについてのＤＡ変換を停止させることもできる。

このＤＡ変換が停止するまでにおける選択出力線３９６に現われる各電流源セル３５３，３５５の出力電流を合成して基準抵抗３９８により電圧に変換すれば、ＤＡＣ出力端子DACoutの電圧レベルが漸次単調に変化する参照信号を生成することができる。いわゆるシングルスロープ積分型（あるいはランプ信号比較型）のＡＤ変換に際して用いられる参照信号電圧の生成に好適なＤＡ変換装置となるのである。

また、本実施形態のＤＡ変換部３００は、シングルスロープ積分型のＡＤ変換に際して用いられる参照信号電圧生成用のＤＡ変換装置としての適用に限らず、一般的なＤＡ変換装置としても利用することができる。たとえば、入力デジタル信号に対応した値に達した時点でＤＡ変換処理を停止させた状態のＤＡＣ出力端子DACoutの電圧レベルを使用すれば、入力デジタル信号に対応したアナログ電圧を得ることができ、結果として、多ビット入力デジタル信号についてのＤＡ変換を行なうことができる。

なお、前例での停止タイミングの設定は上位ビット側についてのみ説明していたので、このままでは、下位ビット分の精度を補償することができない。しかしながら、下位ビットについても、上位ビット側が停止すべきデータに達しているときに、入力デジタル信号の下位ｊビットに対応した値に達した時点で内部カウントクロックＣＫcnt を停止させることで下位ビットについてのＤＡ変換処理を停止させるようにすることができる。この場合、多ビット入力デジタル信号に対応した値に達した時点でＤＡ変換処理を停止させた状態のＤＡＣ出力端子DACoutの電圧レベルを使用することで、多ビット入力デジタル信号に正確に対応したアナログ電圧を得ることができ、結果として、多ビット入力デジタル信号についての高精度のＤＡ変換を行なうことができるようになる。

＜第２ＤＡ変換部の構成＞
図６および図７は、第２ＤＡ変換部３０４の具体的な構成例を説明する図である。ここで、図６は、第２ＤＡ変換部３０４の構成例を示す図であり、図７は、外部入力コードと電流源セルとの関係を説明する図である。

図６に示すように、本実施形態の特徴部分である第２ＤＡ変換部３０４は、当該第２ＤＡ変換部３０４の全体を制御するとともに定電流源選択制御部の機能も備えたＤＡＣ制御部７１０と、複数の電流源セル（定電流源）を具備してなる電流源セル部３５０と同様の構成の電流源セル部７５０とを備えている。ＤＡＣ制御部７１０は、第１ＤＡ変換部３０２にて生成される参照信号の振幅に関わる電流源セル部３５０内の各電流源セルの動作電流を設定する電流設定部としての機能を備えている。ｍビットのデジタル信号を、上位ｓビットと下位ｔビットに分割し（ｍ＝ｓ＋ｔ）て制御する点に特徴を有している。

たとえば、ＤＡＣ制御部７１０は、ＤＡＣ制御部７１０内の各部の動作を制御するプリデコーダ７２０と、処理対象のゲイン設定入力コード（デジタルゲイン制御入力信号）Ｄgainの入力段に配され下位ｔビットの制御処理を担当する下位ビット制御部７３０と処理対象のゲイン設定入力コードＤgainの入力段に配され上位ｓビットの制御処理を担当する上位ビット制御部７４０とを備えている。

電流源セル部７５０は電流源セル部３５０に、下位電流源セル部７５２は下位電流源セル部３５２に、下位電流源セル７５３は下位電流源セル３５３に、上位電流源セル部７５４は上位電流源セル部３５４に、上位電流源セル７５５は上位電流源セル３５５にそれぞれ対応し電流源セル部３５０の構成や出力電流の重付けの配分は電流源セル部３５０と同様であり、ｎをｍ，ｉをｓ，ｊに置き換えて考えればよい。

下位電流源セル７５３の出力端は、各下位電流源セル７５３の出力電流を合成するための選択出力線７９６に接続される。選択出力線７９６は、ＤＡＣ出力端子DACgain に接続されており、下位電流源セル部７５２における選択された下位電流源セル７５３の出力電流は選択出力線７９６にて加算されて出力される。また、上位電流源セル部７５４における選択された上位電流源セル７５５の出力電流は下位電流源セル部７５２と同様に、選択出力線７９６にて電流が加算されて出力される。図５にて示したように、ＤＡＣ出力端子DACgain には、ゲイン調整電流源セル３０８が接続される。

プリデコーダ７２０には、通信・タイミング制御部２０からＤＡＣモード切替信号などを含む制御信号J720と、ゲイン設定用のゲイン設定入力コードＤgainが供給される。プリデコーダ７２０は、入力されたｍビットのゲイン設定入力コードＤgainを上位ｓビットの情報と下位ｔビットの情報とに分ける。これにより、プリデコーダ７２０からは、ｍビットのデジタル信号における下位ｔビットの情報が下位ビット制御部７３０に出力され、ｍビットのデジタル信号における上位ｓビットの情報が上位ビット制御部７４０に出力される。

下位ビット制御部７３０は、プリデコーダ７２０から供給された下位ｔビットの情報に基づいて、下位電流源セル部７５２の各下位電流源セル７５３を選択するための選択制御信号を生成するデコーダ７３２と、第２ＤＡ変換部３０４の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部７３６とを備えている。グリッチ抑制回路は、グリッチ抑制処理部３３６におけるものと同様のものであり、下位電流源セル部７５２に設けられる電流源セル７５３の数と同数分（ｔ個）が設けられる。

デコーダ７３２は、プリデコーダ７２０から渡された下位ｔビットの情報をそのまま出力することで、下位電流源セル部７５２の各下位電流源セル７５３を選択するための選択制御信号とする。下位ビット側については、２ビットで重み付けされた電流源セル（バイナリセル）が用意されているからである。

つまり、デコーダ７３２は、プリデコーダ７２０から供給されるｔビットのデータに基づき、１ＬＳＢに相当するＤＡ変換を実行可能とするべく設けられており、具体的には、（ｔ−１）ビットの下位ビットバイナリ出力、すなわち１／２，１／４，…，１／２＾（ｔ−１）のビットデータを選択制御信号としてグリッチ抑制処理部７３６の対応するグリッチ抑制回路に供給するバイナリ制御方式を採用している。デコーダ７３２は、下位電流源セル部７５２に設けられるｔ個の下位電流源セル７５３に対してのセレクタとして機能する。

上位ビット制御部７４０は、プリデコーダ７２０から供給された上位ｓビットの情報に基づいて、上位電流源セル部７５４の各上位電流源セル７５５を選択するための選択制御信号を生成するデコーダ７４２と、第２ＤＡ変換部３０４の出力に現われ得るグリッチを抑制する複数のグリッチ抑制回路を具備してなるグリッチ抑制処理部７４６とを備えている。グリッチ抑制回路は、グリッチ抑制処理部３４６におけるものと同様のものであり、上位電流源セル部７５４に設けられる上位電流源セル７５５の数と同数分（２＾ｔ個）が設けられる。

デコーダ７４２は、プリデコーダ７２０から供給される上位ｓビットの多ビットデジタル信号を１０進数にフルデコード（データ変換）し、そのデコード値を、上位電流源セル部７５４の各上位電流源セル７５５を選択するための選択制御信号として出力する。このデコーダ７４２は、上位電流源セル部７５４に設けられる２＾ｓ個の上位電流源セル７５５に対してのセレクタとして機能する。

デコーダ７４２の各出力は選択制御信号として、それぞれグリッチ抑制処理部７４６の対応するグリッチ抑制回路に供給される。グリッチ抑制処理部７４６は、各出力を、各グリッチ抑制回路によりグリッチ抑制処理を行なってから、上位電流源セル部７５４の対応する上位電流源セル７５５に供給する。

具体的には、図７に示すように、外部より設定されたｍビットのデジタルコードのうち、上位ｓビットは、デコーダ７４２にてサーモ型にデコードされ、電流出力型ＤＡコンバータ（第２ＤＡ変換部３０４）の上位電流源セル部７５４に入力される。サーモ型では、たとえば入力コードが７ビットの場合、デコードされた先の出力は２＾７−１＝１２７個の電流源セルに接続される。接続方法は、入力が「００００００１」で１個の電流源セルがオンし、「００００１００」で８個の電流源セルがオンし、「１１１１１１１」で１２７個の電流源セルがオンするようになっている。一方、下位ｔビットは、前述のように、直接バイナリセル構成の下位電流源セル部７５２に入力される。したがって、出力電流は外部入力コードに比例した電流値が出力されることになる。

このような構成の第２ＤＡ変換部３０４は、ｍビットのデジタル信号を、上位ｓビットと下位ｔビットに分割し（ｍ＝ｓ＋ｔ）、上位ｓビットでは上位電流源セル７５５に対して同じ重みを持つ電流値を上位デジタル信号に応じて生成すべく一律に重付けしたマトリクス型電流源セル構成の上位電流源セル部７５４を構成し、上位電流源セル部７５４を上位ビット制御部７４０により１０進数のデコード方式で制御し、下位ビットでは下位電流源セル７５３に対して２のべき数分の１の重みを持つ電流値を生成すべく重付けされた並列型電流源セルの下位電流源セル部７５２を構成し、この下位電流源セル部７５２を下位ビット制御部７３０によりバイナリ方式で制御するようにしている。

つまり、このような第１ＤＡ変換部３０２および第２ＤＡ変換部３０４を備えたＤＡ変換部３００は、高速性と確実にビットをカウントするために、第１ＤＡ変換部３０２としては、クロックカウンタとして動作する分周処理部３３２と上位ビット制御部３４０とを用いることで、必要なビット数を上位ｉビットと下位ｊビットに分割する。下位ｊビットに関しては、分周処理部３３２にて２のべき数分の１を生成するとともに、下位電流源セル部３５２に設けられるｊ個の下位電流源セル３５３に対してのセレクタとして機能する分周処理部３３２で、下位電流源セル部３５２の下位電流源セル３５３を選択駆動する。また、上位ｉビットに関しては、分周処理部３３２からのシフトクロックＣＫsrに基づいて上位ビット制御部３４０のシフトレジスタを１クロックごとに所定方向に活性化／不活性化させることで、上位電流源セル部３５４の上位電流源セル３５５を選択駆動する。

こうすることで、バイナリカウンタ方式で制御される下位電流源セル部３５２とデコード方式で制御される上位電流源セル部３５４の動作が連動して行なわれるようになり、入力デジタル信号が高速になっても、バイナリ方式とデコード方式で分割された電流源セル部３５０をほぼ同時に動作させることができ、その結果として、入力デジタル信号に対応する分の電流源セル３５３，３５５を高速かつ確実に選択することがでるようになる。これにより、高速動作時においても、グリッチの発生やミスコードの発生が生じないようにすることができ、安定したＤＡ変換動作が実現可能となる。

つまり、本実施形態の第１ＤＡ変換部３０２は、ｎビットのデジタル信号を、上位ｉビットと下位ｊビットに分割し（ｎ＝ｉ＋ｊ）、上位ビットでは上位電流源セル３５５に対して同じ重みを持つ電流値を上位デジタル信号に応じて生成すべく一律に重付けしたマトリクス型電流源セル構成の上位電流源セル部３５４を構成し、上位電流源セル部３５４を上位ビット制御部３４０によりデコード方式で制御し、下位ビットでは下位電流源セル３５３に対して２のべき数分の１の重みを持つ電流値を生成すべく重付けされた並列型電流源セルの下位電流源セル部３５２を構成し、この下位電流源セル部３５２を下位ビット制御部３３０によりバイナリカウンタ方式で制御するようにしている。

そして、下位ビット制御部３３０における桁上がりもしくは桁下がりに連動して上位ビット制御部３４０に内蔵のシフトレジスタを桁上がりや桁下がりに対応する方向にシフト動作させることで、入力デジタル値に対応する分の下位の下位電流源セル３５３と上位の上位電流源セル３５５の選択動作がほぼ同時に行なわれるようにする点に大きな特徴を有している。こうすることで、グリッチの発生やミスコードの発生を防止し、安定なアナログ参照信号を得、このアナログ参照信号を用いたシングルスロープ積分型のＡＤ変換精度を向上させるようにする。

加えて、第１ＤＡ変換部３０２にて生成される参照信号を利用してシングルスロープ積分型のＡＤ変換を行なう際に、第２ＤＡ変換部３０４にて、電流源セル部７５０の各電流源セル７５３，７５５の動作電流をデジタル制御することで、処理対象の画素信号に対して高精度でアナログゲインを調整した上でデジタルデータを取得する点に大きな特徴を有している。

特に、スロープ型のＤＡ変換部としての第１ＤＡ変換部３０２の電流源セルをＮＭＯＳで構成し、ＰＧＡ部としての第２ＤＡ変換部３０４の電流源セルをＰＭＯＳで構成することで、電源側で出力精度を高くすることができる。これは画素信号にして考えると、低照度側となる。したがって、ＮＭＯＳの電流源セルで構成されるスロープ型のＤＡ変換部の精度は低照度側で確実となり、固体素子に向いている。何故、電源側で出力精度が高くなるかと言うと、作動スイッチおよび電流源セルを構成するトランジスタが安定に動作するのは、常に飽和状態にある電源側だからである。また、ＮＭＯＳの電流源セルで構成される第１ＤＡ変換部３０２の出力電流をプロセスバラツキや温度によって左右されないようにするために、第２ＤＡ変換部３０４にてＰＭＯＳの電流源セルで作られた電位を与えることで補間関係を構築できる。つまり、低照度側で精度を確実にしたく、バラツキに対して強くさせるためには、第１ＤＡ変換部３０２の電流源セルをＮＭＯＳで構成することの利点が高い。

以下、第２ＤＡ変換部３０４と関わりを持つ主要な機能部の詳細と、その動作の詳細について、具体的に説明する。

＜電流源セルの基本構成＞
図８は、電流源セル部３５０，７５０に設けられる各電流源セル３５３，３５５，７５３，７５５の基本的な構成例（基本電流源セルの概念図）を示した図である。ここで、図８（Ａ）は、電流源セル３５３，３５５に対応する基本電流源セル５００を示し、図８（Ｂ）は、電流源セル７５３，７５５に対応する基本電流源セル８００を示す。

基本電流源セル５００は、相補出力型となっている下位ビット制御部３３０および上位ビット制御部３４０に応じて、相補信号を受けて動作するようになっている。

たとえば、図８（Ａ）に示すように、基本電流源セル５００は、単位電流源５１０と、この単位電流源５１０の出力電流を切り替える切替スイッチ５２０とを有している。

単位電流源５１０は、基準電流源として機能するＮＭＯＳ型のトランジスタ５１２を有して構成されている。また、切替スイッチ５２０は、２つのＮＭＯＳ型のトランジスタ５２４，５２６が差動接続されて構成されている。トランジスタ５２４は差動スイッチ１として機能し、トランジスタ５２６は差動スイッチ２として機能する。

トランジスタ５１２は、ソース端子がアナロググランド線５９０に接続され、ドレイン端子がトランジスタ５２４，５２６のソース端子に共通に接続されている。また、そのゲート端子には、全てのセルに共通して印加されるバイアス電圧Ｖbaisが電流制御線５９２を介して電圧振幅制御部７６０からカレントミラー方式で印加され、電位差Ｖgsによってトランジスタ５１２が流す電流の値が左右される。

切替スイッチ５２０を構成する２つのトランジスタ５２４，５２６は、各ゲート端子にそれぞれ互いに相補的な制御信号Ｑin，ｘＱin（ｘは論理反転信号を示す）が入力され、ドレイン端子には、それぞれ引出線５９４，５９６が接続されている。たとえば、トランジスタ５２４のゲート端子にアクティブＨの制御信号（非反転入力）Ｑinが入力され、そのドレイン端子が引出線５９４に接続され、引出線５９４が、電流出力用の選択出力線３９６として使用される。一方、トランジスタ５２６のゲート端子に制御信号（反転入力）ｘＱinが入力され、そのドレイン端子が引出線５９６に接続され、この引出線５９６が、電源Ｖddに接続される。全体としては、ＤＡ変換に関わる選択出力線３９６に対しては、制御信号（非反転入力）ＱinとしてアクティブＨが入力されトランジスタ５２４がオンすることで電流源セルがオンするように動作する。

一方、基本電流源セル８００も、基本電流源セル５００と同様に、相補出力型となっている下位ビット制御部７３０および上位ビット制御部７４０に応じて、相補信号を受けて動作するようになっている。

たとえば、図８（Ｂ）に示すように、基本電流源セル８００は、基本電流源セル５００におけるトランジスタのチャネルを逆転させた形態となっており、具体的には、先ず、単位電流源８１０と、この単位電流源８１０の出力電流を切り替える切替スイッチ８２０とを有している。

単位電流源８１０は、基準電流源として機能するＰＭＯＳ型のトランジスタ８１２を有して構成されている。また、切替スイッチ８２０は、２つのＰＭＯＳ型のトランジスタ８２４，８２６が差動接続されて構成されている。トランジスタ８２４は差動スイッチ１として機能し、トランジスタ８２６は差動スイッチ２として機能する。

トランジスタ８１２は、ソース端子が電源線８９１に接続され、ドレイン端子がトランジスタ８２４，８２６のソース端子に共通に接続されている。また、そのゲート端子には、全てのセルに共通して印加されるバイアス電圧Ｖbaisgainが電流制御線８９２を介して印加され、電位差Ｖgsによってトランジスタ８１２が流す電流の値が左右される。

切替スイッチ８２０を構成する２つのトランジスタ８２４，８２６は、各ゲート端子にそれぞれ互いに相補的な制御信号Ｑin，ｘＱin（ｘは論理反転信号を示す）が入力され、ドレイン端子には、それぞれ引出線８９４，８９６が接続されている。たとえば、トランジスタ８２４のゲート端子にアクティブＬの制御信号（非反転入力）Ｑinが入力され、そのドレイン端子が引出線８９４に接続され、引出線８９４が、電流出力用の選択出力線７９６として使用されＤＡＣ出力端子DACgain に接続される。一方、トランジスタ８２６のゲート端子に制御信号（反転入力）ｘＱinが入力され、そのドレイン端子が引出線８９６に接続され、この引出線８９６が、アナロググランド線８９０に接続される。全体としては、ＤＡ変換に関わる選択出力線７９６に対しては、制御信号（非反転入力）ＱinとしてアクティブＬが入力されトランジスタ８２４がオンすることで電流源セルがオンするように動作する。

＜第１ＤＡ変換部と第２ＤＡ変換部の接続態様の詳細＞
図９は、第１ＤＡ変換部３０２と第２ＤＡ変換部３０４の接続態様の詳細を説明する図である。図４にて説明したように、第２ＤＡ変換部３０４の出力側には、第２ＤＡ変換部３０４のＤＡＣ出力端子DACgain にて加算された合成電流を電圧信号（バイアス電圧Ｖbais）に変換し、この変換した電圧信号に基づき、第１ＤＡ変換部３０２側の各電流源セル３５３，３５５の動作電流値を制御する電流／電圧変換部として機能するゲイン調整電流源セル３０８が設けられており、第１ＤＡ変換部３０２と第２ＤＡ変換部３０４との間は、ゲイン調整電流源セル３０８を介してカレントミラーで接続されるようになっている。

電流源セル部３５０内の個々の電流源セル３５３，３５５は、図８（Ａ）に示す基本電流源セル５００を採用するが、それぞれに供給する動作電流と、その組合せの数を調整することで、ビット対応の重付け電流値を生成する電流源セル３５３，３５５が構成されるようにする。基本的には、トランジスタ５１２のゲートに与える電位を調整して、所定の出力電流に重付けされた電流値を持つ基本電流源を用意し、その基本電流源に対応して、同電位のゲート入力に対して２のべき乗もしくは２のべき乗分の１で比例する電流を出力できる電流源セルを設ける。

具体的には、先ず、１／２＾（ｊ−１）分周クロックに対応する１／２の電流値を持つ下位電流源セル３５３_1を、図８（Ａ）に示す基本電流源セル５００の構成そのもので形成する。出力電流（１／２の電流値）の大きさはトランジスタ５１２のゲートに入力される電位に依存しており、先にも説明したように電圧振幅制御部３６０により制御される。

この下位電流源セル３５３_1と同様のものを２つ並列に設けることで、上位電流源セル部３５４に設けられる“１”の電流値を持つ上位電流源セル３５５を設ける。この上位電流源セル３５５を、ｉ個（もしくはｙ個をさらに追加してもよい）用意することで、上位電流源セル部３５４が構成される。

また、１／４，…，１／２＾ｊに重み付けされた下位電流源セル３５３_2，…，３５５_jに関しては、先ず、１／２の出力電流を持つ下位電流源セル３５３_1の出力電流を基準に、カレントミラーで、２＾（ｊ−１）個に分流することで、１／２＾ｊに重み付けされた電流を出力する電流源（特に中継電流源セルという）を設ける。そして、この１／２＾ｊの電流値で動作する図８（Ａ）に示す構成の基本電流源セル５００を所定の重みの数に相当する分だけ並列に設けることで、１／４，…，１／２＾ｊの重みを持つ定電流を生成する下位電流源セル３５３_2，…，３５５_jを形成する。こうすることで、相対比精度を出しやすい同サイズの素子だけを用いて、重みの異なる電流を出力する電流源セルを高精度に構成することができる。

中継電流源セルは、図示を割愛するが、たとえば、下位電流源セル３５３_1や基本電流源である上位電流源セル３５５に対して同電位がゲートに供給されるＮＭＯＳ型のトランジスタと、このトランジスタの出力側（ドレイン端子側）に配され、カレントミラー接続された２つのＰＭＯＳ型のトランジスタと、ＰＭＯＳ型のトランジスタの一方の出力側（ドレイン端子側）に配されゲートとドレインとが接続された２＾（ｊ−１）個のＮＭＯＳ型のトランジスタ（最終段トランジスタと称する）とで構成する。

このような構成により、中継電流源セルの最終段トランジスタは、１／２＾ｊに重み付けされた電流を出力する電流源として機能するようになる。互いに並列接続したＭＯＳ型の最終段トランジスタのゲートを同一の基準電圧で制御して定電流動作させ、複数の同特性の最終段トランジスタによって電流源セルの分岐路を形成することにより、精度の高い電流分岐路を形成することができる。

また、最終段トランジスタの１つと、下位電流源セル３５３_2，…，３５５_j内の個々のトランジスタ５１２とをカレントミラー構成にし、トランジスタ５１２を持つ図８（Ａ）に示す構成の基本電流源セル５００を、それぞれの重み電流値に対応する分だけ並列に設けることで、たとえば下位電流源セル３５３_2は１／４（＝１／２＾２）の重みを持つ電流を出力し、下位電流源セル３５３_3は１／８（＝１／２＾３）の重みを持つ電流を出力し、下位電流源セル３５３_4は１／１６（＝１／２＾４）の重みを持つ電流を出力し、下位電流源セル３５３_j（ｊ＝５）は１／３２（＝１／２＾５）の重みを持つ電流を出力するようになる。

このような構成によれば、サイズや形状を極端に異形化した素子を使用することなく、またデジタル入力信号の上位ビットに対応する上位電流源セル部３５４での素子数を大幅に増やすことなく、相対比精度を出しやすい同サイズの素子だけを使用して、重みの異なる電流源セルを高精度に構成することができ、回路規模をそれほど増大させることなくＤＡ変換の分解能を高めることができる。

また、上位電流源セル部３５４はデジタル入力信号の上位ビットのデータ値（１０進数）に応じた数が選択されるようにし、下位電流源セル部３５２は入力信号の下位ビットのビット値（ビットデータそのもの）に応じて選択されるようにすることで、下位電流源セルの追加によりビット分解能を高めることができる。

加えて、下位電流源セル部３５２として、所定桁の桁値に対応する基本電流（前例では６ビット目の重み“１”）に対して１／２の重みの電流値を生成する下位電流源セル３５３_1と、基本電流を２のべき数分の１（１／２＾ｊ）に等しく分岐路（前例のトランジスタ５３２に相当）に分流させることにより１つの分岐路から基本電流に対して２のべき数分の１の電流を出力電流として取り出すようにすることで、同一サイズの素子でもって精度の高い電流源セルを得ることができる。

また、電流源セルをＭＯＳトランジスタを用いた定電流回路で構成するとともに、その定電流回路の電流重付けを複数の同特性のＭＯＳトランジスタの並列接続数によって構成することで、製造バラツキなどの影響を受けることなく、高い相対精度を得ることができる。

なお、この例では、１／２の重み電流値を出力する電流源セルを基本要素として上位電流源セル３５５と下位電流源セル３５３_1とを構成し、下位電流源セル３５３_1の動作電流値を２＾（ｊ−１）に分流して１／２＾ｊ（前例ではｊ＝５であるので１／３２）の重み電流値を出力する中継電流源セルを形成し、この１／２＾ｊの重み電流値を出力する電流源セルを基本要素として下位電流源セル部３５２内の残りの下位電流源セル３５３_2〜３５５_jを構成していたが、これは一例に過ぎず、２のべき乗分の１に重み付けされた電流を出力可能な構成であれば、その具体的な構成はどのようなものであってもよい。ただし、上記説明と同様に、重みの異なる電流を高精度に出力することのできるようにする点に留意するのがよい。

各電流源セル３５３，３５５は、分周処理部３３２もしくはシフトレジスタ部３４２を構成するＤ−ＦＦ６１０の反転出力端子ｘＱから出力される信号により制御されるようになっている。具体的には、Ｄ−ＦＦ６１０の反転出力端子ｘＱが、縦続接続されたインバータ３８２，３８４で構成されている対応するグリッチ抑制処理部３３６，３４６に入力され、論理反転および遅延処理を受けることでグリッジ抑制処理が施される。

このような構成のグリッチ抑制処理部３３６，３４６は、インバータ３８４により遅延されていないトランジスタ５２４（差動スイッチ１）用の選択制御信号と、このインバータ３８４により遅延されたトランジスタ５２６（差動スイッチ２）用の反転選択制御信号とを相補信号として差動スイッチをなすトランジスタ５２４，５２６に供給する。

グリッチ抑制処理部３３６，３４６を介して電流源セル３５３，３５５の差動スイッチとして動作するトランジスタ５２４，５２６を制御すれば、インバータ３８４の出力であるトランジスタ５２６のゲート入力はインバータ３８２の出力よりもディレイΔｔ０期間後に活性化（ハイレベル）または不活性化（ローレベル）されるため、トランジスタ５２４が活性化されディレイΔｔ０後にトランジスタ５２６が不活性化される過程では、トランジスタ５２４，５２６がともにオフ状態のときからトランジスタ５２４がオンする状態を確実に避けることができ、グリッジの発生を抑制することができる。電流源セルからの出力は、常にどちらかのスイッチ（トランジスタ５２４，５２６）を通り電流を出力できる構造となるからである。

一方、電流源セル部７５０内の個々の電流源セル７５３，７５５は、図８（Ｂ）に示す基本電流源セル８００を採用するが、それぞれに供給する動作電流と、その組合せの数を調整することで、ビット対応の重付け電流値を生成する電流源セル７５３，７５５が構成されるようにする。基本的には、トランジスタ８１２のゲートに与える電位を調整して、所定の出力電流に重付けされた電流値を持つ基本電流源を用意し、その基本電流源に対応して、同電位のゲート入力に対して２のべき乗もしくは２のべき乗分の１で比例する電流を出力できる電流源セルを設ける。このような構成やそれにより得られる効果は、電流源セル部３５０を構成する電流源セル３５３，３５５と同様である。ここでは、同様の説明を割愛する。

なお、好ましくは、第１ＤＡ変換部３０２の電流源セル部３５０を構成する各電流源セル３５３，３５５と、第２ＤＡ変換部３０４の電流源セル部７５０を構成する各電流源セル７５３，７５５を、同サイズのトランジスタを用いて構成するのがよい。これは、以下の理由による。

すなわち、ＮＭＯＳの電流源セルで構成される第１ＤＡ変換部３０２の出力電流をプロセスバラツキや温度によって左右されないようにするために、第２ＤＡ変換部３０４にてＰＭＯＳの電流源セルで作られた電位を与えることで補間関係を構築しバラツキを抑えるのであるが、このためには、ＮＭＯＳとＰＭＯＳの本来ある能力の差を考慮する必要がある。

たとえば、先ず、ＮＭＯＳトランジスタで構成されたスロープ型ＤＡ変換部としての第１ＤＡ変換部３０２のトランジスタのバイアス設定がＶgs＝Ｖth＋０．３ＶからＶgs＝Ｖth＋０．７Ｖの間でのみ差動スイッチを含めた動作が安定（＝飽和）で動作する。Ｖgs＝Ｖth＋０．７Ｖのスロープ型ＤＡ変換部（第１ＤＡ変換部３０２）の電流源セル１個の出力電流が３０ｕＡで、ＰＧＡ部としての第２ＤＡ変換部３０４の出力電流が３００ｕＡであれば、折返し比は１０となる。このとき、ＮＭＯＳトランジスタの能力がＰＭＯＳトランジスタの能力の２倍であれば、スロープ型ＤＡ変換部（第１ＤＡ変換部３０２）とＰＧＡ部（第２ＤＡ変換部３０４）の折返し比を５に設定すると、補完関係が成立しバラツキに強い構成を採ることができる。

各電流源セル７５３，７５５は、デコーダ７３２もしくはデコーダ７４２の反転出力端子ｘＱから出力される信号により制御されるようになっている。その反転出力端子ｘＱが、縦続接続されたインバータ３８２，３８４で構成されている対応するグリッチ抑制処理部７３６，７４６に入力され、論理反転および遅延処理を受けることでグリッジ抑制処理が施される。グリッチ抑制処理部７３６，７４６の動作は、グリッチ抑制処理部３３６，３４６の動作と同様である。

第１ＤＡ変換部３０２と第２ＤＡ変換部３０４との間に配される電流／電圧変換部として機能するゲイン調整電流源セル３０８は、具体的には、所定数（ここではｋ個とする）のトランジスタ（特に電流分配トランジスタと称する／図ではトランジスタ７９０）の並列接続の組合せで構成している。そして、この電流分配トランジスタの内の１つと、下位電流源セル３５３_2，…，３５５_j内の個々のトランジスタ５１２とをカレントミラー構成に接続する。こうすることで、第２ＤＡ変換部３０４のＤＡＣ出力端子DACgain にて加算出力される電流Ｉgainをｋ個に分流することができる。

このような構成により、ゲイン調整電流源セル３０８を構成するｋ個の電流分配トランジスタのそれぞれは、Ｉgain／ｋに重み付けされた電流を出力する電流源として機能するようになる。互いに並列接続したＭＯＳ型の電流分配トランジスタのゲートを同一の基準電圧で制御して定電流動作させ、複数の同特性の電流分配トランジスタによって電流源の分岐路を形成することにより、精度の高い電流分岐路を形成することができる。

また、電流分配トランジスタの１つと、下位電流源セル３５３_2，…，３５５_j内の個々のトランジスタ５１２とをカレントミラー構成にし、トランジスタ５１２を持つ図８（Ａ）に示す構成の基本電流源セル５００を、それぞれの重み電流値に対応する分だけ並列に設ける。

このような構成によれば、ｋ個の数を調整することで、電流／電圧変換部として機能するゲイン調整電流源セル３０８における電流と電圧の変換比を調整することができる。

＜全体動作の概要＞
図１０は、上記のようなＤＡ変換部３００における全体の動作を説明する図である。ここでは特に、下位ビット制御部３３０と上位ビット制御部３４０を中心とする第１ＤＡ変換部３０２の全体の動作概要をタイミングチャートを用いて説明する。なおここでは、下位ｊビットが５の場合であって、上位電流源セル部３５４には２＾ｉ個の上位電流源セル３５５が設けられる場合で示す。

分周処理部３３２およびシフトレジスタ部３４２の各出力がローレベル時に各電流源セル３５３，３５５がオンするものとする。したがって、初期値においては、分周処理部３３２およびシフトレジスタ部３４２の各出力はＨレベルとなり、全ての電流源セル３５３，３５５はオフするものとする。

先ず第１ＤＡ変換部３０２側では、通信・タイミング制御部２０からブロック制御部３２０に供給されるカウントクロックＣＫdac や入力デジタル信号Ｄinや制御信号J320による制御の元で動作する。ブロック制御部３２０は、準備段階として、先ず入力デジタル信号Ｄinをデコードし、下位ビット制御部３３０への内部カウントクロックＣＫcnt の供給を停止する。また、ブロック制御部３２０は、上位ビット制御部３４０や下位ビット制御部３３０に供給するセット信号やリセット信号を操作することで、ＤＡ変換の出力制御を行なう。

このとき、第２ＤＡ変換部３０４側では、入力されたゲイン設定入力コードＤgainに従ってＤＡ変換処理を行ない、ゲイン設定入力コードＤgainに対応する電流源セル部７５０における加算電流に応じたバイアス電圧Ｖbaisを第１ＤＡ変換部３０２の電流制御線５９２に供給する。これにより、第１ＤＡ変換部３０２は、第２ＤＡ変換部３０４により制御されるゲイン設定に従った傾きで変化する参照信号を生成するようになる。

具体的には、先ず、第１ＤＡ変換部３０２側では、初期状態にて、ブロック制御部３２０は、下位ビット制御部３３０への内部カウントクロックＣＫcnt を遮断し（Ｈレベル固定）、これにより、分周処理部３３２内の分周器として機能する全てのＤ−ＦＦと、シフトレジスタ部３４２内の全てのシフトレジスタ（実際にはＤ−ＦＦ）とをリセットする。

次に、ブロック制御部３２０は、内部カウントクロックＣＫcnt を下位ビット制御部３３０に供給する。その結果、分周処理部３３２が内部カウントクロックＣＫcnt に同期してカウント動作を開始し、各分周器の出力（Ｄ−ＦＦ６１０の非反転出力Ｑ）がグリッチ抑制処理部３３６に供給され、このグリッチ抑制処理部３３６のインバータ３８２にて位相反転され、さらに遅延素子として機能するインバータ３８４によってタイミングが制御される。そして、相補信号である２つのクロックＱ，ｘＱが、対応する下位電流源セル３５３に内蔵の差動スイッチ（トランジスタ５２４，５２６）に入力され、１／２＾ｋ（ｋはｊから１まで）に重付けされた下位電流源セル３５３がオンする。

たとえば、先ず分周処理部３３２内における１／２＾ｋ分周器のスイッチング動作（Ｌ→ＨまたはＨ→Ｌ）は入力クロックの２＾（ｋ−１）ごとの立上りエッジ時に行なわれ、２＾ｋ個の入力クロックで、その１周期が完結する。これが１／２＾ｋ分周という根拠である。

同時に、分周処理部３３２によって１／２（ｊ−１）に分周された分周クロックはシフト制御部３３３によりシフトクロックＣＫsrに整形された後、上位ビット制御部３４０の分周処理部３３２に供給され、一様に重付けされた１倍の下位電流源セル３５３をスイッチングするために用いられる。

ここで、シフトレジスタ部３４２内においては、分周処理部３３２の１／１６分周器から出力される１／１６分周クロックに基づいて生成したシフトクロックＣＫsrを使用してシフト動作するため、１６クロックごとに、シフトレジスタの出力が順に活性化していく。たとえば、シフトレジスタの非反転出力がＨレベルに遷移するとともに反転出力がＬレベルに遷移し、先ず１番目の上位電流源セル３５５_1がオンする。引き続き、１６分周クロックがＨレベルに遷移する度に順番にシフトレジスタの非反転出力がＨレベルに遷移するとともに反転出力がＬレベルに遷移し、対応するｋ番目の下位電流源セル３５３_kがオンしていき、制御信号J330，J340がリセット信号を出力しない限り、最後の２＾ｉ番目の上位電流源セル３５５_2^iがオンするまで続けられる。

このように、下位ビット制御部３３０と上位ビット制御部３４０の内部カウントクロックＣＫcnt に基づく連携した動作により、ＤＡ変換部３００は、内部カウントクロックＣＫcnt に同期して、確実に階調を刻むＤＡ変換回路として機能するようになり、第２ＤＡ変換部３０４により設定されたゲイン設定に応じた傾きで漸次増加する方向に変化する参照電圧を高精度で生成することができる。

なお、ここでは、漸次増加する方向に変化する参照電圧を生成するべく、電流源セル部３５０内の選択された電流源セル３５３，３５５による加算電流が増加する方向に電流源セル３５３，３５５の選択を制御していたが、電流源セル部３５０内の選択された電流源セル３５３，３５５による加算電流が減少る方向に電流源セル３５３，３５５の選択を制御すれば、漸次減少する方向に変化する参照電圧を生成することができる。

＜第２ＤＡ変換部によるゲイン調整の例＞
図１１および図１２は、第２ＤＡ変換部３０４を利用したＡＤ変換処理時のゲイン調整の事例を説明する図である。ここで、図１１（Ａ）は、外部デジタル入力値であるゲイン設定入力コードＤgainに対する第２ＤＡ変換部３０４の出力電流Ｉgainの様子を示す図である。また図１１（Ｂ）は、外部デジタル入力値であるゲイン設定入力コードＤgainに対するゲイン調整電流源セル３０８から出力されるゲイン制御用のバイアス電圧Ｖbaisの様子を示す図である。また、図１１（Ｃ）は、入力デジタル信号Ｄinに対する第１ＤＡ変換部３０２にて生成される、あるゲイン設定値における参照信号RAMPの様子を示す図である。また、図１１（Ｄ）は、第２ＤＡ変換部３０４によりゲイン設定を種々変更した場合における参照信号RAMPの様子を示す図である。

ここで、ある入力ｎビット値に対して一意に決まる第２ＤＡ変換部３０４の出力電流Ｉgainが電流電圧変換器として機能するゲイン調整電流源セル３０８に入力される。第２ＤＡ変換部３０４の出力電流Ｉgainは、各電流源セル７５３，７５５（上位電流源セル７５５に関してはビットデータ対応の合成成分）の出力電流をＩcell_gain とすると下記式（３）で示すようになり、図１１（Ａ）に示すように、線形に変化する。

この出力電流Ｉgainを、ゲイン調整電流源セル３０８を構成する折返し用のトランジスタ７９０（または７９２）に供給すると、バイアス電圧Ｖbaisが下記式（４）で示すように一意的に決まる。なお、ここでＶthは閾値電圧であり、Ｋはトランジスタ特有の定数である。式（４）から分かるように、バイアス電位Ｖbaisは出力電流Ｉgainの√倍に比例し、図１１（Ｂ）に示すように√倍された電圧値を出力する。

第１ＤＡ変換部３０２は、このバイアス電位Ｖbaisで規定される動作電流にて動作する。その出力電圧Ｖout は、第１ＤＡ変換部３０２から出力される加算電流Ｉdac と基準抵抗３９８の抵抗値Ｒref との積により規定され下記式（５）で示すようになる。

ここで、第１ＤＡ変換部３０２から出力される加算電流Ｉdac は、第２ＤＡ変換部３０４から出力される加算電流Ｉgainに基づいてゲイン調整電流源セル３０８にて生成されるバイアス電位Ｖbaisによって一意に決定され、各電流源セル３５３，３５５（上位電流源セル３５５に関してはビットデータ対応の合成成分）の出力電流をＩcell_dacとすると下記式（６）で示すようになる。

式（６）から分かるように、加算電流Ｉdac はゲイン調整電流源セル３０８にて生成されるバイアス電位Ｖbaisによって制御され、さらに式（５）から分かるように、加算電流Ｉdac によって出力電圧Ｖout の振幅が決定される。つまり、ゲイン設定入力コードＤgainによって、第１ＤＡ変換部３０２の電流源セル３５３，３５５のゲート電圧であるゲイン制御用のバイアス電圧Ｖbaisが一意に決まり、出力電圧Ｖout の振幅が一意に決まることになる。結果として、図１１（Ｃ）に示すように、参照信号RAMPの傾きが、第２ＤＡ変換部３０４に供給されるゲイン設定入力コードＤgainに対して一意に決定されることになる。

したがって、図１１（Ｄ）に示すように、第２ＤＡ変換部３０４に供給するゲイン設定入力コードＤgainを調整することでバイアス電位Ｖbaisを第２ＤＡ変換部３０４により制御すれば、出力電圧Ｖout の振幅すなわち線形的に変化する参照信号RAMPの傾きを任意に調整できることになる。

参照信号RAMPの傾きを変えることは参照信号RAMPに対するゲイン調整を意味するが、先にも説明したように、この参照信号RAMPを用いたシングルスロープ積分型のＡＤ変換処理においては、比較対象である画素信号に対してのゲイン調整として機能させることになる。したがって、ゲイン設定入力コードＤgainのビット精度で画素信号に対してゲイン調整ができることになり、カラムＡＤ回路２５におけるＡＤ変換結果としては、このゲイン調整がされた後のデジタルデータが得られることになる。ゲイン設定入力コードＤgainを高精度でデジタル制御すれば、結果として、ＡＤ変換処理対象のアナログ信号に対して高精度でゲイン調整ができることになるのである。

なお、上記説明では、ＡＤ変換処理中には一定のゲイン設定入力コードＤgainを第２ＤＡ変換部３０４に供給するようにしていたが、このゲイン設定入力コードＤgainをＡＤ変換処理中に動的に調整すれば、第１ＤＡ変換部３０２におけるＤＡ出力の変化特性（いわゆる傾き）を動的に調整することができ、ガンマ補正を加えたＡＤ変換結果が得られるようになる。

たとえば、図１２に示す図では、通信・タイミング制御部２０から第２ＤＡ変換部３０４に供給される制御信号J720の１つであるＤＡＣモード切替信号がＬレベルのとき、プリデコーダ７２０は、通信・タイミング制御部２０から指定された１つのゲイン設定入力コードＤgain（図では１０ｂで示す）に基づいてＤＡ変換処理を行なって、そのゲイン設定入力コードＤgainに対応するバイアス電圧Ｖbaisを第１ＤＡ変換部３０２に供給する。

一方、ＤＡＣモード切替信号がＨレベルのときには、通信・タイミング制御部２０から指定された３つのゲイン設定入力コードＤgainを、カラムＡＤ回路２５におけるＡＤ変換処理中に動的に変更する。たとえば、当初は３つのゲイン設定入力コードＤgain_max，Ｄgain_mid，Ｄgain_minのうちの最小値Ｄgain_minに基づいてＤＡ変換処理を行ない、その最小のゲイン設定入力コードＤgain_minに対応する最小バイアス電圧Ｖbaisを第１ＤＡ変換部３０２に供給する。この結果、第１ＤＡ変換部３０２によるＤＡ出力（つまり参照信号RAMP）は、ＤＡＣモード切替信号＝Ｌのときよりもゆっくりと変化する（傾きが小さい；図では１１ｂで示す）。ＤＡ出力をＡＤ変換の参照信号に用いた場合、傾きが小さいときにはＡＤ出力データがより大きくなる。このことは、アナログゲインを大きくしてＡＤ変換を行なっていることを意味する。

この後、第２ＤＡ変換部３０４のプリデコーダ７２０は、第２ＤＡ変換部３０４におけるＤＡＣコードが所定値Ｄａに達した段階で、使用するゲイン設定入力コードＤgainを中間値Ｄgain_midに切り替える。このときには、ＤＡＣモード切替信号＝Ｌのときと同じ傾き（図では１０ｂで示す）で第１ＤＡ変換部３０２によるＤＡ出力が変化する。

さらに、ＤＡＣコードが所定値Ｄｂに達した段階で、第２ＤＡ変換部３０４のプリデコーダ７２０は、使用するゲイン設定入力コードＤgainを最大値Ｄgain_maxに切り替える。このため、第１ＤＡ変換部３０２によるＤＡ出力は、ＤＡＣモード切替信号＝Ｌのときよりも高速に変化する（傾きが大きい；図では９ｂで示す））。ＤＡ出力をＡＤ変換の参照信号に用いた場合、傾きが大きいときにはＡＤ出力データがより小さくなる。このことは、アナログゲインを小さくしてＡＤ変換を行なっていることを意味する。

なお、この例では、第１ＤＡ変換部３０２によるＤＡ出力（本例では参照信号RAMP）を、線形性を持ちつつ段階的に変化させるようにしているが、ゲイン設定入力コードＤgainをさらに多段階に分けて細かに変化させると、たとえば２次関数などの高次関数に従って連続的に漸次変化させることもできる。

これにより、たとえば、入力光が少ない暗部での撮像の際には、撮像信号のゲイン（アナログゲイン）を高ゲインとなるように調整した上でデジタルデータを得ることでダイナミックレンジを確保することができる。一方、入力光が多い明部での撮像の際には、撮像信号のゲイン（アナログゲイン）を低ゲインとなるように調整した上でデジタルデータを得ることで、飽和を防止しつつダイナミックレンジを確保することができる。ワイドダイナミックレンジを実現するだけに留まらず、感度特性にガンマ補正を施し、より自然なセンサ特性を実現することができるようになるのである。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態で採用した第１ＤＡ変換部３０２および第２ＤＡ変換部３０４の具体的な構成は一例に過ぎず、その他の様々な構成を採用することができる。第１ＤＡ変換部３０２によって生成されるシングルスロープ積分型ＡＤ変換方式において使用される参照信号の傾きを、第２ＤＡ変換部３０４によるデジタル制御によって調整するものであればよく、この限りにおいて様々な変形が可能であり、この変形も本願発明となる。

また、上記実施形態では、画素部１０の読出し側に位置するカラム領域にＡＤ変換機能部を設けていたが、その他の箇所に設けることもできる。たとえば、水平信号線１８までアナログで画素信号を出力して、その後にＡＤ変換を行ない出力回路２８に渡すような構成としてもよい。

また、上記実施形態では、モード切替え後のカウント処理時に、切替え前の最終カウント値からカウント処理を開始するようにしていたが、カウント出力値がカウントクロックＣＫ０に同期して出力される同期式のアップダウンカウンタを用いる場合には、モード切替時に特段の対処を要することなく、このことを実現できる。

しかしながら、動作制限周波数が最初のフリップフロップ（カウンタ基本要素）の制限周波数でのみ決められ高速動作に適する利点がある非同期式のアップダウンカウンタを用いる場合には、カウントモードを切り替えた際、カウント値が破壊されてしまい、切替え前後で値を保ったまま連続しての正常なカウント動作が行なえない問題を有する。よって、モード切替え前のカウント値からモード切替え後のカウント処理を開始可能にする調整処理部を設けることが好ましい。なお、ここでは調整処理部の詳細については説明を割愛する。なお、複数の信号間で加算処理を行なう場合、前段と後段の各カウントモードを同じにすればよく、このような対処は不要である。

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れ、後段の処理部が正極性（信号レベルが大きいほど正の値が大きい）の信号について処理するものに対応して、真の信号成分を求めるに際して、１回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とダウンカウント処理を行ない、２回目の処理として、信号成分Ｖsig について比較処理とアップカウント処理を行なうようにしていたが、基準成分と信号成分が現れる時間系列に拘わらず、対象信号成分とカウントモードとの組合せや処理順は任意である。処理手順によっては、２回目の処理で得られるデジタルデータが負の値になることもあるが、その場合には、符号反転や補正演算をするなどの対処をすればよい。

もちろん、画素部１０のデバイスアーキテクチャとして、信号成分Ｖsig の後にリセット成分ΔＶ（基準成分）を読み込まなければならず、後段の処理部が正極性の信号について処理するものである場合には、１回目の処理として、信号成分Ｖsig について比較処理とダウンカウント処理を行ない、２回目の処理として、リセット成分ΔＶ（基準成分）について比較処理とアップカウント処理を行なうのが効率的である。

また、上記実施形態では、画素信号が、時間系列として、同一画素について、リセット成分ΔＶ（基準成分）の後に信号成分Ｖsig が現れるものとして、蓄積時間の異なる複数の画素信号間での加算演算をするに当たって、画素信号ごとに、真の信号成分を求める差分処理を行なうようにしていたが、リセット成分ΔＶ（基準成分）を無視できるなど、信号成分Ｖsig のみを対象としてもよい場合には、真の信号成分を求める差分処理を割愛することができる。

また、上記実施形態では、アップダウンカウンタを動作モードに拘わらず共通に使用しつつ、その処理モードを切り替えてカウント処理を行なうようにしていたが、ダウンカウントモードとアップカウントモードを組み合わせてカウント処理を行なうものであればよく、モード切替可能なアップダウンカウンタを用いた構成に限定されない。

また、上記実施形態では、ＮＭＯＳあるいはＰＭＯＳより構成されている単位画素が行列状に配されて構成されたセンサを一例に説明したが、これに限らず、一列に配されたラインセンサにも適用でき上記実施形態で説明したと同様の作用・効果を享受可能である。

また、上記実施形態では、アドレス制御により個々の単位画素からの信号を任意選択して読出可能な固体撮像装置の一例として、光を受光することで信号電荷を生成する画素部を備えたＣＭＯＳセンサを例に示したが、信号電荷の生成は、光に限らず、たとえば赤外線、紫外線、あるいはＸ線などの電磁波一般に適用可能であり、この電磁波を受けてその量に応じたアナログ信号を出力する素子が多数配列された単位構成要素を備えた半導体装置に、上記実施形態で示した事項を適用可能である。

また、上記実施形態で一例として説明したＡＤ変換回路は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールあるいはデータ処理モジュールなどのようにして、単独の装置として提供されてもよい。

この場合、比較部とカウンタ部とを備えたＡＤ変換装置（もしくはデータ処理装置）で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、カウンタ部におけるカウント処理のモードを制御する制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。

これらを組み込んで提供することで、画像信号を生成する機能を実現するに当たって、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる
また、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、物理量の変化を検知するあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置（特開２００２−７９８４や特開２００１−１２５７３４などを参照）など、その他の物理的な変化を検知する仕組みにおいて、アナログ信号をデジタル信号に変換する際の仕組みとして、上記実施形態を同様に適用することができる。

本発明に係る半導体装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 固体撮像装置において使用される参照信号生成部のＤＡ変換回路（ＤＡＣ）の機能を説明する図である。 図１に示した固体撮像装置のカラムＡＤ回路における基本動作である信号取得差分処理を説明するためのタイミングチャートである。 参照信号生成部の基本構成例を示す図である。 第１ＤＡ変換部の具体的な構成例を示す図である。 第２ＤＡ変換部の具体的な構成例を示す図である。 外部入力コードと電流源セルとの関係を説明する図である。 電流源セル部に設けられる各電流源セルの基本的な構成例（基本電流源セルの概念図）を示した図である。 第１ＤＡ変換部と第２ＤＡ変換部の接続態様の詳細を説明する図である。 ＤＡ変換部における全体の動作を説明する図である。 第２ＤＡ変換部を利用したＡＤ変換処理時のゲイン調整の事例を説明する図（その１）である。 第２ＤＡ変換部を利用したＡＤ変換処理時のゲイン調整の事例を説明する図（その２）である。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…画素部、１２…水平走査回路、１４…垂直走査回路、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…カウンタ部、２５…カラムＡＤ回路、２６…カラム処理部、２７…参照信号生成部、２７ａ，２７ｂ…ＤＡ変換回路（参照信号生成出力部）、２８…出力回路、３００…ＤＡ変換部、３０２…第１ＤＡ変換部、３０４…第２ＤＡ変換部、３０８…ゲイン調整電流源セル（電流／電圧変換部）、３１０，７１０…ＤＡＣ制御部（定電流源選択制御部）、３２０…ブロック制御部、３３０…下位ビット制御部、３３２…分周処理部、３３３…シフト制御部、３３６，３４６…グリッチ抑制処理部、３４０…上位ビット制御部、３４２…シフトレジスタ部、３５０，７５０…電流源セル部、３５２，７５２…下位電流源セル部、３５３，７５３…下位電流源セル、３５４，７５４…上位電流源セル部、３５５，７５５…上位電流源セル、７２０…プリデコーダ、７３２，７４２…デコーダ

Claims (1)

1. デジタル入力信号の値に応じたアナログ出力信号を得る第１のＤＡ変換部と、
   デジタルゲイン制御入力信号の値に応じたアナログのゲイン制御出力信号を得る第２のＤＡ変換部と、
   を備え、
   前記第２のＤＡ変換部により生成された前記ゲイン制御出力信号に基づいて前記第１のＤＡ変換部による生成されるアナログ出力信号のゲインを調整し、
   前記第１のＤＡ変換部は、
   同一の定電流を生成すべく一律に重付けされた複数の上位電流源セルを有する上位電流源セル部と、
   前記上位電流源セルに対して２のべき乗分の１の定電流を生成すべく重付けされた下位電流源セルを有する下位電流源セル部と、
   多ビットデジタル入力信号のデータ値に応じて、前記上位電流源セル部および前記下位電流源セル部の各電流源セルを選択する定電流源選択制御部と
   を備え、
   前記定電流源選択制御部は、入力されたカウントクロックに基づいて分周動作を行なう分周器を具備し、この分周動作により得られる２のべき乗分の１の分周クロックを選択制御信号として使用して、当該分周クロックに対応する電流値に重付けされた前記下位電流源セルを選択する下位ビット制御部と、前記上位電流源セル部が有する前記上位電流源セルと同数のシフトレジスタを具備し、前記下位ビット制御部の分周動作における桁上がりもしくは桁下がりを示す信号をシフトクロックとして使用して前記シフトレジスタのシフト出力を順次アクティブにしていき、このシフト出力を選択制御信号として使用して、前記上位電流源セルを選択する上位ビット制御部とを有し、
   前記選択された電流源セルの定電流出力を加算出力することにより前記デジタル入力信号の値に応じた出力電流を得る、
   ことを特徴とするＤＡ変換装置。

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