JPH10290165A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH10290165A JPH10290165A JP9732897A JP9732897A JPH10290165A JP H10290165 A JPH10290165 A JP H10290165A JP 9732897 A JP9732897 A JP 9732897A JP 9732897 A JP9732897 A JP 9732897A JP H10290165 A JPH10290165 A JP H10290165A
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- switch
- circuit
- signal
- switch circuit
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Abstract
(57)【要約】
【課題】 消費電力を抑えつつ、オーバーシュートの発
生も抑えてアナログ信号への変換を精度よく行うことが
できるＤ／Ａ変換器を提供する。 【解決手段】 本発明のＤ／Ａ変換器は、定電流源１
と、スイッチ回路ＳＷ１、ＳＷ２と、出力抵抗２と、ダ
ミー抵抗３と、制御回路４とを備え、各スイッチは、制
御回路４からの制御信号により切り換え制御される。ス
イッチ回路ＳＷ１は、デジタル信号に応じてオン、オフ
を繰り返し、スイッチ回路ＳＷ２はスイッチ回路ＳＷ１
がオンする直前の所定期間と、オフした直後の所定期間
だけオンする。これにより、ダミー抵抗３に電流が流れ
る期間が短くなり、消費電力を低減できる。また、スイ
ッチ回路ＳＷ１をオンする前にいったんスイッチ回路Ｓ
Ｗ２をオンするため、オーバーシュートも発生しなくな
る。
生も抑えてアナログ信号への変換を精度よく行うことが
できるＤ／Ａ変換器を提供する。 【解決手段】 本発明のＤ／Ａ変換器は、定電流源１
と、スイッチ回路ＳＷ１、ＳＷ２と、出力抵抗２と、ダ
ミー抵抗３と、制御回路４とを備え、各スイッチは、制
御回路４からの制御信号により切り換え制御される。ス
イッチ回路ＳＷ１は、デジタル信号に応じてオン、オフ
を繰り返し、スイッチ回路ＳＷ２はスイッチ回路ＳＷ１
がオンする直前の所定期間と、オフした直後の所定期間
だけオンする。これにより、ダミー抵抗３に電流が流れ
る期間が短くなり、消費電力を低減できる。また、スイ
ッチ回路ＳＷ１をオンする前にいったんスイッチ回路Ｓ
Ｗ２をオンするため、オーバーシュートも発生しなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電流加算型Ｄ／Ａ
変換器に関するもので、特に、出力段に定電流源とスイ
ッチ回路とを備えたものを対象とする。
変換器に関するもので、特に、出力段に定電流源とスイ
ッチ回路とを備えたものを対象とする。
【０００２】
【従来の技術】ＤＶＤ(Digital Video Disk)装置などで
は、媒体に記録されたデジタル信号をアナログのビデオ
信号に変換する処理を行っており、このような処理には
通常Ｄ／Ａ変換器が用いられる。Ｄ／Ａ変換器には回路
構成の異なる複数のタイプがあり、図５はその一種であ
る電流加算型Ｄ／Ａ変換器の出力段の回路構成を示して
いる。図５のＤ／Ａ変換器は、複数のユニット１０と、
出力抵抗２と、ダミー抵抗３とを備える。各ユニット１
０は、定電流源１と、定電流源１に接続されたスイッチ
回路ＳＷ１，ＳＷ２とを含んで構成され、このような構
成のユニット１０が所定のビット数分（例えば８ビット
分）並列接続されている。
は、媒体に記録されたデジタル信号をアナログのビデオ
信号に変換する処理を行っており、このような処理には
通常Ｄ／Ａ変換器が用いられる。Ｄ／Ａ変換器には回路
構成の異なる複数のタイプがあり、図５はその一種であ
る電流加算型Ｄ／Ａ変換器の出力段の回路構成を示して
いる。図５のＤ／Ａ変換器は、複数のユニット１０と、
出力抵抗２と、ダミー抵抗３とを備える。各ユニット１
０は、定電流源１と、定電流源１に接続されたスイッチ
回路ＳＷ１，ＳＷ２とを含んで構成され、このような構
成のユニット１０が所定のビット数分（例えば８ビット
分）並列接続されている。
【０００３】スイッチ回路ＳＷ１は、変換対象であるデ
ジタル信号に応じてオン、オフを繰り返し、スイッチ回
路ＳＷ２はスイッチ回路ＳＷ１とはほぼ逆のタイミング
で動作する。このスイッチ回路ＳＷ２は、オーバーシュ
ートやアンダーシュートを防止するために設けられてい
る。
ジタル信号に応じてオン、オフを繰り返し、スイッチ回
路ＳＷ２はスイッチ回路ＳＷ１とはほぼ逆のタイミング
で動作する。このスイッチ回路ＳＷ２は、オーバーシュ
ートやアンダーシュートを防止するために設けられてい
る。
【０００４】図５において、スイッチ回路ＳＷ１がオン
すると、定電流源１からの電流Ｉ0はスイッチ回路ＳＷ
１を介して出力抵抗２に流れ、アナログ信号の電位はＩ
0 ・Ｒ（Ｒは出力抵抗２の抵抗値）になる。
すると、定電流源１からの電流Ｉ0はスイッチ回路ＳＷ
１を介して出力抵抗２に流れ、アナログ信号の電位はＩ
0 ・Ｒ（Ｒは出力抵抗２の抵抗値）になる。
【０００５】一方、スイッチ回路ＳＷ１がオフしたとき
に、仮にスイッチ回路ＳＷ２がないと仮定すると、定電
流源１とスイッチ回路ＳＷ１との接続点Ｐの電位は電源
電圧ＶDDに近いレベルにまで上昇し、その後にスイッチ
回路ＳＷ１がオンしたときに、接続点Ｐの電位が低下す
るまでの所定期間、本来定電流源１から流れるべき電流
以上の電流が接続点Ｐに流れ、アナログ出力にオーバー
シュートが発生してしまう。
に、仮にスイッチ回路ＳＷ２がないと仮定すると、定電
流源１とスイッチ回路ＳＷ１との接続点Ｐの電位は電源
電圧ＶDDに近いレベルにまで上昇し、その後にスイッチ
回路ＳＷ１がオンしたときに、接続点Ｐの電位が低下す
るまでの所定期間、本来定電流源１から流れるべき電流
以上の電流が接続点Ｐに流れ、アナログ出力にオーバー
シュートが発生してしまう。
【０００６】このため、図５のＤ／Ａ変換器では、スイ
ッチ回路ＳＷ１がオフするとスイッチ回路ＳＷ２がオン
するようにしており、これにより、定電流源１からの電
流はスイッチ回路ＳＷ２を介してダミー抵抗３に流れ、
定電流源１とスイッチ回路ＳＷ１との接続点Ｐの電位
は、ダミー抵抗３の抵抗値をｒとすると、Ｉ0 ・ｒにな
る。
ッチ回路ＳＷ１がオフするとスイッチ回路ＳＷ２がオン
するようにしており、これにより、定電流源１からの電
流はスイッチ回路ＳＷ２を介してダミー抵抗３に流れ、
定電流源１とスイッチ回路ＳＷ１との接続点Ｐの電位
は、ダミー抵抗３の抵抗値をｒとすると、Ｉ0 ・ｒにな
る。
【０００７】このように、スイッチ回路ＳＷ２とダミー
抵抗３からなるダミー回路を設けることにより、スイッ
チ回路ＳＷ１がオフのときの接続点Ｐの電位を電源電圧
ＶDDよりも低く設定でき、その後にスイッチ回路ＳＷ１
がオンしたときにオーバーシュートが発生しなくなる。
抵抗３からなるダミー回路を設けることにより、スイッ
チ回路ＳＷ１がオフのときの接続点Ｐの電位を電源電圧
ＶDDよりも低く設定でき、その後にスイッチ回路ＳＷ１
がオンしたときにオーバーシュートが発生しなくなる。
【０００８】
【発明が解決しようとする課題】しかしながら、図５の
Ｄ／Ａ変換器は、スイッチ回路ＳＷ１とＳＷ２が交互に
オンし、スイッチ回路ＳＷ１がオフの間も定電流源１か
らの電流はスイッチ回路ＳＷ２を流れるため、消費電力
が多くなってしまう。すなわち、スイッチ回路ＳＷ２を
流れる電流は、Ｄ／Ａ変換には直接寄与しないため、ア
ナログ信号への変換に使われる消費電力は全体の消費電
力の５０％にすぎず、無駄に消費される電力が多い。
Ｄ／Ａ変換器は、スイッチ回路ＳＷ１とＳＷ２が交互に
オンし、スイッチ回路ＳＷ１がオフの間も定電流源１か
らの電流はスイッチ回路ＳＷ２を流れるため、消費電力
が多くなってしまう。すなわち、スイッチ回路ＳＷ２を
流れる電流は、Ｄ／Ａ変換には直接寄与しないため、ア
ナログ信号への変換に使われる消費電力は全体の消費電
力の５０％にすぎず、無駄に消費される電力が多い。
【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、消費電力を抑えつつ、オーバ
ーシュートの発生も抑えてアナログ信号への変換を精度
よく行うことができるＤ／Ａ変換器を提供することにあ
る。
ものであり、その目的は、消費電力を抑えつつ、オーバ
ーシュートの発生も抑えてアナログ信号への変換を精度
よく行うことができるＤ／Ａ変換器を提供することにあ
る。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、定電流源からの電流を出力
抵抗に流す前にダミー抵抗に流すようにして、デジタル
信号をアナログ信号に変換する際のノイズ軽減を図った
Ｄ／Ａ変換器において、前記出力抵抗に直列に接続さ
れ、前記定電流源からの電流を前記出力抵抗に流すか否
かを第１のスイッチ制御信号に基づいて切り換える第１
のスイッチ回路と、前記ダミー抵抗に直列に接続され、
前記定電流源からの電流を前記ダミー抵抗に流すか否か
を第２のスイッチ制御信号に基づいて切り換える第２の
スイッチ回路と、前記デジタル信号に基づいて前記第１
および第２のスイッチ制御信号を出力するスイッチ制御
回路であって、前記第１のスイッチ回路がオフからオン
に切り替わる直前の第１の期間と、前記第１のスイッチ
回路がオンからオフに切り替わった直後の第２の期間と
に、前記第２のスイッチ回路をオンに設定して前記定電
流源からの電流を前記ダミー抵抗に流すスイッチ制御回
路とを備えるものである。
ために、請求項１の発明は、定電流源からの電流を出力
抵抗に流す前にダミー抵抗に流すようにして、デジタル
信号をアナログ信号に変換する際のノイズ軽減を図った
Ｄ／Ａ変換器において、前記出力抵抗に直列に接続さ
れ、前記定電流源からの電流を前記出力抵抗に流すか否
かを第１のスイッチ制御信号に基づいて切り換える第１
のスイッチ回路と、前記ダミー抵抗に直列に接続され、
前記定電流源からの電流を前記ダミー抵抗に流すか否か
を第２のスイッチ制御信号に基づいて切り換える第２の
スイッチ回路と、前記デジタル信号に基づいて前記第１
および第２のスイッチ制御信号を出力するスイッチ制御
回路であって、前記第１のスイッチ回路がオフからオン
に切り替わる直前の第１の期間と、前記第１のスイッチ
回路がオンからオフに切り替わった直後の第２の期間と
に、前記第２のスイッチ回路をオンに設定して前記定電
流源からの電流を前記ダミー抵抗に流すスイッチ制御回
路とを備えるものである。
【００１１】請求項１の発明を図１に対応づけて説明す
ると、第１のスイッチ回路はスイッチ回路ＳＷ１に、第
２のスイッチ回路はスイッチ回路ＳＷ２に、スイッチ制
御回路は制御回路４に、それぞれ対応する。
ると、第１のスイッチ回路はスイッチ回路ＳＷ１に、第
２のスイッチ回路はスイッチ回路ＳＷ２に、スイッチ制
御回路は制御回路４に、それぞれ対応する。
【００１２】すなわち、請求項１では、第１のスイッチ
回路がオフからオンに切り替わる直前と、オンからオフ
に切り替わった直後の短い期間だけ、ダミー抵抗に電流
を流すため、ダミー抵抗に電流を流す期間を短くでき、
消費電力を低減できる。
回路がオフからオンに切り替わる直前と、オンからオフ
に切り替わった直後の短い期間だけ、ダミー抵抗に電流
を流すため、ダミー抵抗に電流を流す期間を短くでき、
消費電力を低減できる。
【００１３】請求項２の発明は、前記スイッチ制御回路
の内部に、前記デジタル信号を所定期間遅延させた遅延
信号を生成する遅延回路と、前記遅延信号に基づいて、
前記第１および第２のスイッチ制御信号を生成するスイ
ッチ制御信号生成回路とを設ける。
の内部に、前記デジタル信号を所定期間遅延させた遅延
信号を生成する遅延回路と、前記遅延信号に基づいて、
前記第１および第２のスイッチ制御信号を生成するスイ
ッチ制御信号生成回路とを設ける。
【００１４】請求項２の発明を例えば図１に対応づけて
説明すると、遅延回路はＮＡＮＤゲート４１，４２と、
遅延回路４３，４４と、インバータ４５とに対応し、ス
イッチ制御信号生成回路はインバータ４６と、ＥＸＯＲ
ゲート４７と、ＡＮＤゲート４８とに対応する。
説明すると、遅延回路はＮＡＮＤゲート４１，４２と、
遅延回路４３，４４と、インバータ４５とに対応し、ス
イッチ制御信号生成回路はインバータ４６と、ＥＸＯＲ
ゲート４７と、ＡＮＤゲート４８とに対応する。
【００１５】すなわち、請求項２では、デジタル信号を
入力信号として、汎用的な論理ゲートを用いて第１およ
び第２のスイッチ制御信号を生成するため、回路構成を
簡略化できる。
入力信号として、汎用的な論理ゲートを用いて第１およ
び第２のスイッチ制御信号を生成するため、回路構成を
簡略化できる。
【００１６】請求項３の発明は、前記遅延回路の内部
に、前記デジタル信号が入力される第１の論理演算素子
と、前記デジタル信号の反転信号が入力される第２の論
理演算素子と、前記第１の論理演算素子の出力を遅延さ
せた信号を前記第２の論理演算素子に入力する第１の遅
延回路と、前記第２の論理演算素子の出力を遅延させた
信号を前記第１の論理演算素子に入力する第２の遅延回
路とを設ける。また、前記スイッチ制御信号生成回路の
内部に、前記第１および第２の論理演算素子の出力に基
づいて前記第１のスイッチ制御信号を生成する第３の論
理演算素子と、前記第１および第２の論理演算素子の出
力に基づいて前記第２のスイッチ制御信号を生成する第
４の論理演算素子とを設ける。
に、前記デジタル信号が入力される第１の論理演算素子
と、前記デジタル信号の反転信号が入力される第２の論
理演算素子と、前記第１の論理演算素子の出力を遅延さ
せた信号を前記第２の論理演算素子に入力する第１の遅
延回路と、前記第２の論理演算素子の出力を遅延させた
信号を前記第１の論理演算素子に入力する第２の遅延回
路とを設ける。また、前記スイッチ制御信号生成回路の
内部に、前記第１および第２の論理演算素子の出力に基
づいて前記第１のスイッチ制御信号を生成する第３の論
理演算素子と、前記第１および第２の論理演算素子の出
力に基づいて前記第２のスイッチ制御信号を生成する第
４の論理演算素子とを設ける。
【００１７】請求項３の構成要素を例えば図１に対応づ
けて説明すると、第１の論理演算素子はＮＡＮＤゲート
４１に、第２の論理演算素子はＮＡＮＤゲート４２に、
第１の遅延回路は遅延回路４３に、第２の遅延回路は遅
延回路４４に、第３の論理演算素子はＡＮＤゲート４８
に、第４の論理演算素子はＥＸＯＲゲート４７にそれぞ
れ対応する。
けて説明すると、第１の論理演算素子はＮＡＮＤゲート
４１に、第２の論理演算素子はＮＡＮＤゲート４２に、
第１の遅延回路は遅延回路４３に、第２の遅延回路は遅
延回路４４に、第３の論理演算素子はＡＮＤゲート４８
に、第４の論理演算素子はＥＸＯＲゲート４７にそれぞ
れ対応する。
【００１８】請求項４の発明は、前記定電流源をＰＭＯ
Ｓトランジスタを用いて構成し、前記第１および第２の
スイッチ回路をＮＭＯＳトランジスタを用いて構成す
る。
Ｓトランジスタを用いて構成し、前記第１および第２の
スイッチ回路をＮＭＯＳトランジスタを用いて構成す
る。
【００１９】請求項５の発明は、前記定電流源をＮＭＯ
Ｓトランジスタを用いて構成し、前記第１および第２の
スイッチ回路をＰＭＯＳトランジスタを用いて構成す
る。
Ｓトランジスタを用いて構成し、前記第１および第２の
スイッチ回路をＰＭＯＳトランジスタを用いて構成す
る。
【００２０】
【発明の実施の形態】以下、本発明を適用したＤ／Ａ変
換器について、図面を参照しながら具体的に説明する。
換器について、図面を参照しながら具体的に説明する。
【００２１】〔第１の実施形態〕以下に説明する第１の
実施形態は、図５に示す従来のＤ／Ａ変換器と基本的に
は同じ構成をしており、ダミー回路の動作時間を可能な
限り短くして消費電力の低減を図った点に特徴がある。
実施形態は、図５に示す従来のＤ／Ａ変換器と基本的に
は同じ構成をしており、ダミー回路の動作時間を可能な
限り短くして消費電力の低減を図った点に特徴がある。
【００２２】図１は第１の実施形態のＤ／Ａ変換器の出
力段の構成を示す回路図である。図１には、１ビット分
のユニット１０が示されており、実際には、このような
ユニット１０が複数並列接続されている。なお、図１で
は、従来と同じ構成部分には同一符号を付している。
力段の構成を示す回路図である。図１には、１ビット分
のユニット１０が示されており、実際には、このような
ユニット１０が複数並列接続されている。なお、図１で
は、従来と同じ構成部分には同一符号を付している。
【００２３】第１の実施形態のＤ／Ａ変換器は、図５に
示す従来のＤ／Ａ変換器と同様に、複数のユニット１０
と、出力抵抗２と、ダミー抵抗３とを備える。各ユニッ
ト１０は、定電流源１と、定電流源１に接続されたスイ
ッチ回路ＳＷ１，ＳＷ２とを含んで構成され、定電流源
１はＰＭＯＳトランジスタで、スイッチ回路ＳＷ１，Ｓ
Ｗ２はＮＭＯＳトランジスタでそれぞれ構成されてい
る。定電流源１は、バイアス信号がローレベルのときに
動作状態になり、スイッチ回路ＳＷ１，ＳＷ２は制御回
路４から出力される第１および第２のスイッチ制御信号
により切り換え制御される。
示す従来のＤ／Ａ変換器と同様に、複数のユニット１０
と、出力抵抗２と、ダミー抵抗３とを備える。各ユニッ
ト１０は、定電流源１と、定電流源１に接続されたスイ
ッチ回路ＳＷ１，ＳＷ２とを含んで構成され、定電流源
１はＰＭＯＳトランジスタで、スイッチ回路ＳＷ１，Ｓ
Ｗ２はＮＭＯＳトランジスタでそれぞれ構成されてい
る。定電流源１は、バイアス信号がローレベルのときに
動作状態になり、スイッチ回路ＳＷ１，ＳＷ２は制御回
路４から出力される第１および第２のスイッチ制御信号
により切り換え制御される。
【００２４】図２は制御回路４内部の詳細構成を示した
回路図である。制御回路４は、デジタル信号を遅延させ
る遅延回路部と、第１および第２のスイッチ制御信号を
出力する制御信号生成部の２つに大きく分けられる。遅
延回路部は、ＮＡＮＤゲート４１，４２と、遅延回路４
３，４４と、インバータ４５とを含んで構成され、制御
信号生成部は、インバータ４５と、第２のスイッチ制御
信号を出力するＥＸＯＲ（Exclusive OR）ゲート４７
と、第１のスイッチ制御信号を出力するＡＮＤゲート４
８とを含んで構成されている。
回路図である。制御回路４は、デジタル信号を遅延させ
る遅延回路部と、第１および第２のスイッチ制御信号を
出力する制御信号生成部の２つに大きく分けられる。遅
延回路部は、ＮＡＮＤゲート４１，４２と、遅延回路４
３，４４と、インバータ４５とを含んで構成され、制御
信号生成部は、インバータ４５と、第２のスイッチ制御
信号を出力するＥＸＯＲ（Exclusive OR）ゲート４７
と、第１のスイッチ制御信号を出力するＡＮＤゲート４
８とを含んで構成されている。
【００２５】遅延回路４３はＮＡＮＤゲート４１の出力
を遅延させ、遅延回路４４はＮＡＮＤゲート４２の出力
を遅延させる。ＮＡＮＤゲート４１にはデジタル信号と
遅延回路４４の出力とが入力され、ＮＡＮＤゲート４２
にはデジタル信号の反転信号と遅延回路４３の出力とが
入力される。ＥＸＯＲゲート４７とＡＮＤゲート４８に
はそれぞれ、ＮＡＮＤゲート４２の出力とインバータ４
６の出力とが入力される。
を遅延させ、遅延回路４４はＮＡＮＤゲート４２の出力
を遅延させる。ＮＡＮＤゲート４１にはデジタル信号と
遅延回路４４の出力とが入力され、ＮＡＮＤゲート４２
にはデジタル信号の反転信号と遅延回路４３の出力とが
入力される。ＥＸＯＲゲート４７とＡＮＤゲート４８に
はそれぞれ、ＮＡＮＤゲート４２の出力とインバータ４
６の出力とが入力される。
【００２６】図３は、図２のノードＡ〜Ｅの信号波形図
であり、この図を用いて図２の回路動作を説明する。制
御回路４に入力されたデジタル信号（図３の波形Ａ）が
時刻Ｔ1 にハイレベルに変化すると、ＮＡＮＤゲート４
２の出力が反転してハイレベルになる（図３の波形
Ｂ）。この時刻Ｔ2 では、ＮＡＮＤゲート４１の出力は
ハイレベルを維持するため、インバータ４６の出力もロ
ーレベルを維持し、ＥＸＯＲゲート４７の出力（第２の
スイッチ制御信号）は反転してハイレベルになる（図３
の波形Ｄ）。
であり、この図を用いて図２の回路動作を説明する。制
御回路４に入力されたデジタル信号（図３の波形Ａ）が
時刻Ｔ1 にハイレベルに変化すると、ＮＡＮＤゲート４
２の出力が反転してハイレベルになる（図３の波形
Ｂ）。この時刻Ｔ2 では、ＮＡＮＤゲート４１の出力は
ハイレベルを維持するため、インバータ４６の出力もロ
ーレベルを維持し、ＥＸＯＲゲート４７の出力（第２の
スイッチ制御信号）は反転してハイレベルになる（図３
の波形Ｄ）。
【００２７】ＮＡＮＤゲート４２の出力は、遅延回路４
４を介してＮＡＮＤゲート４１の入力側に帰還され、時
刻Ｔ3 にＮＡＮＤゲート４１の出力が反転してローレベ
ルになり、それに応じて、インバータ４６の出力はハイ
レベルに変化し（図３の波形Ｃ）、ＥＸＯＲゲート４７
の出力（第２のスイッチ制御信号）が反転する（図３の
波形Ｄ）とともに、ＡＮＤゲート４８の出力（第１のス
イッチ制御信号）も反転してハイレベルになる（図３の
波形Ｅ）。
４を介してＮＡＮＤゲート４１の入力側に帰還され、時
刻Ｔ3 にＮＡＮＤゲート４１の出力が反転してローレベ
ルになり、それに応じて、インバータ４６の出力はハイ
レベルに変化し（図３の波形Ｃ）、ＥＸＯＲゲート４７
の出力（第２のスイッチ制御信号）が反転する（図３の
波形Ｄ）とともに、ＡＮＤゲート４８の出力（第１のス
イッチ制御信号）も反転してハイレベルになる（図３の
波形Ｅ）。
【００２８】時刻Ｔ4 にデジタル信号がローレベルに変
化すると、ＮＡＮＤゲート４１の出力が反転してハイレ
ベルになり、それに応じてインバータ４６の出力がロー
レベルに変化し（図３の波形Ｃ）、時刻Ｔ5 には、ＥＸ
ＯＲゲート４７とＡＮＤゲート４８の出力も反転する
（図３の波形Ｄ，Ｅ）。ＮＡＮＤゲート４１の出力は遅
延回路４３を介してＮＡＮＤゲート４２の入力側に帰還
され、時刻Ｔ6 にＮＡＮＤゲート４２の出力が反転して
ローレベルになり（図３の波形Ｂ）、それに応じてイン
バータ４６とＥＸＯＲゲート４７の出力がともに反転す
る（図３の波形Ｄ、Ｅ）。以下、時刻Ｔ7 〜Ｔ12では、
時刻Ｔ1 〜Ｔ6 と同じように各部の信号波形が変化す
る。
化すると、ＮＡＮＤゲート４１の出力が反転してハイレ
ベルになり、それに応じてインバータ４６の出力がロー
レベルに変化し（図３の波形Ｃ）、時刻Ｔ5 には、ＥＸ
ＯＲゲート４７とＡＮＤゲート４８の出力も反転する
（図３の波形Ｄ，Ｅ）。ＮＡＮＤゲート４１の出力は遅
延回路４３を介してＮＡＮＤゲート４２の入力側に帰還
され、時刻Ｔ6 にＮＡＮＤゲート４２の出力が反転して
ローレベルになり（図３の波形Ｂ）、それに応じてイン
バータ４６とＥＸＯＲゲート４７の出力がともに反転す
る（図３の波形Ｄ、Ｅ）。以下、時刻Ｔ7 〜Ｔ12では、
時刻Ｔ1 〜Ｔ6 と同じように各部の信号波形が変化す
る。
【００２９】ＡＮＤゲート４８の出力はスイッチ回路Ｓ
Ｗ１を構成するＮＭＯＳトランジスタのゲート電極に入
力され、ＡＮＤゲート４８の出力がハイレベルの期間
（図３の時刻Ｔ3 〜Ｔ5 ）は、スイッチ回路ＳＷ１はオ
ン状態を維持する。また、ＥＸＯＲゲート４７の出力は
スイッチ回路ＳＷ２を構成するＮＭＯＳトランジスタの
ゲート電極に入力され、ＥＸＯＲゲート４７の出力がハ
イレベルの期間（図３の時刻Ｔ2 〜Ｔ3 とＴ5 〜Ｔ6 ）
は、スイッチ回路ＳＷ２はオン状態を維持する。
Ｗ１を構成するＮＭＯＳトランジスタのゲート電極に入
力され、ＡＮＤゲート４８の出力がハイレベルの期間
（図３の時刻Ｔ3 〜Ｔ5 ）は、スイッチ回路ＳＷ１はオ
ン状態を維持する。また、ＥＸＯＲゲート４７の出力は
スイッチ回路ＳＷ２を構成するＮＭＯＳトランジスタの
ゲート電極に入力され、ＥＸＯＲゲート４７の出力がハ
イレベルの期間（図３の時刻Ｔ2 〜Ｔ3 とＴ5 〜Ｔ6 ）
は、スイッチ回路ＳＷ２はオン状態を維持する。
【００３０】スイッチ回路ＳＷ２がオンすると、定電流
源１とスイッチ回路ＳＷ１との接続点Ｐの電位は所定の
レベルにまで下がるため、スイッチ回路ＳＷ１の両端の
電位差が小さくなり、スイッチ回路ＳＷ１をオンしたと
きにアナログ信号にオーバーシュートが発生しなくな
る。
源１とスイッチ回路ＳＷ１との接続点Ｐの電位は所定の
レベルにまで下がるため、スイッチ回路ＳＷ１の両端の
電位差が小さくなり、スイッチ回路ＳＷ１をオンしたと
きにアナログ信号にオーバーシュートが発生しなくな
る。
【００３１】このように、第１の実施形態のＤ／Ａ変換
器は、スイッチ回路ＳＷ１がオンする直前の所定期間と
オフした直後の所定期間だけスイッチ回路ＳＷ２をオン
するため、ダミー抵抗３に電流が流れる期間を短くで
き、消費電力を低減できる。また、スイッチ回路ＳＷ２
をいったんオンした後にスイッチ回路ＳＷ１をオンする
ため、スイッチ回路ＳＷ１がオンする時点では定電流源
１とスイッチ回路ＳＷ１との接続点Ｐの電位を所定のレ
ベルにまで確実に下げることができ、アナログ信号にオ
ーバーシュートが発生しなくなる。また、スイッチ回路
ＳＷ１がオフした直後から所定期間はスイッチ回路ＳＷ
２がオンするため、デジタル信号のホールド時間を十分
に確保でき、デジタル信号を精度よくアナログ信号に変
換することができる。
器は、スイッチ回路ＳＷ１がオンする直前の所定期間と
オフした直後の所定期間だけスイッチ回路ＳＷ２をオン
するため、ダミー抵抗３に電流が流れる期間を短くで
き、消費電力を低減できる。また、スイッチ回路ＳＷ２
をいったんオンした後にスイッチ回路ＳＷ１をオンする
ため、スイッチ回路ＳＷ１がオンする時点では定電流源
１とスイッチ回路ＳＷ１との接続点Ｐの電位を所定のレ
ベルにまで確実に下げることができ、アナログ信号にオ
ーバーシュートが発生しなくなる。また、スイッチ回路
ＳＷ１がオフした直後から所定期間はスイッチ回路ＳＷ
２がオンするため、デジタル信号のホールド時間を十分
に確保でき、デジタル信号を精度よくアナログ信号に変
換することができる。
【００３２】〔第２の実施形態〕第１の実施形態では、
定電流源１をＰＭＯＳトランジスタで、スイッチ回路Ｓ
Ｗ１をＮＭＯＳトランジスタで構成する例を説明した
が、定電流源１をＮＭＯＳトランジスタで、スイッチ回
路ＳＷ１をＰＭＯＳトランジスタで構成することも可能
である。
定電流源１をＰＭＯＳトランジスタで、スイッチ回路Ｓ
Ｗ１をＮＭＯＳトランジスタで構成する例を説明した
が、定電流源１をＮＭＯＳトランジスタで、スイッチ回
路ＳＷ１をＰＭＯＳトランジスタで構成することも可能
である。
【００３３】図４は第２の実施形態のＤ／Ａ変換器の出
力段の回路図であり、図１や図２と同様に２ビット分の
ユニットの回路構成を示している。スイッチ回路ＳＷ１
やＳＷ２はＰＭＯＳトランジスタで構成され、スイッチ
回路ＳＷ１と電源電圧端子との間には出力抵抗２が接続
され、スイッチ回路ＳＷ２と電源電圧端子との間にはダ
ミー抵抗３が接続されている。また、スイッチ回路ＳＷ
１と接地端子との間にはＰＭＯＳトランジスタ構成の定
電流源１が接続されている。制御回路４ａの回路構成は
第１の実施形態とほとんど同じであるが、制御回路４ａ
から出力される制御信号の論理が第１の実施形態とは逆
になっている。すなわち、インバータ４６の後段には、
ＥＸＯＲゲートの代わりにＥＸＮＯＲゲート４７ａが接
続され、ＮＡＮＤゲート４２の後段にはアンドゲートの
代わりにＮＡＮＤゲート４８ａが接続されている。した
がって、ＥＸＮＯＲゲート４７ａまたはＮＡＮＤゲート
４８ａの出力がローレベルのときにスイッチ回路ＳＷ１
またはスイッチ回路ＳＷ２がオンし、また、バイアス信
号がハイレベルのときに定電流源１が動作状態になる。
力段の回路図であり、図１や図２と同様に２ビット分の
ユニットの回路構成を示している。スイッチ回路ＳＷ１
やＳＷ２はＰＭＯＳトランジスタで構成され、スイッチ
回路ＳＷ１と電源電圧端子との間には出力抵抗２が接続
され、スイッチ回路ＳＷ２と電源電圧端子との間にはダ
ミー抵抗３が接続されている。また、スイッチ回路ＳＷ
１と接地端子との間にはＰＭＯＳトランジスタ構成の定
電流源１が接続されている。制御回路４ａの回路構成は
第１の実施形態とほとんど同じであるが、制御回路４ａ
から出力される制御信号の論理が第１の実施形態とは逆
になっている。すなわち、インバータ４６の後段には、
ＥＸＯＲゲートの代わりにＥＸＮＯＲゲート４７ａが接
続され、ＮＡＮＤゲート４２の後段にはアンドゲートの
代わりにＮＡＮＤゲート４８ａが接続されている。した
がって、ＥＸＮＯＲゲート４７ａまたはＮＡＮＤゲート
４８ａの出力がローレベルのときにスイッチ回路ＳＷ１
またはスイッチ回路ＳＷ２がオンし、また、バイアス信
号がハイレベルのときに定電流源１が動作状態になる。
【００３４】このように、第２の実施形態のＤ／Ａ変換
器は、定電流源１とスイッチ回路ＳＷ１をオンするため
の図４のノードＤ，Ｅの信号論理が第１の実施形態と逆
である点を除いて、第１の実施形態と同様に動作し、消
費電力を抑えつつオーバーシュートの発生を抑制できる
という効果も第１の実施形態と共通する。
器は、定電流源１とスイッチ回路ＳＷ１をオンするため
の図４のノードＤ，Ｅの信号論理が第１の実施形態と逆
である点を除いて、第１の実施形態と同様に動作し、消
費電力を抑えつつオーバーシュートの発生を抑制できる
という効果も第１の実施形態と共通する。
【００３５】なお、定電流源１やスイッチ回路をＮＭＯ
ＳトランジスタやＰＭＯＳトランジスタで構成する代わ
りに、ＣＭＯＳトランジスタやバイポーラトランジスタ
で構成してもよく、本発明は定電流源１等の具体的な回
路構成には依存しない。
ＳトランジスタやＰＭＯＳトランジスタで構成する代わ
りに、ＣＭＯＳトランジスタやバイポーラトランジスタ
で構成してもよく、本発明は定電流源１等の具体的な回
路構成には依存しない。
【００３６】また、図２や図４では、ＮＡＮＤゲートや
インバータなどを組み合わせて制御回路４や４ａを構成
したが、組み合わせるゲートの種類は図示されたものに
限定されない。
インバータなどを組み合わせて制御回路４や４ａを構成
したが、組み合わせるゲートの種類は図示されたものに
限定されない。
【００３７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１のスイッチ回路がオンに変化する直前とオフ
に変化した直後の限られた期間だけ第２のスイッチ回路
をオンしてダミー抵抗に電流を流すため、ダミー抵抗に
電流が流れる期間が従来に比べて短くなり、消費電力を
大幅に低減できる。また、第２のスイッチ回路をいった
んオンした後に第１のスイッチ回路をオンするため、第
１のスイッチ回路がオンする時点では定電流源１と第１
のスイッチ回路の接続点Ｐの電位を所定レベルまで確実
に下げることができ、従来と同様にアナログ信号にオー
バーシュートが発生しなくなる。また、第１のスイッチ
回路がオフした直後も第２のスイッチ回路をいったんオ
ンするため、デジタル信号のホールド時間を十分に確保
でき、デジタル信号を精度よくアナログ信号に変換する
ことができる。
れば、第１のスイッチ回路がオンに変化する直前とオフ
に変化した直後の限られた期間だけ第２のスイッチ回路
をオンしてダミー抵抗に電流を流すため、ダミー抵抗に
電流が流れる期間が従来に比べて短くなり、消費電力を
大幅に低減できる。また、第２のスイッチ回路をいった
んオンした後に第１のスイッチ回路をオンするため、第
１のスイッチ回路がオンする時点では定電流源１と第１
のスイッチ回路の接続点Ｐの電位を所定レベルまで確実
に下げることができ、従来と同様にアナログ信号にオー
バーシュートが発生しなくなる。また、第１のスイッチ
回路がオフした直後も第２のスイッチ回路をいったんオ
ンするため、デジタル信号のホールド時間を十分に確保
でき、デジタル信号を精度よくアナログ信号に変換する
ことができる。
【図１】第１の実施形態のＤ／Ａ変換器の出力段の構成
を示す回路図。
を示す回路図。
【図２】制御回路内部の詳細構成を示した回路図。
【図３】図２のノードＡ〜Ｅの信号波形図。
【図４】第２の実施形態のＤ／Ａ変換器の出力段の回路
図。
図。
【図５】従来の電流加算型Ｄ／Ａ変換器の出力段の回路
構成を示す図。
構成を示す図。
１ 定電流源 ２ 出力抵抗 ３ ダミー抵抗 ４ 制御回路 ＳＷ１，ＳＷ２ スイッチ回路
Claims (5)
- 【請求項１】定電流源からの電流を出力抵抗に流す前に
ダミー抵抗に流すようにして、デジタル信号をアナログ
信号に変換する際のノイズ軽減を図ったＤ／Ａ変換器に
おいて、 前記出力抵抗に直列に接続され、前記定電流源からの電
流を前記出力抵抗に流すか否かを第１のスイッチ制御信
号に基づいて切り換える第１のスイッチ回路と、 前記ダミー抵抗に直列に接続され、前記定電流源からの
電流を前記ダミー抵抗に流すか否かを第２のスイッチ制
御信号に基づいて切り換える第２のスイッチ回路と、 前記デジタル信号に基づいて前記第１および第２のスイ
ッチ制御信号を出力するスイッチ制御回路であって、前
記第１のスイッチ回路がオフからオンに切り替わる直前
の第１の期間と、前記第１のスイッチ回路がオンからオ
フに切り替わった直後の第２の期間とに、前記第２のス
イッチ回路をオンに設定して前記定電流源からの電流を
前記ダミー抵抗に流すスイッチ制御回路とを備えること
を特徴とするＤ／Ａ変換器。 - 【請求項２】前記スイッチ制御回路は、 前記デジタル信号を所定期間遅延させた遅延信号を生成
する遅延回路と、 前記遅延信号に基づいて、前記第１および第２のスイッ
チ制御信号を生成するスイッチ制御信号生成回路とを備
えることを特徴とする請求項１記載のＤ／Ａ変換器。 - 【請求項３】前記遅延回路は、前記デジタル信号が入力
される第１の論理演算素子と、前記デジタル信号の反転
信号が入力される第２の論理演算素子と、前記第１の論
理演算素子の出力を遅延させた信号を前記第２の論理演
算素子に入力する第１の遅延回路と、前記第２の論理演
算素子の出力を遅延させた信号を前記第１の論理演算素
子に入力する第２の遅延回路とを備え、 前記スイッチ制御信号生成回路は、前記第１および第２
の論理演算素子の出力に基づいて前記第１のスイッチ制
御信号を生成する第３の論理演算素子と、前記第１およ
び第２の論理演算素子の出力に基づいて前記第２のスイ
ッチ制御信号を生成する第４の論理演算素子とを備える
ことを特徴とする請求項２記載のＤ／Ａ変換器。 - 【請求項４】前記定電流源をＰＭＯＳトランジスタを用
いて構成し、前記第１および第２のスイッチ回路をＮＭ
ＯＳトランジスタを用いて構成したことを特徴とする請
求項１〜３のいずれかに記載のＤ／Ａ変換器。 - 【請求項５】前記定電流源をＮＭＯＳトランジスタを用
いて構成し、前記第１および第２のスイッチ回路をＰＭ
ＯＳトランジスタを用いて構成したことを特徴とする請
求項１〜３のいずれかに記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9732897A JPH10290165A (ja) | 1997-04-15 | 1997-04-15 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9732897A JPH10290165A (ja) | 1997-04-15 | 1997-04-15 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290165A true JPH10290165A (ja) | 1998-10-27 |
Family
ID=14189426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9732897A Pending JPH10290165A (ja) | 1997-04-15 | 1997-04-15 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10290165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1819021A3 (en) * | 2006-02-14 | 2008-01-02 | Finder S.P.A. | Method and device for monitoring polyphase lines and for detecting phase losses based on the phase angle between phase-to-phase voltages |
| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
| US8674865B2 (en) | 2005-08-22 | 2014-03-18 | Sony Corporation | DA converter, AD converter, and semiconductor device |
-
1997
- 1997-04-15 JP JP9732897A patent/JPH10290165A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8674865B2 (en) | 2005-08-22 | 2014-03-18 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9264057B2 (en) | 2005-08-22 | 2016-02-16 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US9882574B2 (en) | 2005-08-22 | 2018-01-30 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| US10547318B2 (en) | 2005-08-22 | 2020-01-28 | Sony Corporation | DA converter, AD converter, and semiconductor device |
| EP1819021A3 (en) * | 2006-02-14 | 2008-01-02 | Finder S.P.A. | Method and device for monitoring polyphase lines and for detecting phase losses based on the phase angle between phase-to-phase voltages |
| JP2011045149A (ja) * | 2010-11-30 | 2011-03-03 | Sony Corp | Ｄａ変換装置 |
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