KR940005060Y1 - 펄스 발생기 - Google Patents

펄스 발생기 Download PDF

Info

Publication number
KR940005060Y1
KR940005060Y1 KR2019910018333U KR910018333U KR940005060Y1 KR 940005060 Y1 KR940005060 Y1 KR 940005060Y1 KR 2019910018333 U KR2019910018333 U KR 2019910018333U KR 910018333 U KR910018333 U KR 910018333U KR 940005060 Y1 KR940005060 Y1 KR 940005060Y1
Authority
KR
South Korea
Prior art keywords
output signal
inverter
nmos transistor
gate
transistor
Prior art date
Application number
KR2019910018333U
Other languages
English (en)
Other versions
KR930009903U (ko
Inventor
소명진
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR2019910018333U priority Critical patent/KR940005060Y1/ko
Publication of KR930009903U publication Critical patent/KR930009903U/ko
Application granted granted Critical
Publication of KR940005060Y1 publication Critical patent/KR940005060Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

펄스 발생기
제1도는 펄스 발생기의 논리 회로도.
제2도는 종래 펄스 발생기의 상세 회로도.
제3도는 본 고안 펄스 발생기의 상세 회로도.
제4도는 제3도의 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 오아게이트 2 : 인버터
3 : 바이어스 회로 NOR1 : 노아게이트
IN1, IN2 : 인버터 D1, D2 : 다이오드
본 고안은 펄스 발생기에 관한 것으로 특히, 시스템의 메모리나 콘트롤 로직을 하이 스피드화 하기 위해 한개의 논리신호에서 폴링에지를 검출하여 폴링에지에서 일정폭으로 펄스크기를 조정하는 펄스 발생기에 관한 것이다.
제1도는 펄스 발생기 논리 회로도로서 이에 도시한 바와같이 입력신호(VA)를 인버터(IN1)에서 반전시킨 출력신호(VB)와 상기 입력신호(VA)가 노아게이트(NOR1)에 인가되어 조합되고 그 노아게이트(NOR1)의 출력신호()는 인버터(IN2)에서 반전되어 출력신호(V0=VA+VB)를 생성되게 되어 있다.
제2도는 제1도를 구현하기 위한 종래 상세 회로도로서 이에 도시한 바와같이 엔모스 트랜지스터(Q1)(Q2)및 피모스 트랜지스터(Q3)(Q4)로 노아게이트(NOR1)가 구성되고, 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)로 인버터(IN1)가 구성되며, 피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q8)로 인버터(IN2)가 구성되었다.
이와같이 구성된 종래 회로의 동작과정을 설명하면 고전위 입력신호(VA)가 인버터(IN1)에 인가되면 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6) 게이트에 인가되어 상기 피모스 트랜지스터(Q5)는 턴오프되고 상기 엔모스 트랜지스터(Q6)는 턴온되어 직렬 접속된 상기 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)의 드레인으로 저전원 출력신호(VB)가 출력된다.
이때, 입력신호(VA)가 고전위가 되어 이 고전위인 입력신호(VA)와 인버터(IN1)의 저전위 출력신호(VB)가 노아게이트(NOR1)에 인가되면 입력신호(VA)가 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q1)의 게이트에 인가됨으로 상기 피모스 트랜지스터(Q3)는 턴오프 되고 상기 엔모스 트랜지스터(Q1)는 턴온되며, 저전위 출력신호(VB)가 피모스 트랜지스터(Q4)와 엔모스 트랜지스터(Q2)의 게이트에 인가됨으로 상기 피모스 트랜지스터(Q4)는 턴온되고 상기 엔모스 트랜지스터(Q2)는 턴오프되어 공통 접속된 엔모스 트랜지스터(Q2)와 피모스 트랜지스터(Q3)의 드레인으로 저전위 출력신호()가 출력된다.
이에 따라 노아게이트(NOR1)의 저전위 출력신호()가 인버터(IN2)에 인가되면 피모스 트랜지스터(Q7)와 엔모스 트랜지스터(Q8)의 게이트에 인가되어 피모스 트랜지스터(Q7)는 턴온되고 엔모스 트랜지스터(Q8)는 턴오프되어 고전위 출력신호(VO=VA+VB)가 출력하게 된다.
다음으로, 저전위 입력신호(VA)가 인가될 때 이 입력신호(VA)와 인버터(IN1)의 저전위 출력신호(VB)가 노아게이트(NOR1)에 인가되면 입력신호(VA)는 엔모스 트랜지스터(Q1)와 피모스 트랜지스터(Q3)의 게이트에 인가되고 출력신호(VB)는 엔모스 트랜지스터(Q2)와 피모스 트랜지스터(Q4)에 인가되어 엔모스 트랜지스터(Q1)(Q2)는 턴오프 되고 피모스 트랜지스터(Q3)(Q4)는 턴온되어 고전위 출력신호()가 출력된다.
이에 따라, 인버터(IN2)에 노아게이트(NOR1)의 고전위 출력신호()가 인가되면 피모스 트랜지스터(Q7)는 턴오프되고 엔모스 트랜지스터(Q8)는 턴온되어 저전위 출력신호(VO=VA+VB)가 출력된다.
따라서, 입력신호(VA)가 인버터(IN1)에서 지연반전된 출력신호(VB)와 상기 입력신호(VA)를 노아게이트(NOR1)에 인가되어 논리조합되어 출력신호()가 출력되고 그 노아게이트(NOR1) 출력신호()를 인버터(IN2)에서 반전시켜 출력신호(VO=VA+VB)가 생성되므로 전체적으로 보면 오아게이트로 동작한다.
여기서, 인버터(IN1)의 출력신호(VB)는 반전됨과 동시에 인버터(IN1)를 동과하면서 지연시간(τd)이 발생한다.
따라서, 이와같은 종래의 회로는 노아게이트(NOR1)와 인버터(IN1)(IN2)가 하이레벨 전압(VDD)에서 로우레벨 전압(-VEE)까지 풀스윙을 하게 되므로 논리속도가 느리게 되고 입력신호(VA)도 하이레벨 전압(VDD)에서 로우레벨 전압(-VEE) 까지의 큰 펄스가 필요하게 되어 피모스 트랜지스터(Q5)와 엔모스 트랜지스터(Q6)로 구성된 인버터(IN1)의 지연시간을 정확히 조정하기 어려운 문제점이 있었다.
본 고안은 이러한 문제점을 감안하여 바이어스 회로를 사용하여 낮은 입력전압에서도 정확한 출력신호를 생성하여 논리 게이트의 논리 속도를 높이고 논리 게이트의 전류원 레벨을 조정하여 인버터의 지연시간을 용이하게 조정할 수 있는 펄스 발생기를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 고안 펄스 발생기의 상세회로도로서 이에 도시한 바와같이 피모스 트랜지스터(Q9)의 소스에 전압(VDD)을 인가하여 그 피모스 트랜지스터(Q9)의 드레인과 피모스 트랜지스터(Q2)의 소스를 연결하고 엔모스 트랜지스터(Q3)의 소스와 엔모스 트랜지스터(Q6)의 드레인을 연결하며 그 엔모스 트랜지스터(Q6)의 소스에 전압(-VEE)을 인가하고 입력신호(VA)를 피모스 트랜지스터(Q2)와 엔모스 트랜지스터(Q3)의 게이트에 공통 인가하여 상기 피모스 트랜지스터(Q2)와 엔모스 트랜지스터(Q3)의 공통 접속된 드레인으로 출력신호(VB)를 출력하게 한 인버터(2)와, 피모스 트랜지스터(Q10)(Q11)의 소스에 전압(VDD)를 인가하여 상기 피모스 트랜지스터(Q10)와 엔모스 트랜지스터(Q1)(Q4)의 드레인을 공통 연결하고 엔모스 트랜지스터(Q1)(Q4)(Q5)의 소스와 엔모스 트랜지스터(Q7)의 드레인을 공통 연결하며 그 엔모스 트랜지스터(Q7)의 소스에 전압(-VEE)을 인가하고 입력신호(VA)를 상기 엔모스 트랜지스터(Q1)의 게이트에 인가함과 아울러 상기 인버터(2)의 출력신호(VB)를 상기 엔모스 트랜지스터(Q4)의 게이트에 인가하며 상기 엔모스 트랜지스터(Q5)의 게이트에 바이어스전압(Vref)을 인가하여 상기 피모스 트랜지스터(Q11)와 엔모스 트랜지스터(Q5)의 공통 접속 드레인으로 출력신호(VO)가 출력하게 한 오아게이트(1)와, 전압(VDD)이 인가된 피모스 트랜지스터(Q12)의 게이트와 드레인을 다이오드(D1)의 애노우드에 공통 연결하여 그 공통 접속점을 상기 오아게이트(1)의 피모스 트랜지스터(Q10)(Q11) 및 인버터(2)의 피모스 트랜지스터(Q9)의 게이트에 공통 접속하고 다이오드(D2)의 캐소우드와 전압(-VEE)이 인가된 엔모스 트랜지스터(Q8)의 드레인과 게이트를 공통 접속하여 그 공통 접속점을 상기 오아게이트(1)의 엔모스 트랜지스터(Q7) 및 인버터(2)의 엔모스 트랜지스터(Q6)의 게이트에 공통접속하며 상기 다이오드(D1)의 캐소우드와 다이오드(D2)의 애노우드를 공통 연결하여 바이어스전압(Vref)이 상기 오아게이트(1)에 출력하게 한 바이어스 회로(3)로 구성한다.
이와같이 구성한 본 고안 펄스 발생기의 동작 및 작용효과를 상세히 설명하면 다음과 같다.
먼저, 피모스 트랜지스터(Q9)(Q10)(Q11)와 엔모스 트랜지스터(Q6)(Q7)의 게이트는 바이어스 회로(3)의 제어에 의하여 전압(VDD)(-VEE)이 인가되면 항상 턴온상태가 유지하여 전류원으로 동작한다.
이때 고전위 입력신호(VA)가 인버터(2)에 인가되면 피모스 트랜지스터(Q2)와 엔모스 트랜지스터(Q3)의 게이트에 고전위가 인가되어 상기 피모스 트랜지스터(Q2)는 턴오프하고 상기 엔모스 트랜지스터(Q3)는 턴온하여 저전위 출력신호(VB)가 출력한다.
이에 따라, 고전위 입력신호(VA)와 인버터(2)의 저전위 출력신호(VB)를 오아게이트(1)에 인가하면 엔모스 트랜지스터(Q1)는 턴온하고 엔모스 트랜지스터(Q4)는 턴오프하며 엔모스 트랜지스터(Q5)는 턴오프하여 고전위 출력신호(VO=VA+VB)를 출력한다.
다음으로, 저전위 입력신호(VA)가 인버터(2)에 인가되면 피모스 트랜지스터(Q2)는 턴온하고 엔모스 트랜지스터(Q3)는 턴오프하여 고전위 출력신호(VB)를 출력한다.
이에 따라, 저전위 입력신호(VA)와 인버터(2)의 고전위 출력신호(VB)를 오아게이트(1)에 인가하면 엔모스 트랜지스터(Q1)는 턴오프하고 엔모스 트랜지스터(Q4)는 턴온하며 엔모스 트랜지스터(Q5)는 턴오프하여 고전위 출력신호(VO=VA+VB)를 출력한다.
한편, 저전위 입력신호(VA)와 인버터(2)의 저전위 출력신호(VB)를 오아게이트(1)에 인가하면 엔모스 트랜지터(Q1)(Q4)는 턴오프하고 엔모스 트랜지스터(Q5)는 턴온하여 저전위 출력신호(VO=VA+VB)를 출력한다.
이때, 인버터(2)는 인가한 입력신호(VA)를 시간(τd) 동안 지연하고 반전하여 출력신호(VB)를 생성하고 이 지연시간(τd)은 모스 트랜지스터(Q6)(Q9)의 사이즈를 조정하여 전류원 레벨을 변화시킴으로 조정이 용이하고 지연시간(τd)을 예측할 수 있다.
또한, 오아게이트(1)는 차동 증폭기이므로 입력신호(VA)와 인버터(2)의 출력신호(VB)가 바이어스 전압(Vref)보다 수십 mV만 차이가 있어도 출력신호(VO=VA+VB)가 생성하는데, 입력신호(VA)나 반전 출력신호(VB)중 한 신호라도 고전위 신호이면 출력신호(VO)는 고전위인 출력신호를 생성하고, 입력신호(VA)와 인버터(2)의 출력신호(VB)가 동시에 저전위 신호일때 출력신호(VO)를 저전위 신호로 생성한다.
그리고, 오아게이트(1)에 입력신호(VA)와 인버터(2)의 출력신호(VB)를 인가하여 모스트랜지스터(Q1)(Q4)의 공통 접속된 드레인 단자에서 출력신호()를 얻을 수 있다.
따라서, 제4도에 도시한 본 고안 펄스 발생기의 각부 파형도를 상세히 설명하면 제4(a)도와 같은 입력신호(VA)는 인버터(2)에서 시간(τd)을 지연하여 반전하여 제4(b)도와 같은 출력신호를 얻으며 상기 입력신호(VA)와 출력신호(VB)를 오아게이트(1)에 인가하면 상기 두 신호(VA)(VB)중 한 신호라도 고전위이면 고전위 출력신호(VO)를 출력하고 두 신호(VB)(VB)가 동시에 저전위일때 구간(τd) 만큼 저전위 출력신호를 생성하여 제4(c)도와 같은 파형을 얻는다.
상기에서 상세히 설명한 본 고안의 펄스 발생기는 전류원 레벨을 조정하여 인버터의 지연시간을 용이하게 조정하고 하나의 낮은 입력전압으로 빠르고 정확한 출력신호를 생성하고 일정폭의 펄스를 생성하여 시스템의 메모리나 콘트롤 로직에 적용하여 하이스피드화 할 수 있는 효과가 있다.

Claims (1)

  1. 피모스 트랜지스터(Q9)의 드레인을 게이트에 입력신호(VA)가 인가되는 피모스 트랜지스터(Q2) 및 엔모스 트랜지스터(Q3)를 통해 엔모스 트랜지스터(Q6)의 드레인에 접속하여, 상기 입력신호(VA)를 반전시키게 한 인버터(2)와, 피모스 트랜지스터(Q10)의 드레인은 상기 입력신호(VA) 및 상기 인버터(2)의 출력신호(VB)가 게이트에 각기 인가되는 엔모스 트랜지스터(Q1)(Q4)를 각기 통하고 피모스 트랜지스터(Q1)의 드레인은 바이어스 전압이 인가되는 엔모스 트랜지스터(Q5)를 통해 엔모스 트랜지스터(Q7)의 드레인에 공통 접속하여, 상기 입력신호(VA) 및 상기 출력신호(VB)를 오아링하게 한 오아게이트(1)와, 피모스 트랜지스터(Q12)의 게이트 및 드레인을 다이오드(D1)(D2)를 통해 엔모스 트랜지스터(Q8)의 드레인 및 게이트에 접속하여 상기 인버터(2) 및 오아게이트(1)에 바이어스 전압을 공급하게 한 바이어스 회로(3)로 구성된 것을 특징으로 하는 펄스 발생기.
KR2019910018333U 1991-10-31 1991-10-31 펄스 발생기 KR940005060Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910018333U KR940005060Y1 (ko) 1991-10-31 1991-10-31 펄스 발생기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910018333U KR940005060Y1 (ko) 1991-10-31 1991-10-31 펄스 발생기

Publications (2)

Publication Number Publication Date
KR930009903U KR930009903U (ko) 1993-05-26
KR940005060Y1 true KR940005060Y1 (ko) 1994-07-27

Family

ID=19321430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910018333U KR940005060Y1 (ko) 1991-10-31 1991-10-31 펄스 발생기

Country Status (1)

Country Link
KR (1) KR940005060Y1 (ko)

Also Published As

Publication number Publication date
KR930009903U (ko) 1993-05-26

Similar Documents

Publication Publication Date Title
US10298238B2 (en) Differential driver with pull up and pull down boosters
US5043604A (en) Output buffer circuit having a level conversion function
US5767700A (en) Pulse signal transfer unit employing post charge logic
JPS60500115A (ja) クロツクパルス整形回路
KR890013579A (ko) 동작모우드설정회로
US4617477A (en) Symmetrical output complementary buffer
JP2885177B2 (ja) 電源モニタ回路
JPS61196498A (ja) 半導体記憶装置
US4742247A (en) CMOS address transition detector with temperature compensation
US6198328B1 (en) Circuit configuration for producing complementary signals
JP2001102909A (ja) 半導体集積回路及びこれを用いた波形整形回路
KR100735941B1 (ko) 클록 회로
KR970051214A (ko) 메모리의 어드레스 천이 검출회로
KR940005060Y1 (ko) 펄스 발생기
US6025747A (en) Logic signal selection circuit
US7626437B2 (en) Circuit assembly for converting a differential input clock signal pair into a single-ended output clock signal
US6137314A (en) Input circuit for an integrated circuit
KR100575610B1 (ko) 포트 회로
KR0179774B1 (ko) 반도체 메모리의 활성화 신호 발생 회로
KR100434966B1 (ko) 출력 드라이버
US5825212A (en) High speed single ended bit line sense amplifier
KR100223740B1 (ko) 반도체장치의 클럭동기회로
JPH04217116A (ja) 出力回路
KR100206601B1 (ko) 반도체 메모리 장치의 다이나믹 낸드 게이트 회로
KR100471144B1 (ko) 펄스 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
UA0108 Application for utility model registration

Comment text: Application for Utility Model Registration

Patent event code: UA01011R08D

Patent event date: 19911031

UA0201 Request for examination

Patent event date: 19911031

Patent event code: UA02012R01D

Comment text: Request for Examination of Application

UG1501 Laying open of application
E902 Notification of reason for refusal
UE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event code: UE09021S01D

Patent event date: 19940222

UG1604 Publication of application

Patent event code: UG16041S01I

Comment text: Decision on Publication of Application

Patent event date: 19940704

E701 Decision to grant or registration of patent right
UE0701 Decision of registration

Patent event date: 19941014

Comment text: Decision to Grant Registration

Patent event code: UE07011S01D

REGI Registration of establishment
UR0701 Registration of establishment

Patent event date: 19941019

Patent event code: UR07011E01D

Comment text: Registration of Establishment

UR1002 Payment of registration fee

Start annual number: 1

End annual number: 3

Payment date: 19941019

UR1001 Payment of annual fee

Payment date: 19970626

Start annual number: 4

End annual number: 4

UR1001 Payment of annual fee

Payment date: 19980630

Start annual number: 5

End annual number: 5

UR1001 Payment of annual fee

Payment date: 19990630

Start annual number: 6

End annual number: 6

UR1001 Payment of annual fee

Payment date: 20000619

Start annual number: 7

End annual number: 7

UR1001 Payment of annual fee

Payment date: 20010618

Start annual number: 8

End annual number: 8

UR1001 Payment of annual fee

Payment date: 20020618

Start annual number: 9

End annual number: 9

UR1001 Payment of annual fee

Payment date: 20030620

Start annual number: 10

End annual number: 10

UR1001 Payment of annual fee

Payment date: 20040618

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20050620

Year of fee payment: 12

UR1001 Payment of annual fee

Payment date: 20050620

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
UC1903 Unpaid annual fee

Termination date: 20070609

Termination category: Default of registration fee