JPH04217116A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04217116A JPH04217116A JP2403034A JP40303490A JPH04217116A JP H04217116 A JPH04217116 A JP H04217116A JP 2403034 A JP2403034 A JP 2403034A JP 40303490 A JP40303490 A JP 40303490A JP H04217116 A JPH04217116 A JP H04217116A
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- JP
- Japan
- Prior art keywords
- output
- turned
- circuit
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路に関し、特に
、貫通電流を防止したＣＭＯＳ構成の出力回路に関する
。
、貫通電流を防止したＣＭＯＳ構成の出力回路に関する
。
【０００２】
【従来の技術】従来、この種の出力回路の回路構成は、
図３に示すように、ＰチャンネルＭＯＳトランジスタＰ
１ とＮチャンネルＭＯＳトランジスタＮ１ とを電源
端子とグランド端子との間に直列に接続する回路構成で
あった。
図３に示すように、ＰチャンネルＭＯＳトランジスタＰ
１ とＮチャンネルＭＯＳトランジスタＮ１ とを電源
端子とグランド端子との間に直列に接続する回路構成で
あった。
【０００３】この出力回路においては、入力信号ＩＮの
レベルがロウレベルからハイレベルに変化する時、Ｐチ
ャンネルＭＯＳトランジスタＰ１ がオン状態からオフ
状態に変化し、ＮチャンネルＭＯＳトランジスタＮ１は
オフ状態からオン状態に変化する。そして、出力信号Ｏ
ＵＴのレベルがハイレベルからロウレベルに変化する。
レベルがロウレベルからハイレベルに変化する時、Ｐチ
ャンネルＭＯＳトランジスタＰ１ がオン状態からオフ
状態に変化し、ＮチャンネルＭＯＳトランジスタＮ１は
オフ状態からオン状態に変化する。そして、出力信号Ｏ
ＵＴのレベルがハイレベルからロウレベルに変化する。
【０００４】この入出力信号の変化の過程で、Ｐチャン
ネルＭＯＳトランジスタＰ１ とＮチャンネルＭＯＳト
ランジスタＮ１ とが共にオン状態である期間が存在し
、この期間、電源端子とグランド端子との間が低インピ
ーダンスとなっている。
ネルＭＯＳトランジスタＰ１ とＮチャンネルＭＯＳト
ランジスタＮ１ とが共にオン状態である期間が存在し
、この期間、電源端子とグランド端子との間が低インピ
ーダンスとなっている。
【０００５】この現象は、入力信号ＩＮのレベルがハイ
レベルからロウレベルに変化する時にも同様に起る。
レベルからロウレベルに変化する時にも同様に起る。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来の出力回路では、入出力信号のレベルが変化する時
に電源端子とグランド端子との間が低インピーダンスに
なる期間が発生する。
従来の出力回路では、入出力信号のレベルが変化する時
に電源端子とグランド端子との間が低インピーダンスに
なる期間が発生する。
【０００７】この期間には電源端子とグランド端子との
間大きな電流（貫通電流）が流れるので、電源電位およ
びグランド電位が不安定になったり或いはノイズが発生
することによって、他の回路が誤動作を起してしまうと
いう問題がある。
間大きな電流（貫通電流）が流れるので、電源電位およ
びグランド電位が不安定になったり或いはノイズが発生
することによって、他の回路が誤動作を起してしまうと
いう問題がある。
【０００８】
【課題を解決するための手段】本発明の出力回路は、Ｐ
チャンネルＭＯＳトランジスタとＮチャンネルＭＯＳト
ランジスタの互いのドレインを接続してこの接続点を出
力とし互いのゲートを接続してこの接続点を入力とした
出力部と、この出力部に直列に接続されたＭＯＳトラン
ジスタと、外部からの入力信号の変化点を検出して一定
の幅のパルスを発生するパルス発生回路と、前記入力信
号を遅延させる遅延回路とを含み、前記出力部の入力に
は前記入力信号が前記遅延回路を介して入力され、前記
ＭＯＳトランジスタのゲートには前記パルス発生回路の
出力信号が入力されるように接続されていることを特徴
とする。
チャンネルＭＯＳトランジスタとＮチャンネルＭＯＳト
ランジスタの互いのドレインを接続してこの接続点を出
力とし互いのゲートを接続してこの接続点を入力とした
出力部と、この出力部に直列に接続されたＭＯＳトラン
ジスタと、外部からの入力信号の変化点を検出して一定
の幅のパルスを発生するパルス発生回路と、前記入力信
号を遅延させる遅延回路とを含み、前記出力部の入力に
は前記入力信号が前記遅延回路を介して入力され、前記
ＭＯＳトランジスタのゲートには前記パルス発生回路の
出力信号が入力されるように接続されていることを特徴
とする。
【０００９】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。
を参照して説明する。図１（ａ）は、本発明の第１の実
施例の回路図である。
【００１０】本実施例が図３に示す従来の出力回路と異
なるのは、ＰチャンネルＭＯＳトランジスタＰ２ とパ
ルス発生回路１と遅延回路２とを設けた点である。
なるのは、ＰチャンネルＭＯＳトランジスタＰ２ とパ
ルス発生回路１と遅延回路２とを設けた点である。
【００１１】ＰチャンネルＭＯＳトランジスタＰ２ は
、出力のＰチャンネルＭＯＳトランジスタＰ１ と電源
端子との間に直列に接続され、このトランジスタのゲー
ト電位はパルス発生回路１の出力によって制御される。
、出力のＰチャンネルＭＯＳトランジスタＰ１ と電源
端子との間に直列に接続され、このトランジスタのゲー
ト電位はパルス発生回路１の出力によって制御される。
【００１２】パルス発生回路１は、外部からの入力信号
ＩＮを入力とし、入力信号ＩＮのレベルが変化する時に
このレベル変化を検出して、一定の幅のハイレベルパル
スを発生する。
ＩＮを入力とし、入力信号ＩＮのレベルが変化する時に
このレベル変化を検出して、一定の幅のハイレベルパル
スを発生する。
【００１３】一方、出力のＰチャンネルＭＯＳトランジ
スタＰ１ およびＮチャンネルＭＯＳトランジスタＮ１
の共通のゲートには、入力信号ＩＮが遅延回路２を介
して入力されている。
スタＰ１ およびＮチャンネルＭＯＳトランジスタＮ１
の共通のゲートには、入力信号ＩＮが遅延回路２を介
して入力されている。
【００１４】以下に本実施例の動作について、図１（ｂ
）を用いて説明する。図１（ｂ）は本実施例のタイミン
グ図である。
）を用いて説明する。図１（ｂ）は本実施例のタイミン
グ図である。
【００１５】先ず、入力信号ＩＮのレベルがロウレベル
である時を考える。この時にはパルス発生回路１の出力
および遅延回路２の出力は共に「０」である。
である時を考える。この時にはパルス発生回路１の出力
および遅延回路２の出力は共に「０」である。
【００１６】従って、ＰチャンネルＭＯＳトランジスタ
Ｐ２ およびＰ１ がオン状態にあり、ＮチャンネルＭ
ＯＳトランジスタＮ１ がオフ状態にあるので、出力信
号ＯＵＴはハイレベルになっている。
Ｐ２ およびＰ１ がオン状態にあり、ＮチャンネルＭ
ＯＳトランジスタＮ１ がオフ状態にあるので、出力信
号ＯＵＴはハイレベルになっている。
【００１７】このような状態にある時、時刻ｔ１ で入
力信号ＩＮがロウレベルからハイレベルに変化すると、
パルス発生回路１の出力は時刻ｔ１からｔ３ の期間「
１」になる。従って、ＰチャンネルＭＯＳトランジスタ
Ｐ２ はこの間オフ状態を保つ。
力信号ＩＮがロウレベルからハイレベルに変化すると、
パルス発生回路１の出力は時刻ｔ１からｔ３ の期間「
１」になる。従って、ＰチャンネルＭＯＳトランジスタ
Ｐ２ はこの間オフ状態を保つ。
【００１８】一方、遅延回路２の出力は、入力信号ＩＮ
が遅延することによって時刻ｔ２ から「１」になる。 従って、時刻ｔ２ 以後、出力のＰチャンネルＭＯＳト
ランジスタＰ１ がオン状態からオフ状態に変化し、Ｎ
チャンネルＭＯＳトランジスタＮ１がオフ状態からオン
状態に変化して、出力信号ＯＵＴはロウレベルになる。
が遅延することによって時刻ｔ２ から「１」になる。 従って、時刻ｔ２ 以後、出力のＰチャンネルＭＯＳト
ランジスタＰ１ がオン状態からオフ状態に変化し、Ｎ
チャンネルＭＯＳトランジスタＮ１がオフ状態からオン
状態に変化して、出力信号ＯＵＴはロウレベルになる。
【００１９】ここで、時刻ｔ２ の直後に、出力のＰチ
ャンネルＭＯＳトランジスタＰ１ とＮチャンネルＭＯ
ＳトランジスタＮ１ とが共にオン状態になる期間があ
るが、この時すでにＰチャンネルＭＯＳトランジスタＰ
２ がオフ状態になっているため、電源端子とグランド
端子との間に大きな電流が流れることはない。
ャンネルＭＯＳトランジスタＰ１ とＮチャンネルＭＯ
ＳトランジスタＮ１ とが共にオン状態になる期間があ
るが、この時すでにＰチャンネルＭＯＳトランジスタＰ
２ がオフ状態になっているため、電源端子とグランド
端子との間に大きな電流が流れることはない。
【００２０】入力信号ＩＮがハイレベルからロウレベル
に変化する場合も同様に、電源端子とグランド端子との
間に大きな電流が流れることはない。
に変化する場合も同様に、電源端子とグランド端子との
間に大きな電流が流れることはない。
【００２１】次に、本発明の第２の実施例について述べ
る。図２は、本発明の第２の実施例の回路図である。
る。図２は、本発明の第２の実施例の回路図である。
【００２２】本実施例が図１（ａ）に示す第１の実施例
と異なるのは、図１（ａ）におけるＰチャンネルＭＯＳ
トランジスタＰ２ に代えて、グランド端子と出力のＮ
チャンネルＭＯＳトラジスタＮ１ との間に直列にＮチ
ャンネルＭＯＳトランジスタＮ２を設けた点と、このト
ランジスタのゲートにパルス発生回路１の出力信号をイ
ンバータ３で反転させて入力している点である。
と異なるのは、図１（ａ）におけるＰチャンネルＭＯＳ
トランジスタＰ２ に代えて、グランド端子と出力のＮ
チャンネルＭＯＳトラジスタＮ１ との間に直列にＮチ
ャンネルＭＯＳトランジスタＮ２を設けた点と、このト
ランジスタのゲートにパルス発生回路１の出力信号をイ
ンバータ３で反転させて入力している点である。
【００２３】本実施例でも、入力信号ＩＮのレベルが変
化する時、パルス発生回路１がこのレベルの変化を検出
し、インバータ３を介してＮチャンネルＭＯＳトランジ
スタＮ２ のゲート電位をロウレベルにすることによっ
て、このＮチャンネルＭＯＳトランジスタＮ２ を予め
オフ状態にしておく。そして、出力のＰチャンネルＭＯ
ＳトランジスタＰ１ とＮチャンネルＭＯＳトランジス
タＮ１ とが同時にオンするのはそれ以後であるので、
電源端子とグランド端子との間に大きな貫通電流が流れ
ることはない。
化する時、パルス発生回路１がこのレベルの変化を検出
し、インバータ３を介してＮチャンネルＭＯＳトランジ
スタＮ２ のゲート電位をロウレベルにすることによっ
て、このＮチャンネルＭＯＳトランジスタＮ２ を予め
オフ状態にしておく。そして、出力のＰチャンネルＭＯ
ＳトランジスタＰ１ とＮチャンネルＭＯＳトランジス
タＮ１ とが同時にオンするのはそれ以後であるので、
電源端子とグランド端子との間に大きな貫通電流が流れ
ることはない。
【００２４】
【発明の効果】以上説明したように、本発明では、Ｐチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタとを直列に接続した出力部に、ＭＯＳトランジ
スタを直列に接続している。そして、このＭＯＳトラン
ジスタのゲートに、入力信号のレベルが変化する時に、
このレベル変化を検出し一定の幅のパルスを発生するパ
ルス発生回路の出力を入力している。又、出力部のＭＯ
Ｓトランジスタの共通のゲートには、入力信号を遅延回
路を介して入力している。
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタとを直列に接続した出力部に、ＭＯＳトランジ
スタを直列に接続している。そして、このＭＯＳトラン
ジスタのゲートに、入力信号のレベルが変化する時に、
このレベル変化を検出し一定の幅のパルスを発生するパ
ルス発生回路の出力を入力している。又、出力部のＭＯ
Ｓトランジスタの共通のゲートには、入力信号を遅延回
路を介して入力している。
【００２５】このような構成の本発明によれば、入出力
信号が変化する時に、予め一定の期間、ＭＯＳトランジ
スタを非導通状態になるようにすることができ、入出力
信号が変化する際に発生する貫通電流を防止することが
できるので、電源電位あるいはグランド電位の変化およ
びノイズの発生がなく、他の回路を誤動作させることの
ない出力回路を提供することができる。
信号が変化する時に、予め一定の期間、ＭＯＳトランジ
スタを非導通状態になるようにすることができ、入出力
信号が変化する際に発生する貫通電流を防止することが
できるので、電源電位あるいはグランド電位の変化およ
びノイズの発生がなく、他の回路を誤動作させることの
ない出力回路を提供することができる。
【図１】本発明の第１の実施例の回路図およびタイミン
グ図である。
グ図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の出力回路の回路図である。
【符号の説明】
１ パルス発生回路
２ 遅延回路
３ インバータ
Claims (1)
- 【請求項１】 ＰチャンネルＭＯＳトランジスタとＮ
チャンネルＭＯＳトランジスタの互いのドレインを接続
してこの接続点を出力とし互いのゲートを接続してこの
接続点を入力とした出力部と、この出力部に直列に接続
されたＭＯＳトランジスタと、外部からの入力信号の変
化点を検出して一定の幅のパルスを発生するパルス発生
回路と、前記入力信号を遅延させる遅延回路とを含み、
前記出力部の入力には前記入力信号が前記遅延回路を介
して入力され、前記ＭＯＳトランジスタのゲートには前
記パルス発生回路の出力信号が入力されるように接続さ
れていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403034A JPH04217116A (ja) | 1990-12-18 | 1990-12-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403034A JPH04217116A (ja) | 1990-12-18 | 1990-12-18 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217116A true JPH04217116A (ja) | 1992-08-07 |
Family
ID=18512783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403034A Pending JPH04217116A (ja) | 1990-12-18 | 1990-12-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04217116A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| EP0817385A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| JP2014057296A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2014057298A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
-
1990
- 1990-12-18 JP JP2403034A patent/JPH04217116A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0817385A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| EP0817386A1 (en) * | 1994-03-30 | 1998-01-07 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
| EP0702456A3 (en) * | 1994-09-16 | 1996-11-13 | Symbios Logic Inc | Circuit and method for reducing consumption |
| JP2014057296A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2014057298A (ja) * | 2012-08-10 | 2014-03-27 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2018107819A (ja) * | 2012-08-10 | 2018-07-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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