JPH03283815A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH03283815A JPH03283815A JP2084038A JP8403890A JPH03283815A JP H03283815 A JPH03283815 A JP H03283815A JP 2084038 A JP2084038 A JP 2084038A JP 8403890 A JP8403890 A JP 8403890A JP H03283815 A JPH03283815 A JP H03283815A
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- JP
- Japan
- Prior art keywords
- circuit
- channel transistor
- output
- node
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- Pending
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- 230000001934 delay Effects 0.000 claims abstract description 4
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は０ＭＯ５の出力バッファ回路に関する。
［従来の技術］
従来の０ＭＯ５の出力バッファ回路は、第４図に示すよ
うに、大駆動能力のあるＰチャンネルトランジスタ１と
、同しく大駆動能力のあるＮチャンネルトランジスタ２
と、トランジスタ１，２を駆動するインバータ回路３で
構成されている。
うに、大駆動能力のあるＰチャンネルトランジスタ１と
、同しく大駆動能力のあるＮチャンネルトランジスタ２
と、トランジスタ１，２を駆動するインバータ回路３で
構成されている。
［発明か解決しようとする課ｆｆｊｔ］入力ＩＮかロウ
レベル（以下“Ｌ”とする〉→ハイレベル（以下“Ｈｏ
“とする）になると、ノードＡは“Ｈ”→“Ｌ”となり
、Ｐチャンネルトランジスタ１はオン、Ｎチャンネルト
ランジスタ２はオフし、出力ＯＵＴは“Ｈ”の電位とな
る。この時、ノートＡは過渡的に中間電位となり、Ｐチ
ャンネルトランジスタ１、Ｎチャンネルトランジスタ２
かいずれもオン状態となり、貫通電流が一瞬流れる。ま
た、入力ＩＮか“Ｈ”→“し”になると、ノードＡは−
Ｌ”→“Ｈ”になり、過渡的に中間電位となり、トラン
ジスタ１，２はいずれもオン状態になり、やはり貫通電
流が流れる。トランジスタ１．２はトランジスタサイズ
か大きく、また集積回路の多ピン化に伴い出力バッファ
動作時の消費電力が大きくなる。
レベル（以下“Ｌ”とする〉→ハイレベル（以下“Ｈｏ
“とする）になると、ノードＡは“Ｈ”→“Ｌ”となり
、Ｐチャンネルトランジスタ１はオン、Ｎチャンネルト
ランジスタ２はオフし、出力ＯＵＴは“Ｈ”の電位とな
る。この時、ノートＡは過渡的に中間電位となり、Ｐチ
ャンネルトランジスタ１、Ｎチャンネルトランジスタ２
かいずれもオン状態となり、貫通電流が一瞬流れる。ま
た、入力ＩＮか“Ｈ”→“し”になると、ノードＡは−
Ｌ”→“Ｈ”になり、過渡的に中間電位となり、トラン
ジスタ１，２はいずれもオン状態になり、やはり貫通電
流が流れる。トランジスタ１．２はトランジスタサイズ
か大きく、また集積回路の多ピン化に伴い出力バッファ
動作時の消費電力が大きくなる。
本発明の目的は、貫通電流が流れず、したがって、消費
電流が小さい出力バッファ回路を提供することである。
電流が小さい出力バッファ回路を提供することである。
［課題を解決するための手段］
本発明の出力バッファ回路は、
ドレイン同志が接続され、ソースがそれぞれ電源、接地
に接続されたＰチャンネルトランジスタおよびＮチャン
ネルトランジスタと、 入力信号を反転するインバータ回路と、インバータ回路
の出力信号を遅延する遅延回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
かＰチャンネルトランジスタのゲートに接続されたナン
ド回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
がＮチャンネルトランジスタのゲートに接続されたノア
回路とを有する。
に接続されたＰチャンネルトランジスタおよびＮチャン
ネルトランジスタと、 入力信号を反転するインバータ回路と、インバータ回路
の出力信号を遅延する遅延回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
かＰチャンネルトランジスタのゲートに接続されたナン
ド回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
がＮチャンネルトランジスタのゲートに接続されたノア
回路とを有する。
［作用］
任意の遅延時間をもつ遅延回路と、ナンド回路と、ノア
回路を従来の出力バッファ回路に付加することにより、
最終段のＰチャンネルトランジスタとＮチャンネルトラ
ンジスタが同時にオンすることがなくなるため、貫通電
流がなくなり、消費電力を小さくできる。
回路を従来の出力バッファ回路に付加することにより、
最終段のＰチャンネルトランジスタとＮチャンネルトラ
ンジスタが同時にオンすることがなくなるため、貫通電
流がなくなり、消費電力を小さくできる。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の出力バッフ７回路の回
路図、第２図は第１図の回路の各部の波形図である。
路図、第２図は第１図の回路の各部の波形図である。
本実施例の出力バッフ７回路は、ドレイン同志が接続さ
れ、ソースがそれぞれ電源ＶＤＤ、接地に接続されたＰ
チャンネルトランジスタ１およびＮチャンネルトランジ
スタ２と、入力ＩＮを反転するインバータ回路３と、イ
ンバータ回路３の出力信号を遅延する遅延回路４と、イ
ンバータ回路３と遅延回路４の出力信号を入力とし、出
力がＰチャンネルトランジスタ１のゲートに接続された
ナンド回路５と、インバータ回路３と遅延回路４の出力
信号を入力とし、出力がＮチャンネルトランジスタ２の
ゲートに接続されたノア回路６とから構成されている。
れ、ソースがそれぞれ電源ＶＤＤ、接地に接続されたＰ
チャンネルトランジスタ１およびＮチャンネルトランジ
スタ２と、入力ＩＮを反転するインバータ回路３と、イ
ンバータ回路３の出力信号を遅延する遅延回路４と、イ
ンバータ回路３と遅延回路４の出力信号を入力とし、出
力がＰチャンネルトランジスタ１のゲートに接続された
ナンド回路５と、インバータ回路３と遅延回路４の出力
信号を入力とし、出力がＮチャンネルトランジスタ２の
ゲートに接続されたノア回路６とから構成されている。
次に、本実施例の動作を第２図の波形図を参照して説明
する。
する。
入力ＩＮがＬ”→“Ｈ”となると、ノードＡは“Ｈ”→
“Ｌ″、ノードＢは遅延回路４によりある遅延で同様に
“Ｈ”→“Ｌ”となる。したがって、ノードＣはナンド
回路５によりノードＡに制御され“Ｌ”→“Ｈ”となり
、Ｐチャンネルトランジスタ１はオフとなる。ノードＤ
はノア回路６によりノードＢに制御され“Ｌ”→“Ｈ”
となり、Ｎチャンネルトランジスタ２はオンとなる。こ
の時図示したＴ、の時間はトランジスタ１．２ともオフ
である。出力ＯＵＴは“Ｌ”となる。つづいて、入力Ｉ
Ｎが“Ｈ″→“Ｌ”となると、ノードＡでは“Ｌ”→“
Ｈ”、ノードＢでは遅延回路４によりある遅延で同様に
”Ｌ”→“Ｈ”となる。したかって、ノードＣはノード
Ｂに制御され、” Ｈ”→“Ｌ”となり、Ｐチャンネル
トランジスタ１はオンとなる。ノードＤはノードＡに制
御され“Ｈ”→“Ｌ”となり、Ｎチャンネルトランジス
タ２はオフとなる。Ｔ２の時間はやはり、トランジスタ
１．２ともオフである。したがって、Ｐチャンネルトラ
ンジスタ１、Ｎチャンネルトランジスタ２の両方が過渡
的にオンになることはなく、貫通電流は流れない。出力
ＯＵＴはＨ″→“Ｌ″ “Ｌ″→“Ｌ″となるとき過
度的にハイインピーダンス状態になる。したがって、Ｈ
”→ハイインピーダンス→“Ｌ″″Ｌ”→ハイインピー
ダンス→“Ｈ“となる。
“Ｌ″、ノードＢは遅延回路４によりある遅延で同様に
“Ｈ”→“Ｌ”となる。したがって、ノードＣはナンド
回路５によりノードＡに制御され“Ｌ”→“Ｈ”となり
、Ｐチャンネルトランジスタ１はオフとなる。ノードＤ
はノア回路６によりノードＢに制御され“Ｌ”→“Ｈ”
となり、Ｎチャンネルトランジスタ２はオンとなる。こ
の時図示したＴ、の時間はトランジスタ１．２ともオフ
である。出力ＯＵＴは“Ｌ”となる。つづいて、入力Ｉ
Ｎが“Ｈ″→“Ｌ”となると、ノードＡでは“Ｌ”→“
Ｈ”、ノードＢでは遅延回路４によりある遅延で同様に
”Ｌ”→“Ｈ”となる。したかって、ノードＣはノード
Ｂに制御され、” Ｈ”→“Ｌ”となり、Ｐチャンネル
トランジスタ１はオンとなる。ノードＤはノードＡに制
御され“Ｈ”→“Ｌ”となり、Ｎチャンネルトランジス
タ２はオフとなる。Ｔ２の時間はやはり、トランジスタ
１．２ともオフである。したがって、Ｐチャンネルトラ
ンジスタ１、Ｎチャンネルトランジスタ２の両方が過渡
的にオンになることはなく、貫通電流は流れない。出力
ＯＵＴはＨ″→“Ｌ″ “Ｌ″→“Ｌ″となるとき過
度的にハイインピーダンス状態になる。したがって、Ｈ
”→ハイインピーダンス→“Ｌ″″Ｌ”→ハイインピー
ダンス→“Ｈ“となる。
第３図は本発明の第２の実施例の出力バッファ回路の回
路図ある。
路図ある。
本実施例はトライステートの出力バッファ回路であり、
第１図の実施例に対して、イネーブル信号ＥＮを入力す
るインバータ回路７が付加され、ナンド回路５、ノア回
路６の代りに、インバータ回路３の出力信号、遅延回路
４の出力信号、イネーブル信号ＥＮを入力とするナンド
回路８、インバータ回路３．７の出力信号、遅延回路４
の出力（３号を入力とするノア回路９がそれぞれ設けら
れている。
第１図の実施例に対して、イネーブル信号ＥＮを入力す
るインバータ回路７が付加され、ナンド回路５、ノア回
路６の代りに、インバータ回路３の出力信号、遅延回路
４の出力信号、イネーブル信号ＥＮを入力とするナンド
回路８、インバータ回路３．７の出力信号、遅延回路４
の出力（３号を入力とするノア回路９がそれぞれ設けら
れている。
本実施例はイネーブル信号ＥＮか“Ｌ”のとき出力ＯＵ
Ｔがハイインピーダンスとなり、“ＥＮ”が“Ｈ”のと
き第１の実施例と同し動作をする。
Ｔがハイインピーダンスとなり、“ＥＮ”が“Ｈ”のと
き第１の実施例と同し動作をする。
［発明の効果］
以上説明したように本発明は、最終段の大駆動能力をも
つＰチャンネルトランジスタ、Ｎチャンネルトランジス
タの前段に任意の遅延をもつ遅延回路とナンド回路とノ
ア回路を付加することにより、最終段のＰチャンネルト
ランジスタ、Ｎチャンネルトランジスタの過渡的な貫通
電流をなくすことができ、出力バッファ回路の消費電力
を小さくする効果がある。
つＰチャンネルトランジスタ、Ｎチャンネルトランジス
タの前段に任意の遅延をもつ遅延回路とナンド回路とノ
ア回路を付加することにより、最終段のＰチャンネルト
ランジスタ、Ｎチャンネルトランジスタの過渡的な貫通
電流をなくすことができ、出力バッファ回路の消費電力
を小さくする効果がある。
第１図は本発明の第１の実施例の出力バッファ回路の回
路図、第２図は第１図の回路の各部の波形図、第３図は
本発明の第２の実施例の出力バッファ回路の回路図、第
４図は従来例の回路図である。 １・・・Ｐチャンネルトランジスタ ２・・・Ｎチャンネルトランジスタ ３．７・・・インバータ回路 ４・・・遅延回路 ５．８−・・ナンド回路 ６．９・・・ノア回路 Ａ、Ｂ、Ｃ，Ｄ −・・ノート ＩＮ・・・入力 ＯＵ Ｔ−・・出力 ＥＮ・・・イネーブル信号 Ｔ、、Ｔ２・・・遅延時間
路図、第２図は第１図の回路の各部の波形図、第３図は
本発明の第２の実施例の出力バッファ回路の回路図、第
４図は従来例の回路図である。 １・・・Ｐチャンネルトランジスタ ２・・・Ｎチャンネルトランジスタ ３．７・・・インバータ回路 ４・・・遅延回路 ５．８−・・ナンド回路 ６．９・・・ノア回路 Ａ、Ｂ、Ｃ，Ｄ −・・ノート ＩＮ・・・入力 ＯＵ Ｔ−・・出力 ＥＮ・・・イネーブル信号 Ｔ、、Ｔ２・・・遅延時間
Claims (1)
- 【特許請求の範囲】 １、ドレイン同志が接続され、ソースがそれぞれ電源、
接地に接続されたＰチャンネルトランジスタおよびＮチ
ャンネルトランジスタと、 入力信号を反転するインバータ回路と、 インバータ回路の出力信号を遅延する遅延回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
がＰチャンネルトランジスタのケントに接続されたナン
ド回路と、 インバータ回路と遅延回路の出力信号を入力とし、出力
がＮチャンネルトランジスタのゲートに接続されたノア
回路とを有する出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084038A JPH03283815A (ja) | 1990-03-30 | 1990-03-30 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084038A JPH03283815A (ja) | 1990-03-30 | 1990-03-30 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283815A true JPH03283815A (ja) | 1991-12-13 |
Family
ID=13819350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084038A Pending JPH03283815A (ja) | 1990-03-30 | 1990-03-30 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011019189A (ja) * | 2009-07-10 | 2011-01-27 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
| JP5267127B2 (ja) * | 2006-09-14 | 2013-08-21 | 日本電気株式会社 | 増幅装置、出力制御方法、および制御プログラム |
-
1990
- 1990-03-30 JP JP2084038A patent/JPH03283815A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5267127B2 (ja) * | 2006-09-14 | 2013-08-21 | 日本電気株式会社 | 増幅装置、出力制御方法、および制御プログラム |
| JP2011019189A (ja) * | 2009-07-10 | 2011-01-27 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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