KR100203302B1 - 엔-모스를 이용한 스테이틱 및 다이나믹 가산기 - Google Patents

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Abstract

본 발명은 산술연산장치에 사용되는 전가산기회로에 관한 것으로서, 칩면적 및 소비전력과 수행속도를 향상시키기 위하여, 캐리출력을 발생하는 로직블록으로 N-모스를 이용한 스테이틱 로직으로 구현하고, 합출력을 발생하는 로직블럭으로 N-모스를 이용한 다이나믹 로직으로 구현할 뿐만 아니라 합출력을 발생하는 발생하는 다이나믹 로직을 구성하는 프리차아지 트랜지스터를 N-모스로 구현한 전가산기에 관한 것이다.
본 발명의 전가산기는 3입력에 대한 반전캐리출력을 제1노드로 발생하는, 프리차아지 트랜지스터 및 N모스들의 조합에 의해 구성되는 스태틱 로직블럭과; 상기 3입력에 대한 반전캐리출력을 제1노드로 발생하는, 프리차아지 트랜지스터 및 N모스들의 조합에 의해 구성되는 스태틱 로직블럭과; 상기 다수 입력에 대한 반전 합출력을 제2노드로 발생하는, 프리차지 트랜지스터와 N모스들의 조합에 의해 구성되는 다이나믹 로직블럭과; 상기 제1노드를 통해 상기 스태틱 로직블럭으로부터 발생된 반전캐리출력을 반전시켜 캐리출력을 발생하는 제1인버터 로직블럭과, 상기 제2노드를 통해 상기 다이나믹 로직블럭으로부터 발생된 반전 합출력을 반전시켜 합출력을 발생하는 제2인버터 로직블럭으로 이루어진다.

Description

N-모스를 이용한 스테이틱 및 다이나믹 가산기
제1도(a)는 C-모스에 의한 전 가산기의 로직회로를 보인 도면.
제1도(b)는 CPL(Complementary Pass Transistor Logic)에 의한 전가산기의 로직회로를 보인 도면.
제1도(c)는 슈도 N-모스에 의한 전 가산기의 로직회로를 보인 도면.
제1도(d)는 쿼시-도미노 로직에 의한 전 가산기의 로직회로를 보인 도면.
제2도는 본 발명의 실시예에 따른 N-모스를 이용한 스테이틱 및 다이나믹 로직을 이용한 전 가산기의 로직회로를 보인 도면.
* 도면의 주요부분에 대한 부호의 설명
40 : 스테이틱 로직블럭 50 : 다이나믹 로직블럭
31 : 제1인버터 로직블럭 32 : 제2인버터 로직블럭
본 발명은 산술연산장치(Arithmetic Logic Unit)에 사용되는 전 가산기(Full Adder) 회로에 관한 것으로서, 보다 구체적으로는 전 가산기를 구현하는 데 있어서 칩면적 및 소비전력을 고려하여 쿼시-도미노 로직(Quasi-Domino Logic)을 사용한 N-모스를 이용한 스테이틱 및 다이나믹 전가산기(Static Dynamic Full Adder)에 관한 것이다.
일반적으로 전가산기는 세 개의 입력신호(A, B, C)를 받아 두 개의 출력 즉, 합출력(SUM)과 캐리출력(CARRY)을 발생하는 회로로서, 이에 대한 로직함수는 하기와 같이 표현할 수 있다.
상기한 전가산기는 기존의 로직을 이용하여 설계할 경우에는 속도, 소비전력 및 칩면적을 동시에 고려하여 구현하는데 있어서, 많은 어려움을 가지고 있다. 즉, 전가산기를 C-모스로 구현한 경우 소비전력을 줄일 수 있으나 전체적인 칩면적 및 속도면에서 문제점을 내포하고 있다. 상기한 C-모스를 이용한 전가산기가 첨부 도면 제1a도에 도시되어 있다.
제1a도에 도시된 전가산기의 동작원리는 다음과 같다. 즉, C-모스의 동작은 부논리로써 동작하기 때문에 로직함수의 출력을 구하기 위해서는 주어진 로직함수의 부논리를 구하여야 한다. 이에 따라서, CARRY를 C-모스로 구현하기 위한 로직함수는로 표현할 수 있으며, 출력 SUM 은(A+B+C) +ABC 로 표현할 수 있다.
제1도(a)에 도시된 전가산기의 로직회로에서 블록 11은 로직를 구현한 C-모스 로직회로이고, C-모스는 부논리로써 출력하기 때문에 인버터(12)의 C-모스 로직에 의해서 출력 CARRY의 정논리출력을 구할 수 있다. 또한, 블록 13 의 C-모스 로직은(A+B+C)+ABC를 구현한 로직회로이며, 인버터(14)의 C-모스 로직에 의해서 출력이 SUM 의 정논리를 구할 수 있다 상기한 C-모스 전가산기 로직회로는 C-모스 트랜지스터의 특징인 소비전력의 감소를 기대할 수 있으나, 전 가산기의 로직함수를 구현하기 위해서 3단의 C-모스 로직회로가 필요함으로써 수행속도가 저하되며 더불어 칩면적이 증가한다는 문제점이 발생되었다.
또한, 전가산기를 CPL(Complementary Pass Transistor Logic)에 의해 구현할 수 있으며, 상기의 CPL로 구현한 전가산기의 로직회로가 제1도(b)에 도시되어 있다. CPL 로 구현된 전기산기는 전단에 두 개의 입력 A, B의 배타적논리합(Exclusive OR) 게이트로 구성되어 있고, 이 배타적 논리합의 결과에 따라서 합출력(SUM) 및 캐리출력(CARRY)를 다른 하나의 입력 C에 의해서 생성하고 있다. 배타적 논리합 게이트의 동작원리에 대하여 설명하면 다음과 같다.
입력신호 A 가 하이상태일 경우에는 배타적 논리합 게이트의 출력(AB)은 B 가 되어, 입력신호 B가 하이상태일 때에는 출력(AB)은 로우가 되고, 입력신호 B가 로우상태일 때에는 출력(AB)은 하이가 된다.
한편, 입력신호 A가 로우상태일 경우에는 배타적 논리합 게이트의 출력(AB)은 B가 되어, 입력신호 B가 하이상태이면 출력(AB)은 하이가 되고, 입력신호 B 가 로우상태이면 출력(AB)은 로우상태가 된다.
상기한 바와같은 배타적 논리합 게이트의 출력(AB)에 의한 전가산기의 동작을 살펴보면, 두 입력 A, B 가 서로 다른 레벨을 갖는 경우, 즉, A가 하이 이고 B가 로우이거나 또는 A가 로우이고 B가 하이로 된 경우에는 배타적 논리합 게이트의 출력신호(AB)는 하이상태로 되고, 이에 따라 전달게이트(Transmission gate) (18), (20)은 온 되고, 전달 게이트(17, 19)는 오프되어 합출력(SUM)은 입력신호C의 반전신호가 되고, 캐리출력(CARRY)은 입력신호 C가 그대로 출력된다.
한편, 두 입력신호 A, B 가 동일한 레벨을 갖는 경우, 즉 A 와 B가 모드 하이이거나 또는 A와 B가 모두 로우인 경우에는 배타적 논리합 게이트의 출력(AB)이 로우로 되고, 이에 따라 전달 게이트(18), (20)은 오프되고, 전달 게이트(17, 19)는 온되어 합출력(SUM)은 입력신호 C가 그대로 출력되고, 캐리출력(CARRY)은 입력신호 B가 그대로 출력된다.
상기한 바와같은 CPL 로 구현된 전가산기의 동작은 표 1에 나타낸다.
하기의 표 1에서 신호 1은 하이상태를 나타내고, 신호 0은 로우상태를 나타낸다. CPL로 구성한 전 가산기는 전달 게이트에 의해서 동작되므로 수행속도는 빠르나, 전체적인 소비전력 및 칩면적이 증가한다는 문제점을 가지고 있다.
또한, 슈도 N-모스(Pseudo NMOS)로 구성된 전 가산기의 로직회로가 제1c도에 도시되어 있다.
슈도 N-모스에 의한 전가산기의 로직회로 구성은 C-모스에 의한 전가산기의 구성과 동일하나 VDD 단자와 출력단사이에 부하소자(load device) P-모스를 인가하여 로직회로를 구성한 것이다. 슈도 N-모스에 의한 전가산기는 슈도 N-모스로 인하여 칩면적을 줄일 수 있으나,수행속도가 감소되며 소비전력이 증가한다는 문제점이 발생되었다.
제1d도는 종래의 쿼시-도미노 로직에 의한 전가산기의 로직회로를 보인 단면도이다.
먼저, 쿼시-도미노 로직에 의한 전가산기의 구성을 살펴보면, 제1a도의 C-모스 트랜지스터를 이용한 전가산기와 동일한 방법으로 구성되어 있는지만, 수행속도, 소비전력 및 칩면적을 향상시키기 위하여 합출력(SUM)을 발생하기 위한 로직블록(23), (24)은 다이나믹 로직회로로 구성하고, 캐리출력(CARRY)을 발생하기 위한 로직블럭(21, 22)은 쿼시-다이나믹 로직으로 구성한것이다.
로직블럭(21)은 반전된 캐리출력의 로직함수를 수행하기 위한 쿼시-다이나믹 로직블럭으로서, 제1노드(NODE1)에 연결되어 N-모스로 구성된 디스차아지부(22)에 의해 디스차아지동작이 수행되어 제1노드(NODE1)를 통해 반전 캐리출력()를 발생하는 것이다.
즉, 반전플럭신호(CLKB)가 하이인 경우에는 디스차아지부(22)의 N-모스(N3)은 온상태가 되어 제1노드(NODE1)와 접지(VSS)간에 경로가 활성화되어 캐리블럭(21)은 디스차아지 동작을 수행하고, 이에 따라 제1노드(NODE1)는 로우상태로 된다.
한편, 반전클럭신호(CLKB)가 하이일 경우에는 지스차아지부(22)의 N-모스는 오프상태가 되어 제1노드(NODE1)와 접지(VSS)간에 경로가 활성화되지 않으므로, 로직블럭(21)은 입력신호 A, B, C에 의해서 제1노드(HODEI)의 출력을 결정하는 평가(evaluation)과정을 수행한다. 상기 평가과정의 동작을 하기의 표 2에 의하여 설명한다.
하기의 표 2에서, 신호 0은 로우상태이고, 신호 1은 하이상태를 나타낸 것이다. 하기 표 2에 의해서 입력신호 A 와 B 가 동시에 로우상태, A와 C가 동시에 로우상태, B와 C가 동시에 로우상태일 경우에만 제1노드(NODE1) 출력단과 전원(VDD)간에 경로가 활성화되어 제1노드(NODE1)의 출력은 하이가 된다.
이러한 과정을 수행하기 위한 로직블럭(21)의 로직함수는로 된다. 로직블럭(21)의 출력신호는 다이나믹 로직 인버터회로인 로직블럭(26)으로 인가되어 그의 출력신호는 캐리출력(CARRY)=AB+AC+BC가 된다. 즉, 클럭신호(CLK)가 하이, 반전클럭신호(CLKB)가 로우일 경우 로직블럭(26)은 인버터로서 동작하여 하기의 [표 2]에 따른 캐리출력(CARRY)을 발생하게 된다.
한편, 로직블럭(23)은 반전 합출력()에 대한 로직을 수행하는 쿼시다이나믹 로직회로로서, 로직함수의 로직함수를 수행하기 위한 쿼시-다이나믹 로직회로이다. 여기서, 제1노드(NODE1)은로 된 로직함수를 나타낸다. 로직블럭(23)의 출력은 제2노드(NODE2)에 연결되어 있어 , 프리차지부(24)의 P-모스에 의해 프리차지동작을 수행하는 것이다.
즉, 클럭신호(CLK)가 로우상태일 경우 P-모스(24)는 온상태가 되어 제2노드(NODE2)의 출력과 전원(VDD)간에 경로가 활성화되어 로직블럭(23)은 프리차아지동작을 수행하고, 제2노드(NODE2)의 출력은 하이상태가 된다. 클럭신호(CLK)가 하이상태일 경우 N-모스(24)는 오프상태가 되어 입력신호에 의해서 제2노드(NODE2)의 출력을 결정하는 평가(evaluation)과정을 수행한다.
이러한 평가과정의 동작을 하기의 표 3에 의거하여 설명한다.
상기의 표 3에서, 신호 0은 로우상태이고, 신초 1은 하이상태를 나타낸 것이다. 상기 표 2에 의해서 입력신호 A 와 제1노드(NODE1)의 출력, 입력신호 B와 제1노드(NODE1)의 출력, 입력신호 C와 제1노드(NODE1)의 출력이 하이상태인 경우 및 입력신호 A, B, C가 동시에 하이상태일 경우, 제2노드(NODE2)와 접지(VSS)간에 활성화되어 제2노드(NODE2)의 출력은 로우가 된다.
이러한 과정을 수행하기 위한 로직블럭(23)의 로직함수가로 된다. 로직블럭(23)의 출력은 다이나믹 인버터회로인 로직블럭(25)으로 인가되어 그의 합출력(SUM)의 로직함수 SUM = NODE1(A+B+C)+ABC 가 된다. 즉, 클럭신호(CLK)가 하이, 반전클럭신호(CLKB)가 로우일 경우에 로직블럭(25)은 인버터로 동작하여 표 3에 따른 합출력을 발생하게 된다.
이상에서 설명한 바와같이 쿼시-도미노 전 가산기 로직회로는 로직블럭(21)이 P-모스 트랜지스터로 구성되어 있어서 전체적인 칩면적이 증가하고, 풀업 트랜지스터를 P-모스로 사용함으로써 제1노드(NODE1)의 출력단 및 제2노드(NODE1)의 출력단에서 전압스윙(Voltage Swing) 폭이 증가되므로 속도가 저하된다는 문제점이 있었다.
따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 기존의 쿼시 도미노 로직을 수정하여 합출력을 발생하는 로직블록을 다이나믹 로직으로 구성하고, 캐리출력을 발생하는 로직블럭을 스테이트로직으로 구성함으로써, 수행속도, 칩면적의 감소 및 소비전력을 감소시킬 수 있는 전가산기회로를 제공하는 것을 목적으로 한다.
상기한 바와같은 목적을 달성하기 위한 본 발명은 다수의 입력에 대한 전가산동작을 수행하여 합출력 및 캐리출력을 발생하는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기에 있어서, 상기 다수입력에 대한 반전캐리출력을 제1노드로 발생하는, 프리차아지 트랜지스터 및 N모스들의 조합에 의해 구성되는 스태이틱 로직블럭과; 상기 다수 입력에 대한 반전 합출력을 제2노드로 발생하는, 프리차지 트랜지스터와 N모스들의 조합에 의해 구성되는 다이나믹 로직블럭과; 상기 제1노드를 통해 상기 스태틱 로직블럭으로부터 발생된 반전캐리출력을 반전시켜 캐리출력을 발생하는 제1인버터 로직블럭과; 상기 제2노드를 통해 상기 다이나믹 로직블럭으로부터 발생된 반전 합출력을 반전시켜 합출력을 발생하는 제2인버터 로직블럭으로 이루어지는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기를 제공하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 따른 전가산기의 로직회로를 보인 도면이다. 본 발명의 전가산기에서는, 칩면적을 감소시키기 위하여 쿼시 도미노 로직에서 P-모스를 사용한 캐리출력 발생을 위한 로직블럭을 N-모스 트랜지스터로 대체하고, 합출력 발생을 위한 로직블럭을 풀업 트랜지스터를 P-모스 트랜지스터에서 N-모스 트랜지스터로 대체함으로써, 전압스웡폭을 감소시켜 수행속도를 향상시킬 수 있다.
본 발명의 전가산기는 쿼시-도미노 전가산기의 로직회로 구성과 동일하나, 캐리출력발생을 위한 로직블럭을 N-모스로 구성된 스테이틱 로직으로 구성하였고, 또한, 캐리블럭의 디스차아지를 위한 N-모스를 제거하였으며, 합출력발생을 위한 로직블럭의 풀업 트랜지스터를 N-모스로 대체하여 다이나믹 로직으로 구성한 것이다.
본 발명의 전가산기는 3입력(A, B, C)에 대한 반전캐리출력(/CARRY)를 제1노드(NODE1)로 발생하는 스태틱 로직블럭(40)과, 3입력(A, B, C)에 대한 반전 합출력()을 제2노드(NODE2)로 발생하는 다이나믹 로직블럭(50)과, 상기 제1노드(NODE1)를 통해 상기 스태틱 로직블럭(40)으로부터 발생된 반전캐리 출력()를 반전시켜 캐리출력(CARRY)을 발생하는 제1인버터 로직블럭(31)과, 상기 제2노드(NODE2)를 통해 상기 다이나믹 로직블럭(50)으로부터 발생된 반전 합출력(SUM)를 반전시켜 합출력()을 발생하는 제2인버터 로직블럭(32)으로 이루어진다.
상기 스테이틱 로직블럭(40)은 제1노드(NODE1)를 프리차아지시켜주기 위한 프리차아지용 WOS 트랜지스터(N4l)와, 제1입력신호(A)가 게이트에 인가되고, 소오스가 상기 제1노드(NODE1)을 통해 상기 프리차아지 트랜지스터의 드레인에 연결되는 제1NMOS 트랜지스터(N42)과, 게이트에 제2입력신호(B)가 인가되고 상기 제1NMOS 트랜지스터(N42)의 소오스와 접지사이에 연결되는 제2NMOS트랜지스터(N43)와, 제3입력신호(C)가 게이트에 인가되고 상기 제1NMOS 트랜지스터(N42)의 소오스와 접지사이에 연결된 제3NMOS 트랜지스터(N44)와, 각각 게이트에 제2 및 제3입력신호(B), (C)가 인가되고, 제1노드(NODE1)를 통해 프리차아지 트랜지스터(N4l)의 소오스와 접지사이에 직렬연결된 제4 및 제5트랜지스터(N47), (N48)로 이루어진다.
상기 다이나믹 로직블럭(50)은 제2노드(NODE2)를 프리차아지 시켜주기 위한 프리차아지용 NMOS 트랜지스터(N66)와, 제1 내지 제3입력신호(A, B, C)가 게이트에 인가되고, 소오스가 각각 상기 제2노드(NODE2)을 통해 상기 프리차아지용 트랜지스터(N66)의 드레인에 각각 병렬연결되는 제1 내지 제3NMOS 트랜지스터(N53-N55)과, 상기 노드(NODE1)를 통해 출력되는 반전 캐리출력(CARRY)가 게이트에 인가되고, 상기 제1 내지 제3NMOS 트랜지스터(N53-N55)의 소오스와 접지사이에 연결되는 제4NMOS 트랜지스터(N63)와, 제1 내지 제3입력신호(A, B, C)가 게이트에 인가되고 제2노드(NODE2)를 통해 프리차아지 트랜지스터(N66)의 소오스와 접지(VSS)사이에 직렬연결된 제5 내지 제7트랜지스터(N59-N61)로 이루어진다.
상기한 바와같은 구성을 갖는 본 발명의 전가산기의 동작을 설명하면 다음과 같다.
반전 캐리출력()을 제1노드(NODE1)를 통해 발생하는 스테이틱로직블럭(40)은 제1노드(NODE1)를 통해 로직함수을 생성한다. 즉, 제1 및 제2입력신호(A), (B), 제2 및 제3입력신호(B), (C), 그리고 제1 및 제3입력신호(A), (C)가 하이일 경우 제1노드(NODE1)와 접지(VSS)간에 경로가 활성화되어 반전 캐리출력()은 로우상태를 유지한다.
스테이틱 로직블럭(40)의 반전 캐리출력()은 제2인버터 로직블럭(32)로 인가되어 클럭신호(CLK)가 하이, 반전 클럭신호(CLKB)가 로우 일때 캐리출력(CARRY)을 발생한다.
반전 합출력()을 제2노드(NODE2)를 통해 발생하는 다이나믹 로직블럭(50)은 제2노드(NODE2)를 통해 로직함수를 생성한다. 다이나믹 로직블럭(50)의 프리차지 트랜지스터(N66)은 반전 클럭신호(CLKB)가 하이일 때 프리차지되고, 반전 클럭신호(CLKB)가 로우일 때 평가과정을 수행하여 제2노드(NODE2)를 통해 반전 합출력()을 발생한다.
즉, 제1 내지 제3입력신호(A), (B), (C)가 모두 하이상태일 때와 스태이틱 로직블럭(40)으로부터 제1노드(NODE1)를 통해 발생된 반전 캐리출력()이 하이상태이고, 제1 내지 제3입력신호(A), (B), (C)중 하나가 하이일 경우 제2노드(NODE2)와 접지(VSS)간에 경로가 활성화되어 반전합출력()은 로우상태를 유지한다.
다이나믹 로직블럭(50)의 반전 합출력(/SUM)은 제1인버터 로직블럭(31)로 인가되어 클럭신호(CLK)가 하이, 반전 클럭신호(CLKB)가 로우 일 때 합출력 (SUM)을 발생한다.
상기에서 설명한 바와같은 본발명에 따르면, N-모스를 이용한 스테이틱 및 다이나믹 전가산기에 의하면, SUM 로직블럭 및 CARRY 로직블럭에 사용된 N-모스 및 CARRY 로직블럭을 스테이틱 로직블럭으로 구성하여 전가산기의 전체적인 칩면적을 감소시킬 수 있으며, SUM 로직블럭의 출력단의 전압스윙폭을 줄임으로써 수행속도를 향상시킬 수 있으며, SUM 로직블럭의 다이나믹 로직구성으로 인하여 소비전력도 감소시킬 수 있다.

Claims (3)

  1. 다수의 입력에 대한 전가산동작을 수행하여 합출력 및 캐리출력을 발생하는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기에 있어서, 상기 다수입력에 대한 반전캐리출력을 제1노드로 발생하는, 프리차아지 트랜지스터 및 N모스들의 조합에 의해 구성되는 스태이틱 로직블럭과; 상기 다수 입력에 대한 반전 합출력을 제2노드로 발생하는, 프리차지 트랜지스터와 N모스들의 조합에 의해 구성되는 다이나믹 로직블럭과; 상기 제1노드를 통해 상기 스태이틱 로직블럭으로부터 발생된 반전캐리 출력을 반전시켜 캐리출력을 발생하는 제1인버터 로직블럭과; 상기 제2노드를 통해 상기 다이나믹 로직블럭으로부터 발생된 반전 합출력을 반전시켜 합출력을 발생하는 제2인버터 로직블럭으로 이루어지는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기.
  2. 제1항에 있어서, 상기 다이나믹 로직블럭의 프리차아지 트랜지스터는 N-모스 트랜지스터로 구성되는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기.
  3. 제1항에 있어서, 상기 스테이틱 로직블럭은 제1입력신호(A)가 게이트에 인가되고, 소오스가 상기 제1노드(NODE1)을 통해 상기 프리차아지 트랜지스터의 드레인에 연결되는 제1NMOS 트랜지스터(N42)과; 게이트에 제2입력신호(B)가 인가되고 상기 제1NMOS 트랜지스터(N42)의 소오스와 접지사이에 연결되는 제2NMOS 트랜지스터(N43)와; 제3입력신호(C)가 게이트에 인가되고 상기 제1NMOS 트랜지스터(N42)의 소오스와 접지사이에 연결된 제3NMOS 트랜지스터(N44)와, 각각 게이트에 제2 및 제3입력신호(B), (C)가 인가되고, 제1노드(NODE1)를 통해 프리차아지 트랜지스터의 소오스와 접지사이에 직렬연결된 제4 및 제5트랜지스터(N47), (N48)로 이루어지는 것을 특징으로 하는 N-모스를 이용한 스테이틱 및 다이나믹 전가산기.
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