經濟部令央標準局員工消費合作社印製 407366 at _ - B7__- 五、發明説明（） 《發明背景》 發明領域 本發明係有關於一種半導體元件，更具體而言，為關 於一種使用NMOS電晶體，而分別利用靜態及動態邏輯， 來實現進位邏輯區塊(carry logic block)與和值邏輯區塊 (Sum logic block)之一種全加器。 相關技藝之說明 一般而言，一全加器是一種可以接收輸入信號，然後 輸出兩個輸出信號，亦即進位(CARRY)及和值（SUM)，之 加法器。以三位元全加器為例，對於輸入信號A、B、C而 言’和值及進位可用下列之方程式來表示
SUM = A'B'C + A'BC' + AB'C' + ABC CARRY = AB + AC + BC 第1圖是一習知技術之使用CMOS電晶體之全加器。 此加法器使用在負邏輯（negative logic)下進行之邏輯運 算’因此可以利用負邏輯來完成SUM及CARRY之邏輯函 數。 SUM' = C ARRY'(A + B + C) + ABC CARRY'= (AB + C(A+B)}' 在第1圖中’此習知之全加器係自有第一至第四邏輯 區塊1M4組合而成。其中第一邏輯區塊U接收三個輸入 k號A、B及C ’並且可以完成反置進位（inverted carry) CARRY’= {AB + C(A + B)}’。而第二邏輯區塊12則可將由 第一邏輯區塊11中所輸出之反置進位CARRY1加以反置， 3 ( CNS ) A4^2；OX 297^ )-- —^ϋ -- ^^^1 mu HI ^^^1 n^i ^^^1 ————— m mu fm ，-« (請先K讀背面之ii意事項再填寫本頁) 407366 A7 B7_ 五、發明説明（） ----------¾.|_ (請先閱讀背面之注意事項再填寫本頁) 以輸出進位信號CARRY。第三邏輯區塊13接收由第一邏輯 區塊11所輸出之反置進位輸出CARRY'，及接收三個輸入 信號A、B及C，以完成反置和值（inverted sum)SUM，= CARRY，(A + B + C) + ABC。第四邏輯區塊14可以接收由第 三邏輯區塊13輸出之反置和值Sum’，並將其反置，以輸出 和值SUM。 在此使用CMOS電晶體之全加器邏輯電路中，由於使 用CMOS電晶體，因此可預計能降低功率消耗（power comsumption)，但是由於要使用三個階級之CMOS電路來 完成此全加器邏輯區塊，因此也會有操作速度降低及晶片 面積增加之缺點。 參考第2圖，係説明一種使用互補通過電晶體邏輯 (Complemetary pass transistor logic, CPL)之全加器，此全 加器可依據兩個輸入信號A及B之互斥或信號（exclusive_ ORed signal)而產生和值SUM及進位CARRY。 經濟部中央標準局員工消費合作杜印製 如果第一及第二輸入信號A&B有不同之位準，則互斥 或信號A㊉B會為高位準，使得傳輸閘23及25被打開，而傳 輸閘22及24被關閉。如果要得到和值SUm，則將第三輸入 信號C反置後輸出，如果要得到進位cARRY，則只要將第 二輸入#號(3輸入，再得到輸出印可。 如果第一及弟二輸入信號A及B有相同之位準，則互斥 或信號A㊉B會為低位準，便得傳輸閘23與25被關閉，而傳 及24則被打開。如果要得到和值SUM，則只要輪出 第二輸入信號C，再得到輸出即可；如果要得進位 _______4 本紙依尺度適财國國家標準（CNS ) A4規格（2lGx^^*y------ 407366 A7 B7 五 代表高位準信號，而、、0 "代表低位準信 、發,明説明（ =以輪出第二輪入信號即可。使用CPL之全加 表 A B C B, ΑθΒ 22 23 24 25 SUM CARRY 0 0 0 1 0(B) ΟΝ OFF ON OFF 0 (C) 0 (B) 0 0 1 1 0 (Β) ΟΝ OFF ON OFF 1(0 0 (B) 0 1 0 0 1(B) OFF ON OFF ON 1 {C') 0 (C) 0 1 1 0 KB) OFF ON OFF ON 0 (C) 1(0 1 0 0 1 . 1 (Β) OFF ON OFF ON UC') 0(0 1 0 1 1 1 (Β) OFF ON OFF ON 0{〇 1(0 1 1 0 0 0 (Β) ON OFF ON OFF 0 (c) 1(B) 1 1 1 0 0 (Β) ON OFF ON OFF 1(0 1(B) 在此處，1 號。 ,此種全加器使用CPL，並且可透過傳輪閘來進行全加 法工作，這樣即可得到較快之操作速度，但會有整體之 功率損耗及晶片面積增加之缺點。 參考第3圖，此圖之全加器類似於在第i圖中使用 CMOS電晶體之全加器，係使用包含有用於輸出和值SUM 及進位CARRY之第一至第四邏輯區塊31_34之虚擬_NM〇s (pseudo-NMOS)電晶體，並且此圖中之全加器有和第工圖 中全加器相同之操作。而其中之差異為閘極接地（gate_ grounded)之PM〇s電晶體MP31-MP34係作為負载（i〇ad)， 且連接於電源端VDD及邏輯區塊之輸出級之間。所使用虚 尽紙悚尺度適用中國國家標準（CNS ) A4規格（210X297公釐） mu I HI - 1 -- -- - *1 -· I I I In I \.eJ .(請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 407366 A7 . B7 五、發明説明（ 擬NMOS之全加器可以降低所需之晶片面積，但是同時也 會降低處理速度’並且增加功率消耗。 芩考第4圖，類似在第1圖中之使用CMOS電晶體之 王加器，在此圖中之全加器係使用quasi_d〇mino邏輯之四 個邏輯區塊41-44 ’以輸出和值SUM及進位CARRY。其中 用來輸出和值SUM之第三邏輯區塊43係用一個動態邏輯電 路(quasi-dynamic logic c〗rcuit)所形成，而第—邏輯區塊糾 係用一個準動態邏輯電路(quasi_dynamic 1〇gic ^^以以)所形 成。 / 使用quasi-domino邏輯之全加器之第一邏輯區塊4丨係 設計可在輸出節點N0DE1之位置可輸出一個反置之進位 CARRY’，而且此第一邏輯區塊具有由NM〇s電晶體 及NM12所組成之放電部份，這兩個放電部份可依據反置 之時脈CLKB而進行放電工作。例如，如果反置之時脈 CLKB係在高位準，則NM〇s電晶體^^^丨丨會被打開，因此 可在輸出節點N0DE1及接地VSS之間形成一個電^路徑， 在此狀況之下，第一邏輯區塊2〗可以進行放電工 節點N0DE1可以為低位準。 亏 經濟部中央標準局員工消費合作.杜印製 (請先聞磧背面之注意事項再填巧本頁) 訂 在此同時，如果反置時脈CLKB為低位準，NMos電 晶體NM11會被關閉，使得在節點N〇DEi處之反置進= CARRY’可以依據三個輸入信號A、B&c而奂定。此處， 在節點N0DE1之反置進位係示於表2 ^ 处
407366 at --------B7 五、發,明説明（） 表 2 A B C -----5=55； MP13 MP12 MPH HP14 MP15 NODEl 0 0 0 ON ON ON ON ON 1 0 0 1 OFF ON ON ON ON 1 0 1 0 ON off ON ON OFF 1 0 1 1 OFF OFF ON ON OFF 0 1 0 0 ON ON OFF OFF ON 1 1 0 1 OFF 〜·丨丨、 on OFF OFF ON 0 1 1 0 ON OFF OFF OFF OFF 0 1 1 1 OFF OFF fefc---- OFF OFF OFF 0 ———— 二請先閲請背面之注意事項再填寫本頁) 在表2之中，如果三個輪入信號A、B&c中之兩個信號， 例如栺5虎A及B、A及C，或是bic在同時為低位準，且如 果三個輸入信號A、B&c在同時為低位準之時，在 NODE1之反置進位CARRY,會變成高位準。因此，可 出，第-避輯區塊4i係進行carry，= {AB4_c(a 第-邏輯區塊41之反置進位輸出以歐,會送二 邏輯區塊42，其為-動態反置器邏㈣路(dy_ie i赠如 logic circiut)。此第二邏輯區塊Μ可以依據成為高位準之 經濟部中央樣準局員工消費合作·社印裝 脈CLK，而將由第-邏辑區塊讀出之反置進位c繼 加以反置，以輸出位信號Carry。 第二邏輯區塊43是一準動態邏輯電路，其可以進行 SUM1 ={CARRY’(A十B十〇十ABC}1。第三邏輯區塊43包 含PM0S電晶體MP31，以作為預先充電(precharging)節點 ,N0DE2之預先充電部份。換言之，如果時脈clk在低位 準’則PM0S電晶體碰31會被導通，使得N〇DE2可在高位 7 請 先 閱 讀 背 之 注 經濟部中央標準局負工消費合作社印製 40736^ B7 五、發,明説明（） 準狀態下進行預先之充電。如果時脈CLK在高位準，則 PMOS電晶體MP31則會被關閉，使得在節點NODE2之反置 和值SUM1可以依據輸入A、B及C而被決定，如表3所示。 表 3 在表3之中，如果在節點NODE1之反置進位CARRY，為高 位準，且輸入信號A、B及C為高位準，或者是三個輸入信 號A、B及C同時高位準之時，節點NODE2變成低位準。因 此，第三邏輯區塊43可以依據成為高位準之時脈CLK，而 輸出在節點NODE2處之反置和值SUM，。 類似於第二邏輯區塊42，第四邏輯區塊44為一動態反 置器邏輯電路，並且可以依據成為高位準之時脈而將由第 三邏輯區塊43所輸出之和值SUM1加以反置，以輸出和值 SUM。 由於用來輸出反置進位CARRY，之第一邏輯區塊41係 使用一個PMOS電晶體來製作，因此整體而言，此quasi_ domino全加器邏輯電路之晶片面積會增加。除此之外，由 A B C NODE1 MN35 MN33 MN31 MN32 MN34 MN3 6 MN3 7 NODE 2 0 0 0 1 OFF OFF OFF OFF OFF OFF ON 1 0 0 1 1 ON OFF OFF OFF OFF ON ON 0 0 1 0 1 OFF ON OFF OFF ON OFF ON 0 0 1 1 0 ON ON OFF OFF ON ON OFF 1 1 0 0 1 OFF OFF ON ON OFF OFF ON 0 1 0 1 0 ON OFF ON ON OFF ON OFF 1 1 1 0 0 OFF ON ON ON ON OFF OFF 1 1 1 1 0 ON ON ON ON ON ON OFF 0
I 妾 本紙ft尺度適用中國國家標準（CNS) Μ規格（：獻297 40736^7 五、發明説明（ 於拉升電晶體(pLlU-Up)電晶體係由pmos電晶體來形成， =此，在節點NODE】及NODE2之電壓變幅(v〇ltage swmg) 寬度亦會增加，使得處理速度變低。 《發明之總論》 因此，本發明之要旨在於提供一種使用一 NM〇S電晶 體之全如器，此種全加器可以在實質上改善相關技藝之^ 制及缺點。 本發明之一目的是在於提供一種使用NM〇s電晶體之 全加器，在此全加器之中，可以產生和值之邏輯區塊係利 用一使用NMOS電晶體之動態邏輯電路來完成，而可以產 生進位之邏輯區塊係利用使用NM〇s電晶體之靜態邏輯區 塊來完成，藉此來增進處理速度並且降低功率損耗與晶 尺寸。 本發明之其它特徵及優點可在下面之說明中得到了 解，而且可對於本發明之說明及對本發明之實行而得到了 解。本發明之目的及其它優點可由在專利說明書，其申請 專利範圍及附加圖式所特定指明之結構而實現。 經濟部中央榡準局員工消費合作社印装 C請先聞讀背面之注意事項再填&?本頁」
、1T 為了依據本發明之目的而完成本發明之上述及其它停 點，我們對於一種全加器作具體實現並充份地說明，此2 加器包括·①一靜態邏辑區塊，可以對於多重之輪八 (mumple mput)，產生一反置之進位信號，並且由—反置 之進位輸出節點而輸出；②一第一動態反置器邏輯區塊， 可依據一時脈，將由靜態邏輯區塊產生，且經過反置進位 輸出節點而來之反置，然後經由其進位輪出節點輸出此位 本紙張尺度適用中國國家標準（CNS )从規格UlOX297公釐） 經濟部中央標準局員工消費合作社印裝 A7 -—- ___407366b7 五、發明説明（） ' 〜- 信號；③一動態邏輯區塊，可以依據一反相之時脈，並 對多重輸入而產生一反相之和值’並且將此和值經由=反 相和值輸出節點而輸出；及④—第二動態反相器邏輯區 塊，可以依據一時脈，將由動態邏輯區塊產生並由反相= 值輸出節點送來之反相和值信號加以反相，以得到—和值 號，並且將此和值信號經由—和值輸出節點輸出。 此靜態邏輯區塊包含：①預先充電設置，可使用—電 源電壓，來預先充電反相進位輸出；及②邏輯設置，可二 對二個輸入進行邏輯運算，並且經由反相進位輸出節點來 輸出其產生之反相進位信號。 ^此靜態邏輯區塊之預先充電設置包含一個第一NMos 電晶體，在此電晶體之汲極及閘極之上加上電源電壓，而 且源極則連至反相進位輸出節點。 此靜態邏輯區塊之邏輯設置包含：①一第：NM〇s電 晶體，其閘極有一第一輸入信號輸入，而且其汲極連至反 相進位輸出節點；②一第5NM〇s電晶體，其閘極有—個 第二輸入信號輸入，其汲極連至第二NM〇S電晶體之源 極，而且源極接地；③—個第四NM〇s電晶體，其閘極有 一個第二輸入信號輸入，而其汲極則連至反相進位輸出節 點；④一個第五NMOS電晶體，其閘極有一個第三輸入信 號輸入’其没極連到第二NMOS電晶體之源極及第三 NMOS電晶體之汲極，而其源極則接地；及⑤一個第六 NMOS電晶體，其閘極有第三輸入信號輸入，其汲極連接 至第四NMOS電晶體之源極，而其源極則接地。 10 本纸伕尺度賴tili：家縣（CNS ) 44祕（ΤΓ〇χ297公產Ί '~~~一 ' "~~' {請先聞讀背面之注意事項再填巧本頁j -•ο ^07366 經濟部中央標準局員工消費合作社印裝 五、發明说明（ 動區塊包含：①預先充電設置，可 ㈣預先充電進位輪出節點；及②邏輯設置 電^ 入信號進行邏輯運算，以產生反相和值，此反相㈡ 由反相和值輸出節點而輸出。 值了經 此動態邏輯區塊之預先充電設置包 體，此電晶體之閘極之上有—反相時脈加上， 源電壓加上’而其源極則連至反相和值輸出節#。电 此動態邏輯區塊包含：①一第十丽⑺電晶體， =有:二:=號加上’而其汲極則連至反相和值心 即點，〇-個第十_觀仍電晶體，其問極有一個第 入信號加上’其汲極連至反姊值輸出節點；③-個第: 二NMOS電晶體，其閘極連至第二輸入信號，其汲極連接 到反相和值輸出節點；④—第十三NMQS電晶體，其間極 有第一輸入信號加上，其汲極則連至第十一 nm〇s電晶體 之源極；⑤-個第十四NM0S電晶體，其閘極連至第三輸 入k號，其汲極則連至反相和值輸出節點；⑥第十五 NMOS電晶體，其閘極運至第三輸入信號，其汲極連至第 十二NMOS電晶體之源極；及⑦—個第十六NM〇s電晶 體，其閘極之上有一個反相進位輸出節點連上，其汲極連 至第十：NM0S電晶體、第十四NMOS電晶體及第十五 NMOS電晶體之源極，而其源極則接地。 在上面所作之一般性說明及在下面所作之詳細說明， 須知皆為本發明之說明性範例，而在附加之申請專利範圍 之内有更進一步之說明。.. 11 本紙乐尺度連用中國國家榡準（⑽）八4規格（2iGx 297公慶） Γ靖先聞讀背面之注意事¾再填巧本頁} -* 經濟部中央標準局員工消費合作社印製 B7 . 五、發明说明（） 《圖示之簡單說明》 本發明所附之圖式可提供對本發明更進一步之瞭解， 而且在此作為本發明說明書之一部份，此圖式配合其說明 可以更進一步說明本發明之具體實例，附圖者： 第1圖為習知技藝中，使用一個CMOS電晶體之全加 器之電路圖； 第2圖為另一習知技藝中，使用一個CPL之全加器之 電路圖； 第3圖仍為另一習知技藝中，使用一個虛擬一NMOS 電晶體之全加器電路圖； 第4圖仍為在一習知技藝之中，使用一個quasi-domino邏輯之全加器電路圖；及 第5圖為依據本發明之使用一 NMOS電晶體之全加器 之具體實例電路圖。 《圖示中元件名稱與符號對照》 11 :第一邏輯區塊 51 :靜態邏輯區塊 12 :第二邏輯區塊 52 :第一動態反相器邏輯區塊 13 :第三邏輯區塊 53 :動態邏輯區塊 14 :第四邏輯區塊 54 :第二動態反相器邏輯區塊 22 、24 :傳輸閘 CARRY’ ：反置進位輸出 23 、25 :傳輸閘 CARRY :進位 31-34:第一至第四邏輯區塊SUM:值 41-44 :邏輯區塊 12 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、-» 五、發明説明（ 407366 A7 B7 《較佳具體實例之詳細描述》 我們現在要配合附圖來對本發明之較佳具體實例詳加 說明。 ' 多考第5圖此圖顯示本發明之全加器之一個且體营 例，此全加器包含·爪 似”隨貫 信號Α、ΒΜ而產〇 —靜態邏輯區塊5丨，其可依據輸入 第-動態反相器邏^反:目之;* T^r-饵區塊52，可以依據一個時脈CLK，而 f 塊51中所產生之反相進位CARRY，加以反 二：而3可：產生1進位信號CARRY;③-個動態邏 輯區塊）3，其可以仿& 、 信號A、WC而:：一，相之時脈⑽’並針對輸入 !生—個反相和值SUM，；及④一個第- 欠相’以產生一個和值信號SUM。 ^靜態邏輯區塊5丨包含—個減充電部份⑹，此預 經濟部中央標窣局員工消費合作社印製 (請先閱讀背面之注意事項再填朽本頁) r點可以使用—電源電壓’來對反相進位輸出 二’’’、、充電之工作，及包含一個邏輯部份51-2，此邏 輯部份51·2可針對三個I信號Α 、6及(：作邏輯運算，以 產生反相進位CARRY1。靜態邏輯區塊51之預先充電部份 51-1包含-個第一 NM〇s電晶體顧5卜在#集極及閘極 之ΐ施加電源賴VCC，而且其祕係連接至反相進位輪 出節點NODE51。 靜態邏輯區塊51之邏輯部份51_2包含：①一個第二 NM〇=電晶體_52，在其間極之上加上第—輸人信號A， 且其本極係運至反相進位輸出節點N〇DE51 ;②一個第三 13 本紙張尺度賴巾ϋ g @?TcNS ) A4规格（ 407366 五、發明説明（） NMOS電晶體MN53 ’在其閘極上加上第二輸入信號b，其 汲極連至第二NMOS電晶體MN52之源極，而其源極則接 地；③一個第四NMOS電晶體MN54，在其閘極之上加上 第二輸入信號B，而其汲極則連接到反相進位輸出節點 NODE1之上；④一個第五NM〇s電晶體mn55，在其閘極 之上加上弟二輸入彳s 5虎C ’其沒極共同連接到第二nm〇S 電晶體MN52之源極’及第三NMOS電晶體MN53之汲極， 而其源極則接地；及⑤一個第六NMOS電晶體MN56，在 其閘極之上加上第三輪入信號C，其汲極係運至第四 NMOS電晶體MN54之源極’而其源極則接地。 經濟部中夬標準局員工消費合作社印裝 ----------於! (請先閱讀背面之注意事項再填寫本頁) 第一動態反相器邏輯區塊52包含有：①一個第一 PMOS % a曰體MP61，在其閘極之上加上反相進位信號 CARRY·，此反相進位信號CARRY，係中靜態邏輯區塊51之 輸出卽點NODE51而輸出；②一個第二PMOS電晶體 MP62，在其閘極之上加上反相之時脈CLKB，其源極係連 至第一PMOS電晶體MP6]之汲極，而且汲極則連至進位輸 出節點；③一個第七NMOS電晶體MN61，在其閘極之上 加上時脈CLK，而其汲極則連至輸出節點；及④一個第 NMOS電晶體MN62，在其閘極之上加上反相進位信號 CARRY1，此反相進位信’係由靜態邏輯區塊5丨之 輸出節點NODE51而輪出，此第八NM〇s電晶體NM62之汲 極係連至第七NMOS電晶體MN6〗之源極，而其源極係接 地。 14
407366 A 7 B7_ 五、發明説明（） (诗先聞讀背面之注意事頦再填艿未頁) 動態邏輯區塊53包含：①一個預先充電部份53-1，其 作用為電源電壓，而對反相和值輪出節點作預先充電之工 作；及②一個邏輯部份53-2 ’此部份可以對於三個輸入信 號A、B及C作邏輯運算，並且可在反相和值輸出節點 NODE52處產生反相和值信號SUM'。 經濟部中央標率局員工消费合作社印策 動態邏輯區塊53之邏輯部份53-2包含：①一個第十 NMOS電晶體MN72，在其閘極之上加上第一輸入信號a， 而其汲極則連接至反相和值輸出節點NODE52 ;②一個第 十一NMOS電晶體MN73，在其閘極之上加上第一輸入信 號A ’而其汲極則連接到反相和值輸出節點n〇DE52 :③ 一個第十二NMOS電晶體MN74，在其閘極之上加上一個 第二輸入信號B，而其汲極則連接到反相和值輸出節點 NODE52 ;④一個第十三NMOS電晶體MN75，在其閘極之 上加上第二輸入信號B，而其沒極則連接到第十一NMOS 電晶體MN11之源極；⑤一個第十四NMOS電晶體MN76， 在其閘極之上加上第三輸入信號C，而其汲極則連接到 NMOS反相和值輸出節點N0DE2上；⑥一個第十四NMOS 電晶體MN76 ’在其閘極之上加上第三輸入信號c，而其 汲極連接到第十三NMOS電晶體MN75之源極之上，且其 源極接地；及⑦一個第十六NMOS電晶體MN78，在其閘 極上加上反相進位信號輸出節點，其汲極共同連接到第十 二NMOS電晶體MN74、第十四NMOS電晶體MN76及第十 五NMOS電晶體MN77之源極之上，而且源極則接地。 15 本纸張尺度賴中關家縣（CNS ) Α4·_ (21QX297公爱） " — 407366 五、發明説明（） 第一動I、反相器邏輯區塊包含有：①一個第三 PMOS電晶體，在盆p弓代 ， 01任具閘極之上加上反相之和值 (請先閱讀背面之ii意事項再填朽本頁) SUM此反相之和值信號SUM，係由動態邏輯區塊53之輸 出戒點NODE52而輪出，在其源極之上施加上電源電壓 VCC ;②-個第四_電晶體顧，在其閘極之上加上 反相之日守脈CLKB，其源極連到第三pM〇s電晶體縱81之 汲極之上，而其汲極則連到進位輸出節點丨③一個第七 NMOS電晶體ΜΝδΙ ’在其間極之上加上時脈信號CLK， 而其/及極係連接到和值輸出節點；及④—個第人画〇§電 晶體MN82，在其閘極之上加上由動態邏輯區塊53之輸出 節點NODE52所來之輪出信號，其汲極連至第十七麗〇§ 電晶體MN81之源極，而其源極則接地。 從現在開始，我們將要說明本發明依上面構造之全加 器之操作。 一 NM0S電晶體MN51 ’其為靜態邏輯區塊51之預先充 電部份，且此NMOS電晶體MN51係一直保持在導通之狀 態，使得反相進位輸出點M〇DE5l可在高位準狀態之下被 預先充電。如果在三個輸入信號A、B&C中之兩個信號， 經濟部中央標华局員工消費合作社印製 亦即信號A與B、B與C或A與C為高位準，或是三個輸入信 嬈A、B及C同時為高位準，則可以在輸出節點ν〇〇Ε51及 接地之間形成一個電流路徑’因此在低位準狀態之反相進 &CARRY'可經由輸出節點N0DE51而輸出。 在靜態邏輯區塊51之中產生之反相進位CARRY'可以 供應到第一動態反相器區塊52，而且PMOS電晶體MP61及 本纸伕尺度適用中國國家標隼（CNS ) A4現格（210X297公釐） 407366 五、發明説明（） MP62可以依據在低位準之反相時脈CLk而被導通。因 此，在低位準之反相進位CARRY1會被反相，使得在高位 準之進位CARRY可以被輸出。 在動態邏輯區塊53之令，NMOS電晶體MN7〗可以依 據在高位準之反相時脈CLKB而被導通，使得反相和值輸 出節點NODE52可以在高位準之下被預先充電。如果三個 輸入信號A、B及C皆在高位準，或者是由靜態邏輯區塊51 所產生之反相進位輸出信號CARRY，為高位準且在三個輸 入信號中只有一個是在高位準之狀況下，在輸出節點及接 地之間可以形成一個電流路徑，因此在輸出節點n〇de52 處之反相和值SUM'會成為低位準。 在靜悲邏輯區塊53之中所產生之反相和值sum1會供 應到第二動態反相器邏輯區塊54之PMOS電晶體MP81之 上。PMOS電晶體MP81及MP82可以依據在低位準之反相 時脈CLKB而被導通，使得和值SUM可以變成高位準。經 由靜態邏輯區塊5 2及動態區塊5 4來產生和值su M及進位 CARRY之結果和在表3中所顯示者相同。 毯濟部中央標隼局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 依據本發明，用來產生對於輸入信號之進位信號之邏 輯區塊係用一靜態邏輯電路其使ffiNM〇s電晶體，而不是 使用傳統之PMOS電晶體，因此可以降低所消耗之功率， 並且改進處理之速度。除此之外，在產生進位信號之邏輯 區塊之中，不採用由兩個NM0S電晶體所形成之放電電 路，而是採用由一個NMOS電晶體所形成之預先充電g 路，因此可以降低晶片尺寸及減少所消耗之功率。 本紙伕尺度通用宁國國豕標準（CNS )六4規格（210 X 297公楚 _407366 B7___ 五、發明説明（） 此外，在產生和值之邏輯區塊之中，拉升電晶體、預 先充電電路係使用一個NMOS電晶體來製作，因此可以降 低電壓變幅之寬度，並且可以改進操作速度。對此項技藝 熟知者應知，對於本發明之使用NMOS電晶體之全加器而 言，不同之修正及變化皆應在本發明之精神與範圍之内。 因此，本發明之範包含對其所作之各修正及變化，且其範 圍由後面所附加之申請專利範圍所界定。 (請先閱讀背面之注意事項再填巧本頁) 經濟部中央標準局員工消費合作社印製 本紙乐尺度逨用中國國家標準（CNS ) A4規格（210 X 297公釐）