CN102722351B - 进位保留乘法器 - Google Patents

Abstract

本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。

Description

进位保留乘法器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种进位保留乘法器。

背景技术

乘法运算[1]是数字信号处理中最基本最重要的运算。乘法器的速度功耗都会在很大程度上决定整个电路系统的性能。乘法器一般由三部分组成：部分积产生，部分积压缩和最终加法器链[2]。部分积的产生可以通过与门阵列直接产生，也可以通过特殊的算法(比如改进的booth算法[3])来生成。而部分积的压缩可以是规整的加法器阵列，也可以是特殊的树形结构(比如wallace树[4])。最终的加法器链在乘法器规模较小时可以直接用链式行波进位结构，乘法器规模较大时可以采用其他高速的进位链结构(比如进位选择加法器链[5])。对于乘法器这三部分的不同设计可以产生出很多优秀的乘法器。当前对于乘法器的研究和改进主要是集中在降低乘法器的功耗。一种方式是通过设计低功耗的全加器[6]应用到乘法器中以提高乘法器的整体性能。另一种方式是对乘法器的整体结构上进行优化布局和配置(比如阵列乘法器的旁路结构[7][8])以达到提高性能的目的。另外，为了降低乘法器中的冗余跳变带来的额外功耗，蛙跳式乘法器[9][10]是不错的选择。在乘法器规模较大时，上面提到的这些结构可以有效降低乘法器功耗，但是它们都会具有比较复杂的结构，增大了面积，而且会牺牲一些电路的工作速度。所以在乘法器规模较小时，普通的阵列乘法器由于其简单规整的特性，往往成为了最佳选择。在文献[11]中，P.V.Rao,Cyril Prasanna Raj P和S.Ravi对几种不同的乘法器进行了比较，实验结果表明乘法器规模较小时，阵列结构的乘法器具有较大的优势。

在大规模集成电路设计中，树形结构乘法器虽然具有面积小、速度快的优点，但是它的不规整性导致高质量的版图设计变得非常困难。特别是乘法器规模较小时，阵列乘法器由于其简单规整性往往成为首选结构。而阵列乘法器往往用进位保留的结构来缩短关键路径的长度。图1给出了4位二进制数的乘法运算过程，首先通过将乘数B的每一位和被乘数A相与来得到各个部分积，然后将产生的部分积累加起来得到需要的结果。这个乘法所对应的进位保留乘法器在图2中给出[8]。

图2所示的进位保留乘法器由4行3列的加法器阵列构成，包括4个半加器HA和8个全加器FA。前面3行的加法器都是采用进位保留的结构，其进位输出没有传送给本行左边的高位加法器，而是输出给下一行的高位加法器。这3行进位保留的加法器用来完成部分积的压缩。最后一行全加器链采用行波进位的方式，用来得到最终的结果。可以看到，进位保留乘法器的结构非常规整，在后端的版图设计时可以非常方便的将其压缩成一个矩形，这对于提高系统芯片的集成度是非常有利的。

上面提及的参考文献如下：

[1]B.Parhami,”Computer Arithmetic:Algorithms andHardwareDesigns”,Oxford University Press,2000,pp.141-208

[2]Jan M.Rabaey,AnathaChandrakasan,BorivojeNikolic,”DigitalIntegrated Circuits:A Design Perspective”,Second Edition,Prentice HallElectronics and VLSI Series,2003,pp.587-594

[3]O.MacSorley,”High Speed Arithmetic In Binary Computers”,IRE Proceedings,vol.49,1961,pp.67-91

[4]Wallace,C.S.,”A Suggestion for a Fast Multiplier”，ElectronicComputers,IEEE Transactions onVolume EC-13,Issue 1,Feb.1964,pp.14–17

[5]O.Bedrij,”Carry Select Adder”,IRE Trans.on ElectronicsComputers,vol.EC-11,1962,pp.340-346

[6]IlhamHassoune,Denis Flandre,Senior Member,”ULPFA:A NewEfficient Design of a Power-AwareFull Adder”,IEEE Transactions OnCircuits And Systems—I:Regular Papers,vol.57,NO.8,Aug.2010

[7]C.C.Wang and G.N.Sung,“A low-power2-dimensionalbypassing multiplier using 0.35um CMOStechnology,”IEEE Computer Society Annual Symposium onEmergingVLSI Technologies and Architecture,2006.

[8]J.T.Yan and Z.W.Chen,“Low-power multiplier design withrowand column bypassing,”IEEE International SOCConference,2009,pp.227-230

[9]K.-S.Chong,B.-H.Gwee and J.-S.Chang,”Low energy 16-bitBooth leapfrog array multiplier using dynamic adders”,IET CircuitsDevices Syst.,2007,1,(2),pp.170–174

[10]Shivaling S.Mahant-Shetti,Poras T.Balsara,”HighPerformance Low Power Array Multiplier Using Temporal Tiling”,IEEETransactions On Very Large Scale Integration(VLSI)Systems,vol.7,NO.1,Mar.1999

[11]Rao,P.V.；Prasanna Raj P,C.；Ravi,S.,”VLSI Design andAnalysis of Multipliers for Low Power”,Intelligent Information Hidingand Multimedia Signal Processing,2009.IIH-MSP'09.Fifth InternationalConference on12-14 Sept.2009 pp.1354–1357.

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何在降低乘法器面积的同时，使得速度和功耗都得到优化。

(二)技术方案

为解决上述问题，本发明提供了一种进位保留乘法器，包括多个全加器，位于所述乘法器的加法链最后一级的全加器SFA1的结构为：包括串联的第一进位输出电路和第一本位和输出电路；

所述第一进位输出电路包括：第一反相器以及串联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述第一反相器的一端，所述第一反相器的另一端输出进位输出信号Co；

所述电路P1包括：PMOS管MP1、MP2和MP3；其中，MP1与MP2串联后的电路与MP3并联，且所述MP1的栅极连接输入信号C，所述MP2的栅极连接输入信号B，MP3的栅极连接输入信号A；

所述电路N1包括：NMOS管MN1、MN2和MN3；其中，MN2与MN3并联后的电路与MN1串联，且所述MN1的栅极连接输入信号A，所述MN2的栅极连接输入信号B，MN3连接输入信号C；

所述第一本位和输出电路包括：第二反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述第二反相器的一端，所述第二反相器的另一端输出本位和输出信号S；

所述电路P2包括：并联的电路P21和电路P22；

所述电路P21包括：PMOS管MP4、MP5和MP6，MP4和MP5并联后的电路与MP6串联，所述MP4的栅极连接输入信号B，MP5的栅极连接输入信号C；

所述电路P22包括：串联的PMOS管MP7、MP8和MP9，MP7、MP8和MP9的栅极分别连接输入信号A、B、C；

所述电路N2包括：并联的电路N21和电路N22；

所述电路N21包括：NMOS管MN4、MN5、MN6和MN7；MN5、MN6和MN7并联后的电路与MN4串联；MN5、MN6和MN7的栅极分别连接输入信号A、B、C；

所述电路N22包括：串联的NMOS管MN8和MN9，MN8、MN9的栅极分别连接输入信号C、B。

优选地，所述乘法器为4×4乘法器。

优选地，所述乘法器第2级的第1个全加器SFA2包括：串联的第二进位输出电路和第二本位和输出电路；

所述第二进位输出电路包括：第三反相器以及串联的电路P1’和电路N1’；所述电路P1’和所述电路N1’分别连接所述第三反相器的一端，所述第三反相器的另一端输出进位输出信号Co’；

所述电路P1’包括：PMOS管MP1’、MP2’和MP3’；其中，MP1’与MP3’并联后的电路与MP2’串联，且所述MP1’的栅极连接输入信号A’，所述MP3’的栅极连接输入信号B’，MP2’的栅极连接输入信号C’；

所述电路N1’包括：NMOS管MN1’、MN2’和MN3’；其中，MN1’与MN2’串联后的电路与MN3’并联，且所述MN1’的栅极连接输入信号A’，所述MN2’的栅极连接输入信号B’，MN3’的栅极连接输入信号C’；

所述第二本位和输出电路包括：第四反相器以及并联的电路P2’和电路N2’；所述电路P2’和所述电路N2’分别连接所述第四反相器的一端，所述第四反相器的另一端输出本位和输出信号S’；

所述电路P2’包括：并联的电路P21’和电路P22’；

所述电路P21’包括：PMOS管MP4’、MP5’和MP6’，MP4’和MP5’并联后的电路与MP6’串联，所述MP4’的栅极连接输入信号A’，MP5’的栅极连接输入信号C’；

所述电路P22’包括：串联的PMOS管MP7’和MP8’，MP7’、MP8’的栅极分别连接输入信号A’、B’；

所述电路N2’包括：并联的电路N21’和电路N22’；

所述电路N21’包括：NMOS管MN4’、MN5’和MN6’；MN5’、MN6’并联后的电路与MN4’串联；MN5’、MN6’的栅极分别连接输入信号A’、B’；

所述电路N22’包括：串联的NMOS管MN7’和MN8’，MN7’、MN8’的栅极分别连接输入信号C’、A’。

优选地，所述乘法器的部分积由与门阵列产生，且每行的与门共用一个NMOS管。

(三)有益效果

本发明通过对传统进位保留乘法器的分析，对加法器阵列中两个特殊位置的全加器进行逻辑上的化简，在降低乘法器面积的同时，使得速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是通过共用下拉的NMOS管来降低晶体管数量。结合这两种方式设计出的本发明的进位保留乘法器，仿真结果表明与传统进位保留乘法器相比，能降低功耗延迟积达12.41％。由于本发明的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计，同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。

附图说明

图1是4位二进制数的乘法运算示意图；

图2是传统进位保留乘法器结构示意图；

图3是现有全对称CMOS全加器结构示意图；

图4是本发明简化后的全加器SFA1结构示意图；

图5是本发明简化后的全加器SFA2结构示意图；

图6a是本发明的乘法器中共用b2信号的与门；

图6b是本发明的乘法器中b2行与门的简化过程示意图；

图7是本发明的简化的4x4乘法器结构示意图；

图8是本发明的仿真电路设置图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

下面结合发明的设计思路来详细描述本发明。

从图2所示的传统进位保留乘法器可以分析得出，其中的各个加法器的输入信号之间不是完全独立的，有些信号可能存在公用的因子，本发明对进位保留乘法器的简化就是从这点出发。通过分析可以发现，进位保留乘法器的结构中有两个全加器(图2中标注为FA1和FA2)是比较特殊的。其特殊性在于他们的3个输入信号之间有一定的相关性。下面对二者分别进行简单的分析：

首先，对于全加器FA1，它有：

3个输入：A＝a3b3,B和C

2个输出：Co＝AB+AC+BC(其中Co即P7，S即P6)

对于这个乘法器的电路结构上进行分析的话，就可以知道如果FA1的输入信号A＝a3b3为0，则FA1的另外两个输入B和C就不可能同时为1，换句话说就是可以得到这样的结论：若A＝0，则BC＝0。因为通过电路结构分析得出该结论稍微有点复杂，所以换一种方式来证明该结论：如果A＝a3b3＝0，则a3和b3至少有一个为0，这样乘法器可能得到的积的最大值是1111×0111，即15*7＝105，小于128＝2⁷。所以积的最高位P7(即FA1的输出Co)一定为0。

那么，根据结论：若A＝0，则BC＝0，可以得出BC＝ABC，从而FA1的输出可以表示为：

Co＝AB+AC+BC＝AB+AC+ABC＝A(B+C+BC)＝A(B+C)

$S=(A+B+C)\stackrel{\‾}{\mathrm{Co}}+\mathrm{ABC}=(A+B+C)\stackrel{\‾}{\mathrm{Co}}+\mathrm{BC}$

如果推广到N×M的CSA乘法器，由于A＝a_N-1a_M-1＝0时，乘法器可能得到的积的最大值为：

(2^N-1)*(2^M-1-1)＝2^N+M-1-2^N-2^M-1+1<2^N+M-1

或者

(2^N-1-1)*(2^M-1)＝2^N+M-1-2^N-1-2^M+1<2^N+M-1

所以最高位的输出P^N+M-1仍然为0，所以简化的全加器仍然适用。而且全加器FA1处于进位保留乘法器最终加法器链的最后一级，是所有关键路径必须经过的模块，所以对于FA1的简化对于整个乘法器性能的提升有着很大的帮助。

然后，对于全加器FA2，它有：

3个输入：A＝a2b2,B＝a3b1,C＝a2b1·a3b0

2个输出：Co＝AB+AC+BC

由于C＝a2b1·a3b0＝B·a2b0。从而：

Co＝AB+AC+BC＝A(B+C)+BC

＝A(B+B·a2b0)+B·B·a2b0

＝AB(1+a2b0)+B·a2b0

＝AB+C

$\begin{array}{c}S=A\&CirclePlus;B\&CirclePlus;C\\ =(A+B+C)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{ABC}\\ =(A+B+B\&CenterDot;B\&CenterDot;a2b0)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AB}\&CenterDot;B\&CenterDot;a2b0\\ =[A+B(1+a2b0)]\stackrel{\&OverBar;}{\mathrm{Co}}+A\&CenterDot;B\&CenterDot;a2b0\\ =(A+B)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AC}\end{array}$

当然，FA2没有处于乘法器关键路径上，对速度提升的作用会比较小。但是通过简化可以降低面积，同时减少了电路节点电容从而能够节省一定的功耗。

传统的用CMOS实现的全加器电路如图3所示(可参见NeilWeste and David Harris,”CMOS VLSI Design:A Circuits and SystemsPerspective”,Addison Wesley,Third Edition,2004,pp.640-641)。这个全加器采用全对称结构，降低了串联管的数目(最大串联管数量为3)，提高了电路速度。所以对FA1和FA2的逻辑简化后，在电路实现的时候，应该以不增加串联管的数量为前提。下面分别对这两个全加器进行电路结构的设计，新设计的电路分别称为SFA1(Simplified FullAdder1)和SFA2(Simplified Full Adder2)。

首先，对于FA1，其输出为：

Co＝A(B+C)         (1)

$S=(A+B+C)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{BC}---\left(2\right)$

同时，

$\begin{array}{c}S=(A+B+C)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{BC}\\ =(A+B+C)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{BC}(A+B+C)\\ =(A+B+C)(\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{BC})\end{array}---\left(3\right)$

可以用(1)式直接构建出产生Co的电路部分。为了得到最小的串联管数量，用(2)式实现S逻辑的NMOS部分，(3)式实现S逻辑的PMOS部分。这样得到的SFA1的具体电路如图4所示。可以看到此电路最大串联管数量仍为3，而且相比图3中全加器，MOS管的数量减少了6个。

然后，对于FA2，其输出为：

Co＝AB+C       (4)

$S=(A+B)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AC}---\left(5\right)$

同时，

$\begin{array}{c}S=(A+B)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AC}\\ =(A+B)\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AC}(A+B)\\ =(A+B)(\stackrel{\&OverBar;}{\mathrm{Co}}+\mathrm{AC})\end{array}---\left(6\right)$

同样用(4)式直接实现产生Co的电路。用(5)式实现S逻辑的NMOS部分，(6)式实现S逻辑的PMOS部分。这样得到SFA2具体电路如图5所示(图5中FXQ表示反相器)。可以看到此电路最大串联管数量为2，同时MOS管数量相对图3中全加器减少了8个。

虽然有些特殊算法可以减少部分积的数量，但是在乘法器位数比较小时，部分积通常是直接用与门阵列来产生。对于N×M的乘法器就要用到N×M个与门。比如图1中4×4的乘法运算就要用16个与门。用CMOS逻辑门来实现的时候，每个与门用6个MOS管。而实际上对于16个与门可以分为4行，每行的4个与门共用一个bi(i＝0,1,2,3)信号(称该行为bi行)，于是每行的4个与门便可以合并共用信号bi控制的NMOS管。以b2行为例，4个与门都用到了b2信号(如图6a所示)，电路可以如图6b所示的方式进行改进。这样可以节省面积，同时降低了整体的节点电容，进而降低电路功耗。当然，这样做的时候，由于一行与门共用了一个放电管，会一定程度上降低与门放电的速度。所以为了不影响整个乘法操作的工作速度，可以将关键路径上的与门用普通CMOS与门实现，而不在关键路径的与门则可以采用这种方式来实现。对于一般的N×M的乘法器，前两行与门(b0行和b1行)在关键路径上，所以有M-2行可以采用简化后的与门。这样就可以节省(M-2)×(N-1)个NMOS管。

利用上面所描述的SFA1和SFA2代替图2中传统进位保留乘法器的中的FA1和FA2，并按照上面提出的方式对非关键路径上的与门进行化简。得到的新的进位保留乘法器结构(简化的进位保留乘法器)如图7所示(图7中YM表示简化的与门即每行的与门共用一个NMOS管)。简化的进位保留乘法器保持了原进位保留乘法器的主体结构，电路仍然具有简单规整的特点。而由于对两个全加器以及与门阵列的简化，电路的性能得到了进一步的提升。图7的结构结合图4、图5描述如下：

包括位于所述乘法器的加法链最后一级的全加器SFA1，SFA1的结构为：包括串联的第一进位输出电路和第一本位和输出电路；

所述第一进位输出电路包括：第一反相器以及串联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述第一反相器的一端，所述第一反相器的另一端输出进位输出信号Co；

所述电路P1包括：PMOS管MP1、MP2和MP3；其中，MP1与MP2串联后的电路与MP3并联，且所述MP1连接输入信号C，所述MP2连接输入信号B，MP3连接输入信号A；

所述电路N1包括：NMOS管MN1、MN2和MN3；其中，MN2与MN3并联后的电路与MN1串联，且所述MN1连接输入信号A，所述MN2连接输入信号B，MN3连接输入信号C；

所述第一本位和输出电路包括：第二反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述第二反相器的一端，所述第二反相器的另一端输出本位和输出信号S；

所述电路P2包括：并联的电路P21和电路P22；

所述电路P21包括：PMOS管MP4、MP5和MP6，MP4和MP5并联后的电路与MP6串联，所述MP4连接输入信号B，MP5连接输入信号C；

所述电路P22包括：串联的PMOS管MP7、MP8和MP9，MP7、MP8和MP9分别连接输入信号A、B、C；

所述电路N2包括：并联的电路N21和电路N22；

所述电路N21包括：NMOS管MN4、MN5、MN6和MN7；MN5、MN6和MN7并联后的电路与MN4串联；MN5、MN6和MN7分别连接输入信号A、B、C；

所述电路N22包括：串联的NMOS管MN8和MN9，MP8、MP9分别连接输入信号C、B。

本实施例中，所述乘法器为4×4乘法器。

所述乘法器第2级的第1个全加器SFA2包括：串联的第二进位输出电路和第二本位和输出电路；

所述第二进位输出电路包括：第三反相器以及串联的电路P1’和电路N1’；所述电路P1’和所述电路N1’分别连接所述第三反相器的一端，所述第三反相器的另一端输出进位输出信号Co’；

所述电路P1’包括：PMOS管MP1’、MP2’和MP3’；其中，MP1’与MP3’并联后的电路与MP2’串联，且所述MP1’连接输入信号A’，所述MP3’连接输入信号B’，MP2’连接输入信号C’；

所述电路N1’包括：NMOS管MN1’、MN2’和MN3’；其中，MN1’与MN2’串联后的电路与MN3’并联，且所述MN1’连接输入信号A’，所述MN2’连接输入信号B’，MN3’连接输入信号C’；

所述第二本位和输出电路包括：第四反相器以及并联的电路P2’和电路N2’；所述电路P2’和所述电路N2’分别连接所述第四反相器的一端，所述第四反相器的另一端输出本位和输出信号S’；

所述电路P2’包括：并联的电路P21’和电路P22’；

所述电路P21’包括：PMOS管MP4’、MP5’和MP6’，MP4’和MP5’并联后的电路与MP6’串联，所述MP4’连接输入信号A，MP5’连接输入信号C’；

所述电路P22’包括：串联的PMOS管MP7’和MP8’，MP7’、MP8’分别连接输入信号A’、B’；

所述电路N2’包括：并联的电路N21’和电路N22’；

所述电路N21’包括：NMOS管MN4’、MN5’和MN6’；MN5’、MN6’并联后的电路与MN4’串联；MN5’、MN6’分别连接输入信号A’、B’；

所述电路N22’包括：串联的NMOS管MN7’和MN8’，MP7’、MP8’分别连接输入信号C’、A’。

为了验证简化的进位保留乘法器的性能，利用Hspice对图7中电路进行仿真(采用SMIC的0.13um的工艺，电源电压1.2V)，并与传统进位保留乘法器(见图2)进行比较。为了模拟真实环境的输入，采用两个反相器作为输入缓冲。图8给出了仿真配置图。

首先通过对所有输入向量的扫描可以看出，简化的进位保留乘法器能够正确的完成乘法的操作。同时仿真结果表明相对传统的进位保留乘法器，简化后的结构会具有更加优越的性能。表1中列出了二者在速度、功耗以及面积方面的参数。其中速度考虑的是输入到输出最大的延迟时间。功耗通过大量的随机向量作为输入时测量得到。

表1

从表1可以看到，相对于传统的进位保留乘法器，改进后的结构在降低了20个MOS管的同时，速度提高了9.68％,功耗降低了3.097％。如果考虑功耗延迟积，改进的结构降低的幅度是12.41％。所以简化的进位保留乘法器在各方面都优于传统的进位保留乘法器，这对于进一步提高集成电路系统性能将会有很大的帮助。

由以上实施例可以看出，本发明在通过对传统的进位保留乘法器分析，从两个地方入手对其进行了简化：

第一，阵列乘法器中有两个全加器的3个输入信号之间有一定的相关性，于是可以从逻辑上和电路结构上进行改进。

第二，与门阵列产生部分积时，由于每一行的与门会都有一个公共信号，于是可以共用该信号控制的下拉NMOS管来减少电路的面积。为了不影响乘法器的速度，这种共用NMOS管的策略只在非关键路径的与门阵列上采用。

利用HSPICE对4位乘法器的仿真结果表明，在SMIC 0.13um的工艺条件下，相对传统的进位保留乘法器，新提出的结构可以降低功耗延迟积12.41％。另外改进的方法具有如下优点：一是保持了进位保留乘法器的主体结构，延续了其简单规整性，这对于提高芯片集成度非常有利；二是改进后电路性能的提升是速度、功耗和面积的同时提升，没有以牺牲某一方面的性能为代价。这两个特点保证了简化后的结构相对传统进位保留乘法器拥有更好的应用前景。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (4)

1.一种进位保留乘法器，包括多个全加器，其特征在于，位于所述乘法器的加法链最后一级的全加器SFA1的结构为：包括串联的第一进位输出电路和第一本位和输出电路；

所述第一进位输出电路包括：第一反相器以及串联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述第一反相器的一端，所述第一反相器的另一端输出进位输出信号Co；

所述电路P1包括：PMOS管MP1、MP2和MP3；其中，MP1与MP2串联后的电路与MP3并联，且所述MP1的栅极连接输入信号C，所述MP2的栅极连接输入信号B，MP3的栅极连接输入信号A；

所述电路N1包括：NMOS管MN1、MN2和MN3；其中，MN2与MN3并联后的电路与MN1串联，且所述MN1的栅极连接输入信号A，所述MN2的栅极连接输入信号B，MN3的栅极连接输入信号C；

所述第一本位和输出电路包括：第二反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述第二反相器的一端，所述第二反相器的另一端输出本位和输出信号S；

所述电路P2包括：并联的电路P21和电路P22；

所述电路P21包括：PMOS管MP4、MP5和MP6，MP4和MP5并联后的电路与MP6串联，所述MP4的栅极连接输入信号B，MP5的栅极连接输入信号C；

所述电路P22包括：串联的PMOS管MP7、MP8和MP9，MP7、MP8和MP9的栅极分别连接输入信号A、B、C；

所述电路N2包括：并联的电路N21和电路N22；

所述电路N21包括：NMOS管MN4、MN5、MN6和MN7；MN5、MN6和MN7并联后的电路与MN4串联；MN5、MN6和MN7的栅极分别连接输入信号A、B、C；

所述电路N22包括：串联的NMOS管MN8和MN9，MN8、MN9的栅极分别连接输入信号C、B。

2.如权利要求1所述的乘法器，其特征在于，所述乘法器为4×4乘法器。

3.如权利要求2所述的乘法器，其特征在于，所述乘法器第2级的第1个全加器SFA2包括：串联的第二进位输出电路和第二本位和输出电路；

所述第二进位输出电路包括：第三反相器以及串联的电路P1’和电路N1’；所述电路P1’和所述电路N1’分别连接所述第三反相器的一端，所述第三反相器的另一端输出进位输出信号Co’；

所述电路P1’包括：PMOS管MP1’、MP2’和MP3’；其中，MP1’与MP3’并联后的电路与MP2’串联，且所述MP1’的栅极连接输入信号A’，所述MP3’的栅极连接输入信号B’，MP2’的栅极连接输入信号C’；

所述电路N1’包括：NMOS管MN1’、MN2’和MN3’；其中，MN1’与MN2’串联后的电路与MN3’并联，且所述MN1’的栅极连接输入信号A’，所述MN2’的栅极连接输入信号B’，MN3’的栅极连接输入信号C’；

所述第二本位和输出电路包括：第四反相器以及并联的电路P2’和电路N2’；所述电路P2’和所述电路N2’分别连接所述第四反相器的一端，所述第四反相器的另一端输出本位和输出信号S’；

所述电路P2’包括：并联的电路P21’和电路P22’；

所述电路P21’包括：PMOS管MP4’、MP5’和MP6’，MP4’和MP5’并联后的电路与MP6’串联，所述MP4’的栅极连接输入信号A’，MP5’的栅极连接输入信号C’；

所述电路P22’包括：串联的PMOS管MP7’和MP8’，MP7’、MP8’的栅极分别连接输入信号A’、B’；

所述电路N2’包括：并联的电路N21’和电路N22’；

所述电路N21’包括：NMOS管MN4’、MN5’和MN6’；MN5’、MN6’并联后的电路与MN4’串联；MN5’、MN6’的栅极分别连接输入信号A’、B’；

所述电路N22’包括：串联的NMOS管MN7’和MN8’，MN7’、MN8’的栅极分别连接输入信号C’、A’。

4.如权利要求2或3所述的乘法器，其特征在于，所述乘法器的部分积由与门阵列产生，且每行的与门共用一个NMOS管。