KR20000026572A - 반도체 장치의 전가산기 - Google Patents

Abstract

본 발명에 따른 전가산기는 CPL 구조의 합산 수단과 일반적인 CMOS LOGIC 구조의 자리올림 수단을 포함한다. 상기 CPL 구조의 합산 수단은 PMOS 트랜지스터에 의해 발생되는 입력 커패시턴스를 줄임으로 인해서 상기 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다. 그리고 일반적인 CMOS LOGIC 구조의 상기 자리올림 수단은 출력 신호의 풀 스윙이 가능하고, 신뢰성이 높으며, 노이즈 마진이 우수하다. 이로써, 본 발명에 따른 상기 전가산기는 상기 CPL 구조와 상기 일반적인 CMOS LOGIC 구조의 장점만을 가짐으로써, 상기 가산 동작시, 종래의 기술에 따른 전가산기보다 적은 레이 아웃 면적과 적은 전류 소모 및 지연 시간을 가진다.

Description

반도체 장치의 전가산기(FULL ADDER OF SEMICONDUCTOR DEVICE)

본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 입력되는 신호들을 가산하는 전가산기(full adder)에 관한 것이다.

반도체 장치의 설계시 지금까지는 칩 면적(chip area)과 동작 속도가 중요한 이슈(issue)였으나, 최근에는 휴대용 시스템이 일반화됨에 따라 저전력 회로의 설계가 중요한 이슈로 등장했다. 도 1을 참조하면, 일반적인 전가산기는 논리 하이(logic high)를 전달하는 PMOS 트랜지스터들과 논리 로우(logic low)를 전달하는 NMOS 트랜지스터들을 이용하여 트랜지스터 카운트(transistor count)를 최적화한 구조이다. 상기 전가산기는 출력 신호의 풀 스윙(full swing)이 가능하고 그리고 신뢰성(reliability)이 높으며, 노이즈 마진(noise margin)이 우수하다. 그러나, 상기 전가산기는 상기 MOS 트랜지스터들에 의한 입력 커패시턴스(input capacitance) 및 지연(delay)이 큰 단점이다.

도 2를 참조하면, CPL(complementally pass-transistor logic) 구조의 전가산기는 상호 보완적인 입/출력 단자들을 가지며, 출력 단은 인버터들(I1, I2)로 구성된다. 상기 전가산기는 경우에 따라서 NMOS 트랜지스터들에 의해 출력 전압이 다운되는 것을 방지하기 위해 출력 단에 풀-업 PMOS 트랜지스터를 구비하기도 한다. 상기 CPL 구조의 상기 전가산기는 도 2와 같이 PMOS 트랜지스터가 없는 구조로 인해서 상기 입력 커패시턴스를 줄일 수 있고, 구조상 익스클루시브 오어 게이트(exclusive OR gate)를 쉽게 구현할 수 있고 그리고 상기 인버터들(I1, I2)을 사용하여 출력 구동 능력을 증가시킬 수 있다.

그러나, 상기 CPL 구조의 상기 전가산기는 PMOS 트랜지스터를 사용하지 않음으로 인해서 숏 서킷 커런트(short circuit current)가 증가하여 듀얼 레일(dual rail) 구조로 인해 트랜지스터의 증가가 불가피하다. 일반적인 구조의 상기 전가산기와 상기 CPL 구조의 상기 전가산기 이외에도 DPL(double pass-transistor logic)구조의 전가산기가 있다. 상기 DPL 구조의 상기 전가산기는 상기 CPL 구조의 전가산기와 같이 상호 보완적인 입/출력 단자를 가지지만, NMOS 트랜지스터들과 PMOS 트랜지스터들을 모두 사용하여 출력 전압의 풀 스윙을 가능하게 한 구조이다. 상기 DPL 구조의 전가산기는 상기 CPL 구조의 상기 전가산기는 PMOS 트랜지스터들에 의해 게이트 커패시턴스(gate capacitance)가 증가되는 문제점이 발생된다.

따라서 본 발명의 목적은 적은 레이 아웃 면적과, 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄인 전가산기를 제공하는 것이다.

도 1은 일반적인 전가산기의 구조를 보여주는 회로도;

도 2는 종래의 실시예에 따른 CPL 구조의 전가산기의 회로도 및;

도 3은 본 발명에 따른 전가산기의 상세 회로도이다.

*도면의 주요 부분에 대한 부호 설명

100 : 합산 수단 200 : 자리올림 수단

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 입력되는 입력 신호들을 가산한 합과 자리 올림값에 상응하는 제 1 및 제 2 출력 신호들을 출력하는 전가산기는 익스클루시브 오어 게이트 형태의 복수개의 MOS 트랜지스터들 및 인버터를 가지며, 상기 입력 신호들을 가산한 합에 상응하는 상기 제 1 출력 신호를 출력하는 합산 수단 및; CMOS LOGIC 형태의 복수 개의 MOS 트랜지스터들 및 인버터를 가지며, 상기 입력 신호들을 가산한 자리올림 값에 상응하는 상기 제 2 출력 신호를 출력하는 자리올림 수단을 포함한다.

(작용)

이와 같은 장치에 의해서, 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 3에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명의 신규한 전가산기는 CPL 구조의 합산 수단(100)과 일반적인 CMOS LOGIC 구조의 자리올림 수단(200)을 포함한다. 상기 CPL 구조의 합산 수단(100)은 PMOS 트랜지스터에 의해 발생되는 입력 커패시턴스를 줄임으로 인해서 상기 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다. 그리고 일반적인 CMOS LOGIC 구조의 상기 자리올림 수단(200)은 출력 신호의 풀 스윙이 가능하고, 신뢰성이 높으며, 노이즈 마진이 우수하다. 이로써, 본 발명에 따른 상기 전가산기는 상기 CPL 구조와 상기 일반적인 CMOS LOGIC 구조의 장점만을 가짐으로써, 상기 가산 동작시, 종래의 기술에 따른 전가산기보다 적은 레이 아웃 면적과 적은 전류 소모 및 지연 시간을 가진다.

이후의 설명에서 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.

도 3을 참조하면, 본 발명에 따른 전가산기는 합산 수단(100) 및 자리올림 수단(200)을 포함한다. 상기 합산 수단(100)은 CPL 구조의 MOS 트랜지스터들(N1, N2, ..., N7, N8, P1, P2) 및 인버터(I1)를 가지며, 외부로부터의 입력 신호들(A, B, C, D)을 카운트한다. 상기 자리올림 수단(200)은 일반적인 CMOS LOGIC 구조의 MOS 트랜지스터들(P1, ..., P5, N1, ..., N5) 및 인버터(I1)를 가지며, 상기 입력 신호들(A, B, C, D)을 가산하여 자리올림 값을 출력한다. 도 3의 상기 신호들(AB, BB, CB)은 상기 신호들(A, B, C)의 반전 신호이다.

상기한 바와 같이, 본 발명에 따른 신규한 전가산기는 상기 CPL 구조의 상기 합산 수단(100) 및 상기 일반적인 CMOS LOGIC 구조의 상기 자리올림 수단(200)을 포함한다. 상기 CPL 구조의 상기 합산 수단(100)은 구조상 익스클루시브 오어 게이트(exclusive OR gate)로 효율적으로 구현될 수 있다. 그리고 상기 일반적인 CMOS LOGIC 구조의 상기 자리올림 수단(200)은 상기 CPL 구조에서 발생하기 쉬운 트랜지스터 카운트(transistor count)를 줄일 수 있다.

이로써, 상기 CPL 구조의 합산 수단(100)은 PMOS 트랜지스터에 의해 발생되는 입력 커패시턴스를 줄임으로 인해서 상기 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다. 그리고 일반적인 CMOS LOGIC 구조의 상기 자리올림 수단(200)은 출력 신호의 풀 스윙이 가능하고, 신뢰성이 높으며, 노이즈 마진이 우수하다. 이로써, 본 발명에 따른 상기 전가산기는 상기 CPL 구조와 상기 일반적인 CMOS LOGIC 구조의 장점만을 가짐으로써, 상기 가산 동작시, 종래의 기술에 따른 전가산기보다 레이 아웃 면적을 줄이고 상기 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 상기 CPL 구조와 상기 일반적인 CMOS LOGIC 구조의 장점만을 가짐으로써, 상기 가산 동작시, 종래의 기술에 따른 전가산기보다 레이 아웃 면적을 줄이고 상기 가산 동작시 발생되는 전류 소모 및 지연 시간을 줄일 수 있다.

Claims (1)

1. 외부로부터 입력되는 입력 신호들을 가산한 합과 자리 올림 값에 상응하는 제 1 및 제 2 출력 신호들을 출력하는 전가산기에 있어서:

   익스클루시브 오어 게이트 형태의 복수개의 MOS 트랜지스터들 및 인버터를 가지며, 상기 입력 신호들을 가산한 합에 상응하는 상기 제 1 출력 신호를 출력하는 합산 수단 및;

   CMOS LOGIC 형태의 복수 개의 MOS 트랜지스터들 및 인버터를 가지며, 상기 입력 신호들을 가산한 자리올림 값에 상응하는 상기 제 2 출력 신호를 출력하는 자리올림 수단을 포함하는 것을 특징으로 하는 전가산기.