JP4115973B2 - 半導体装置および制御方法 - Google Patents

Description

本発明は半導体装置および制御方法に関する。

一般的に、アンテナスイッチ半導体回路が用いられる携帯電話機では、分岐するポート数が多くなった場合、動作制御のために制御入力端子数が多くなってきている。例えばＳＰ６Ｔ（single pole six through）スイッチではＲＦ端子７本に加え制御端子が６本必要であるため、パッケージの端子数が多くなり、小型化が困難であった。

また、電話機のプリント基板上の設計を行う場合にＲＦ端子７本の他に制御端子を６本引き回すことは占有面積が問題となり困難であった。パッケージのさらなる小型化の要請に応えるためには、制御端子数を削減する必要があり、この場合には、デコーダを用いることが考えられる。このデコーダは、入力端子に入力された信号を復号し、もとのデータを制御出力端子から出力するものである。

例えば３ビット・８ビットデコーダでは、入力条件が８通り有り、３つの入力端子に入力された信号を６つの出力端子から出力することができる。このように、デコーダを用いることで、例えば３ビットの入力から８ビットの出力を得ることができるので６本の入力端子を３本に減らすことができる。このため、入力端子の本数を減らすために３ビット・８ビット変換デコーダがスイッチ回路とともにスイッチモジュール内部に集積されることがある。

ここでデコーダを実現する方法としては、例えばＣＭＯＳなど待機電流がほとんど流れないデバイスを用いる方法がある。また、小型化や低コスト化の点でガリウム・ヒ素（ＧａＡｓ）スイッチ内部に集積されることも多い。

図１は従来のスイッチモジュールの構成を示すブロック図である。図１に示すように、スイッチモジュール１は、複数のＦＥＴ（Field Effect Transistor）を含むスイッチ回路２、デコーダ３、入力端子４１乃至４３、電源端子５、グランド（ＧＮＤ）端子６、ＲＦコモン端子７およびＲＦ端子８１乃至８６を含む。スイッチ回路２およびデコーダ３は、ガリウム・ヒ素（ＧａＡｓ）で構成されている。

図２は従来のスイッチモジュールにおける真理値表である。図２において、入力１乃至入力３は、入力端子４１乃至４３にそれぞれ入力される信号である。ＲＦ１乃至６−コモンは、ＲＦコモン端子７およびＲＦ端子８１乃至８６の接続状態を示す。Ｖｄｄ電圧は電源端子５に印加される電圧である。Ｉｄｄ電流は電源端子５からグランド端子６間に流れる静消費電流である。

各入力端子４１乃至４３に入力されたＨＩＧＨまたはＬＯＷの信号は、デコーダ３でデコードされ、スイッチ回路２のＦＥＴのゲートに入力される。ＦＥＴのオン、オフに応じてＲＦコモン端子７とＲＦ端子８１乃至８６間を選択的に接続する。しかしながら、デコーダ３をＧａＡｓで構成した場合、デコーダ３を駆動する電源Ｖｄｄにバイアスが印加されたとき、ＣＭＯＳのようにｎＭＯＳ、ｐＭＯＳの相補デバイスがないため、電源端子５とグランドラインの間が導通して静消費電流Ｉｄｄが常に流れてしまう。このため、消費電力を低減することができないという問題がある。

従って、本発明は上記問題点を解決し、消費電力を低減することができる半導体装置および制御方法を提供することを目的とする。

上記課題を解決するために、本発明は、請求項１に記載のように、所定の組み合わせの信号を入力して所定の出力をなすデコーダと電源制御回路とを備える半導体装置において、前記半導体装置は更に、第１の端子と複数の第２の端子間を選択的に接続する複数のスイッチトランジスタからなるスイッチ回路を含み、前記電源制御回路は、前記所定の組み合わせの信号のうち少なくとも１つの組み合わせが前記デコーダの入力端子に入力されることを検知することで、前記デコーダの電源を低下させる半導体装置である。本発明によれば、電源制御回路は、所定の組み合わせの信号のうち少なくとも１つの組み合わせがデコーダの入力端子に入力されることを検知することで、デコーダの電源を低下させることにより、デコーダの入力端子数を増やすことなく、デコーダに流れる電流を抑えることができ、消費電力を低減することができる。

前記電源制御回路は、請求項２に記載のように、前記デコーダの入力端子と並列に接続される検知の入力端子を備え、該入力端子への入力を検知することで前記デコーダの電源を低下させる。本発明によれば、デコーダの入力端子と並列に接続される検知の入力端子により入力端子への入力を検知してデコーダの電源を低下させることができる。

前記電源制御回路による電源の低下は、請求項３に記載のように、前記デコーダの電源端子と前記デコーダとの間を切断することによりなされる。本発明によれば、デコーダの電源端子とデコーダとの間を切断することによりデコーダに供給される電源を低下させることができる。これにより、デコーダの入力端子数を増やすことなく、デコーダに流れる電流を抑えることができ、消費電力を低減することができる。

前記電源制御回路は、請求項４に記載のように、前記デコーダの電源端子と前記デコーダとの間を切断するためのスイッチ手段を少なくとも１つ含む。本発明によれば、スイッチ手段を制御することで、電源端子とデコーダ間を切断することができる。

前記電源制御回路は、請求項５に記載のように、前記デコーダの電源端子と前記デコーダとの間を切断するための複数のスイッチ手段を含み、前記複数のスイッチ手段のうちの第１のスイッチ手段と第２のスイッチ手段は、共通の制御信号により制御される。本発明によれば、１つの制御信号により第１のスイッチ手段と第２のスイッチ手段を同時に制御することができる。

前記電源制御回路は、請求項６に記載のように、前記スイッチ手段を制御する制御信号を生成する生成回路を含む。本発明によれば、スイッチ手段を制御して、電源端子とデコーダ間をシャットダウンすることができる。また、前記電源制御回路は、請求項７に記載のように、前記デコーダの入力端子に入力される前記所定の組み合わせの信号に基づいて前記スイッチ手段を制御する制御信号を生成する生成回路を含む。本発明によれば、デコーダの入力端子数を増やすことなく、消費電力を低減することができる。また、従来と同じパッケージを使用することができる。

前記電源制御回路は、請求項８に記載のように、前記デコーダの入力端子と前記デコーダ間に、配線およびワイヤボンディングのうちのいずれか一方で接続される。本発明によれば、ワイヤボンディングで接続する場合、シャットダウン回路をワイヤホンディングによって使用不使用の選択を行うことができる。

本発明の半導体装置は更に、請求項９に記載のように、前記デコーダと前記電源制御回路と前記スイッチ回路とが単一または別のチップで形成される。

本発明の半導体装置は更に、請求項１０に記載のように、前記デコーダと電源制御回路が形成されたチップと前記スイッチ回路が形成されたチップとがワイヤボンディングで接続される。請求項１１に記載のように、前記デコーダと前記電源制御回路とが単一または別のチップで形成される。

本発明によれば、消費電力を低減することができる半導体装置および制御方法を提供できる。

以下に図面を参照して、本発明の実施の形態について説明する。

まず実施例１について説明する。図３は実施例１による半導体装置の構成を示すブロック図である。図３に示すように、半導体装置１００は、スイッチ回路２、デコーダ１０３、入力端子４１乃至４３、電源端子５、グランド端子６、ＲＦコモン端子７、ＲＦ端子８１乃至８６および電源制御回路１０９を含む。これらはパッケージ内に実装されている。なお、図１と同一箇所については同一符号を付して説明する。

この半導体装置１００はアンテナスイッチとして機能するものである。電源端子５にはデコーダ１０３を駆動する電源Ｖｄｄが供給される。スイッチ回路２は、ＲＦコモン端子（第１の端子）７とＲＦ端子（複数の第２の端子）８１乃至８６間を選択的に接続する複数のＦＥＴ（スイッチトランジスタ）２１乃至２６、抵抗Ｒ１乃至Ｒ６を含む。各ＦＥＴ２１乃至２６はデコーダ１０３からの出力によりゲートが制御される。ＲＦ端子８１乃至８６は送信と受信に割り当てられる。選択されたＦＥＴ２１乃至２６によって、ＲＦコモン端子７とＲＦ端子８１乃至８６間が接続される。

デコーダ１０３は、ＯＲ・ＮＯＲ回路３１乃至３３、ＮＯＲ回路３４乃至３９を含み、電源端子５とグランド端子６間に接続され、入力端子４１乃至４３から入力された組み合わせの信号をデコードして所定の信号を出力する。ＯＲ・ＮＯＲ回路３１乃至３３は、電源端子５側のノードＮ１とグランド端子６側のノードＮ２間に並列に接続される。ＯＲ・ＮＯＲ回路３１乃至３３は入力端子４１乃至４３から入力された信号が入力される。ＯＲ・ＮＯＲ回路３１乃至３３の出力は内部のデータバスに接続されている。また、ＮＯＲ回路３４乃至３９は電源端子５側のノードＮ１とグランド端子６側のノードＮ２間に並列に接続される。ＮＯＲ回路３４乃至３９は内部のデータバスから信号が入力される。ＮＯＲ回路３４乃至３９の出力はスイッチ回路２のＦＥＴ２１乃至２６のゲートに入力される。また、デコーダ１０３は例えばＧａＡｓからなるＭＥＳＦＥＴで構成されている。デコーダ１０３は３ビット・８ビットのものを例にとって説明するがこれ以外にも、例えば４ビット・１６ビットのデコーダを用いることもできる。この場合、出力端子数は２のｎ乗になる。

電源制御回路１０９は、ドレインスイッチＦＥＴ９１、抵抗９２、ロジック９３を含む。この電源制御回路１０９は、例えばＧａＡｓからなるＭＥＳ型電界効果トランジスタ（ＭＥＳＦＥＴ）で構成されている。電源制御回路１０９は、入力端子４１乃至４３とデコーダ１０３間に並列に接続されており、デコーダ１０３を駆動する電源が供給される電源端子５とデコーダ１０３間を切断する回路である。なお、電源制御回路１０９はバイアスをダウンして制御することもできる。電源制御回路１０９は、待機状態となる入力条件の信号が入力されたとき、電源端子５とデコーダ１０３を切断状態にする。待機状態のときにデコーダ１０３に流れる静消費電流Ｉｄｄを低減することができる。従って、電源制御回路１０９による電源の低下は、例えばデコーダ１０３の電源端子とデコーダ間を切断することによりなされるものである。なお、切断の場合については、電源制御回路１０９のドレインスイッチＦＥＴ９１によるリーク電流が発生することもある。

この電源制御回路１０９は、メタル配線またはワイヤボンディングによって入力端子４１乃至４３とデコーダ１０３間に並列接続されている。ワイヤボンディングで接続することで、電源制御回路１０９をワイヤホンディングによって使用不使用の選択を行うことができる。

ドレインスイッチＦＥＴ９１は、電源端子５とデコーダ１０３間を切断するためのスイッチ手段である。このドレインスイッチＦＥＴ９１は、ドレイン端子が電源端子５に接続され、ソース端子がデコーダ１０３に接続され、ゲート端子が抵抗９２を介してロジック９３に接続されている。

ロジック９３は、入力端子４１乃至４３から入力される信号の組み合わせのうちデコーダ１０３でデコード時に使用していない信号の組み合わせを用いて、ドレインスイッチＦＥＴ９１のゲートを制御する制御信号を生成する。このように、ロジック９３は、入力端子４１乃至４３に入力される信号に基づいて、ドレインスイッチＦＥＴ９１を制御する制御信号を生成するので、入力端子４１乃至４３の数を増やすことなく、消費電力を低減することができる。

ドレインスイッチＦＥＴ９１がオン状態のとき、電源端子５とデコーダ１０３間が接続される。ドレインスイッチＦＥＴ９１がオフ状態のとき、電源端子５とデコーダ１０３間が切断されて、電源端子５からデコーダ１０３に流れる静消費電流Ｉｄｄを減少できる。なお、半導体装置１００におけるデコーダ１０３と電源制御回路１０９とスイッチ回路２は、ＧａＡｓスイッチチップ１１０として単一のチップで形成されている。

図４は実施例１による半導体装置における真理値表である。図４において、入力１乃至入力３は入力端子４１乃至４３にそれぞれ入力される信号を示す。図中「Ｈ」がＨＩＧＨレベルの信号、「Ｌ」がＬＯＷレベルの信号である。３ビット８ビットデコーダでは、８通り（ＬＬＬ〜ＨＨＨ）あるロジック入力状態のうち、実際使用される入力信号の条件は６通りになる。その内使用しない入力条件の一つを待機状態と決めておく。ここでは入力条件のうち入力条件７を不使用、入力条件８を待機状態と決めている。または使用しない入力条件に対して全て待機状態としてもよい。ＲＦ１乃至６−コモンは、ＲＦコモン端子７およびＲＦ端子８１乃至８６の接続状態を示す。「ｏｎ」で接続状態、「ｏｆｆ」で未接続状態を示す。

Ｖｄｄ電圧は電源端子５に印加されるデコーダ１０３を駆動するための電圧であり、この例では３Ｖの電圧が電源端子５に供給されている。Ｉｄｄ電流は電源端子５からグランド端子６間に流れる静消費電流である。この例では、ドレインスイッチＦＥＴ９１がオン状態のとき、デコーダ１０３には１ｍＡの静消費電流Ｉｄｄが流れる。一方、ドレインスイッチＦＥＴ９１がオフ状態のとき、デコーダ１０３に０．０５ｍＡの静消費電流Ｉｄｄが流れる。０．０５ｍＡはロジックの消費電流であるが、デコーダの消費電流１ｍＡに比べて小さいものであり、実用上問題ないレベルである。これにより待機時の消費電力を低減することができる。

次に、実施例１の動作について説明する。通常状態では、各入力端子４１乃至４３に入力条件１から入力条件６の信号が入力され、この信号はデコーダ１０３でデコードされ、スイッチ回路２のＦＥＴ２１乃至２６のゲートに入力される。ＦＥＴ２１乃至２６の選択状態に応じて、ＲＦコモン端子７とＲＦ端子８１乃至８６間が選択的に接続される。また、通常状態では、電源制御回路１０９のドレインスイッチＦＥＴ９１がオン状態であるため、電源端子５に３Ｖの電圧が印加されている場合、デコーダ１０３には例えば１ｍＡの静消費電流Ｉｄｄが流れる。

一方、待機状態の場合、入力条件８の入力信号が入力端子４１乃至４３に入力されると、これらの信号が電源制御回路１０９のロジック９３に入力される。ロジック９３からの制御信号に応じて、ドレインスイッチＦＥＴ９１がオフ状態となり、デコーダ１０３が電源端子５と切断される。これにより、電源端子５にＶｄｄ電圧として３Ｖが供給されていても、デコーダ１０３に流れる静消費電流Ｉｄｄを例えば０．０５ｍＡ程度に抑えることができる。よって、待機状態の消費電力を低減することができる。

実施例１によれば、電源端子とデコーダ間を切断することで、デコーダに流れる電流を抑えることができるため、消費電力を低減することができる。これにより携帯電話の待ち受け時間を長くできる。また、電源制御回路を並列接続することにより、デコーダの入力端子数を増やすことなく、従来パッケージを使用することができる。なお、並列接続しない場合には、３本のコントロール端子の他に、電源制御回路用に設けた端子を用意し、その端子を介して外部からドレインスイッチのゲートをオンオフすることで切断動作を実施する必要があった。この場合には、外部の制御信号源ＩＣ側にコントロール端子３本の他に電源制御回路用の端子を追加する必要があるため、電話機全体が複雑化しコストアップしていた。

次に、実施例２について説明する。図５は実施例２による半導体装置の構成を示す図である。図５に示すように、半導体装置２００は、スイッチ回路２、デコーダ２０３、入力端子４１乃至４３、電源端子５、グランド端子６、ＲＦコモン端子７、ＲＦ端子８１乃至８６および電源制御回路２０９を含む。これらはパッケージ内に実装されている。なお、上記と同一箇所については同一符号を付して説明する。

スイッチ回路２は複数のＦＥＴ２１乃至２６および抵抗Ｒ１乃至Ｒ６を含み、各ＦＥＴ２１乃至２６はデコーダ２０３からの出力によりゲートが制御される。このスイッチ回路２はＧａＡｓで構成されている。選択されたＦＥＴ２１乃至２６によって、ＲＦコモン端子７とＲＦ端子８１乃至８６間が接続される。

デコーダ２０３は、ＯＲ・ＮＯＲ回路３１乃至３３、ＮＯＲ回路３４乃至３９を含み、入力端子４１乃至４３から入力された入力信号をデコードし、ＮＯＲ回路３４乃至３９から制御信号を出力する。このデコーダ２０３は、ＭＯＳ型電界効果トランジスタ（Metal Oxide Semiconductor FET：ＭＯＳＦＥＴ）で構成されている。ＭＯＳＦＥＴでデコーダ２０３を構成した場合、ＭＥＳＦＥＴで構成した場合と比べてデコーダ２０３の静消費電流Ｉｄｄをさらに小さくすることができる。これは、ＭＯＳＦＥＴを用いたロジックでは一般的にＣＭＯＳが用いられるが、ＣＭＯＳでは電源端子５とＧＮＤ側のｐＭＯＳ、ｎＭＯＳのどちらか一方のみしかオン状態にならないため電源端子５とグランド端子６間に貫通電流が流れないという相補動作が可能なため、貫通電流はロジックが静止状態ではほとんど流れないからである。

電源制御回路２０９は、ドレインスイッチＦＥＴ９１、抵抗９２およびロジック９３を含む。この電源制御回路２０９も、デコーダ２０３と同様に、ＭＯＳＦＥＴで構成されている。電源制御回路２０９をＭＯＳＦＥＴで構成することで、ＭＯＳＦＥＴでは、ドレインスイッチＦＥＴ９１がオフの時、デコーダ２０３にほとんど電流が流れないため、さらに静消費電流Ｉｄｄを抑えることができる。

実施例２の半導体装置２００では、デコーダ２０３と電源制御回路２０９がＭＯＳデコーダチップ２１０として単一のチップで形成されている。また、スイッチ回路２はＧａＡｓスイッチチップ２２０として単一のチップで形成されている。ＭＯＳデコーダチップ２１０とＧａＡｓスイッチチップ２２０間は、ワイヤボンディングで接続されている。

次に、実施例２の動作について説明する。通常状態では、各入力端子４１乃至４３に入力条件１から入力条件６の信号が入力され、この信号はデコーダ２０３でデコードされ、スイッチ回路２のＦＥＴ２１乃至２６のゲートに入力される。ＦＥＴ２１乃至２６の選択状態に応じて、ＲＦコモン端子７とＲＦ端子８１乃至８６間が選択的に接続される。また、通常状態では電源制御回路２０９のドレインスイッチＦＥＴ９１がオン状態であるので、電源端子５に３Ｖの電圧が印加されていると、デコーダ２０３には例えば０．１ｍＡの静消費電流Ｉｄｄが流れる。

一方、待機状態の場合、入力条件８の入力信号が入力端子４１乃至４３に入力されると、これらの信号が電源制御回路２０９のロジック９３に入力される。ロジック９３からの制御信号に応じて、ドレインスイッチＦＥＴ９１がオフ状態となり、デコーダ１０３が電源端子５と切断される。これにより、電源端子５にＶｄｄ電圧として３Ｖが供給されていても、デコーダ２０３に流れる静消費電流Ｉｄｄを例えば０．００５ｍＡ以下に抑えることができる。よって、待機状態の消費電力を低減することができる。

実施例２によれば、デコーダ２０３をＭＯＳＦＥＴで構成することで、ＭＥＳＦＥＴで構成した場合と比べてデコーダの静消費電流Ｉｄｄをさらに小さくできる。これにより消費電力をさらに低減することができる。これにより携帯電話の待ち受け時間を長くできる。

次に、実施例３について説明する。図６は実施例３による半導体装置の構成を示す図である。図６に示すように、半導体装置３００は、スイッチ回路２、デコーダ３０３、入力端子４１乃至４３、電源端子５、グランド端子６、ＲＦコモン端子７、ＲＦ端子８１乃至８６および電源制御回路３０９を含む。これらはパッケージ内に実装されている。なお、上記と同一箇所については同一符号を付して説明する。スイッチ回路２は、複数のＦＥＴ２１乃至２６および抵抗Ｒ１乃至Ｒ６を含み、各ＦＥＴ２１乃至２６はデコーダ３０３からの出力によりゲートが制御される。選択されたＦＥＴ２１乃至２６によって、ＲＦコモン端子７とＲＦ端子８１乃至８６間が接続される。

デコーダ３０３は、ＯＲ・ＮＯＲ回路３１乃至３３、ＮＯＲ回路３４乃至３９を含み、入力端子４１乃至４３から入力された入力信号をデコードし、ＮＯＲ回路３４乃至３９から制御信号を出力する。電源制御回路３０９は、二つのドレインスイッチＦＥＴ９１および９４、抵抗９２、ロジック９３を含む。実施例３の電源制御回路３０９は、ドレインスイッチＦＥＴ９４が追加されている。このため、電源制御回路３０９は、電源端子５とデコーダ３０３間を切断するための複数のスイッチ手段を含む。

この電源制御回路３０９は、入力端子４１乃至４３とデコーダ３０３との間に並列に接続されており、電源端子５とデコーダ３０３間を切断する。この電源制御回路３０９は、メタル配線またはワイヤボンディングによって入力端子４１乃至４３とデコーダ３０３間に並列接続されている。ドレインスイッチＦＥＴ９１は、ドレイン端子が電源端子５に接続され、ソース端子がデコーダ３０３に接続され、ゲート端子が抵抗９２を介してロジック９３に接続されている。ドレインスイッチＦＥＴ９４は、ドレイン端子とゲート端子がドレインスイッチＦＥＴ９１と共通に接続され、ソース端子がデコーダ３０３内に接続されている。このように接続することで、ドレインスイッチＦＥＴ９１および９４を共通の制御信号により制御することができる。

スイッチ回路２のＲＦ端子８１乃至８６は送信と受信に割り当てられる。これにより送信側のスイッチＦＥＴ２１乃至２６からは送信電力の一部がデコーダ３０３側へ漏洩してくる場合がある。この漏洩電力はデコーダ３０３の出力端子からドレインスイッチＦＥＴ９１へ入りさらには他のスイッチＦＥＴへと回り込んで不安定な動作を引き起こす場合がある。実施例３の電源制御回路３０９のように、ドレインスイッチＦＥＴ９１および９４を分離して二つ設けることでこの回り込みを回避することができる。

ロジック９３は、入力端子４１乃至４３から入力される信号の組み合わせのうちデコーダ３０３で使用していない入力状態を用いて、ドレインスイッチＦＥＴ９１および９４のゲートを制御する制御信号を生成する。ドレインスイッチＦＥＴ９１および９４がオン状態のとき、電源端子５とデコーダ３０３間が接続される。ドレインスイッチＦＥＴ９１および９４がオフ状態のとき、電源端子５とデコーダ３０３間が切断されて、電源端子５からデコーダ３０３に流れる静消費電流Ｉｄｄを減少させることができる。なお、半導体装置３００はデコーダ３０３と電源制御回路３０９とスイッチ回路２は、ＧａＡｓスイッチチップ３１０として単一のチップで形成されている。

実施例３によれば、スイッチの信号からの漏れ電力が発生した場合でも安定した動作を得ることができる。なお、実施例３で説明した電源制御回路を実施例２の電源制御回路に適用することもできる。

次に実施例４について説明する。図７は実施例４による半導体装置の構成を示すブロック図である。図７に示すように、半導体装置４００は、スイッチ回路２、デコーダ１０３、入力端子４１乃至４３、電源端子５、グランド端子６、ＲＦコモン端子７、ＲＦ端子８１乃至８６および電源制御回路４０９を含む。これらはパッケージ内に実装されている。なお、上記と同一箇所については同一符号を付して説明する。

電源制御回路４０９は、ロジック９３、ドレインスイッチ９５、端子９６ａ乃至９６ｃを含む。端子９６ａ乃至９６ｃは、デコーダ１０３の入力端子４１乃至４３と並列に接続される検知の入力端子である。ドレインスイッチ９５は、ＰＭＯＳトランジスタとしてチップにより形成されている。
つまり、ドレインスイッチ９５は、外つけＰＭＯＳ型のトランジスタで構成されている。電源制御回路４０９は、デコーダ１０３とは別のチップにより形成され、デコーダ１０３に接続される。この場合にも、電源制御回路４０９とデコーダ１０３は、同一のパッケージに実装される。本実施例は、実質的に外部ＩＣから制御する必要のある端子は、入力端子４１乃至４３の３本のみと他の実施例と同じ本数にとどめることができる。

以上実施例４によれば、実施例１のＧａＡｓ内部にドレインスイッチを用いる場合に比べてオン抵抗の低いＰＭＯＳトランジスタを用いることができるため、デコーダ１０３の印可されるＶｄｄの電圧降下がより少なく（ＰＭＯＳトランジスタのオン抵抗がＧａＡｓ内1部のドレインスイッチよりはるかに小さいため）、スイッチにかかるＨｉｇｈレベルをより高くできるのでスイッチの耐電力性を向上することができる。

上記実施例１乃至実施例４の半導体装置は、デコーダ、デコーダの入力端子およびデコーダを駆動する電源電圧が供給される電源端子とデコーダ間を切断する電源制御回路をパッケージ内に実装する工程と、電源制御回路がデコーダの入力端子とデコーダ間にワイヤボンディングで並列接続される工程とによって製造される。

また、実施例１乃至実施例４の半導体装置は、電源電圧が供給される電源端子とグランド端子間に接続されたデコーダに複数の入力信号が入力される工程と、前記複数の入力信号に基づいて、前記電源端子と前記グランド端子間を切断するために設けられたスイッチ手段を制御するための制御信号を生成する工程とによって制御される。

さらに、半導体装置を含む例えば携帯電話等の装置の省電力モードの制御方法において、前記省電力モードへの移行を指示する信号に基いて、前記デコーダの入力端子に前記デコーダの電源を低下させる所定の組み合わせの信号を入力することにより省電力モード時の制御がなされる。つまり、省電力モードへの移行を指示する信号が入力されたときに、この信号に基づいて、デコーダの入力端子にデコーダの電源を低下させる組み合わせ信号が入力される。これを電源制御回路が検知して、デコーダに供給される電源を低下させる。従って、デコーダに流れる電流を減少させることができ、消費電力を低減することができる。

また上記各実施例では携帯電話のアンテナスイッチに用いるデコーダについて用いる例について説明したが、本発明はアンテナスイッチ以外の例えば、異なる特性をもったフィルタを切り替える場合などにも適用可能である。各実施例の半導体装置はスイッチモジュールとして通信装置に搭載される。また追加の電源制御端子を設けることは、スイッチのパッケージ端子数が増える点に加え、制御信号を出力するＩＣ側に電源制御ダウン制御用出力端子と対応したソフトウエアを追加する必要がある。なお、ロジック９３が生成回路に対応する。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。また、本発明の電源制御回路は、デコーダの電源を切断する他に、この電源電圧を下げることでも本発明の効果を発揮するものである。ここで電源電圧を下げるとは、電源端子とデコーダ間を切断するのではなく、使用している電源電圧よりも電源電圧を下げることを含む。

従来のスイッチモジュールの構成を示すブロック図である。 従来のスイッチモジュールにおける真理値表である。 実施例１による半導体装置の構成を示すブロック図である。 実施例１による半導体装置における真理値表である。 実施例２による半導体装置の構成を示す図である。 実施例３による半導体装置の構成を示す図である。 実施例４による半導体装置の構成を示す図である。

符号の説明

１００、２００、３００、４００ 半導体装置
２ スイッチ回路
４１、４２、４３ 入力端子
５ 電源端子
６ グランド端子
７ ＲＦコモン端子
８１〜８６ ＲＦ端子
１０３、２０３、３０３ デコーダ
１０９、２０９、３０９、４０９ 電源制御回路
９１、９４ ドレインスイッチＦＥＴ
９３ ロジック

Claims (11)

1. 所定の組み合わせの信号を入力して所定の出力をなすデコーダと電源制御回路とを備える半導体装置において、
   前記半導体装置は更に、第１の端子と複数の第２の端子間を選択的に接続する複数のスイッチトランジスタからなるスイッチ回路を含み、
   前記電源制御回路は、前記所定の組み合わせの信号のうち少なくとも１つの組み合わせが前記デコーダの入力端子に入力されることを検知することで、前記デコーダの電源を低下させることを特徴とする半導体装置。
2. 前記電源制御回路は、前記デコーダの入力端子と並列に接続される検知の入力端子を備え、該入力端子への入力を検知することで前記デコーダの電源を低下させることを特徴とする請求項１記載の半導体装置。
3. 前記電源制御回路による電源の低下は、前記デコーダの電源端子と前記デコーダとの間を切断することによりなされることを特徴とする請求項１記載の半導体装置。
4. 前記電源制御回路は、前記デコーダの電源端子と前記デコーダとの間を切断するためのスイッチ手段を少なくとも１つ含むことを特徴とする請求項３記載の半導体装置。
5. 前記電源制御回路は、前記デコーダの電源端子と前記デコーダとの間を切断するための複数のスイッチ手段を含み、前記複数のスイッチ手段のうちの第１のスイッチ手段と第２のスイッチ手段は、共通の制御信号により制御されることを特徴とする請求項３記載の半導体装置。
6. 前記電源制御回路は、前記スイッチ手段を制御する制御信号を生成する生成回路を含むことを特徴とする請求項４または請求項５記載の半導体装置。
7. 前記電源制御回路は、前記デコーダの入力端子に入力される前記所定の組み合わせの信号に基づいて前記スイッチ手段を制御する制御信号を生成する生成回路を含むことを特徴とする請求項４または請求項５記載の半導体装置。
8. 前記電源制御回路は、前記デコーダの入力端子と前記デコーダ間に、配線およびワイヤボンディングのうちのいずれか一方で接続されることを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
9. 前記デコーダと前記電源制御回路と前記スイッチ回路とが単一または別のチップで形成されることを特徴とする請求項１から請求項８のいずれか一項に記載の半導体装置。
10. 前記デコーダと電源制御回路が形成されたチップと前記スイッチ回路が形成されたチップとがワイヤボンディングで接続されることを特徴とする請求項１から請求項８のいずれか一項に記載の半導体装置。
11. 前記デコーダと前記電源制御回路とが単一または別のチップで形成されることを特徴とする請求項１から請求項８のいずれか一項に記載の半導体装置。

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