JP3123599B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に半導体基板上に構成されるマイクロコンピュ
ータに内蔵されるソフトウエアプルアップ抵抗回路又は
ソフトウエアプルダウン抵抗回路を有する半導体集積回
路に好適に用いられる半導体集積回路に関する。
わり、特に半導体基板上に構成されるマイクロコンピュ
ータに内蔵されるソフトウエアプルアップ抵抗回路又は
ソフトウエアプルダウン抵抗回路を有する半導体集積回
路に好適に用いられる半導体集積回路に関する。
【０００２】
【従来の技術】マイクロコンピュータ（以下マイコンと
称す）は、外部機器を容易に制御すべく入力、出力また
は入出力端子を備える。マイコンは、外部機器から与え
られる電圧レベルをＣＰＵ（中央処理装置）に取り込み
処理を行うため、入力端子（入力モード時の入出力端子
を含む）には、ハイレベルまたはロウレベルを与える必
要があるが、外部機器の制御等の理由によりどちらのレ
ベルも与えることができない時には、一般にプルアップ
抵抗と称する電源と入力端子との間に抵抗素子を挿入し
て入力端子をハイレベルとする。前記抵抗素子は、外部
機器制御基板の高集積化の要求によりマイコンに内蔵さ
れる場合もある。
称す）は、外部機器を容易に制御すべく入力、出力また
は入出力端子を備える。マイコンは、外部機器から与え
られる電圧レベルをＣＰＵ（中央処理装置）に取り込み
処理を行うため、入力端子（入力モード時の入出力端子
を含む）には、ハイレベルまたはロウレベルを与える必
要があるが、外部機器の制御等の理由によりどちらのレ
ベルも与えることができない時には、一般にプルアップ
抵抗と称する電源と入力端子との間に抵抗素子を挿入し
て入力端子をハイレベルとする。前記抵抗素子は、外部
機器制御基板の高集積化の要求によりマイコンに内蔵さ
れる場合もある。
【０００３】そこで、マイコンに内蔵されるプルアップ
抵抗について、特開昭６２−２５９２９２号公報に開示
されたものを以下に説明する。図６において、Ｒｐはプ
ルアップ抵抗、Ｔｒ３はＶccからプルアップ抵抗Ｒｐを
通して外部端子ＩＮに流れる電流を遮断することを目的
とするＰチャネルＭＯＳトランジスタ、１４は外部回路
である。Ｔｒ１，Ｔｒ２はそれぞれＰチャネルＭＯＳト
ランジスタ，ＮチャネルＭＯＳトランジスタでＣＭＯＳ
インバータ回路を構成している。パワーセーブ信号ＰＳ
がロウレベルでＰチャネルＭＯＳトランジスタＴｒ３が
オン状態のときは、ＣＭＯＳインバータ回路の入力端子
がプルアップされ、外部回路１４の出力がハイレベルあ
るいはハイインピーダンス状態時には、内部回路にロウ
レベルの信号を供給し、ロウレベルの時にはハイレベル
の信号を内部回路に供給する。一方、パワーセーブ信号
ＰＳがハイレベルでＰチャネルＭＯＳトランジスタがオ
フ状態のときは、Ｖccからプルアップ抵抗Ｒｐを通して
外部端子ＩＮに流れる電流は遮断される。上記プルアッ
プ抵抗は特に外部回路の出力がハイインピーダンス状態
時に内部回路に固定のレベルを与えるものである。
抵抗について、特開昭６２−２５９２９２号公報に開示
されたものを以下に説明する。図６において、Ｒｐはプ
ルアップ抵抗、Ｔｒ３はＶccからプルアップ抵抗Ｒｐを
通して外部端子ＩＮに流れる電流を遮断することを目的
とするＰチャネルＭＯＳトランジスタ、１４は外部回路
である。Ｔｒ１，Ｔｒ２はそれぞれＰチャネルＭＯＳト
ランジスタ，ＮチャネルＭＯＳトランジスタでＣＭＯＳ
インバータ回路を構成している。パワーセーブ信号ＰＳ
がロウレベルでＰチャネルＭＯＳトランジスタＴｒ３が
オン状態のときは、ＣＭＯＳインバータ回路の入力端子
がプルアップされ、外部回路１４の出力がハイレベルあ
るいはハイインピーダンス状態時には、内部回路にロウ
レベルの信号を供給し、ロウレベルの時にはハイレベル
の信号を内部回路に供給する。一方、パワーセーブ信号
ＰＳがハイレベルでＰチャネルＭＯＳトランジスタがオ
フ状態のときは、Ｖccからプルアップ抵抗Ｒｐを通して
外部端子ＩＮに流れる電流は遮断される。上記プルアッ
プ抵抗は特に外部回路の出力がハイインピーダンス状態
時に内部回路に固定のレベルを与えるものである。
【０００４】
【発明が解決しようとする課題】上述した回路をマイコ
ンに内蔵するためには、いくつかの問題が存在する。通
常プルアップ抵抗の抵抗値は、数十Ｋオームである。し
かし、この抵抗を拡散抵抗等により半導体基板上に形成
した時の面積は、他の素子に比較して非常に大きくなる
ため半導体チップの面積を大きくしてしまう原因とな
る。また近年マイコンは低電圧動作の要求が多くなって
きたためマイコンに搭載する回路はすべて幅広い電圧で
の特性を保証することが求められる。
ンに内蔵するためには、いくつかの問題が存在する。通
常プルアップ抵抗の抵抗値は、数十Ｋオームである。し
かし、この抵抗を拡散抵抗等により半導体基板上に形成
した時の面積は、他の素子に比較して非常に大きくなる
ため半導体チップの面積を大きくしてしまう原因とな
る。また近年マイコンは低電圧動作の要求が多くなって
きたためマイコンに搭載する回路はすべて幅広い電圧で
の特性を保証することが求められる。
【０００５】本発明の目的は、半導体基板上での占有面
積を低減し、かつ幅広い動作電源電圧を保証できるプル
アップ抵抗回路又はプルダウン抵抗回路を提供すること
にある。
積を低減し、かつ幅広い動作電源電圧を保証できるプル
アップ抵抗回路又はプルダウン抵抗回路を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、高電圧側の電源と入力端子との間に設けられた複数
の絶縁ゲート型トランジスタを含むプルアップ抵抗回路
を有し、前記複数の絶縁ゲート型トランジスタは、同一
の信号をゲート入力とし、導通状態におけるドレイン電
極とソース電極との間の電圧−抵抗特性がそれぞれ異な
り、それぞれのドレイン電極とソース電極とがスイッチ
素子を介して接続され、前記スイッチ素子は、所望のプ
ルアップ抵抗値に応じて、接続状態と非接続状態とのど
ちらか一方が、それぞれ選択されることを特徴とする。
は、高電圧側の電源と入力端子との間に設けられた複数
の絶縁ゲート型トランジスタを含むプルアップ抵抗回路
を有し、前記複数の絶縁ゲート型トランジスタは、同一
の信号をゲート入力とし、導通状態におけるドレイン電
極とソース電極との間の電圧−抵抗特性がそれぞれ異な
り、それぞれのドレイン電極とソース電極とがスイッチ
素子を介して接続され、前記スイッチ素子は、所望のプ
ルアップ抵抗値に応じて、接続状態と非接続状態とのど
ちらか一方が、それぞれ選択されることを特徴とする。
【０００７】また、本発明の半導体集積回路は、低電圧
側の電源と入力端子との間に設けられた複数の絶縁ゲー
ト型トランジスタを含むプルダウン抵抗回路を有し、前
記複数の絶縁ゲート型トランジスタは、同一の信号をゲ
ート入力とし、導通状態におけるドレイン電極とソース
電極との間の電圧−抵抗特性がそれぞれ異なり、それぞ
れのドレイン電極とソース電極とがスイッチ素子を介し
て接続され、前記スイッチ素子は、所望のプルダウン抵
抗値に応じて、接続状態と非接続状態とのどちらか一方
が、それぞれ選択されることを特徴とする。
側の電源と入力端子との間に設けられた複数の絶縁ゲー
ト型トランジスタを含むプルダウン抵抗回路を有し、前
記複数の絶縁ゲート型トランジスタは、同一の信号をゲ
ート入力とし、導通状態におけるドレイン電極とソース
電極との間の電圧−抵抗特性がそれぞれ異なり、それぞ
れのドレイン電極とソース電極とがスイッチ素子を介し
て接続され、前記スイッチ素子は、所望のプルダウン抵
抗値に応じて、接続状態と非接続状態とのどちらか一方
が、それぞれ選択されることを特徴とする。
【０００８】なお、上記入力端子には上述したように、
入力モード時の入出力端子も含まれる。
入力モード時の入出力端子も含まれる。
【０００９】
【発明の実施の形態】まず、本発明にいたる経緯につい
て説明する。
て説明する。
【００１０】プルアップ抵抗は抵抗値が高すぎると十分
な電流を供給できずに、入力端子の電位を“Ｈ”レベル
にできない場合がある。一方、抵抗値が低すぎた場合に
は供給電流が増大して電圧を十分低減させることができ
なくなり、入力端子の電位を“Ｌ”レベルにできない場
合がある。したがって、プルアップ抵抗としては抵抗値
が所定の範囲内であることが求められる（プルダウン抵
抗の場合も同様である）。
な電流を供給できずに、入力端子の電位を“Ｈ”レベル
にできない場合がある。一方、抵抗値が低すぎた場合に
は供給電流が増大して電圧を十分低減させることができ
なくなり、入力端子の電位を“Ｌ”レベルにできない場
合がある。したがって、プルアップ抵抗としては抵抗値
が所定の範囲内であることが求められる（プルダウン抵
抗の場合も同様である）。
【００１１】本発明者は、プルアップ（又はプルダウ
ン）抵抗を半導体基板に形成した時の占有面積を低減す
るための方法として、プルアップ（又はプルダウン）抵
抗として絶縁ゲート型トランジスタであるＭＯＳトラン
ジスタを用いることを検討した。しかしながら、ＭＯＳ
トランジスタは図３（ａ）に示すようなＶDS−ＩDS特性
を示し、動作電源電圧が低電圧でソース電極とドレイン
電極間の電圧ＶDSが低い場合には抵抗（ＶDS／ＩDS）が
高くなるために、例えばユーザーがマイコンチップに加
える電源電圧について低電圧動作を行なおうとした場合
は、抵抗値が望まれる所定の範囲を超えてしまう場合が
あった。
ン）抵抗を半導体基板に形成した時の占有面積を低減す
るための方法として、プルアップ（又はプルダウン）抵
抗として絶縁ゲート型トランジスタであるＭＯＳトラン
ジスタを用いることを検討した。しかしながら、ＭＯＳ
トランジスタは図３（ａ）に示すようなＶDS−ＩDS特性
を示し、動作電源電圧が低電圧でソース電極とドレイン
電極間の電圧ＶDSが低い場合には抵抗（ＶDS／ＩDS）が
高くなるために、例えばユーザーがマイコンチップに加
える電源電圧について低電圧動作を行なおうとした場合
は、抵抗値が望まれる所定の範囲を超えてしまう場合が
あった。
【００１２】本発明の半導体集積回路は、複数のＭＯＳ
トランジスタの中からユーザの動作電源電圧で最適なソ
ース電極とドレイン電極間の電圧−抵抗特性のＭＯＳト
ランジスタを選択し、プルアップ（又はプルダウン）抵
抗としたものである。すなわち、例えば、図３（ｂ）の
Ａ，Ｂに示すようなＶDS−ＩDS特性を示す二つのＭＯＳ
トランジスタを形成し、ユーザーが低電圧動作を行なお
うとした場合は、低電圧領域でより抵抗値が小さい特性
ＢのＭＯＳトランジスタを選択し、ユーザーが高電圧動
作を行なおうとした場合は、高電圧領域でより抵抗値が
大きい特性ＡのＭＯＳトランジスタを選択する。このよ
うにすることで、図３（ｃ）に示すようにユーザの動作
電源電圧で抵抗値の変動が少ない（ＶDS−ＩDS特性が直
線に近い）好適な抵抗値を有するプルアップ（又はプル
ダウン）抵抗を構成することができる。
トランジスタの中からユーザの動作電源電圧で最適なソ
ース電極とドレイン電極間の電圧−抵抗特性のＭＯＳト
ランジスタを選択し、プルアップ（又はプルダウン）抵
抗としたものである。すなわち、例えば、図３（ｂ）の
Ａ，Ｂに示すようなＶDS−ＩDS特性を示す二つのＭＯＳ
トランジスタを形成し、ユーザーが低電圧動作を行なお
うとした場合は、低電圧領域でより抵抗値が小さい特性
ＢのＭＯＳトランジスタを選択し、ユーザーが高電圧動
作を行なおうとした場合は、高電圧領域でより抵抗値が
大きい特性ＡのＭＯＳトランジスタを選択する。このよ
うにすることで、図３（ｃ）に示すようにユーザの動作
電源電圧で抵抗値の変動が少ない（ＶDS−ＩDS特性が直
線に近い）好適な抵抗値を有するプルアップ（又はプル
ダウン）抵抗を構成することができる。
【００１３】そして、半導体基板上に占有する面積は、
複数のＭＯＳトランジスタと、これらのＭＯＳトランジ
スタを選択する手段（例えば、接続配線やトランジスタ
等で構成される論理回路）のみであるので、従来の拡散
抵抗等の抵抗素子を用いた方法よりも占有面積を小さく
することが可能である。また、複数のＭＯＳトランジス
タを選択できることにより幅広い動作電源電圧を保証す
ることを可能にする。
複数のＭＯＳトランジスタと、これらのＭＯＳトランジ
スタを選択する手段（例えば、接続配線やトランジスタ
等で構成される論理回路）のみであるので、従来の拡散
抵抗等の抵抗素子を用いた方法よりも占有面積を小さく
することが可能である。また、複数のＭＯＳトランジス
タを選択できることにより幅広い動作電源電圧を保証す
ることを可能にする。
【００１４】次に、本発明の実施形態について図面を参
照しながら説明する。
照しながら説明する。
【００１５】図１は、本発明によるプルアップ抵抗回路
の実施の形態を示す回路図である。図１を参照すると、
ＰチャネルＭＯＳトランジスタ１および２が電源電圧
（高圧側の電源電圧）ＶDDと入力端子５に直列接続で挿
入され、いずれのゲート電極にも、ソフトウエアにより
ハイレベルでイネーブルになるＥＮＡＢＬＥ信号が供給
されている。また、ＰチャネルＭＯＳトランジスタ１お
よび２の接続点Ａには、電源電圧との間を接続または非
接続とするためのスイッチ３と、入力端子５との間を接
続または非接続とするためのスイッチ４とが接続され
る。ここでは、スイッチ３，４がＭＯＳトランジスタの
選択を行う。ＰチャネルＭＯＳトランジスタ１が低電圧
（例えば２Ｖ）時に使用するＭＯＳトランジスタ、Ｐチ
ャネルＭＯＳトランジスタ２が高電圧（例えば５Ｖ）時
に使用するＭＯＳトランジスタである。
の実施の形態を示す回路図である。図１を参照すると、
ＰチャネルＭＯＳトランジスタ１および２が電源電圧
（高圧側の電源電圧）ＶDDと入力端子５に直列接続で挿
入され、いずれのゲート電極にも、ソフトウエアにより
ハイレベルでイネーブルになるＥＮＡＢＬＥ信号が供給
されている。また、ＰチャネルＭＯＳトランジスタ１お
よび２の接続点Ａには、電源電圧との間を接続または非
接続とするためのスイッチ３と、入力端子５との間を接
続または非接続とするためのスイッチ４とが接続され
る。ここでは、スイッチ３，４がＭＯＳトランジスタの
選択を行う。ＰチャネルＭＯＳトランジスタ１が低電圧
（例えば２Ｖ）時に使用するＭＯＳトランジスタ、Ｐチ
ャネルＭＯＳトランジスタ２が高電圧（例えば５Ｖ）時
に使用するＭＯＳトランジスタである。
【００１６】スイッチの接続および非接続は、ユーザの
動作電源電圧範囲により決定できるので半導体製造工程
における配線工程にて行い、スイッチ３，４のいずれか
を選択する。例えばユーザが低電圧を選択すれば、Ｐチ
ャネルＭＯＳトランジスタ２のソース・ドレイン間をア
ルミ配線で短絡し（スイッチ４が接続状態）、ユーザが
高電圧を選択すれば、ＰチャネルＭＯＳトランジスタ１
のソース・ドレイン間をアルミ配線で短絡する（スイッ
チ３が接続状態）。
動作電源電圧範囲により決定できるので半導体製造工程
における配線工程にて行い、スイッチ３，４のいずれか
を選択する。例えばユーザが低電圧を選択すれば、Ｐチ
ャネルＭＯＳトランジスタ２のソース・ドレイン間をア
ルミ配線で短絡し（スイッチ４が接続状態）、ユーザが
高電圧を選択すれば、ＰチャネルＭＯＳトランジスタ１
のソース・ドレイン間をアルミ配線で短絡する（スイッ
チ３が接続状態）。
【００１７】したがって、半導体製造工程が終了した時
点で既に使用するＰチャネル型ＭＯＳトランジスタが決
定されているので、ユーザは、ソフトウエアにより入力
端子にプルアップ抵抗を接続するためのレジスタに対し
てアクティブになる命令を行うだけでプルアップ抵抗を
接続することが可能となる。
点で既に使用するＰチャネル型ＭＯＳトランジスタが決
定されているので、ユーザは、ソフトウエアにより入力
端子にプルアップ抵抗を接続するためのレジスタに対し
てアクティブになる命令を行うだけでプルアップ抵抗を
接続することが可能となる。
【００１８】本実施形態はＭＯＳトランジスタを２個設
けて本発明に係わるプルアップ抵抗を構成できるので、
図６のように、拡散抵抗の抵抗素子とＭＯＳトランジス
タとを設けた場合に比べ２０％以上占有面積の低減を図
ることができた。なお、拡散抵抗は占有面積の低減が困
難である一方、ＭＯＳトランジスタは半導体製造技術の
進展により占有面積のさらなる低減が可能であり、本発
明により占有面積のさらなる低減も可能となる。
けて本発明に係わるプルアップ抵抗を構成できるので、
図６のように、拡散抵抗の抵抗素子とＭＯＳトランジス
タとを設けた場合に比べ２０％以上占有面積の低減を図
ることができた。なお、拡散抵抗は占有面積の低減が困
難である一方、ＭＯＳトランジスタは半導体製造技術の
進展により占有面積のさらなる低減が可能であり、本発
明により占有面積のさらなる低減も可能となる。
【００１９】次に、本発明に係わる参考例について図面
を参照しながら説明する。図２は本発明によるプルアッ
プ抵抗回路の参考例を示す回路図である。図２を参照す
ると、電源電圧ＶDDおよび入力端子８の間に低電圧用の
Ｐチャネル型ＭＯＳトランジスタ６と高電圧用のＰチャ
ネル型ＭＯＳトランジスタ７とをそれぞれ挿入する。制
御信号としては、前記ＥＮＡＢＬＥ信号とソフトウエア
により低電圧用か高電圧用かを選択するレジスタに対し
て低電圧用Ｐチャネル型ＭＯＳトランジスタを使用する
ならば論理レベルをロウレベルに、高電圧用Ｐチャネル
型ＭＯＳトランジスタを使用するならば論理レベルがハ
イレベルになるＨＩＧＨ信号が接続される。ここではＭ
ＯＳトランジスタの選択をおこなうのはインバータ、Ｎ
ＡＮＤ回路からなる論理回路となる。
を参照しながら説明する。図２は本発明によるプルアッ
プ抵抗回路の参考例を示す回路図である。図２を参照す
ると、電源電圧ＶDDおよび入力端子８の間に低電圧用の
Ｐチャネル型ＭＯＳトランジスタ６と高電圧用のＰチャ
ネル型ＭＯＳトランジスタ７とをそれぞれ挿入する。制
御信号としては、前記ＥＮＡＢＬＥ信号とソフトウエア
により低電圧用か高電圧用かを選択するレジスタに対し
て低電圧用Ｐチャネル型ＭＯＳトランジスタを使用する
ならば論理レベルをロウレベルに、高電圧用Ｐチャネル
型ＭＯＳトランジスタを使用するならば論理レベルがハ
イレベルになるＨＩＧＨ信号が接続される。ここではＭ
ＯＳトランジスタの選択をおこなうのはインバータ、Ｎ
ＡＮＤ回路からなる論理回路となる。
【００２０】したがって、ユーザは２つのレジスタに対
して命令を行うことでプルアップ抵抗を接続できる。
して命令を行うことでプルアップ抵抗を接続できる。
【００２１】本参考例はＭＯＳトランジスタを２個、Ｎ
ＡＮＤ回路２個、インバータ１個設けることでプルアッ
プ抵抗とＭＯＳトランジスタ選択のための手段を構成で
きるので、図６のように、拡散抵抗の抵抗素子とＭＯＳ
トランジスタを設けた場合に比べ、７％以上占有面積の
低減を図ることができた。なお、拡散抵抗は占有面積の
低減が困難である一方、ＭＯＳトランジスタやインバー
タ等の回路は半導体製造技術の進展により占有面積のさ
らなる低減が可能であり、本参考例により占有面積のさ
らなる低減も可能となる。
ＡＮＤ回路２個、インバータ１個設けることでプルアッ
プ抵抗とＭＯＳトランジスタ選択のための手段を構成で
きるので、図６のように、拡散抵抗の抵抗素子とＭＯＳ
トランジスタを設けた場合に比べ、７％以上占有面積の
低減を図ることができた。なお、拡散抵抗は占有面積の
低減が困難である一方、ＭＯＳトランジスタやインバー
タ等の回路は半導体製造技術の進展により占有面積のさ
らなる低減が可能であり、本参考例により占有面積のさ
らなる低減も可能となる。
【００２２】本発明はプルアップ抵抗を用いた半導体集
積回路だけでなく、プルダウン抵抗を用いた半導体集積
回路に用いることができる。図４、図５はそれぞれ図
１、２に対応するものであり、図４において１１，１２
はＮチャネル型ＭＯＳトランジスタであり、図５におい
て１６，１７はＮチャネル型ＭＯＳトランジスタであ
る。図４に示すように、Ｎチャネル型ＭＯＳトランジス
タ１１，１２はＧＮＤ（低圧側の電源電圧）と入力端子
５との間に直列接続で挿入されている。また図５に示す
ように、Ｎチャネル型ＭＯＳトランジスタ１６，１７は
ＧＮＤと入力端子５との間に並列接続で挿入されてい
る。図４、図５の半導体集積回路の構成及び動作は図
１、図２と略同様なのでここでは説明を略する。
積回路だけでなく、プルダウン抵抗を用いた半導体集積
回路に用いることができる。図４、図５はそれぞれ図
１、２に対応するものであり、図４において１１，１２
はＮチャネル型ＭＯＳトランジスタであり、図５におい
て１６，１７はＮチャネル型ＭＯＳトランジスタであ
る。図４に示すように、Ｎチャネル型ＭＯＳトランジス
タ１１，１２はＧＮＤ（低圧側の電源電圧）と入力端子
５との間に直列接続で挿入されている。また図５に示す
ように、Ｎチャネル型ＭＯＳトランジスタ１６，１７は
ＧＮＤと入力端子５との間に並列接続で挿入されてい
る。図４、図５の半導体集積回路の構成及び動作は図
１、図２と略同様なのでここでは説明を略する。
【００２３】
【発明の効果】以上説明したように本発明の半導体集積
回路は、複数の絶縁ゲート型トランジスタと、動作電源
電圧により使用するトランジスタを選択する手段とを有
するので、従来拡散抵抗等の抵抗素子でプルアップ（又
はプルダウン）抵抗を実現していた場合より実装面積を
小さくすることができ、また幅広い動作電源電圧を保証
することが可能となる。
回路は、複数の絶縁ゲート型トランジスタと、動作電源
電圧により使用するトランジスタを選択する手段とを有
するので、従来拡散抵抗等の抵抗素子でプルアップ（又
はプルダウン）抵抗を実現していた場合より実装面積を
小さくすることができ、また幅広い動作電源電圧を保証
することが可能となる。
【図１】本発明の実施形態の回路図である。
【図２】本発明の参考例の回路図である。
【図３】本発明を説明するための特性図である。
【図４】本発明の他の実施形態の回路図である。
【図５】本発明の他の参考例の回路図である。
【図６】従来例のプルアップ抵抗を用いた半導体集積回
路の回路図である。
路の回路図である。
１，２，６，７ Ｐチャネル型ＭＯＳトランジスタ １１，１２，１６，１７ Ｎチャネル型ＭＯＳトラン
ジスタ ３，４ スイッチ素子 Ｒｐ 抵抗素子 ５，８ 入力端子 １４ 外部回路
ジスタ ３，４ スイッチ素子 Ｒｐ 抵抗素子 ５，８ 入力端子 １４ 外部回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (2)
- 【請求項１】 高電圧側の電源と入力端子との間に設け
られた複数の絶縁ゲート型トランジスタを含むプルアッ
プ抵抗回路を有し、 前記複数の絶縁ゲート型トランジスタは、同一の信号を
ゲート入力とし、導通状態におけるドレイン電極とソー
ス電極との間の電圧−抵抗特性がそれぞれ異なり、それ
ぞれのドレイン電極とソース電極とがスイッチ素子を介
して接続され、 前記スイッチ素子は、所望のプルアップ抵抗値に応じ
て、接続状態と非接続状態とのどちらか一方が、それぞ
れ選択されることを特徴とする半導体集積回路。 - 【請求項２】 低電圧側の電源と入力端子との間に設け
られた複数の絶縁ゲート型トランジスタを含むプルダウ
ン抵抗回路を有し、 前記複数の絶縁ゲート型トランジスタは、同一の信号を
ゲート入力とし、導通状態におけるドレイン電極とソー
ス電極との間の電圧−抵抗特性がそれぞれ異なり、それ
ぞれのドレイン電極とソース電極とがスイッチ素子を介
して接続され、 前記スイッチ素子は、所望のプルダウン抵抗値に応じ
て、接続状態と非接続状態とのどちらか一方が、それぞ
れ選択されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09226167A JP3123599B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09226167A JP3123599B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168546A JPH1168546A (ja) | 1999-03-09 |
| JP3123599B2 true JP3123599B2 (ja) | 2001-01-15 |
Family
ID=16840930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09226167A Expired - Fee Related JP3123599B2 (ja) | 1997-08-22 | 1997-08-22 | 半導体集積回路 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100875729B1 (ko) | 2007-01-16 | 2008-12-26 | 삼성전자주식회사 | Ｍｏｓｆｅｔ회로 구조 및 상기 ｍｏｓｆｅｔ 회로 구조를채용한 ｃｍｏｓ 증폭기 |
-
1997
- 1997-08-22 JP JP09226167A patent/JP3123599B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1168546A (ja) | 1999-03-09 |
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