JP2002152031A - 入出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧用のトランジスタを用いずに、駆動電
源電圧よりも高電位の入力信号の入力を可能にする入出
力バッファ回路を得ること。 【解決手段】 出力ドライバを構成するＰＭＯＳトラン
ジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を、高
耐圧用ではなく通常のＭＯＳトランジスタとし、それら
ＭＯＳトランジスタのドレインと外部端子１７との間に
抵抗２０を挿入す。なお、抵抗２０は、外部端子１７か
らＰＭＯＳトランジスタＭＰ１の寄生ダイオード１５を
介して電源端子１２へと導かれる電流路が形成される場
合に、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトラ
ンジスタＭＮ１のドレイン電位がそれらＭＯＳトランジ
スタの印加可能電圧以下でありかつ入力バッファ１６の
スレッショルドレベル以上の電位となるような電位降下
を生じせしめる抵抗値とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部端子から自
己の電源電圧よりも高い電圧の信号が入力された場合に
も、正常に信号の入出力制御おこなうことができる入出
力バッファ回路に関するものである。

【０００２】

【従来の技術】半導体製造プロセスの微細化にともな
い、ワンチップ化された半導体集積回路（以下、単にＩ
Ｃと称する。）を駆動させる電源電圧は低下する傾向に
ある。その一方で、実際に流通している電子デバイス
は、仕様の異なる複数のＩＣを同一のプリント基板上に
備えて構築されることが多い。よって、同一の電子デバ
イス上において、従来の仕様である高電圧駆動のＩＣと
今後の潮流となる低電圧駆動のＩＣが混在している状態
が生じる場合があり、この場合、ＩＣに自己の電源電圧
よりも高い電圧の入力信号が入力される場合がある。

【０００３】一般に、ＩＣは、外部端子の直前段に、信
号の入出力制御をおこなう入出力バッファ回路を備えて
おり、外部端子を介して入出力される信号は、この入出
力バッファ回路を経由する。図５は、従来の入出力バッ
ファ回路の回路図およびその動作を説明するための説明
図である。

【０００４】図５において、ＩＣ１００は、信号線９に
接続された外部端子１７を具備し、その外部端子１７の
直前段において、出力ドライバを構成するＰＭＯＳトラ
ンジスタＭＰおよびＮＭＯＳトランジスタＭＮと、外部
端子１７からの信号を入力する入力バッファ１６と、Ｎ
ＡＮＤゲート３１と、ＮＯＲゲート３２と、インバータ
３３と、から構成された入出力バッファ回路を備えてい
る。

【０００５】ここで、ＰＭＯＳトランジスタＭＰは、ソ
ースを電源端子１２に接続し、ドレインを外部端子１７
に接続しており、ＮＭＯＳトランジスタＭＮは、ソース
を接地し、ドレインを外部端子１７に接続している。

【０００６】また、ＮＯＲゲート３２は、入力端子の一
方に出力データを入力し、入力端子の他方に出力イネー
ブル信号を入力するとともに、出力端子をＮＭＯＳトラ
ンジスタＭＮのゲートに接続している。インバータ３３
は、上記出力イネーブル信号を入力し、反転した出力を
ＮＡＮＤゲート３１の入力端子の一方に入力する。ＮＡ
ＮＤゲート３１の入力端子の他方は、上記出力データを
入力し、出力端子をＰＭＯＳトランジスタＭＰのゲート
に接続している。

【０００７】以下に、この入出力バッファ回路の動作に
ついて説明する。まず、出力イネーブル信号を論理レベ
ル“Ｌ”とした出力モードの場合、論理レベル“Ｈ”の
出力データに対し、ＰＭＯＳトランジスタＭＰはオン状
態となり、ＮＭＯＳトランジスタＭＮはオフ状態となる
ため、外部端子１７には電源端子１２によって供給され
る電源電圧に等しい電位が与えられ、論理レベル“Ｈ”
の信号が出力される。

【０００８】逆に、論理レベル“Ｌ”の出力データに対
しては、ＰＭＯＳトランジスタＭＰはオフ状態となり、
ＮＭＯＳトランジスタＭＮはオン状態となるため、外部
端子１７は接地電位に等しくなり、論理レベル“Ｌ”の
信号が出力される。すなわち、出力イネーブル信号が論
理レベル“Ｌ”である場合には、ＰＭＯＳトランジスタ
ＭＰおよびＮＭＯＳトランジスタＭＮの互いに接続され
たドレインを介して、出力データが示す論理レベルの信
号がそのまま外部端子１７から出力されることになる。

【０００９】一方、出力イネーブル信号を論理レベル
“Ｈ”とした入力モードの場合、ＰＭＯＳトランジスタ
ＭＰおよびＮＭＯＳトランジスタＭＮはともにオフ状態
となる。すなわち、外部端子１７は、高インピーダンス
状態となり、外部へと出力される信号は、出力データの
論理状態に関わらず、不定状態となる。そして、この状
態において、外部から外部端子１７に入力された信号
は、入力バッファ１６に入力され、入力データとして処
理される。

【００１０】ここでは、図示するように、ＩＣ１００の
外部端子１７は、信号線９を介して、他のＩＣ２００が
具備する外部端子５１と接続されており、ＩＣ２００が
備える入出力バッファ回路５６から出力された信号を入
力する。ここで、ＩＣ２００の内部回路は、ＩＣ１００
の内部回路を駆動する電源電圧よりも高い電圧で駆動し
ている。図中においては、電源端子１１から供給される
電源電圧は、電源端子１２から供給される電源電圧より
も高い。このため、ＩＣ１００に入力される信号は、Ｉ
Ｃ１００の駆動電源電圧よりも高い電圧の信号、すなわ
ち電源端子１２によって与えられる電圧以上の信号が入
力される場合がある。

【００１１】外部端子１７に、ＩＣ２００の駆動電源電
圧、すなわち電源端子１１から供給される電圧の信号が
入力されると、図示するように、ＰＭＯＳトランジスタ
ＭＰの寄生ダイオード１５を介して、電源端子１２へと
電流が流れてしまう。この電流は、ＩＣ１００内の各種
回路に供給される電源電圧を不安定にし、誤動作を引き
起こしたり、ＰＭＯＳトランジスタＭＰを破壊する原因
となる。

【００１２】そこで、従来の入出力バッファ回路では、
ＩＣ１００にＩＣ２００の駆動電源電圧と同電位の電圧
を得る電源端子１３を設け、この電源端子１３から供給
される電圧を、ＰＭＯＳトランジスタＭＰのバックゲー
トに印加している。これにより、外部端子１７とＰＭＯ
ＳトランジスタＭＰのバックゲート電位が同電位とな
り、寄生ダイオード１５を介して電源端子１２へと電流
が流れてしまうのを阻止している。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
入出力バッファ回路では、上記したように、出力ドライ
バを構成するＰＭＯＳトランジスタＭＰおよびＮＭＯＳ
トランジスタＭＮのドレインに、他の内部回路を構成す
る他のトランジスタに印加される以上の高い電圧が印加
されることから、そのＰＭＯＳトランジスタＭＰおよび
ＮＭＯＳトランジスタＭＮを高耐圧のものに選択する必
要があった。また、プロセスの微細化が進むに連れ、高
耐圧のトランジスタの実現自体も困難となっていた。

【００１４】また、ＰＭＯＳトランジスタＭＰのバック
ゲート電位は、電源端子１２に接続されたソースの電位
よりも高くなるため、ＰＭＯＳトランジスタＭＰのトラ
ンジスタ能力が低くなり、通常のトランジスタと同等の
駆動能力を実現するためにはそのトランジスタサイズを
大きくする必要があった。さらに、ＩＣ１００に、内部
回路の駆動電源電圧を供給する電源端子１２とは別に、
その高電圧を供給する電源端子１３が必要であるという
問題があった。

【００１５】この発明は上記問題点を解決するためにな
されたもので、高耐圧用のトランジスタを用いずに、駆
動電源電圧よりも高電位の入力信号の入力を可能にする
入出力バッファ回路を得ることを目的とする。

【００１６】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる入出力バッファ
回路にあっては、入力バッファと、ドレイン同士を接続
して出力ドライバを構成するＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタと、前記出力ドライバに対し、
出力データを外部端子から外部に出力する出力モードと
前記外部端子から入力データを前記入力バッファに入力
する入力モードとを出力イネーブル信号に応じて切り替
える出力切替回路と、を具備した入出力バッファ回路に
おいて、前記外部端子に自己の入出力バッファ回路を駆
動させる電源電位よりも高い電位の信号が入力されるこ
とで、前記外部端子から前記ＰＭＯＳトランジスタの寄
生ダイオードを介して電源端子へと導かれる電流路が形
成される場合に、前記ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタのドレイン電位が、当該ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタの印加可能電圧以
下でありかつ前記入力バッファのスレッショルドレベル
以上の電位となるように、前記外部端子の電位を降下さ
せる抵抗を、前記ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのドレインと前記外部端子との間の前記電
流路上に設けたことを特徴とする。

【００１７】この発明によれば、出力ドライバを構成す
るＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの
ドレインと外部端子との間に抵抗を挿入しているので、
外部端子に、自己の入出力バッファ回路を駆動する電源
電位よりも高い電位の信号が入力された場合であって
も、その信号の電位を、上記抵抗による電位降下によっ
て降下させることができ、上記ＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタのドレインに常にそれらＭＯ
Ｓトランジスタの印加可能電圧未満の電圧を印加させる
ことができる。

【００１８】つぎの発明にかかる入出力バッファ回路に
あっては、上記発明において、前記外部端子の電位と前
記電源電位とを比較する比較回路を備え、前記出力切替
回路は、前記比較回路の比較結果を入力し、当該比較結
果が、前記外部端子の電位が前記電源電位よりも高いこ
とを示す場合に、ソースを接地端子に接続した前記ＮＭ
ＯＳランジスタをオン状態にすることを特徴とする。

【００１９】この発明によれば、比較回路によって外部
端子の電位が電源電位よりも高いと判定された場合に、
ソースを接地した上記ＮＭＯＳトランジスタをオン状態
にするので、外部端子から上記抵抗を経由する電流を接
地端子へと導くことができる。

【００２０】つぎの発明にかかる入出力バッファ回路に
あっては、上記発明において、前記外部端子の電位と前
記電源電位とを比較する比較回路と、前記比較回路の比
較結果を入力し、当該比較結果が、前記外部端子の電位
が前記電源電位よりも高いことを示す場合に、前記ＰＭ
ＯＳトランジスタのバックゲート電位を接地電位に一致
させ、当該比較結果が、前記外部端子の電位が前記電源
電位以下であることを示す場合に、前記ＰＭＯＳトラン
ジスタのバックゲート電位を電源電位に一致させるバッ
クゲート電位切替回路と、を備えたことを特徴とする。

【００２１】この発明によれば、比較回路によって外部
端子の電位が電源電位よりも高いと判定された場合に、
上記ＰＭＯＳトランジスタのバックゲート電位を接地電
位に一致させるので、その場合に、電流を、外部端子か
ら上記抵抗、上記ＰＭＯＳトランジスタの寄生ＰＮＰト
ランジスタおよび上記ＰＭＯＳトランジスタのウエル抵
抗を経由して接地端子へと導くことができる。

【００２２】つぎの発明にかかる入出力バッファ回路に
あっては、上記発明において、前記外部端子の電位が前
記電源電位よりも高い場合に、前記抵抗によって降下さ
れた後の電位を、前記電源電位と等しくなるように制御
する電流制御回路を備えたことを特徴とする。

【００２３】この発明によれば、電流制御回路が、上記
抵抗の一端の電位が電源電位よりも高いと判定した場合
に、その抵抗の一端の電位を電源電位に一致するように
制御するので、上記ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタのドレインに常にそれらＭＯＳトランジ
スタの印加可能電圧未満の電圧を印加させることができ
る。

【００２４】

【発明の実施の形態】以下に、この発明にかかる入出力
バッファ回路の実施の形態を図面に基づいて詳細に説明
する。なお、この実施の形態によりこの発明が限定され
るものではない。

【００２５】実施の形態１．まず、実施の形態１にかか
る入出力バッファ回路について説明する。図１は、実施
の形態１にかかる入出力バッファ回路の回路図およびそ
の動作を説明するための説明図である。なお、図１にお
いて、図５と共通する部分については同一の符号を付し
て、その説明を省略する。

【００２６】図１において、ＩＣ１００の入出力バッフ
ァ回路は、ＰＭＯＳトランジスタＭＰとＮＭＯＳトラン
ジスタＭＮに代えて、それぞれ高耐圧トランジスタでは
ない通常のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトラ
ンジスタＭＮ１を設けている点と、ＰＭＯＳトランジス
タＭＰ１およびＮＭＯＳトランジスタＭＮ１のドレイン
同士の接続点と外部端子１７との間に抵抗２０を挿入し
ている点と、が図５と異なる。なお、ＰＭＯＳトランジ
スタＭＰ１は、バックゲートをソースに接続しており、
バックゲート電位は電源端子１２と同電位である。

【００２７】以下に、実施の形態１にかかる入出力バッ
ファ回路の動作について説明する。なお、出力モードに
ついての動作は、上述したとおりなので、その説明を省
略し、よってここでは入力モードの動作について説明す
る。まず、入出力バッファ回路は、出力イネーブル信号
が論理レベル“Ｈ”となることにより、出力モードに設
定され、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳト
ランジスタＭＮ１はともにオフ状態となる。

【００２８】この状態において、ＩＣ２００から外部端
子１７に入力信号が入力されると、ＩＣ２００の駆動電
源電圧、すなわち図中の電源端子１１から供給される電
源電圧は、ＩＣ１００の駆動電源電圧、すなわち図中の
電源端子１２から供給される電源電圧よりも高いため、
この時点で、外部端子１７の電位は、ＰＭＯＳトランジ
スタＭＰ１のソース電位よりも高くなる。すなわち、外
部端子１７からＰＭＯＳトランジスタＭＰ１の寄生ダイ
オード１５を介して、電源端子１２へと至る電流路が形
成される。

【００２９】ところが、その電流路上に挿入されている
抵抗２０の存在によって、出力ドライバを構成している
ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭ
Ｎ１のドレイン電位が降下する。この電位降下の大きさ
は、抵抗２０の抵抗値によって決定されるため、抵抗２
０を、ＰＭＯＳトランジスタＭＰ１のドレイン電位と電
源端子１２の電位とが一致するような抵抗値を有するも
のにすることで、ＰＭＯＳトランジスタＭＰ１のドレイ
ンから寄生ダイオード１５を介して電源端子１２へと流
れる電流の発生を阻止することができ、ＰＭＯＳトラン
ジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイン
電位が印加可能電圧以上になるのを防ぐことができる。

【００３０】また、抵抗２０は、ＰＭＯＳトランジスタ
ＭＰ１のドレインから寄生ダイオード１５を介して電源
端子１２へと多少の電流は流れるものの、ＰＭＯＳトラ
ンジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイ
ン電位が、（ＰＭＯＳトランジスタＭＰ１とＮＭＯＳト
ランジスタＭＮ１の印加可能電圧上限）＞（ドレイン電
位）＞（入力バッファ１６のスレッショルド電位）の関
係を満たすような抵抗値であってもよい。

【００３１】以上に説明したとおり、実施の形態１にか
かる入出力バッファ回路によれば、出力ドライバを構成
するＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトラン
ジスタＭＮ１を、高耐圧用ではなく通常のＭＯＳトラン
ジスタとし、それらＭＯＳトランジスタのドレインと外
部端子１７との間に抵抗２０を挿入しているので、通常
のＭＯＳトランジスタで構成した出力ドライバを用いて
自己電源電圧よりも高い電圧の入力信号を処理すること
ができるとともに、外部端子１７に入力された入力信号
の電位を、抵抗２０による電位降下によって降下させる
ことができ、ＰＭＯＳトランジスタＭＰ１およびＮＭＯ
ＳトランジスタＭＮ１の各ドレインに、印加可能電圧上
限を超えるような電圧が印加されてしまうのを防ぐこと
ができる。

【００３２】なお、図１に基づいた説明では、抵抗２０
をＩＣ１００の内部に設けるとしたが、ＩＣ１００とＩ
Ｃ２００の間の信号線９上に、ディスクリートな抵抗を
配置しても同様の効果を享受することができる。

【００３３】実施の形態２．つぎに、実施の形態２にか
かる入出力バッファ回路について説明する。図２は、実
施の形態２にかかる入出力バッファ回路の回路図および
その動作を説明するための説明図である。なお、図２に
おいて、図１と共通する部分については同一の符号を付
して、その説明を省略する。

【００３４】図２に示すＩＣ１００の入出力バッファ回
路は、図１に示した構成に加えて、比較回路４０と、Ａ
ＮＤゲート３４および３５と、を備えている。まず、比
較回路４０は、ＩＣ１００の駆動電源電圧である電源端
子１２の電位と外部端子１７の電位とを比較する回路で
ある。ここで特に、比較回路４０は、外部端子１７の電
位が電源端子１２の電位よりも高い場合に、論理レベル
“Ｌ”の信号を出力し、外部端子１７の電位が電源端子
１２の電位よりも低い場合または同じ場合に論理レベル
“Ｈ”の信号を出力するものとする。

【００３５】ＡＮＤゲート３４は、入力端子の一方に上
記比較回路４０の比較結果を示す信号を入力し、入力端
子の他方に出力データを入力する。そして、ＮＡＮＤゲ
ート３１は、出力データの入力に代えて、上記ＡＮＤゲ
ート３４の出力信号を入力する。

【００３６】また、ＡＮＤゲート３５は、入力端子の一
方に上記比較回路４０の比較結果を示す信号を入力し、
入力端子の他方に出力イネーブル信号を入力する。そし
て、ＮＯＲゲート３２およびインバータ３３は、出力イ
ネーブル信号の入力に代えて、上記ＡＮＤゲート３５の
出力信号を入力する。

【００３７】以下に、実施の形態２にかかる入出力バッ
ファ回路の動作について説明する。なお、出力モードに
ついての動作は、上述したとおりなので、その説明を省
略し、ここでは入力モードの動作について説明する。ま
ず、外部端子１７の電位が、電源端子１２の電位よりも
低い場合または同じ場合、ＡＮＤゲート３４および３５
のそれぞれの入力端子の一方に、論理レベル“Ｈ”の信
号が出力される。

【００３８】よって、この場合には、ＡＮＤゲート３４
および３５は、出力データおよび出力イネーブル信号が
それぞれ示す論理レベルの信号を、次段のＮＡＮＤゲー
ト３１、ＮＯＲゲート３２およびインバータ３３へと伝
える。すなわち、従来の入出力バッファ回路または図１
に示した入出力バッファ回路と同様に、出力ドライバで
あるＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトラン
ジスタＭＮ１を駆動させる。

【００３９】一方、外部端子１７の電位が、電源端子１
２の電位よりも高い場合には、ＡＮＤゲート３４および
３５のそれぞれの入力端子の一方に、論理レベル“Ｌ”
の信号が入力される。よって、ＡＮＤゲート３４および
３５は、入力端子の他方に入力される信号の論理レベル
の如何に問わず、論理レベル“Ｌ”の信号を出力する。
これにより、ＮＡＮＤゲート３１およびＮＯＲゲート３
２は、ともに論理レベル“Ｈ”の信号を出力し、ＰＭＯ
ＳトランジスタＭＰ１はオフ状態となり、ＮＭＯＳトラ
ンジスタＭＮ１はオン状態となる。

【００４０】すなわち、外部端子１７から、抵抗２０お
よびＮＭＯＳトランジスタＭＮ１を介して接地端子へと
電流路が形成され、実施の形態１と同様に、抵抗２０に
よって、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトラン
ジスタＭＮ１のドレイン電位が降下する。この場合も、
抵抗２０を、ＰＭＯＳトランジスタＭＰ１のドレイン電
位と電源端子１２の電位とが一致するような抵抗値を有
するものにすることで、ＰＭＯＳトランジスタＭＰ１と
ＮＭＯＳトランジスタＭＮ１のドレイン電位が印加可能
電圧以上になるのを防ぐことができる。

【００４１】また、抵抗２０は、ＰＭＯＳトランジスタ
ＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイン電位
が、（ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジ
スタＭＮ１の印加可能電圧上限）＞（ドレイン電位）＞
（入力バッファ１６のスレッショルド電位）の関係を満
たすような抵抗値であってもよい。

【００４２】以上に説明したとおり、実施の形態２にか
かる入出力バッファ回路によれば、実施の形態１にかか
る入出力バッファ回路の構成に加え、外部端子１７の電
位と電源端子１２の電位とを比較する比較回路４０と、
比較回路４０の比較結果と出力データとの論理積結果を
ＮＡＮＤゲート３１に伝えるＡＮＤゲート３４と、比較
回路４０の比較結果と出力イネーブル信号との論理積結
果をＮＯＲゲート３２に伝えるＡＮＤゲート３５と、を
備え、外部端子１７の電位が電源端子１２の電位よりも
高い場合に、ＮＭＯＳトランジスタＭＮ１をオン状態に
駆動させるので、抵抗２０における電位降下の効果とと
もに、外部端子１７から抵抗２０を経由する電流を接地
端子へと導くことができる。特に、実施の形態２では、
実施の形態１にかかる入出力バッファ回路のように、抵
抗２０を経由した電流が電源端子１２へ導かれる場合と
比較して、他の内部回路に与える影響を小さくすること
ができる。

【００４３】実施の形態３．つぎに、実施の形態３にか
かる入出力バッファ回路について説明する。図３は、実
施の形態３にかかる入出力バッファ回路の回路図および
その動作を説明するための説明図である。なお、図３に
おいて、図１と共通する部分については同一の符号を付
して、その説明を省略する。但し、ＰＭＯＳトランジス
タＭＰ１は、そのバックゲートをソースに直接接続しな
い。

【００４４】図３に示すＩＣ１００の入出力バッファ回
路は、図１に示した構成に加えて、比較回路４１と、Ｐ
ＭＯＳトランジスタＭＰ２と、ＮＭＯＳトランジスタＭ
Ｎ２と、を備えている。まず、比較回路４１は、ＩＣ１
００の駆動電源電圧である電源端子１２の電位と外部端
子１７の電位とを比較する回路である。ここで特に、比
較回路４１は、外部端子１７の電位が電源端子１２の電
位よりも高い場合に、論理レベル“Ｈ”の信号を出力
し、外部端子１７の電位が電源端子１２の電位よりも低
い場合または同じ場合に論理レベル“Ｌ”の信号を出力
するものとする。

【００４５】ＰＭＯＳトランジスタＭＰ２は、ソースを
電源端子１２に接続し、ゲートに比較回路４１の出力信
号を入力しており、ＮＭＯＳトランジスタＭＮ２は、ソ
ースを接地し、ゲートに比較回路４０の出力信号を入力
する。また、ＰＭＯＳトランジスタＭＰ２およびＮＭＯ
ＳトランジスタＭＮ２は、ドレインを互いに接続してい
る。

【００４６】また、図３においては、ＰＭＯＳトランジ
スタＭＰ１の寄生ＰＮＰトランジスタ２１と寄生ＰＮＰ
トランジスタ２１のゲートに接続されるウエル抵抗２２
とが明示されており、ＰＭＯＳトランジスタＭＰ１のウ
エル、すなわちバックゲートは、上記したＰＭＯＳトラ
ンジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のド
レインに接続されている。よって、ＰＭＯＳトランジス
タＭＰ１のバックゲート電位は、ＰＭＯＳトランジスタ
ＭＰ２およびＮＭＯＳトランジスタＭＮ２のオン／オフ
状態、すなわち比較回路４１の出力信号に応じて変化さ
せられる。

【００４７】以下に、実施の形態３にかかる入出力バッ
ファ回路の動作について説明する。なお、出力モードに
ついての動作は、上述したとおりなので、その説明を省
略し、ここでは入力モードの動作について説明する。ま
ず、外部端子１７の電位が、電源端子１２の電位よりも
低い場合または同じ場合、ＰＭＯＳトランジスタＭＰ２
およびＮＭＯＳトランジスタＭＮ２の各ゲートに、論理
レベル“Ｌ”の信号が入力される。

【００４８】これにより、ＰＭＯＳトランジスタＭＰ２
はオン状態となり、ＮＭＯＳトランジスタＭＮ２はオフ
状態となる。すなわち、ＰＭＯＳトランジスタＭＰ１の
バックゲート電位は電源端子１２と同電位となり、入出
力バッファ回路全体が、図１に示した入出力バッファ回
路と同様に機能する。

【００４９】一方、外部端子１７の電位が、電源端子１
２の電位よりも高い場合には、ＰＭＯＳトランジスタＭ
Ｐ２およびＮＭＯＳトランジスタＭＮ２の各ゲートに、
論理レベル“Ｈ”の信号が入力される。これにより、Ｐ
ＭＯＳトランジスタＭＰ２はオフ状態となり、ＮＭＯＳ
トランジスタＭＮ２はオン状態となる。すなわち、ＰＭ
ＯＳトランジスタＭＰ１のバックゲートはＮＭＯＳトラ
ンジスタＭＮ２を介して接地される。

【００５０】また、この状態においては、寄生ＰＮＰト
ランジスタ２１のベースも接地されるため、エミッタ−
ベース間に電圧が印加されることになり、ベース電流が
流れる。特に、このベース電流は、外部端子１７から、
抵抗２０、寄生ＰＮＰトランジスタ２１、ウエル抵抗２
２およびＮＭＯＳトランジスタＭＮ２を介して接地端子
へと導かれる電流路を形成するための電流となる。

【００５１】なお、外部端子１７から流れ出す電流は、
寄生ＰＮＰトランジスタ２１のコレクタ電流をも生成す
る。すなわち、抵抗２０を通過した電流は、寄生ＰＮＰ
トランジスタ２１に入力する際に、寄生ＰＮＰトランジ
スタ２１のコレクタ電流とベース電流とに分岐し、接地
端子に流れ込む。

【００５２】また、この場合も、抵抗２０を、ＰＭＯＳ
トランジスタＭＰ１のドレイン電位と電源端子１２の電
位とが一致するようなものにすることで、ＰＭＯＳトラ
ンジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイ
ン電位が印加可能電圧以上になるのを防ぐことができ
る。

【００５３】さらに、抵抗２０は、ＰＭＯＳトランジス
タＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイン電位
が、（ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジ
スタＭＮ１の印加可能電圧上限）＞（ドレイン電位）＞
（入力バッファ１６のスレッショルド電位）の関係を満
たすような抵抗値であってもよい。

【００５４】以上に説明したとおり、実施の形態３にか
かる入出力バッファ回路によれば、実施の形態１にかか
る入出力バッファ回路の構成に加え、外部端子１７の電
位と電源端子１２の電位とを比較する比較回路４０と、
比較回路４０の比較結果に応じてＰＭＯＳトランジスタ
ＭＰ１のバックゲート電位を制御するＰＭＯＳトランジ
スタＭＰ２およびＮＭＯＳトランジスタＭＮ２を備え、
外部端子１７の電位が電源端子１２の電位よりも高い場
合に、ＰＭＯＳトランジスタＭＰ１のバックゲート電位
を接地するとともに、ドレインを寄生ＰＮＰトランジス
タ２１とウエル抵抗２２とから構成される電流路を形成
するので、抵抗２０における電位降下の効果とともに、
外部端子１７から抵抗２０を経由する電流を接地端子へ
と導くことができる。

【００５５】特に、実施の形態３では、実施の形態１に
かかる入出力バッファ回路のように、抵抗２０を経由し
た電流が電源端子１２へ導かれる場合と比較して、他の
内部回路に与える影響を小さくすることができる。さら
に、実施の形態２に示したようなＡＮＤゲート３４およ
び３５が必要ないため、入力バッファ１６に入力信号を
入力する処理の高速化を図ることができる。

【００５６】実施の形態４．つぎに、実施の形態４にか
かる入出力バッファ回路について説明する。図４は、実
施の形態４にかかる入出力バッファ回路の回路図および
その動作を説明するための説明図である。なお、図４に
おいて、図１と共通する部分については同一の符号を付
して、その説明を省略する。

【００５７】図４に示すＩＣ１００の入出力バッファ回
路は、図１に示した構成に加えて、比較回路４２と、Ｎ
ＭＯＳトランジスタＭＮ３と、抵抗２４と、を備えてい
る。まず、比較回路４２は、ＩＣ１００の駆動電源電圧
である電源端子１２の電位と外部端子１７は反対側に位
置する抵抗２０の一端の電位とを比較する回路である。
ここで特に、比較回路４２は、抵抗２０の一端の電位が
電源端子１２の電位よりも高い場合に、後述するＮＭＯ
ＳトランジスタＭＮ３のスレッショルドレベル以上の信
号を出力し、外部端子１７の電位が電源端子１２の電位
よりも低い場合または同じ場合にＮＭＯＳトランジスタ
ＭＮ３のスレッショルドレベルより小さい信号を出力す
るものとする。

【００５８】ＮＭＯＳトランジスタＭＮ３は、ドレイン
を上記抵抗２０の一端に接続し、ソースを抵抗２４の一
端に接続し、ゲートに比較回路４２の出力信号を入力し
ている。また、抵抗２４の他端は接地されている。

【００５９】以下に、実施の形態４にかかる入出力バッ
ファ回路の動作について説明する。なお、出力モードに
ついての動作は、上述したとおりなので、その説明を省
略し、ここでは入力モードの動作について説明する。ま
ず、上記抵抗２０の一端の電位が、電源端子１２の電位
よりも低い場合または同じ場合、ＮＭＯＳトランジスタ
ＭＮ３のゲートにスレッショルドレベルより小さい信号
が入力され、ＮＭＯＳトランジスタＭＮ３はオフ状態と
なる。すなわち、ＰＭＯＳトランジスタＭＰ１およびＮ
ＭＯＳトランジスタＭＮ１のドレインは、上記抵抗２０
の一端の電位と同電位となり、入出力バッファ回路全体
が、図１に示した入出力バッファ回路と同様に機能す
る。

【００６０】一方、抵抗２０の一端の電位が、電源端子
１２の電位よりも高い場合には、ＮＭＯＳトランジスタ
ＭＮ３のゲートにスレッショルドレベル以上の信号が入
力され、ＮＭＯＳトランジスタＭＮ３はオン状態とな
る。これにより、抵抗２０の一端から、ＮＭＯＳトラン
ジスタＭＮ３、抵抗２４を介して接地端子へと導かれる
電流路が形成され、抵抗２０の一端は、ＮＭＯＳトラン
ジスタＭＮ３のソース−ドレイン間と抵抗２４による電
圧降下分と同電位となる。

【００６１】特に、比較回路４２は、出力するスレッシ
ョルドレベル以上の信号を、抵抗２０の一端が電源端子
１２の電位と一致するような大きさで出力する。すなわ
ち、比較回路４２は、抵抗２０の一端の電位が電源端子
１２の電位よりも高い場合に、ＰＭＯＳトランジスタＭ
Ｐ１とＮＭＯＳトランジスタＭＮ１のドレイン電位を、
電源端子１２の電位と一致するように能動的に制御す
る。なお、抵抗２４は、抵抗２０と併せて適切な抵抗値
に決定される。

【００６２】以上に説明したとおり、実施の形態４にか
かる入出力バッファ回路によれば、実施の形態１にかか
る入出力バッファ回路の構成に加え、抵抗２０の一端の
電位と電源端子１２の電位とを比較する比較回路４２
と、比較回路４２の比較結果に応じてＰＭＯＳトランジ
スタＭＰ１とＮＭＯＳトランジスタＭＮ１のドレイン電
位を制御するＮＭＯＳトランジスタＭＮ３および抵抗２
４を備え、抵抗２０の一端の電位が電源端子１２の電位
よりも高い場合に、ＰＭＯＳトランジスタＭＰ１とＮＭ
ＯＳトランジスタＭＮ１のドレイン電位を、電源端子１
２の電位と一致させるので、ＰＭＯＳトランジスタＭＰ
１およびＮＭＯＳトランジスタＭＮ１の各ドレインに、
印加可能電圧上限を超えるような電圧が印加されてしま
うのを防ぐことができる。

【００６３】特に、実施の形態１〜３にかかる入出力バ
ッファ回路では、プロセスのばらつきや電源電圧ばらつ
きを考慮して抵抗２０の抵抗値を設定する必要があった
が、実施の形態４では、比較回路４２がＰＭＯＳトラン
ジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１の各ド
レイン電位を自動制御するので、その必要もない。

【００６４】

【発明の効果】以上、説明したとおり、この発明によれ
ば、出力ドライバを構成するＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタのドレインと外部端子との間に
抵抗を挿入しているので、外部端子に、自己の入出力バ
ッファ回路を駆動する電源電位よりも高い電位の信号が
入力された場合であっても、その信号の電位を、上記抵
抗による電位降下によって降下させて、上記ＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタのドレインに常
にそれらＭＯＳトランジスタの印加可能電圧未満の電圧
を印加させることができ、高耐圧用でない通常のＭＯＳ
トランジスタで出力ドライバを構成して自己電源電圧よ
りも高い電圧の入力信号を処理することができるという
効果を奏する。

【００６５】つぎの発明によれば、比較回路によって外
部端子の電位が電源電位よりも高いと判定された場合
に、ソースを接地した上記ＮＭＯＳトランジスタをオン
状態にするので、外部端子から上記抵抗を経由する電流
を接地端子へと導くことができ、上記抵抗を経由した電
流が電源端子へ導かれる場合と比較して、他の内部回路
に与える影響を小さくすることができるという効果を奏
する。

【００６６】つぎの発明によれば、比較回路によって外
部端子の電位が電源電位よりも高いと判定された場合
に、上記ＰＭＯＳトランジスタのバックゲート電位を接
地電位に一致させるので、その場合に、電流を、外部端
子から上記抵抗、上記ＰＭＯＳトランジスタの寄生ＰＮ
Ｐトランジスタおよび上記ＰＭＯＳトランジスタのウエ
ル抵抗を経由して接地端子へと導くことができ、上記抵
抗を経由した電流が電源端子へ導かれる場合と比較し
て、他の内部回路に与える影響を小さくすることができ
るという効果を奏する。

【００６７】つぎの発明によれば、電流制御回路が、上
記抵抗の一端の電位が電源電位よりも高いと判定した場
合に、その抵抗の一端の電位を電源電位に一致するよう
に制御するので、上記ＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタのドレインに常にそれらＭＯＳトラン
ジスタの印加可能電圧未満の電圧を印加させることがで
き、プロセスのばらつきや電源電圧ばらつきを考慮して
上記抵抗の抵抗値を設定する必要もなくなるという効果
を奏する。

【図面の簡単な説明】

【図１】 実施の形態１にかかる入出力バッファ回路の
回路図およびその動作を説明するための説明図である。

【図２】 実施の形態２にかかる入出力バッファ回路の
回路図およびその動作を説明するための説明図である。

【図３】 実施の形態３にかかる入出力バッファ回路の
回路図およびその動作を説明するための説明図である。

【図４】 実施の形態４にかかる入出力バッファ回路の
回路図およびその動作を説明するための説明図である。

【図５】 従来の入出力バッファ回路の回路図およびそ
の動作を説明するための説明図である。

【符号の説明】

９ 信号線、１１，１２，１３ 電源端子、１５ 寄生
ダイオード、１６ 入力バッファ、１７，５１ 外部端
子、２０，２４ 抵抗、２１ 寄生ＰＮＰトランジス
タ、２２ ウエル抵抗、３１ ＮＡＮＤゲート、３２
ＮＯＲゲート、３３ インバータ、３４，３５ ＡＮＤ
ゲート、４０，４１，４２ 比較回路、５６ 入出力バ
ッファ回路、ＭＮ，ＭＮ１，ＭＮ２，ＭＮ３ ＮＭＯＳ
トランジスタ、ＭＰ，ＭＰ１，ＭＰ２ ＰＭＯＳトラン
ジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX34 AX64 BX20 CX24 DX22 DX48 EX07 EX28 EY01 EY21 EY29 EZ10 EZ62 FX05 FX07 FX13 FX17 FX32 FX33 FX38 GX01 5J056 AA01 AA04 BB43 BB46 BB54 DD29 FF08 GG10 GG12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力バッファと、ドレイン同士を接続し
   て出力ドライバを構成するＰＭＯＳトランジスタおよび
   ＮＭＯＳトランジスタと、前記出力ドライバに対し、出
   力データを外部端子から外部に出力する出力モードと前
   記外部端子から入力データを前記入力バッファに入力す
   る入力モードとを出力イネーブル信号に応じて切り替え
   る出力切替手段と、を具備した入出力バッファ回路にお
   いて、 前記外部端子に自己の入出力バッファ回路を駆動させる
   電源電位よりも高い電位の信号が入力されることで、前
   記外部端子から前記ＰＭＯＳトランジスタの寄生ダイオ
   ードを介して電源端子へと導かれる電流路が形成される
   場合に、前記ＰＭＯＳトランジスタおよびＮＭＯＳトラ
   ンジスタのドレイン電位が、当該ＰＭＯＳトランジスタ
   およびＮＭＯＳトランジスタの印加可能電圧以下であり
   かつ前記入力バッファのスレッショルドレベル以上の電
   位となるように、前記外部端子の電位を降下させる抵抗
   を、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
   スタのドレインと前記外部端子との間の前記電流路上に
   設けたことを特徴とする入出力バッファ回路。
2. 【請求項２】 前記外部端子の電位と前記電源電位とを
   比較する比較回路を備え、 前記出力切替回路は、前記比較回路の比較結果を入力
   し、当該比較結果が、前記外部端子の電位が前記電源電
   位よりも高いことを示す場合に、ソースを接地端子に接
   続した前記ＮＭＯＳランジスタをオン状態にすることを
   特徴とする請求項１に記載の入出力バッファ回路。
3. 【請求項３】 前記外部端子の電位と前記電源電位とを
   比較する比較回路と、 前記比較回路の比較結果を入力し、当該比較結果が、前
   記外部端子の電位が前記電源電位よりも高いことを示す
   場合に、前記ＰＭＯＳトランジスタのバックゲート電位
   を接地電位に一致させ、当該比較結果が、前記外部端子
   の電位が前記電源電位以下であることを示す場合に、前
   記ＰＭＯＳトランジスタのバックゲート電位を電源電位
   に一致させるバックゲート電位切替回路と、 を備えたことを特徴とする請求項１に記載の入出力バッ
   ファ回路。
4. 【請求項４】 前記外部端子の電位が前記電源電位より
   も高い場合に、前記抵抗によって降下された後の電位
   を、前記電源電位と等しくなるように制御する電流制御
   回路を備えたことを特徴とする請求項１に記載の入出力
   バッファ回路。