JP3031195B2 - 入出力バッファ回路装置 - Google Patents
入出力バッファ回路装置Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- H03K—PULSE TECHNIQUE
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【０００１】
【産業上の利用分野】本発明は、入出力バッファ回路に
係り、特に異種電源で各々動作する回路，ＬＳＩどうし
を直接接続可能とした入出力バッファ回路に関する。
係り、特に異種電源で各々動作する回路，ＬＳＩどうし
を直接接続可能とした入出力バッファ回路に関する。
【０００２】
【従来の技術】金属酸化膜半導体ＭＯＳ構成のＬＳＩ，
ＶＬＳＩは微細化による高集積化，低電源電圧化の方向
に技術の流れが進んでいるが、これらを使用するシステ
ム側の環境は単独電源だけでクローズするシステムだけ
でない。そのため異種電源電圧動作のＬＳＩどうしを直
接接続できる、すなわち異種電源混在対応の入出力バッ
ファ回路の要望があり、対策方式も提案されてきてい
る。
ＶＬＳＩは微細化による高集積化，低電源電圧化の方向
に技術の流れが進んでいるが、これらを使用するシステ
ム側の環境は単独電源だけでクローズするシステムだけ
でない。そのため異種電源電圧動作のＬＳＩどうしを直
接接続できる、すなわち異種電源混在対応の入出力バッ
ファ回路の要望があり、対策方式も提案されてきてい
る。
【０００３】その入出力バッファ回路の一例である日経
マイクロデバイス '92.10月号(PP83−88）掲載の内容を
図１４に示す。
マイクロデバイス '92.10月号(PP83−88）掲載の内容を
図１４に示す。
【０００４】まずこの構成と動作を説明する。Ｑ１，Ｑ
２は出力イネーブル信号ＯＥとデータ出力信号ＤＯＵＴ
により制御される２入力ＮＡＮＤ回路、２入力ＮＯＲ回
路とインバータで構成する入出力制御回路、ＱＰ３，Ｑ
Ｎ３は出力ドライバ部を構成するＰＭＯＳ，ＮＭＯＳト
ランジスタ、Ｑ３は入力バッファ、ＤＮ１，ＤＰ１は静
電破壊対策用デバイスで、ＤＰ１はパンチスルーダイオ
ードである。この入出力バッファ回路は電源電圧ＶＣＣ
１(３.３Ｖ）で動作するよう設計されている。通常の入
出力バッファ回路での問題は入力モード時に、ＰＡＤに
直接接続の他の高電源電圧５.０Ｖ駆動の入出力バッフ
ァ回路より“Ｈ”レベル５.０Ｖが印加される時に発生
する。その１つはドライバＰＭＯＳのＱＰ３のサブスト
レートであるＮウェルのノードＮＷとＱＰ３のソース間
の寄生ダイオードに、ＰＡＤ(５.０Ｖ)とＶＣＣ１(３.
３Ｖ)の電位差により電流パスが生じてしまう。この対
策としてＰＡＤ端子が“Ｈ”レベル５.０Ｖ 時ＰＭＯＳ
トランジスタＱＰ４をオフとする構成によりＮウェルの
ノードＮＷをフローテイングとし電流パスを防止してい
る。通常の入出力バッファ回路での問題の２つ目はドラ
イバＰＭＯＳトランジスタＱＰ３のゲートと，ソースと
なるＰＡＤに３.３Ｖと，５.０Ｖ印加されるため、ＱＰ
３がオフ状態とならず電流パスが生じてしまうことであ
る。この対策としてＰＡＤが“Ｈ”レベル５.０Ｖ 時Ｐ
ＭＯＳトランジスタＱＰ２をオンとする構成によりＱＰ
３のゲートをＱＰ３のソースであるＰＡＤの電位５.０
Ｖ と同電位とし電流パスを防止している。このＱＰ２
によるＱＰ３のゲート電位５.０Ｖ を２入力ＮＡＮＤＱ
１の出力に印加するのを防止するためにＮＭＯＳトラン
ジスタＱＮ１を挿入している。更にＮＭＯＳトランジス
タＱＮ１を設けたことによりＱ１の出力“Ｈ”電位３.
３Ｖ 時、ＰＭＯＳトランジスタＱＰ３のゲート電位が
ＶＣＣ１−Ｖｔｈ(Ｖｔｈ：ＱＮ１のスレッシュショル
ド電圧)に低下するのを防ぐために、ＰＭＯＳトランジ
スタＱＰ１をトランスファゲート接続としている。通常
の入出力バッファ回路での問題の３つ目は静電破壊保護
デバイスの電源側はＰＮ接合ダイオードのカソードがＶ
ＣＣ１(３.３Ｖ) に接続されるので、ここでもＰＡＤの
“Ｈ”電位５.０Ｖ との電位差によりパス電流が発生し
てしまう。この対策はパンチスルーダイオードの導入に
より防止している。
２は出力イネーブル信号ＯＥとデータ出力信号ＤＯＵＴ
により制御される２入力ＮＡＮＤ回路、２入力ＮＯＲ回
路とインバータで構成する入出力制御回路、ＱＰ３，Ｑ
Ｎ３は出力ドライバ部を構成するＰＭＯＳ，ＮＭＯＳト
ランジスタ、Ｑ３は入力バッファ、ＤＮ１，ＤＰ１は静
電破壊対策用デバイスで、ＤＰ１はパンチスルーダイオ
ードである。この入出力バッファ回路は電源電圧ＶＣＣ
１(３.３Ｖ）で動作するよう設計されている。通常の入
出力バッファ回路での問題は入力モード時に、ＰＡＤに
直接接続の他の高電源電圧５.０Ｖ駆動の入出力バッフ
ァ回路より“Ｈ”レベル５.０Ｖが印加される時に発生
する。その１つはドライバＰＭＯＳのＱＰ３のサブスト
レートであるＮウェルのノードＮＷとＱＰ３のソース間
の寄生ダイオードに、ＰＡＤ(５.０Ｖ)とＶＣＣ１(３.
３Ｖ)の電位差により電流パスが生じてしまう。この対
策としてＰＡＤ端子が“Ｈ”レベル５.０Ｖ 時ＰＭＯＳ
トランジスタＱＰ４をオフとする構成によりＮウェルの
ノードＮＷをフローテイングとし電流パスを防止してい
る。通常の入出力バッファ回路での問題の２つ目はドラ
イバＰＭＯＳトランジスタＱＰ３のゲートと，ソースと
なるＰＡＤに３.３Ｖと，５.０Ｖ印加されるため、ＱＰ
３がオフ状態とならず電流パスが生じてしまうことであ
る。この対策としてＰＡＤが“Ｈ”レベル５.０Ｖ 時Ｐ
ＭＯＳトランジスタＱＰ２をオンとする構成によりＱＰ
３のゲートをＱＰ３のソースであるＰＡＤの電位５.０
Ｖ と同電位とし電流パスを防止している。このＱＰ２
によるＱＰ３のゲート電位５.０Ｖ を２入力ＮＡＮＤＱ
１の出力に印加するのを防止するためにＮＭＯＳトラン
ジスタＱＮ１を挿入している。更にＮＭＯＳトランジス
タＱＮ１を設けたことによりＱ１の出力“Ｈ”電位３.
３Ｖ 時、ＰＭＯＳトランジスタＱＰ３のゲート電位が
ＶＣＣ１−Ｖｔｈ(Ｖｔｈ：ＱＮ１のスレッシュショル
ド電圧)に低下するのを防ぐために、ＰＭＯＳトランジ
スタＱＰ１をトランスファゲート接続としている。通常
の入出力バッファ回路での問題の３つ目は静電破壊保護
デバイスの電源側はＰＮ接合ダイオードのカソードがＶ
ＣＣ１(３.３Ｖ) に接続されるので、ここでもＰＡＤの
“Ｈ”電位５.０Ｖ との電位差によりパス電流が発生し
てしまう。この対策はパンチスルーダイオードの導入に
より防止している。
【０００５】通常の入出力バッファ回路での問題の４つ
目はドライバＮＭＯＳのＱＮ３も入力時、ＰＡＤの
“Ｈ”電位５.０Ｖ がドレインに印加されるのでＮＭＯ
ＳトランジスタＱＮ２を介し、３.３Ｖ−Ｖｔｈ と電圧
低下させてＱＮ３の耐圧を確保している。
目はドライバＮＭＯＳのＱＮ３も入力時、ＰＡＤの
“Ｈ”電位５.０Ｖ がドレインに印加されるのでＮＭＯ
ＳトランジスタＱＮ２を介し、３.３Ｖ−Ｖｔｈ と電圧
低下させてＱＮ３の耐圧を確保している。
【０００６】通常の入出力バッファ回路での問題の５つ
目は入力バッファＱ３のゲートにＰＡＤの“Ｈ”電位
５.０Ｖ が印加しないようＮＭＯＳトランジスタＱＮ４
を介し、電位を３.３Ｖ−Ｖｔｈと低下させＱ３の耐圧
を確保している。
目は入力バッファＱ３のゲートにＰＡＤの“Ｈ”電位
５.０Ｖ が印加しないようＮＭＯＳトランジスタＱＮ４
を介し、電位を３.３Ｖ−Ｖｔｈと低下させＱ３の耐圧
を確保している。
【０００７】ここでドライバＰＭＯＳトランジスタＱＰ
３のサブストレートであるＮウェルのノードＮＷの電位
はＰＭＯＳトランジスタＱＰ４で定まり、ＰＡＤ端子が
VCC1−Ｖｔｈ以下の時にＱＰ４がオンしノードＮＷ電位
はＶＣＣ１＝３.３Ｖ となるが、ＰＡＤ端子電圧がそれ
以外であるＶＣＣ１−Ｖｔｈより大の時にはＱＰ４がオ
フし、フローティングとなる回路構成である。
３のサブストレートであるＮウェルのノードＮＷの電位
はＰＭＯＳトランジスタＱＰ４で定まり、ＰＡＤ端子が
VCC1−Ｖｔｈ以下の時にＱＰ４がオンしノードＮＷ電位
はＶＣＣ１＝３.３Ｖ となるが、ＰＡＤ端子電圧がそれ
以外であるＶＣＣ１−Ｖｔｈより大の時にはＱＰ４がオ
フし、フローティングとなる回路構成である。
【０００８】次に他の入出力バッファ回路の一例である
特願平3−98880号の内容を図１５に示す。異種電源電圧
接続による通常の入出力バッファ回路での問題点は上記
と同じであり解決策の異なる部分だけを説明する。ドラ
イバＰＭＯＳトランジスタＱＰ３のサブストレートであ
るＮウェルはＰＡＤ端子の最高電位のＶＣＣ２＝５.０
Ｖ を固定印加してＱＰ３のドレインであるＰＡＤ端子
とＮウェル間の電位差をなくし電流パスを回避してい
る。又、静電破壊対策用デバイスの電源側のＤＰ２は通
常のＰＮ接合を使用したダイオードでカソード側にＶＣ
Ｃ２の５.０Ｖを印加して電流パスを回避している構成
である。
特願平3−98880号の内容を図１５に示す。異種電源電圧
接続による通常の入出力バッファ回路での問題点は上記
と同じであり解決策の異なる部分だけを説明する。ドラ
イバＰＭＯＳトランジスタＱＰ３のサブストレートであ
るＮウェルはＰＡＤ端子の最高電位のＶＣＣ２＝５.０
Ｖ を固定印加してＱＰ３のドレインであるＰＡＤ端子
とＮウェル間の電位差をなくし電流パスを回避してい
る。又、静電破壊対策用デバイスの電源側のＤＰ２は通
常のＰＮ接合を使用したダイオードでカソード側にＶＣ
Ｃ２の５.０Ｖを印加して電流パスを回避している構成
である。
【０００９】この回路構成は２電源方式となる。又、ド
ライバＭＯＳトランジスタＱＰ３のオン時、ＱＰ３のゲ
ート−Ｎウェル間に５Ｖが加わる構成となる。
ライバＭＯＳトランジスタＱＰ３のオン時、ＱＰ３のゲ
ート−Ｎウェル間に５Ｖが加わる構成となる。
【００１０】更に他の入出力バッファ回路の一例である
特願平4−165651 号の内容を図１６に示す。ＰＡＤが
５.０Ｖ 時にドライバＰＭＯＳトランジスタＱＰ３のゲ
ート電位との差が生じ、ＱＰ３がオンとなり電流パスが
発生しないようにＱＰ３のゲート電位をＰＡＤと同電位
とするゲート制御のＶＦＧ回路の構成は図１４と同一で
ある。又、ＱＰ３のサブストレートであるＮウェルの電
位制御はＰＭＯＳトランジスタ４ケ(ＱＰ４５，ＱＰ４
６，ＱＰ５５，ＱＰ５６)から成るウェル制御のＶＦＷ
回路で行っている。その動作は以下のようになる。ＰＡ
Ｄ端子電位≧VCC1＋Ｖｔｈ時、ＱＰ５５がオンし、他Ｑ
Ｐ４５はオフ、ＱＰ４６，ＱＰ５６はオフでＮウェルは
ＰＡＤ端子電位に等しくなる。又、ＰＡＤ端子電位≦Ｖ
ＣＣ１−Ｖｔｈ時、ＱＰ４５がオンし、他ＱＰ５５はオ
フ、ＱＰ５６，ＱＰ４６はオフでＮウェル電位はＶＣＣ
１(３.３Ｖ) となる。ＰＡＤ端子電位がＶＣＣ１−Ｖｔ
ｈ〜ＶＣＣ１＋Ｖｔｈ間においてはフローティング状態
となる。
特願平4−165651 号の内容を図１６に示す。ＰＡＤが
５.０Ｖ 時にドライバＰＭＯＳトランジスタＱＰ３のゲ
ート電位との差が生じ、ＱＰ３がオンとなり電流パスが
発生しないようにＱＰ３のゲート電位をＰＡＤと同電位
とするゲート制御のＶＦＧ回路の構成は図１４と同一で
ある。又、ＱＰ３のサブストレートであるＮウェルの電
位制御はＰＭＯＳトランジスタ４ケ(ＱＰ４５，ＱＰ４
６，ＱＰ５５，ＱＰ５６)から成るウェル制御のＶＦＷ
回路で行っている。その動作は以下のようになる。ＰＡ
Ｄ端子電位≧VCC1＋Ｖｔｈ時、ＱＰ５５がオンし、他Ｑ
Ｐ４５はオフ、ＱＰ４６，ＱＰ５６はオフでＮウェルは
ＰＡＤ端子電位に等しくなる。又、ＰＡＤ端子電位≦Ｖ
ＣＣ１−Ｖｔｈ時、ＱＰ４５がオンし、他ＱＰ５５はオ
フ、ＱＰ５６，ＱＰ４６はオフでＮウェル電位はＶＣＣ
１(３.３Ｖ) となる。ＰＡＤ端子電位がＶＣＣ１−Ｖｔ
ｈ〜ＶＣＣ１＋Ｖｔｈ間においてはフローティング状態
となる。
【００１１】
【発明が解決しようとする課題】上記従来技術のうちの
２電源方式は１電源方式より構成が複雑となる。又、他
の例では出力モード時において、ＰＡＤ端子電圧が３.
３Ｖ 時にＮウェル電位がフローティング状態がある。
そのため、ドライバＭＯＳトランジスタの寄生ダイオー
ドがカップリング容量となり、特に出力モード時にＮウ
ェル電位がドライバＭＯＳトランジスタの動作変化によ
り引きずられてしまう。従ってドライバMOSトランジス
タＱＰ３のＶＣＣ１に接続されたソースとＮウェル間の
寄生ダイオードに順バイアスが印加される場合が発生
し、耐ノイズ性，ラッチアップ耐性に劣る。あるいはＮ
ウェル電位が高いままであると逆バイアス印加され、基
板バイアス効果によりＶｔｈが大きくなり、ＱＰ３のＰ
ＭＯＳトランジスタの電流駆動能力が落ち、スピードが
劣化する。
２電源方式は１電源方式より構成が複雑となる。又、他
の例では出力モード時において、ＰＡＤ端子電圧が３.
３Ｖ 時にＮウェル電位がフローティング状態がある。
そのため、ドライバＭＯＳトランジスタの寄生ダイオー
ドがカップリング容量となり、特に出力モード時にＮウ
ェル電位がドライバＭＯＳトランジスタの動作変化によ
り引きずられてしまう。従ってドライバMOSトランジス
タＱＰ３のＶＣＣ１に接続されたソースとＮウェル間の
寄生ダイオードに順バイアスが印加される場合が発生
し、耐ノイズ性，ラッチアップ耐性に劣る。あるいはＮ
ウェル電位が高いままであると逆バイアス印加され、基
板バイアス効果によりＶｔｈが大きくなり、ＱＰ３のＰ
ＭＯＳトランジスタの電流駆動能力が落ち、スピードが
劣化する。
【００１２】本発明の目的は、ドライバＰＭＯＳトラン
ジスタのパス電流を防止した異種電源電圧回路を接続す
るＩ／Ｏバッファ回路において、耐ノイズ性，ラッチア
ップ耐性に優れ、オン動作遅延の少ないＩ／Ｏバッファ
を提供することである。
ジスタのパス電流を防止した異種電源電圧回路を接続す
るＩ／Ｏバッファ回路において、耐ノイズ性，ラッチア
ップ耐性に優れ、オン動作遅延の少ないＩ／Ｏバッファ
を提供することである。
【００１３】
【課題を解決するための手段】本発明の入出力バッファ
回路は、ドライバＰＭＯＳトランジスタのＮウェル電位
の制御を特にドライバＭＯＳトランジスタが動作する出
力モード時に、ＰＡＤ端子電圧が定常値であるＶＣＣ１
時にも、ＮウェルＶＣＣ１を印加させる方式とし、１つ
のＰＭＯＳトランジスタのソースにＶＣＣ１，ドレイン
にＮウェル，ゲートに入出力制御信号に基づく信号線を
接続する構成としたことを特徴とする。
回路は、ドライバＰＭＯＳトランジスタのＮウェル電位
の制御を特にドライバＭＯＳトランジスタが動作する出
力モード時に、ＰＡＤ端子電圧が定常値であるＶＣＣ１
時にも、ＮウェルＶＣＣ１を印加させる方式とし、１つ
のＰＭＯＳトランジスタのソースにＶＣＣ１，ドレイン
にＮウェル，ゲートに入出力制御信号に基づく信号線を
接続する構成としたことを特徴とする。
【００１４】
【作用】上記手段によれば、ドライバＭＯＳトランジス
タが動作する出力モードで、ＰＡＤ端子電圧ＶＣＣ１に
おいてもＮウェルの電位をフローティングでなくVCC1に
することができるので、上記耐ノイズ性，ラッチアップ
耐性を向上することができる。
タが動作する出力モードで、ＰＡＤ端子電圧ＶＣＣ１に
おいてもＮウェルの電位をフローティングでなくVCC1に
することができるので、上記耐ノイズ性，ラッチアップ
耐性を向上することができる。
【００１５】
【実施例】以下、本発明の一実施例を図１により説明す
る。
る。
【００１６】Ｑ１，Ｑ２は入出力制御回路の２入力ＮＡ
ＮＤ，インバータと２入力ＮＯＲ、ＱＰ３，ＱＮ３はド
ライバのＰＭＯＳトランジスタ，ＮＭＯＳトランジス
タ、Ｑ３は入力バッファ、ＱＮ２はＱＮ３の耐圧保護Ｎ
ＭＯＳトランジスタ、ＱＮ４はＱ３の耐圧保護ＮＭＯＳ
トランジスタ、ＤＮ１，ＤＰ１は静電破壊保護用デバイ
ス、ＱＮ１，ＱＰ１はＱ１の耐圧保護とＱＰ３の入力信
号レベルを確保するＮＭＯＳトランジスタ，ＰＭＯＳト
ランジスタ、ＱＰ２はＱＰ３のパス電流を防止するＰＭ
ＯＳトランジスタ、ＱＰ４，ＱＰ５，ＱＰ６，ＱＰ２１
はＮウェル電位を制御するＰＭＯＳトランジスタ、ＱＰ
４１，ＱＰ５１はＮウェル電位のクランプ用ＰＭＯＳト
ランジスタである。
ＮＤ，インバータと２入力ＮＯＲ、ＱＰ３，ＱＮ３はド
ライバのＰＭＯＳトランジスタ，ＮＭＯＳトランジス
タ、Ｑ３は入力バッファ、ＱＮ２はＱＮ３の耐圧保護Ｎ
ＭＯＳトランジスタ、ＱＮ４はＱ３の耐圧保護ＮＭＯＳ
トランジスタ、ＤＮ１，ＤＰ１は静電破壊保護用デバイ
ス、ＱＮ１，ＱＰ１はＱ１の耐圧保護とＱＰ３の入力信
号レベルを確保するＮＭＯＳトランジスタ，ＰＭＯＳト
ランジスタ、ＱＰ２はＱＰ３のパス電流を防止するＰＭ
ＯＳトランジスタ、ＱＰ４，ＱＰ５，ＱＰ６，ＱＰ２１
はＮウェル電位を制御するＰＭＯＳトランジスタ、ＱＰ
４１，ＱＰ５１はＮウェル電位のクランプ用ＰＭＯＳト
ランジスタである。
【００１７】次に、回路構成の動作について説明する。
【００１８】このＩ／Ｏバッファ回路がＨｉ−インピー
ダンスである入力モードの時、入力信号はＰＡＤ端子を
介し、接続する他のＬＳＩのＩ／Ｏバッファ回路から印
加される。この接続するＩ／Ｏバッファ回路の駆動電源
電圧ＶＣＣ２がＶＣＣ１と異なるＶＣＣ１＜ＶＣＣ２ケ
ースではＰＡＤ端子に高電圧が印加される。以降、ＶＣ
Ｃ１，ＶＣＣ２は任意電圧値であるがＶＣＣ１＝３.３
Ｖ，ＶＣＣ２＝５.０Ｖとし説明する。
ダンスである入力モードの時、入力信号はＰＡＤ端子を
介し、接続する他のＬＳＩのＩ／Ｏバッファ回路から印
加される。この接続するＩ／Ｏバッファ回路の駆動電源
電圧ＶＣＣ２がＶＣＣ１と異なるＶＣＣ１＜ＶＣＣ２ケ
ースではＰＡＤ端子に高電圧が印加される。以降、ＶＣ
Ｃ１，ＶＣＣ２は任意電圧値であるがＶＣＣ１＝３.３
Ｖ，ＶＣＣ２＝５.０Ｖとし説明する。
【００１９】ＰＡＤ端子に“Ｈ”＝５.０Ｖあるいは３.
３Ｖ ，"Ｌ”＝０Ｖ信号が入力されると入力バッファＱ
３を介し、入力端子ＤＩＮに送られるが、３.３Ｖ で駆
動するよう設計された入力バッファＱ３のＭＯＳトラン
ジスタの耐圧を保護するため、入力となるＱ３の入力ゲ
ートに高電位５.０Ｖ が印加しないようＱＮ４のNMOSト
ランジスタのソース・ドレイン経路を直列に構成してＱ
３の入力ゲート電位を３.３Ｖ−Ｖｔｈ(Ｖｔｈ：ＱＮ４
のスレッショルド電圧）と低下させた。一方、この入力
モードの時、ドライバＱＰ３，ＱＮ３は入力制御回路か
らのＯＥ端子＝“Ｌ”によりＱＰ３ゲートは“Ｈ”，Ｑ
Ｎ３のゲートは“Ｌ”で両方のトランジスタはオフ状態
である。この時ドライバＰＭＯＳトランジスタＱＰ３の
ゲート−ドレイン(ソース)間であるゲートとＰＡＤ間の
電位差で生ずるＱＰ３の電流パスを防止するために、Ｐ
ＭＯＳトランジスタＱＰ２を構成しＰＡＤ端子がＶＣＣ
１＋Ｖｔｈ以上の時のみオンさせてＰＡＤ端子と同電位
とした。ＮＭＯＳトランジスタＱＮ１はこのドレイン側
の高電位５.０Ｖが２入力ＮＡＮＤ Ｑ１に印加させぬよ
う動作している。ＰＭＯＳトランジスタＱＰ１は、ＱＮ
１を設けたことにより、出力モード時の２入力ＮＡＮＤ
Ｑ１の出力信号の“Ｈ”＝３.３ＶがＱＰ３のゲートに
おいて３.３Ｖ−Ｖｔｈ に低下してＱＰ３がオンするこ
とを防止する。
３Ｖ ，"Ｌ”＝０Ｖ信号が入力されると入力バッファＱ
３を介し、入力端子ＤＩＮに送られるが、３.３Ｖ で駆
動するよう設計された入力バッファＱ３のＭＯＳトラン
ジスタの耐圧を保護するため、入力となるＱ３の入力ゲ
ートに高電位５.０Ｖ が印加しないようＱＮ４のNMOSト
ランジスタのソース・ドレイン経路を直列に構成してＱ
３の入力ゲート電位を３.３Ｖ−Ｖｔｈ(Ｖｔｈ：ＱＮ４
のスレッショルド電圧）と低下させた。一方、この入力
モードの時、ドライバＱＰ３，ＱＮ３は入力制御回路か
らのＯＥ端子＝“Ｌ”によりＱＰ３ゲートは“Ｈ”，Ｑ
Ｎ３のゲートは“Ｌ”で両方のトランジスタはオフ状態
である。この時ドライバＰＭＯＳトランジスタＱＰ３の
ゲート−ドレイン(ソース)間であるゲートとＰＡＤ間の
電位差で生ずるＱＰ３の電流パスを防止するために、Ｐ
ＭＯＳトランジスタＱＰ２を構成しＰＡＤ端子がＶＣＣ
１＋Ｖｔｈ以上の時のみオンさせてＰＡＤ端子と同電位
とした。ＮＭＯＳトランジスタＱＮ１はこのドレイン側
の高電位５.０Ｖが２入力ＮＡＮＤ Ｑ１に印加させぬよ
う動作している。ＰＭＯＳトランジスタＱＰ１は、ＱＮ
１を設けたことにより、出力モード時の２入力ＮＡＮＤ
Ｑ１の出力信号の“Ｈ”＝３.３ＶがＱＰ３のゲートに
おいて３.３Ｖ−Ｖｔｈ に低下してＱＰ３がオンするこ
とを防止する。
【００２０】又、ドライバＰＭＯＳ ＱＰ３のサブスト
レートであるＮウェルと高電位５.０ＶとなるＰＡＤ端
子間の寄生ダイオードに３.３Ｖと５.０Ｖの電位差で発
生する順バイアスによるパス電流を防止するため、ＱＰ
３のＮウェル(ノードＮＷ)をム−ビングポテンシャルＮ
ウェルとし電位を制御した。ＰＡＤ端子電位は０Ｖ〜
３.３Ｖ〜５.０Ｖの任意値をとり、定常値は０Ｖ，３.
３Ｖ ，５Ｖの３値である。ＮウェルノードＮＷの電位
はＰＡＤ端子電位≦ＶＣＣ１−Ｖｔｈの時ＱＰ４がオン
しＶＣＣ１を、ＰＡＤ端子電位≧ＶＣＣ１＋Ｖｔｈの時
ＱＰ５がオンしPAD端子電圧と等しい電位(ＶＣＣ＋Ｖｔ
ｈ〜ＶＣＣ２)を印加する。そしてＰＡＤ端子電圧がＶ
ＣＣ１−Ｖｔｈ〜ＶＣＣ１〜ＶＣＣ１＋Ｖｔｈ間はＱＰ
４１，QP51のＰＭＯＳトランジスタによりＶＣＣ１−Ｖ
ｔｈおよびＰＡＤ端子電圧−Ｖｔｈ（ＶＣＣ１−Ｖｔｈ
〜ＶＣＣ１）のレベルを確保するクランプ付きのフロー
ティングとなる。
レートであるＮウェルと高電位５.０ＶとなるＰＡＤ端
子間の寄生ダイオードに３.３Ｖと５.０Ｖの電位差で発
生する順バイアスによるパス電流を防止するため、ＱＰ
３のＮウェル(ノードＮＷ)をム−ビングポテンシャルＮ
ウェルとし電位を制御した。ＰＡＤ端子電位は０Ｖ〜
３.３Ｖ〜５.０Ｖの任意値をとり、定常値は０Ｖ，３.
３Ｖ ，５Ｖの３値である。ＮウェルノードＮＷの電位
はＰＡＤ端子電位≦ＶＣＣ１−Ｖｔｈの時ＱＰ４がオン
しＶＣＣ１を、ＰＡＤ端子電位≧ＶＣＣ１＋Ｖｔｈの時
ＱＰ５がオンしPAD端子電圧と等しい電位(ＶＣＣ＋Ｖｔ
ｈ〜ＶＣＣ２)を印加する。そしてＰＡＤ端子電圧がＶ
ＣＣ１−Ｖｔｈ〜ＶＣＣ１〜ＶＣＣ１＋Ｖｔｈ間はＱＰ
４１，QP51のＰＭＯＳトランジスタによりＶＣＣ１−Ｖ
ｔｈおよびＰＡＤ端子電圧−Ｖｔｈ（ＶＣＣ１−Ｖｔｈ
〜ＶＣＣ１）のレベルを確保するクランプ付きのフロー
ティングとなる。
【００２１】一方、このＩ／Ｏバッファ回路が出力モー
ドの時、入出力制御回路の端子ＯＥに“Ｈ”のイネーブ
ル信号が印加される。ＰＡＤ端子“Ｈ”出力ではデータ
出力信号端子ＤＯＵＴに“Ｈ”が印加され２入力ＮＡＮ
ＤのＱ１の出力が“Ｌ”でドライバＱＰ３がオン，Ｑ２
の出力が“Ｌ”でドライバＱＮ３がオフとなり出力ＰＡ
Ｄ端子は“Ｈ”レベル(ＶＣＣ１)となる。又、ＰＡＤ端
子“Ｌ”出力ではＤＯＵＴ端子に“Ｌ”が印加されＱ１
の２入力ＮＡＮＤの出力が“Ｈ”でドライバＱＰ３がオ
フ，Ｑ２の出力が“Ｈ”でドライバＱＮ３がオンとなり
出力ＰＡＤ端子は“Ｌ”レベル(０Ｖ)となる。本発明に
おいてクランプ用のＱＰ４１，QP51を削除した構成でも
良い。なぜならＱＰ３に寄生ダイオードが付いているた
めである。ここで、ドライバＭＯＳトランジスタＱＰ
３，ＱＮ３が動作する出力モード時、ＱＰ６ ＰＭＯＳ
トランジスタを入出力制御信号ＯＥからインバータＱ４
を介し反転させた信号で制御するよう構成し、ＯＥ＝
“Ｈ”でＱＰ３をオンさせＮウェルのノードＮＷにＶＣ
Ｃ１を印加する動作をさせる。すなわち、出力モード時
のＰＡＤ端子電圧０Ｖ〜３.３Ｖ中、Ｎウェルには常に
ＶＣＣ１の３.３Ｖが印加され、ＰＡＤ端子定常値の３.
３Ｖ 時でもフローティング状態は解消される。ＱＮ１
１，ＱＰ１１はＱＮ１，ＱＰ１と、ＱＰ２１はＱＰ２と
同じ動作の電圧レベル確保、パス電流防止用のＭＯＳト
ランジスタである。ＱＰ１１を削除した構成で入力モー
ド時でＰＡＤ端子電圧≦ＶＣＣ１＋ＶｔｈのケースでＱ
Ｐ６がオンするようしても良い。
ドの時、入出力制御回路の端子ＯＥに“Ｈ”のイネーブ
ル信号が印加される。ＰＡＤ端子“Ｈ”出力ではデータ
出力信号端子ＤＯＵＴに“Ｈ”が印加され２入力ＮＡＮ
ＤのＱ１の出力が“Ｌ”でドライバＱＰ３がオン，Ｑ２
の出力が“Ｌ”でドライバＱＮ３がオフとなり出力ＰＡ
Ｄ端子は“Ｈ”レベル(ＶＣＣ１)となる。又、ＰＡＤ端
子“Ｌ”出力ではＤＯＵＴ端子に“Ｌ”が印加されＱ１
の２入力ＮＡＮＤの出力が“Ｈ”でドライバＱＰ３がオ
フ，Ｑ２の出力が“Ｈ”でドライバＱＮ３がオンとなり
出力ＰＡＤ端子は“Ｌ”レベル(０Ｖ)となる。本発明に
おいてクランプ用のＱＰ４１，QP51を削除した構成でも
良い。なぜならＱＰ３に寄生ダイオードが付いているた
めである。ここで、ドライバＭＯＳトランジスタＱＰ
３，ＱＮ３が動作する出力モード時、ＱＰ６ ＰＭＯＳ
トランジスタを入出力制御信号ＯＥからインバータＱ４
を介し反転させた信号で制御するよう構成し、ＯＥ＝
“Ｈ”でＱＰ３をオンさせＮウェルのノードＮＷにＶＣ
Ｃ１を印加する動作をさせる。すなわち、出力モード時
のＰＡＤ端子電圧０Ｖ〜３.３Ｖ中、Ｎウェルには常に
ＶＣＣ１の３.３Ｖが印加され、ＰＡＤ端子定常値の３.
３Ｖ 時でもフローティング状態は解消される。ＱＮ１
１，ＱＰ１１はＱＮ１，ＱＰ１と、ＱＰ２１はＱＰ２と
同じ動作の電圧レベル確保、パス電流防止用のＭＯＳト
ランジスタである。ＱＰ１１を削除した構成で入力モー
ド時でＰＡＤ端子電圧≦ＶＣＣ１＋ＶｔｈのケースでＱ
Ｐ６がオンするようしても良い。
【００２２】ＮＭＯＳトランジスタＱＮ２はＰＡＤ端子
電位の最高電位５.０Ｖ がＱＮ３のドレインに印加しな
いよう耐圧のために挿入している。ＤＮ１，ＤＰ１は静
電破壊対策用デバイスであり、ＤＮ１はＰＮ接合ダイオ
ードを利用しているが、DP1はパンチスルー型ツェナー
ダイオードである。
電位の最高電位５.０Ｖ がＱＮ３のドレインに印加しな
いよう耐圧のために挿入している。ＤＮ１，ＤＰ１は静
電破壊対策用デバイスであり、ＤＮ１はＰＮ接合ダイオ
ードを利用しているが、DP1はパンチスルー型ツェナー
ダイオードである。
【００２３】この回路構成において、ＰＭＯＳトランジ
スタＱＰ５，ＱＰ５１を削除した構成にしても良い。そ
れはＰＡＤ電圧ＶＣＣ１＋Ｖｔｈ〜ＶＣＣ２間ではＮウ
ェル電位はフローティングとなるが、ドライバＭＯＳ
ＱＰ３ ，ＱＮ３の能動状態において、Ｎウェル電位を
ＶＣＣ１の３.３Ｖ 固定とする動作が確保できるためで
ある。
スタＱＰ５，ＱＰ５１を削除した構成にしても良い。そ
れはＰＡＤ電圧ＶＣＣ１＋Ｖｔｈ〜ＶＣＣ２間ではＮウ
ェル電位はフローティングとなるが、ドライバＭＯＳ
ＱＰ３ ，ＱＮ３の能動状態において、Ｎウェル電位を
ＶＣＣ１の３.３Ｖ 固定とする動作が確保できるためで
ある。
【００２４】図２は図１の本発明回路のＰＡＤ電圧とＮ
ウェル電位波形図であり、０Ｖ〜ＶＣＣ２領域間で定常
値は０Ｖ，ＶＣＣ１，ＶＣＣ２の３値である。
ウェル電位波形図であり、０Ｖ〜ＶＣＣ２領域間で定常
値は０Ｖ，ＶＣＣ１，ＶＣＣ２の３値である。
【００２５】ＰＡＤ電圧≦ＶＣＣ１−Ｖｔｈの領域では
Ｎウェル電位ＶＣＣ１に、ＰＡＤ電圧≧ＶＣＣ１＋Ｖｔ
ｈの領域ではＰＡＤ電圧に等しくなっている。ＶＣＣ１
−Ｖｔｈ〜ＶＣＣ１＋Ｖｔｈ間の領域ではクランプ付き
のフローティングであるが、ドライバＭＯＳが動作する
出力モードにおいては、Ｎウェル電位がＶＣＣ１（３.
３Ｖ)に印加されていることがわかる。
Ｎウェル電位ＶＣＣ１に、ＰＡＤ電圧≧ＶＣＣ１＋Ｖｔ
ｈの領域ではＰＡＤ電圧に等しくなっている。ＶＣＣ１
−Ｖｔｈ〜ＶＣＣ１＋Ｖｔｈ間の領域ではクランプ付き
のフローティングであるが、ドライバＭＯＳが動作する
出力モードにおいては、Ｎウェル電位がＶＣＣ１（３.
３Ｖ)に印加されていることがわかる。
【００２６】図３は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。静電破壊対策デバイスのＤＰ２，
DP21，ＤＰ２２はパンチスルーダイオード型ツェナーダ
イードを使用しないＰＮ接合又は、ＰＭＯＳトランジス
タで構成した例である。ＰＡＤ端子に高電位５.０Ｖが
印加されてもＶＣＣ１に電流が流れないよう複数接続し
た例である。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。静電破壊対策デバイスのＤＰ２，
DP21，ＤＰ２２はパンチスルーダイオード型ツェナーダ
イードを使用しないＰＮ接合又は、ＰＭＯＳトランジス
タで構成した例である。ＰＡＤ端子に高電位５.０Ｖが
印加されてもＶＣＣ１に電流が流れないよう複数接続し
た例である。
【００２７】図４は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。静電破壊対策デバイスのＤＰ２は
パンチスルーダイオード型ツェナーダイードを使用しな
いＰＮ接合又は、ＰＭＯＳトランジスタ１つで構成した
例である。この場合静電破壊対策デバイス用へVCC2の電
源を要する。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。静電破壊対策デバイスのＤＰ２は
パンチスルーダイオード型ツェナーダイードを使用しな
いＰＮ接合又は、ＰＭＯＳトランジスタ１つで構成した
例である。この場合静電破壊対策デバイス用へVCC2の電
源を要する。
【００２８】図５は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。入力モード時、ＱＮ４のドレイン
側の電位が“Ｈ”＝ＶＣＣ１−ＶｔｈＮに低下し、入力
バッファＱ３１のトランジスタのリーク電流が無視でき
ないケースでは、Ｑ３１入力端の電位を引上げる。例え
ば、ＰＭＯＳトランジスタＱＰ９を設け、ＱＰ３１の出
力からフィードバックさせた信号で“Ｈ”＝ＶＣＣ１ま
で引き上げてリーク電流を防止させることも良い。これ
は本発明回路のすべての例に適用できる。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。入力モード時、ＱＮ４のドレイン
側の電位が“Ｈ”＝ＶＣＣ１−ＶｔｈＮに低下し、入力
バッファＱ３１のトランジスタのリーク電流が無視でき
ないケースでは、Ｑ３１入力端の電位を引上げる。例え
ば、ＰＭＯＳトランジスタＱＰ９を設け、ＱＰ３１の出
力からフィードバックさせた信号で“Ｈ”＝ＶＣＣ１ま
で引き上げてリーク電流を防止させることも良い。これ
は本発明回路のすべての例に適用できる。
【００２９】図６は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。デバイス上、プロセス上でＱＮ
３，Ｑ３がＰＡＤ電位ＶＣＣ２でも耐圧が許容できれば
図１におけるＱＮ２，ＱＮ４は削除できる。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。デバイス上、プロセス上でＱＮ
３，Ｑ３がＰＡＤ電位ＶＣＣ２でも耐圧が許容できれば
図１におけるＱＮ２，ＱＮ４は削除できる。
【００３０】図７は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。図１のＱＰ６，ＱＰ５のＮウェル
電位を出力モードの時ＶＣＣ１に、ＰＡＤ電位≧ＶＣＣ
１＋Ｖｔｈの時ＰＡＤ電位と等しく印加させる動作をＱ
Ｐ５のＰＭＯＳトランジスタ１つで動作させる構成であ
る。すなわち、ＱＰ５のゲート信号は入出力制御回路の
中のＱ１の出力より供給し、入力モードでは“Ｈ”＝
３.３Ｖ ，“Ｈ”レベル出力時の出力モードでは“Ｌ”
＝０Ｖが印加されるので図１のＱＰ５，ＱＰ６の２つＰ
ＭＯＳトランジスタの動作を行う。なお、ＱＰ５へのゲ
ート信号を遅延させＱＰ４，ＱＰ５の動作タイミング調
整しても良い。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。図１のＱＰ６，ＱＰ５のＮウェル
電位を出力モードの時ＶＣＣ１に、ＰＡＤ電位≧ＶＣＣ
１＋Ｖｔｈの時ＰＡＤ電位と等しく印加させる動作をＱ
Ｐ５のＰＭＯＳトランジスタ１つで動作させる構成であ
る。すなわち、ＱＰ５のゲート信号は入出力制御回路の
中のＱ１の出力より供給し、入力モードでは“Ｈ”＝
３.３Ｖ ，“Ｈ”レベル出力時の出力モードでは“Ｌ”
＝０Ｖが印加されるので図１のＱＰ５，ＱＰ６の２つＰ
ＭＯＳトランジスタの動作を行う。なお、ＱＰ５へのゲ
ート信号を遅延させＱＰ４，ＱＰ５の動作タイミング調
整しても良い。
【００３１】図８は本発明の他の実施例である。図７と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。図７のＱＰ３のＮウェルの電位制
御動作をＱＰ５とＱＰ５３で行う。ＱＰ５３のゲートに
ＯＥ信号とＰＡＤ端子の“Ｌ”レベルのＯＲ信号を使用
するとＮウェルの電位を出力モード，ＰＡＤ端子電圧≦
ＶＣＣ１−Ｖｔｈの時にＶＣＣ１とする動作をする。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。図７のＱＰ３のＮウェルの電位制
御動作をＱＰ５とＱＰ５３で行う。ＱＰ５３のゲートに
ＯＥ信号とＰＡＤ端子の“Ｌ”レベルのＯＲ信号を使用
するとＮウェルの電位を出力モード，ＰＡＤ端子電圧≦
ＶＣＣ１−Ｖｔｈの時にＶＣＣ１とする動作をする。
【００３２】このケースにも図３〜図６の静電破壊保護
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
【００３３】図９は本発明の他の実施例である。図１と
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。ノードＮＷのＮウェル電位の制御
をＱＰ５で行い、ＰＡＤ端子≧ＶＣＣ１＋Ｖｔｈ時のみ
ＱＰ５をオンさせてＮウェルをＰＡＤ端子電圧に等しく
印加し、ＰＡＤ端子がそれ以外の領域ではＱＰ５をオフ
させＮウェルをフローティング状態として、ドライバＰ
ＭＯＳ ＱＰ３ の寄生ダイオードに生ずる電流パスを防
止する構成である。
同一番号は同一機能，同一動作をする部品である。異な
る構成のみ説明する。ノードＮＷのＮウェル電位の制御
をＱＰ５で行い、ＰＡＤ端子≧ＶＣＣ１＋Ｖｔｈ時のみ
ＱＰ５をオンさせてＮウェルをＰＡＤ端子電圧に等しく
印加し、ＰＡＤ端子がそれ以外の領域ではＱＰ５をオフ
させＮウェルをフローティング状態として、ドライバＰ
ＭＯＳ ＱＰ３ の寄生ダイオードに生ずる電流パスを防
止する構成である。
【００３４】このケースにも図３〜図６の静電破壊保護
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
【００３５】図１０は本発明の他の実施例である。図１
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。ＮＭＯＳトランジスタＱＮ１
３，ＰＭＯＳトランジスタＱＰ１３をＱＰ３，ＱＮ３の
ドライバとＰＡＤ端子間に構成してＭＯＳスイッチとし
て動作させ、ＰＡＤ端子の高電位５.０Ｖ をドライバＱ
Ｎ３，ＱＰ３に印加させないようにした。その動作は出
力モードＯＥ＝“Ｈ”の時ＱＮ１３，ＱＰ１３をオンの
導通とし、入力モードの時はオフの開放とする。インバ
ータＱ６はＯＥの反転信号生成、ＰＭＯＳトランジスタ
ＱＰ２２はPAD端子が高電位５.０Ｖの時にＭＯＳスイッ
チＱＰ１３のゲートに５.０Ｖの同電位を印加させＱＰ
１３の電流パスを防止し、ＮＭＯＳトランジスタＱＮ１
４はそのＱＰ１３ゲートへの高電位５.０Ｖ をインバー
タＱ６の出力への印加防止用素子である。
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。ＮＭＯＳトランジスタＱＮ１
３，ＰＭＯＳトランジスタＱＰ１３をＱＰ３，ＱＮ３の
ドライバとＰＡＤ端子間に構成してＭＯＳスイッチとし
て動作させ、ＰＡＤ端子の高電位５.０Ｖ をドライバＱ
Ｎ３，ＱＰ３に印加させないようにした。その動作は出
力モードＯＥ＝“Ｈ”の時ＱＮ１３，ＱＰ１３をオンの
導通とし、入力モードの時はオフの開放とする。インバ
ータＱ６はＯＥの反転信号生成、ＰＭＯＳトランジスタ
ＱＰ２２はPAD端子が高電位５.０Ｖの時にＭＯＳスイッ
チＱＰ１３のゲートに５.０Ｖの同電位を印加させＱＰ
１３の電流パスを防止し、ＮＭＯＳトランジスタＱＮ１
４はそのＱＰ１３ゲートへの高電位５.０Ｖ をインバー
タＱ６の出力への印加防止用素子である。
【００３６】このケースにも図３〜図６の静電破壊保護
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
デバイスのバリエーション，PMOSによる“Ｈ”レベルの
引上げ、そして例えばＶＣＣ１＝２.５Ｖ，ＶＣＣ２＝
３.３Ｖの低電源電圧化の考えが適用できる。
【００３７】図１１は本発明の他の実施例である。図１
０と同一番号は同一機能，同一動作をする部品である。
異なる構成のみ説明する。Ｎウェル電位のＶＣＣ１の印
加制御をＱＰ５３で行い、その制御動作は図１０のＱＰ
４と同様にＯＥ＝“Ｈ”＋ＰＡＤ端子電圧“Ｌ”でオン
動作させる。
０と同一番号は同一機能，同一動作をする部品である。
異なる構成のみ説明する。Ｎウェル電位のＶＣＣ１の印
加制御をＱＰ５３で行い、その制御動作は図１０のＱＰ
４と同様にＯＥ＝“Ｈ”＋ＰＡＤ端子電圧“Ｌ”でオン
動作させる。
【００３８】このケースでも図３〜図６の静電破壊保護
デバイスのバリエーション，NMOSによる“Ｈ”レベルの
引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は有
効である。
デバイスのバリエーション，NMOSによる“Ｈ”レベルの
引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は有
効である。
【００３９】図１２は本発明の他の実施例である。図１
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。ドライバＱＮ３にＮＭＯＳトラ
ンジスタＱＮ３１を直列接続構成させ、ＱＮ２の動作と
同様にＰＡＤ端子の高電位５.０ＶをＱＰ３に印加する
のを防止する。
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。ドライバＱＮ３にＮＭＯＳトラ
ンジスタＱＮ３１を直列接続構成させ、ＱＮ２の動作と
同様にＰＡＤ端子の高電位５.０ＶをＱＰ３に印加する
のを防止する。
【００４０】このケースでも図３〜図６の静電破壊保護
デバイスのバリエーション，NMOSによる“Ｈ”レベルの
引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は有
効である。
デバイスのバリエーション，NMOSによる“Ｈ”レベルの
引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は有
効である。
【００４１】図１３は図１５の従来例の問題点を対策し
た、図８の実施例の変形例である。図８と同一番号は同
一機能，同一動作をする部品である。異なる構成のみ説
明する。出力モード“Ｈ”時、ドライバＰＭＯＳ ＱＰ
３ のサブストレートノードＮ１ＶＣＣ２の５.０Ｖ に
対して、ＱＰ１３のゲート電位は０Ｖ印加されQP13の耐
圧を確保するため、ノードＮ１のＮウェルを入力モード
のＰＡＤ５.０Ｖ 時のみ５.０Ｖ、他のＰＡＤ状態であ
るＰＡＤ電位３.３Ｖ，０Ｖ時にはフローティングＶと
する動作をさせている。その動作は入力モードＯＥ＝
“Ｌ"でＰＡＤ“Ｈ"の５.０Ｖ 時のみＮＭＯＳトランジ
スタＱＮ１７をオンさせる。ＮＭＯＳトランジスタＱＮ
１６を直列接続するのはＰＭＯＳトランジスタＱＰ４２
のゲートにオンさせる“Ｌ”電位を上げてＱＰ４２のサ
ブストレートノードＮ１とゲート間に電位差５.０Ｖ が
印加するのを防止するためであり、ＱＮ１７をオンによ
りQP42はオンしＮウェルは５.０Ｖ 印加される。又、Ｑ
Ｎ１７がオフの時はプルアップ抵抗Ｒにて“Ｈ”３.３
Ｖ によりＱＰ４２はオフとなりノードＮＷのＮウェル
はフローティング状態となる動作をする。
た、図８の実施例の変形例である。図８と同一番号は同
一機能，同一動作をする部品である。異なる構成のみ説
明する。出力モード“Ｈ”時、ドライバＰＭＯＳ ＱＰ
３ のサブストレートノードＮ１ＶＣＣ２の５.０Ｖ に
対して、ＱＰ１３のゲート電位は０Ｖ印加されQP13の耐
圧を確保するため、ノードＮ１のＮウェルを入力モード
のＰＡＤ５.０Ｖ 時のみ５.０Ｖ、他のＰＡＤ状態であ
るＰＡＤ電位３.３Ｖ，０Ｖ時にはフローティングＶと
する動作をさせている。その動作は入力モードＯＥ＝
“Ｌ"でＰＡＤ“Ｈ"の５.０Ｖ 時のみＮＭＯＳトランジ
スタＱＮ１７をオンさせる。ＮＭＯＳトランジスタＱＮ
１６を直列接続するのはＰＭＯＳトランジスタＱＰ４２
のゲートにオンさせる“Ｌ”電位を上げてＱＰ４２のサ
ブストレートノードＮ１とゲート間に電位差５.０Ｖ が
印加するのを防止するためであり、ＱＮ１７をオンによ
りQP42はオンしＮウェルは５.０Ｖ 印加される。又、Ｑ
Ｎ１７がオフの時はプルアップ抵抗Ｒにて“Ｈ”３.３
Ｖ によりＱＰ４２はオフとなりノードＮＷのＮウェル
はフローティング状態となる動作をする。
【００４２】このケースでも図３〜図６静電破壊保護デ
バイスのバリエーション，ＮＭＯＳによる“Ｈ”レベル
の引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は
有効である。
バイスのバリエーション，ＮＭＯＳによる“Ｈ”レベル
の引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は
有効である。
【００４３】図１８は本発明の他の実施例である。図１
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。Ｎウェルの電位をＰＡＤ端子電
圧≦ＶＣＣ１−Ｖｔｈの時はＱＰ６のＰＭＯＳトランジ
スタをＰＡＤ端子からの信号にてＱＮ１１のＮＭＯＳト
ランジスタを介してオンさせＶＣＣ１を印加する。さら
に、出力モード，入力モードに関わらずＰＡＤ端子電圧
が定常値のＶＣＣ１である時、ＱＮ１１のＮＭＯＳトラ
ンジスタのソース側はＶＣＣ１−ＶｔｈとなりＱＮ１１
のＶｔｈが大きく、ＱＰ６のＶｔｈが小さいケースおい
てはＱＰ６がオンしてＮウェル電位にＶＣＣ１を印加す
る。ただし、入力モードの５.０Ｖ から３.３Ｖ への立
ち下がりだけのケースではＱＰ６のゲート電位がＶＣＣ
１＋ＶthからＶＣＣ１−Ｖｔｈへ引き抜けないためＶＣ
Ｃ１を印加しない。この発明において、クランプMOSQP5
1,QP41を削除した構成でも良く、又、図１の出力モード
時にＯＥからの信号によりＮウェル電位をＶＣＣ１にす
る回路構成を更に付加しても良い。
と同一番号は同一機能，同一動作をする部品である。異
なる構成のみ説明する。Ｎウェルの電位をＰＡＤ端子電
圧≦ＶＣＣ１−Ｖｔｈの時はＱＰ６のＰＭＯＳトランジ
スタをＰＡＤ端子からの信号にてＱＮ１１のＮＭＯＳト
ランジスタを介してオンさせＶＣＣ１を印加する。さら
に、出力モード，入力モードに関わらずＰＡＤ端子電圧
が定常値のＶＣＣ１である時、ＱＮ１１のＮＭＯＳトラ
ンジスタのソース側はＶＣＣ１−ＶｔｈとなりＱＮ１１
のＶｔｈが大きく、ＱＰ６のＶｔｈが小さいケースおい
てはＱＰ６がオンしてＮウェル電位にＶＣＣ１を印加す
る。ただし、入力モードの５.０Ｖ から３.３Ｖ への立
ち下がりだけのケースではＱＰ６のゲート電位がＶＣＣ
１＋ＶthからＶＣＣ１−Ｖｔｈへ引き抜けないためＶＣ
Ｃ１を印加しない。この発明において、クランプMOSQP5
1,QP41を削除した構成でも良く、又、図１の出力モード
時にＯＥからの信号によりＮウェル電位をＶＣＣ１にす
る回路構成を更に付加しても良い。
【００４４】このケースでも図３〜図６静電破壊保護デ
バイスのバリエーション，ＮＭＯＳによる“Ｈ”レベル
の引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は
有効である。
バイスのバリエーション，ＮＭＯＳによる“Ｈ”レベル
の引上げそしてＶＣＣ１，ＶＣＣ２の低電源化の適用は
有効である。
【００４５】図１７は本発明のＩ／Ｏバッファ回路が使
用されるシステムの一例である。例えば本発明のＩ／Ｏ
バッファ回路１７０が搭載されたＡＳＩＣのＬＳＩチッ
プでは供給電源電圧がＶＣＣ１の３.３Ｖで、ＡＳＩＣ
内のＣＰＵ(中央演算装置）あるいは論理ゲート，Ｉ／
Ｏバッファも３.３Ｖで駆動し、デバイス耐圧も３.３Ｖ
系で設計されている。このＬＳＩチップに異なる高電源
電圧あるいは同電源電圧で駆動する他のＬＳＩチップで
あるメモリを直接接続して１つのシステムを構成する場
合である。
用されるシステムの一例である。例えば本発明のＩ／Ｏ
バッファ回路１７０が搭載されたＡＳＩＣのＬＳＩチッ
プでは供給電源電圧がＶＣＣ１の３.３Ｖで、ＡＳＩＣ
内のＣＰＵ(中央演算装置）あるいは論理ゲート，Ｉ／
Ｏバッファも３.３Ｖで駆動し、デバイス耐圧も３.３Ｖ
系で設計されている。このＬＳＩチップに異なる高電源
電圧あるいは同電源電圧で駆動する他のＬＳＩチップで
あるメモリを直接接続して１つのシステムを構成する場
合である。
【００４６】
【発明の効果】本発明によれば、ドライバＰＭＯＳトラ
ンジスタのパス電流を防止した異種電源電圧回路を接続
するＩ／Ｏバッファ回路において、耐ノイズ性，ラッチ
アップ耐性に優れ、ドレイン駆動電流の低下が防止でき
るＩ／Ｏバッファを実現することができる。
ンジスタのパス電流を防止した異種電源電圧回路を接続
するＩ／Ｏバッファ回路において、耐ノイズ性，ラッチ
アップ耐性に優れ、ドレイン駆動電流の低下が防止でき
るＩ／Ｏバッファを実現することができる。
【図１】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図２】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の動作波形である。
例の動作波形である。
【図３】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図４】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図５】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図６】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図７】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図８】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図９】本発明に係るＩ／Ｏバッファ回路装置の一実施
例の回路構成である。
例の回路構成である。
【図１０】本発明に係るＩ／Ｏバッファ回路装置の一実
施例の回路構成である。
施例の回路構成である。
【図１１】本発明に係るＩ／Ｏバッファ回路装置の一実
施例の回路構成である。
施例の回路構成である。
【図１２】本発明に係るＩ／Ｏバッファ回路装置の一実
施例の回路構成である。
施例の回路構成である。
【図１３】本発明に係るＩ／Ｏバッファ回路装置の一実
施例の回路構成である。
施例の回路構成である。
【図１４】従来のＩ／Ｏバッファ回路装置の一実施例の
回路構成である。
回路構成である。
【図１５】従来のＩ／Ｏバッファ回路装置の一実施例の
回路構成である。
回路構成である。
【図１６】従来のＩ／Ｏバッファ回路装置の一実施例の
回路構成である。
回路構成である。
【図１７】本発明のＩ／Ｏバッファ回路装置を適用した
システムの一例である。
システムの一例である。
【図１８】本発明に係るＩ／Ｏバッファ回路装置の一実
施例の回路構成である。
施例の回路構成である。
Ｑ１，Ｑ２…出力制御回路、Ｑ３…入力バッファ、ＱＰ
３…ドライバのPMOSトランジスタ、ＱＮ３…ドライバの
ＮＭＯＳトランジスタ、ＱＰ４，ＱＰ５…Ｎウェル電位
制御用ＰＭＯＳトランジスタ、ＱＰ６…Ｎウェル電位制
御用ＰＭＯＳトランジスタ。
３…ドライバのPMOSトランジスタ、ＱＮ３…ドライバの
ＮＭＯＳトランジスタ、ＱＰ４，ＱＰ５…Ｎウェル電位
制御用ＰＭＯＳトランジスタ、ＱＰ６…Ｎウェル電位制
御用ＰＭＯＳトランジスタ。
Claims (12)
- 【請求項１】ＶＣＣ１＜ＶＣＣ２なる関係のＶＣＣ１と
ＶＣＣ２の異種電源電圧で動作する回路を接続するＶＣ
Ｃ１側のＩ／Ｏバッファ回路装置において、ドライバと
なるＣＭＯＳゲートのＰＭＯＳトランジスタのＮウェル
の電位を、入出力端子であるＰＡＤ端子電圧がＶＣＣ１
−Ｖｔｈ以下の時にＶＣＣ１に、ＰＡＤ端子電圧がＶＣ
Ｃ１＋Ｖｔｈ以上の時に入出力端子の電圧に等しくし、
前記Ｉ／Ｏバッファが出力モード時に前記ＰＭＯＳトラ
ンジスタのＮウェルの電位をＶＣＣ１に切替え制御する
ことを特徴としたＩ／Ｏバッファ回路装置。 - 【請求項２】請求項１において、 前記Ｎウェルの電位を制御する第１のＰＭＯＳトランジ
スタは、ソースをVCC1に、ゲートをＰＡＤ端子に、ドレ
インを前記Ｎウェルに、Ｎ型基板を前記Ｎウェルに接続
し、前記Ｎウェルの電位を制御する第２のＰＭＯＳトラ
ンジスタは、ソースをＰＡＤ端子に、ドレインを前記Ｎ
ウェルに、ゲートをＶＣＣ１に、Ｎ型基板を前記Ｎウェ
ルに接続し、前記Ｎウェルの電位を制御する第３のＰＭ
ＯＳトランジスタは、ソースをＶＣＣ１に、ドレインを
前記Ｎウェルに、ゲートを入出力制御信号に基づく信号
線に、Ｎ型基板を前記Ｎウェルに接続することを特徴と
したＩ／Ｏバッファ回路装置。 - 【請求項３】請求項１において、 前記Ｎウェルの電位を制御する第１のＰＭＯＳトランジ
スタは、ソースをVCC1に、ゲートをＰＡＤ端子に、ドレ
インを前記Ｎウェルに、Ｎ型基板を前記Ｎウェルに、前
記Ｎウェルの電位を制御する第２のＰＭＯＳトランジス
タは、ソースをＰＡＤ端子に、ドレインを前記Ｎウェル
に、ゲートを入出力制御回路からの信号に、Ｎ型基板を
前記Ｎウェルに接続することを特徴としたＩ／Ｏバッフ
ァ回路装置。 - 【請求項４】請求項１において、静電破壊保護用デバイ
スの電源側の保護素子をパンチスルーダイオードで構成
することを特徴としたＩ／Ｏバッファ回路装置。 - 【請求項５】請求項１において、静電破壊保護用デバイ
スの電源側素子を、一端をＶＣＣ１に接続した少なくと
も１つ以上のＰＮ接合ダイオード又は、ＰＭＯＳトラン
ジスタを利用して構成することを特徴としたＩ／Ｏバッ
ファ回路装置。 - 【請求項６】請求項１において、静電破壊保護用デバイ
スの電源側素子を、一端をＶＣＣ２に接続したＰＮ接合
ダイオード又は、ＰＭＯＳトランジスタを利用して構成
することを特徴としたＩ／Ｏバッファ回路装置。 - 【請求項７】請求項１において、入力回路への信号ライ
ンにＮＭＯＳトランジスタのソース・ドレイン経路を介
す構成個所でフィードバック型プルアップ回路を構成す
ることを特徴としたＩ／Ｏバッファ回路装置。 - 【請求項８】請求項１において、前記Ｎウェルの電位を
ＶＣＣ１とする動作制御をさせるために、制御用ＰＭＯ
ＳトランジスタのソースをＶＣＣ１に、ドレインを前記
Ｎウェルに、Ｎ型基板を前記Ｎウェルに、ゲートをＰＡ
Ｄ端子からＮＭＯＳトランジスタのドレイン，ソース経
路を介して接続構成したことを特徴としたＩ／Ｏバッフ
ァ回路装置。 - 【請求項９】ＶＣＣ１＜ＶＣＣ２なる関係のＶＣＣ１と
ＶＣＣ２の異種電源電圧で動作する回路を接続するＶＣ
Ｃ１側のＩ／Ｏバッファ回路装置において、ドライバと
なるＣＭＯＳゲートのＰＭＯＳトランジスタのＮウェル
の電位を、ＰＡＤ端子電圧がＶＣＣ１＋Ｖｔｈ時以上の
時のみＰＡＤ端子電圧に等しく、ＰＡＤ端子電圧がそれ
以外の時はフローティングとした構成とすることを特徴
とするＩ／Ｏバッファ回路装置。 - 【請求項１０】ＶＣＣ１＜ＶＣＣ２なる関係のＶＣＣ１
とＶＣＣ２の異種電源電圧で動作する回路を接続するＶ
ＣＣ１側のＩ／Ｏバッファ回路装置において、ドライバ
となるＣＭＯＳゲートのＰＭＯＳトランジスタのＮウェ
ルの電位制御をＶＣＣ２をソースとし、ゲートをレベル
シフタを介し動作構成することを特徴としたＩ／Ｏバッ
ファ回路装置。 - 【請求項１１】ＶＣＣ１＜ＶＣＣ２なる関係のＶＣＣ１
とＶＣＣ２の異種電源電圧で動作する回路を接続するＶ
ＣＣ１側のＩ／Ｏバッファ回路装置において、ドライバ
となるＣＭＯＳゲートのＰＭＯＳトランジスタのＮウェ
ルの電位を、入出力端子であるＰＡＤ端子電圧がＶＣＣ
１−Ｖｔｈ以下の時にＶＣＣ１に、ＰＡＤ端子電圧がＶ
ＣＣ１以上の時にフローティングにし、前記Ｉ／Ｏバッ
ファが出力モード時に前記ＰＭＯＳトランジスタのＮウ
ェルの電位をＶＣＣ１に切替え制御することを特徴とし
たＩ／Ｏバッファ回路装置。 - 【請求項１２】請求項１１において、 前記Ｎウェルの電位を制御する第１のＰＭＯＳトランジ
スタは、ソースをVCC1に、ゲートをＰＡＤ端子に、ドレ
インを前記Ｎウェルに、Ｎ型基板を前記Ｎウェルに接続
し、前記Ｎウェルの電位を制御する第２のＰＭＯＳトラ
ンジスタは、ソースをＶＣＣ１に、ドレインを前記Ｎウ
ェルに、ゲートを入出力制御信号に基づく信号線に、Ｎ
型基板を前記Ｎウェルに接続し、前記Ｎウェルの電位を
制御する第３のＰＭＯＳトランジスタは、ソースをＰＡ
Ｄ端子に、ゲートをＶＣＣ１に、ドレインを前記第２の
ＰＭＯＳトランジスタのゲートに、Ｎ型基板を前記Ｎウ
ェルに接続することを特徴としたＩ／Ｏバッファ回路装
置。
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