JP2000252813A

JP2000252813A - 低電圧差動信号方式受信機用出力バッファ

Info

Publication number: JP2000252813A
Application number: JP2000037580A
Authority: JP
Inventors: Mark W Morgan; ダブリューモーガンマーク; Fernando D Carvajal; ディーカルヴァジャルフェルナンド
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-02-24
Filing date: 2000-02-16
Publication date: 2000-09-14
Also published as: EP1032132B1; DE60037948D1; US6246262B1; DE60037948T2; ATE385627T1; EP1032132A1

Abstract

(57)【要約】【課題】バス電圧が電源参照電圧を越えた時に、集積
回路の破壊を防ぐ保護回路及び出力ノードを有する３状
態ＣＭＯＳ出力バッファを提供する。【解決手段】ハーフパス回路２２４は、出力ノードに
印加される出力電圧が供給電圧を越えると出力電圧が最
終出力段を通って出力バッファ２００を破壊させるのを
ブロックする。保護回路は、クランピング回路２１０、
スイッチング回路２１２、及びバックゲートバイアス回
路２０６を使用して、出力バッファ内のバイアスされた
トランジスタのソース／バルク接合を通る出力ノードＯ
ＵＴと電源参照電圧Ｖccとの間の漏洩通路を閉塞する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には高速応
用における出力バッファの分野に関する。詳述すれば、
本発明は、受信機がその供給電圧より高い電圧レベルに
曝された時に破壊されないように動作可能な3.3Ｖ低電
圧信号方式受信機の出力バッファ内の回路に関する。

【０００２】

【従来の技術】オフィス及び家庭における消費者は、よ
り一層写実的な視覚情報を要望しつつある。彼らの要望
によって、ビデオ、３Ｄグラフィックス、及びカメラか
らのフォトリアリスティックイメージデータを、ホーム
セットトップボックス及びディジタルビデオカムレコー
ダへのローカルアクセスネットワーク、電話回線、及び
衛星システムを通して、パーソナルコンピュータ及びプ
リンタへ移動させる必要性がもたらされつつある。低電
圧差動信号方式（ＬＶＤＳ）は、パーソナルコンピュー
ティング、遠隔通信、及び消費者／商用エレクトロニク
スの領域におけるさまざまな応用における消費者のこの
要望に１つの解決方法を与える。これは、この高速ディ
ジタルデータを、印刷回路基板上で及びファイバまたは
衛星ネットワークを通して、極めて短い距離及び極めて
長い距離を移動させるための安価で、極めて高性能な解
決方法である。差動信号技術は、スウィングが小さいの
で、毎秒数百メガビット（ Mbps ）で単一チャンネルデ
ータ伝送を可能にする。更にスウィングが小さく、且つ
電流モードであるために、ドライバ出力が発生する雑音
はＦＣＣ／ＣＩＳＰＲＥＭＩ要件に合致するように低
く、またドライバ出力の電力消費は広い周波数にわたっ
て極めて小さい。

【０００３】２つの標準化機構の下にＬＶＤＳ規格が存
在している。即ち、スケーラブルコヒーレントインタフ
ェース規格（ＳＣＩ−ＬＶＤＳ）と、米国規格協会／米
国通信工業会／米国電子工業会規格（ＡＮＳＩ／ＴＩＡ
／ＥＩＡ）とである。より広範な規格を促進するため
に、これらの規格は特定のプロセス技術、媒体、または
電源電圧を定義していない。これは、５Ｖから3.3Ｖま
で、及び３Ｖ以下まで広がる電源を用い、ＰＣＢまたは
ケーブルを通して伝送し、それによって広範囲な応用に
役立たせるために、ＬＶＤＳをＣＭＯＳ、ＧａＡｓその
他の適用可能な技術で実現できることを意味している。
即ち、ＬＶＤＳドライバ及び受信機が５Ｖのような特定
の電源にとらわれないことが、ＬＶＤＳの貴重な特性で
ある。従って、ＬＶＤＳは、3.3Ｖ（または2.5Ｖでさえ
も）のような低い供給電圧への移行が容易であるにも拘
わらず、同一の信号レベル及び性能を維持する。

【０００４】電源仕様には無関係であるというドライバ
及び受信機のこの貴重な特性は、いろいろな電圧を使用
する幾つかの受信機がＬＶＤＳ応用内に組み入れられ、
それらが１つのバスにアクセス可能である場合には問題
を提起するという欠陥を有している。このような場合を
図１に示してある。図１において、3.3ＶのＬＶＤＳ受
信機１６及び５ＶのＬＶＤＳ受信機２２は、遠隔通信ル
ーター１０のようなＬＶＤＳ応用内の同一バス２４を使
用している。上述したように、ＬＶＤＳ技術規格は特定
の電源電圧を要求していないので、各受信機１６及び２
２の電源は2.5Ｖ、3.3Ｖ、または５Ｖの何れかのどのよ
うな組合わせでもあり得る。ルーター１０は、２つのス
イッチ（図示してない）のドライバ１２及び１８から２
つの信号を受信する。両ＬＶＤＳドライバ１２及び１８
は、２つのそれぞれのＬＶＤＳバス１４及び２０に結合
されている。各ＬＶＤＳバス１４及び２０の反対端に
は、ＬＶＤＳ受信機１６及び２２がそれぞれのバス１４
及び２０に結合されている。第１の受信機１６は3.3Ｖ
電源を有しており、第２の受信機２２は５Ｖの電源を有
している。各ＬＶＤＳ受信機１６及び２２はルーター１
０内のバス２４に結合され、バス２４に取付けられてい
る負荷を駆動する電流を生成する。この特定例の場合に
は、負荷はマイクロプロセッサ２６である。動作中、一
方の受信機がバス２４にアクセスした場合には、他方は
高インピーダンスモードになってそれ自体をバス２４か
ら切り離す。従って、各受信機１６及び２２がバス２４
を使用する場合、その電源はバス２４を充電する。例え
ば、５Ｖ受信機２２がバス２４へのアクセスを得た場合
には、その出力バッファ（図示してない）はバス２４を
接地電位から５Ｖまで駆動する。電源が3.3Ｖである第
１の受信機１６は高インピーダンスモード中、受信機１
６の内部回路に漏洩電流を流入させないように、５Ｖに
曝されても耐えることができなければならない。要約す
れば、バスから受信機へ漏洩電流が流入しないようにす
るためには、バス上の全ての出力バッファは、少なくと
もバス上の何れかの受信機の最高供給電圧に等しい電圧
に曝されても耐えることができなければならない。

【０００５】高い電源電圧に曝されることによる破壊を
防ぐ１つのアプローチは、厚い酸化物５Ｖトランジスタ
を使用して3.3ＶのＬＶＤＳ受信機１６の出力バッファ
を設計することである。400 Mbps応用のようなＬＶＤＳ
高速応用は、高速の、混合された信号設計に適する製造
プロセスを使用する。それにも拘わらず、高速ディジタ
ルデータに適する製造プロセスで厚い酸化物トランジス
タを実現することは受信機の速度に対して負の効果を有
している。従って厚い酸化物トランジスタでの実施は、
受容できる解決方法ではない。

【０００６】図２に示すように、Davisの米国特許第5,4
55,732号には保護回路を有する３状態出力バッファ回路
が開示されている。Davisは、バッファがその高インピ
ーダンス状態にある時にバスから印加される電圧による
電力レールの破壊に対する内蔵保護を提供している。詳
述すれば、この回路は、出力トランジスタのバルクのバ
イアスを調整するために、そしてそれによって出力トラ
ンジスタのソース／バルク接合を介して出力ノードと電
力レールとの間に漏洩通路が発生するのを防ぐために使
用することができる擬似電力レールを使用している。出
力プルダウントランジスタであるＮＭＯＳトランジスタ
ＱＮ８０は、プルダウントランジスタドライバトランジ
スタＱＮ６０によって駆動される。トランジスタＱＮ７
０は、プルダウントランジスタ不能化トランジスタ（デ
ィスエーブラ）である。トランジスタＱＰ１０のゲート
は、入力ＩＮに結合されている。ＱＮ１０がＱＰ１０と
直列に結合されている。ＱＮ５０がＱＮ１０と直列に結
合されている。ＱＰ２０、ＱＮ２０、ＱＮ４０、ＱＰ５
０、及びＱＮ７０は、この順番に全て直列に結合されて
いる。不能化信号ＥＢはトランジスタＱＰ５０及びＱＮ
７０の入力に印加され、一方可能化信号Ｅはトランジス
タＱＰ２０、ＱＰ３０、及びＱＮ５０に印加される。Ｑ
Ｐ３０のソースは、回路「リンク＋」に結合されてい
る。リンク＋の機能は、電力レールの電圧が、ＱＰ３０
及びリンク＋に共通のノードに結合されている擬似レー
ルＰＶ_CCの電圧よりも高い場合に限って高電位電力レー
ルを可能化し、ＰＶ_CCをＶ_CCに結合させるように付勢す
ることである。ＱＰ３０のドレインに結合されているプ
ルアップトランジスタＱＰ４０は、比較回路「比較」に
結合されている。トランジスタＱＰ４０とＱＮ８０とに
共通のノードから引出されている出力信号リードＯＵＴ
は、比較回路「比較」に結合されている。

【０００７】しかしながら、この設計には低ターンオン
しきい値電圧トランジスタＱＮ１０、ＱＮ２０、及びＱ
Ｎ４０が組込まれており、これらが設計の複雑さ、従っ
てコストを増加させている。更に、出力バッファが高イ
ンピーダンスモードにあってバスから不能化されている
時に、ＱＰ４０のゲートに印加される電圧はＶ_CC−約0.
4乃至0.5Ｖのしきい値電圧である。従って出力リードＯ
ＵＴ上の電圧がＶ_CCよりも高い時に、このトランジスタ
ＱＰ４０を通る漏洩電流が存在する。故に、この設計は
漏洩電流を完全に排除してはいない。更に、ＱＰ１０は
厚い酸化物トランジスタである必要があり、不幸にもこ
れは受信機の速度に負の効果を有しており、従って高速
の、混合された信号設計に適する製造プロセスを使用す
る400 Mbps応用のような高速応用にとって受容できる解
決方法ではない。

【０００８】図３は、ＬＶＤＳ受信機内に出力バッファ
を実現する第３の設計アプローチを示しており、第１及
び第２のショットキーダイオードＳ１及びＳ２を使用し
て電流が出力バッファ内に流入するのを防いでいる。出
力バッファ１００は、ダイオードＳ１及びＳ２の他に、
複数のｐチャンネルトランジスタＱＰ１００、ＱＰ１０
２、及びＱＰ１０４、ｎチャンネルトランジスタＱＮ１
００、及び電流源Ｉ₁を含んでいる。トランジスタＱＰ
１００は、第１の電源レールＶ_CCに結合されているソー
スと、入力ノードＩＮに結合されているゲートと、第１
のダイオードに結合されているドレインと、バックゲー
トとを有している。第１のショットキーダイオードＳ１
は、トランジスタＱＰ１００と電流源Ｉ₁との間に結合
されている。トランジスタＱＰ１０４のゲートは、電源
レールＶ_CCに結合されている。トランジスタＱＰ１０２
のゲートは、トランジスタＱＰ１０４のソースと、ショ
ットキーダイオードＳ１及び電流源Ｉ₁に共通のノード
とに結合されている。第２のショットキーダイオードＳ
２は、第１の電源レールＶ_CCと、トランジスタＱＰ１０
０、ＱＰ１０２、及びＱＰ１０４のバックゲートとの間
に結合され、出力を駆動するようになっている。出力ノ
ードＯＵＴ、及びトランジスタＱＰ１０２及びＱＰ１０
４のドレインは、トランジスタＱＮ１００のドレインに
接続されている。トランジスタＱＮ１００のゲートは入
力ノードＩＮに結合され、バックゲート及びソースは第
２の電源レールＧＮＤに結合されている。

【０００９】動作中、出力ノードＯＵＴに結合されてい
るバスに印加される電圧が電源参照電圧Ｖ_CCよりも高い
時には、ｐチャンネルトランジスタＱＰ１０４がターン
オンする。相応してｐチャンネルトランジスタＱＰ１０
２がターンオフし、電流が第１の電源レールＶ_CCに流入
するのを防ぐ。トランジスタＱＰ１００、ＱＰ１０２、
及びＱＰ１０４のバックゲート寄生ダイオードが第１の
電源レールＶ_CCへ電流を流入させてしまうのを防ぐため
に、ショットキーダイオードＳ２を使用して出力ノード
ＯＵＴから第１の電源レールＶ_CCまでのこの通路をブロ
ックしている。更に、ショットキーダイオードＳ１が、
トランジスタＱＰ１００及び受信機内の残余の回路を破
壊させる電圧をブロックしている。ダイオードＳ１は、
電流が電源レールＶ_CCへ流入するのをも防いでいる。不
幸にも、ＬＶＤＳのための多くの製造プロセスはショッ
トキーダイオードを実現する段階を含んでおらず、従っ
てこのアプローチは実現不能である。ショットキーダイ
オードを実現する段階を含む製造プロセスは、典型的
に、コストが高騰し、ダイス面積が増大し、そしてプロ
セスの複雑さが増加する傾向がある。

【００１０】Lentiniらの米国特許第5,852,383号には、
保護回路を有する３状態ＣＭＯＳ出力バッファ回路が開
示されている。図４はその出力バッファ１５０を示して
おり、この出力バッファ１５０のプルアップトランジス
タのバルク電極は、あるライン（その電圧は、常に、集
積回路の供給電圧と外部バスの電圧との間で最高であ
る）に結合されている。バッファ１５０は、インバータ
７、ＮＯＲゲート５、ＮＡＮＤゲート３、補助回路９、
プルアップトランジスタＭ１５、及びプルダウントラン
ジスタＭ１６を含んでいる。プルアップトランジスタＭ
１５のバルク電極は、スイッチ可能なバルクライン２に
接続されている。補助回路９は、出力ノードＯの電圧が
供給電圧Ｖ_DDよりも高くない限り、スイッチ可能なバル
クライン２を供給電圧Ｖ_DDに接続させ続ける。ＮＡＮＤ
ゲート３は、出力ノードの電圧が供給電圧を超えると出
力ノードの電圧をスイッチ可能なバルクラインに転送す
る回路を含んでいる。しかしながらこの設計は、５Ｖよ
りも高い電圧が外部バスに印加された時には集積回路に
重大な破壊をもたらす。高インピーダンスモードにある
時には、可能化／不能化信号Ｅは低である。可能化信号
はトランジスタＭ１１のゲートに印加されるから、この
ゲートには０Ｖが印加されることになる。仮にもし、出
力バッファ１５０が高インピーダンスモードにある時に
外部バスに５Ｖよりも高い電圧が印加されれば、この同
じ電圧がＭ１１のソースに印加されることになる。従っ
て、トランジスタＭ１１のゲート・ソース間電圧は５Ｖ
よりも高くなる。特にゲート電圧が５Ｖを越えることが
できないようなプロセスでは、Ｍ１１に応力が加わって
破壊するようになる。たとえこの設計が漏洩電流を排除
するとしても、この設計が高電圧から集積回路を保護す
ることはなく、従って、破壊を生ずる恐れがある。

【００１１】結論すれば、集積回路の破壊を防ぎ、また
漏洩電流の通電を防ぐために３Ｖトランジスタ及び回路
技術を使用する既存設計は存在している。しかしなが
ら、これらの技術はＬＶＤＳ応用にとって低速過ぎる
か、またはプロセスにコスト及び複雑さが付加されるた
めに殆どのＬＶＤＳ製造プロセスには使用不能な成分を
使用している。従って、出力バッファの電源電圧よりも
高いバス電圧に曝されても受信機の内部回路の破壊を防
ぐような、ＬＶＤＳ受信機の出力バッファ設計に対する
要望が存在している。

【００１２】

【発明の概要】本発明によるＬＶＤＳ受信機の３状態Ｃ
ＭＯＳ出力バッファは、共通バス上のＬＶＤＳ受信機の
供給電圧よりも高い電圧に曝されても受信機の内部回路
の電圧破壊及び漏洩電流を防ぐ能力を有している。本出
力バッファは、最終出力段、ハーフパス回路、制御回
路、インバータ、クランピング回路、及びスイッチング
回路を含んでいる。最終出力段は、第１のプルアップト
ランジスタ、クランピングトランジスタ、及びプルダウ
ントランジスタを含み、これらは電圧供給と接地との間
に直列に接続されている。第１のプルアップトランジス
タ及びクランピングトランジスタに共通のノードが出力
ノードを形成している。ハーフパス回路は、最終増幅器
段に結合されていて、出力ノードに印加された出力電圧
が供給電圧を超えた時に、出力電圧が伝播するのをブロ
ックして出力バッファの破壊を防ぐ。

【００１３】制御回路は、ハーフパス回路に結合されて
いる。制御回路には、入力データ信号、最終出力段を活
動化及び非活動化するための可能化／不能化信号及び相
補可能化／不能化信号が供給される。インバータは、制
御回路に結合されている。クランピング回路は、インバ
ータと最終出力段とに結合され、出力バッファが可能化
され且つ入力信号が高である時と、出力バッファが不能
化されている時には、プルアップトランジスタを完全に
ターンオフさせる。

【００１４】スイッチング回路は、ハーフパス回路、ク
ランピング回路、及びプルアップトランジスタに接続さ
れている。スイッチング回路は、出力バッファが不能化
されている時に、ハーフパス回路及びプルアップトラン
ジスタがターンオフする前にクランピング回路をターン
オフさせ、バッファの出力ノードに印加された電圧が供
給電圧を超えた時に、この出力ノードに印加された電圧
から出力バッファ及び電源レールを保護する。バックゲ
ートバイアス回路は、プルアップトランジスタのバック
ゲート、クランピング回路、及びスイッチング回路に結
合されている。バックゲートバイアス回路は、出力ノー
ドが供給電圧よりも高くなければ供給電圧を供給する。
バックゲートバイアス回路は、出力ノードが供給電圧よ
りも高い場合には、結合されているトランジスタのバッ
クゲートに出力電圧を供給する。

【００１５】本発明の技術的長所は、バス上に供給され
る電圧がその電源よりも高い場合に破壊を防ぐことであ
る。これは、ＬＶＤＳ応用におけるＬＶＤＳ受信機の信
頼性及び柔軟性を増加させる。またこれは、ＬＶＤＳ受
信機を近代的な応用の要求にも両立可能ならしめる。

【００１６】本発明及びその長所をより完全に理解する
ために、以下に添付図面に基づいて本発明の実施の形態
を詳細に説明する。添付図面においては、同一の成分に
対しては同一の参照番号を付してある。

【００１７】

【実施の形態の説明】普通の３状態ＣＭＯＳ出力バッフ
ァはＣＭＯＳ最終駆動段を含んでいる。この最終駆動段
自体は、電圧供給ラインＶ_CCと共通接地（ＧＮＤ）との
間に直列に接続されているｐチャンネルＭＯＳＦＥＴ
（プルアップ）及びｎチャンネルＭＯＳＦＥＴ（プルダ
ウン）を含んでいる。回路は更に、ＣＭＯＳ最終駆動段
を活動化させるための制御回路を含み、この制御回路は
入力信号と可能化／不能化信号とを混合し、最終段の両
ＭＯＳＦＥＴをオフにする３状態（または、高インピー
ダンス）モードで活動化させる。制御回路は、その最も
簡易な形状では、ＮＡＮＤゲート及びＮＯＲゲートを含
む。ＮＡＮＤゲートの入力には入力データ信号及び可能
化／不能化信号が印加され、その出力はｐチャンネルプ
ルアップのゲートを駆動する。ＮＯＲゲートの入力には
入力データ信号及び可能化／不能化信号が印加され、そ
の出力はｎチャンネルプルダウンのゲートを駆動する。

【００１８】図５は、本発明による出力バッファ２００
の実施の形態を示している。３状態出力バッファ２００
は、制御回路２２２、バックゲートバイアス回路２０
６、ハーフパス回路２２４、スイッチング回路２２６、
プルアップトランジスタＱＰ２００、クランピングトラ
ンジスタＱＮ２０２、プルダウントランジスタＱＮ２０
４、インバータ２０８、及びプルアップトランジスタ回
路２１０を含んでいる。プルアップトランジスタＱＰ２
００、クランピングトランジスタＱＮ２０２、及びプル
ダウントランジスタＱＮ２０４が、出力バッファ２００
の最終出力段を形成している。制御回路２２２は、ＮＡ
ＮＤゲート２０２及びＮＯＲゲート２０４を含んでい
る。ハーフパス回路２２４は、トランジスタＱＮ２００
を含んでいる。スイッチング回路２２６は、スイッチ２
１２及びスイッチングトランジスタＱＰ２０２を含んで
いる。電圧供給Ｖ_CCと共通接地ＧＮＤとの間に直列に接
続されているのは、プルアップトランジスタＱＰ２０
０、クランピングトランジスタＱＮ２０２、及びプルダ
ウントランジスタＱＮ２０４である。プルアップトラン
ジスタＱＰ２００とクランピングトランジスタＱＮ２０
２とに共通のノード２１４が、出力データ信号ノードＯ
ＵＴを形成している。

【００１９】ＮＡＮＤゲート２０２は、入力データ信号
Ｖ_IN及び可能化／不能化信号Ｅ_Nの入力を含んでいる。
ＮＯＲゲート２０４は、入力データ信号Ｖ_IN及び相補可
能化／不能化信号Ｅ_N*の入力を含んでいる。ＮＡＮＤゲ
ート２０２の出力ノードはハーフパストランジスタＱＮ
２００のドレインに結合され、一方ＮＯＲゲート２０４
の出力ノードはプルダウントランジスタＱＮ２０４のゲ
ートに結合されている。バックゲートバイアス回路２０
６は、両可能化／不能化信号Ｅ_N及びＥ_N*の入力を含ん
でいる。バックゲートバイアス回路２０６の出力は、後
述するように、出力バッファ２００内の幾つかのトラン
ジスタにバックゲートバイアスを供給する。

【００２０】トランジスタＱＮ２００は、第１の電源レ
ールＶ_CCに結合されているゲートと、第２の電源レール
ＧＮＤに結合されているバックゲートと、ソースとを有
している。スイッチングトランジスタＱＰ２０２のソー
スはＱＮ２００のソースに結合され、ゲートは第１の電
源レールＶ_CCに結合され、ドレインはノード２１４に結
合され、そしてバックゲートはバックゲートバイアス回
路２０６の出力に結合されている。ノード２１４は、出
力ノードＯＵＴに結合されている。プルアップトランジ
スタＱＰ２００のゲートはトランジスタＱＮ２００のソ
ースに結合され、ソースは第１の電源レールＶ_CCに結合
され、ドレインはノード２１４に結合され、そしてバッ
クゲートはバックゲートバイアス回路２０６の出力に結
合されている。クランピングトランジスタＱＮ２０２
は、第１の電源レールＶ_CCに結合されているゲートと、
第２の電源レールＧＮＤに結合されているバックゲート
と、ノード２１４に結合されているドレインと、ソース
とを含んでいる。プルダウントランジスタＱＮ２０４の
ドレインはトランジスタＱＮ２０２のソースに結合さ
れ、相互接続されたバックゲート及びソースは第２の電
源レールＧＮＤに結合されている。トランジスタＱＰ２
０４は、バックゲートバイアス回路２０６の出力に接続
されているバックゲートと、トランジスタＱＰ２００の
ゲートに結合されているドレインと、ソースと、ゲート
とを含んでいる。トランジスタＱＰ２１２は、トランジ
スタＱＰ２０４のソースに結合されているドレインと、
バックゲートバイアス回路２０６の出力に結合されてい
るバックゲートと、第１の電源レールＶ_CCに結合されて
いるソースと、ゲートとを含んでいる。インバータ２０
８は、ＱＰ２１２のゲートとＮＡＮＤゲート２０２の出
力との間に結合されている。スイッチング回路２１２
は、ＱＰ２０４のゲートから及びバックゲートバイアス
回路２０６の出力から入力を受け、ノード２１４に出力
を生成する。

【００２１】図６は、図５に示したバッファ２００の設
計を更に詳細に示す図である。詳述すれば、ＮＡＮＤゲ
ート２０２は、ｐチャンネルトランジスタＱＰ２２４及
びＱＰ２２６、ｎチャンネルトランジスタＱＮ２１８及
びＱＮ２２０を含んでいる。ＮＡＮＤゲート２０２は、
高インピーダンスモード中に電源参照電圧Ｖ_CCをＱＮ２
００のゲートに印加する。トランジスタＱＰ２２４及び
ＱＰ２２６の相互接続されたソース及びバックゲート
は、電源レールＶ_CCに結合されている。ノード２２０
は、トランジスタＱＮ２１８のドレインと、トランジス
タＱＮ２００のドレインとに結合されている。トランジ
スタＱＮ２１８は、ソースと、第２の電源レールＧＮＤ
に結合されているバックゲートを含んでいる。トランジ
スタＱＮ２２０のドレインはトランジスタＱＮ２１８の
ソースに結合され、ゲートはＱＰ２２６のゲートに結合
され、そして相互接続されたバックゲート及びソースは
第２の電源レールＧＮＤに結合されている。入力データ
信号Ｖ_INは、トランジスタＱＰ２２４及びＱＮ２１８の
ゲートに印加される。

【００２２】ＮＯＲゲート２０４は、ｐチャンネルトラ
ンジスタＱＰ２２０及びＱＰ２２２と、ｎチャンネルト
ランジスタＱＮ２１４及びＱＮ２１６を含んでいる。Ｎ
ＯＲゲート２０４は、高インピーダンスモード中にプル
ダウントランジスタＱＮ２０４のゲートを接地させるた
めに使用される。トランジスタＱＰ２２０は、ドレイ
ン、ゲート、及び第１の電源レールＶ_CCに結合されてい
る相互接続されたバックゲート及びソースを有してい
る。トランジスタＱＰ２２２は、トランジスタＱＰ２２
０のドレインに結合されているソースと、第１の電源レ
ールＶ_CCに結合されているバックゲートとを有してい
る。トランジスタＱＮ２１４及びＱＮ２１６の相互接続
されたドレインは、トランジスタＱＰ２２２のドレイン
に接続されてＮＯＲゲート２０４の出力ノード２１８を
形成している。トランジスタＱＮ２１４及びＱＮ２１６
の相互接続されたバックゲート及びソースは、第２の電
源レールＧＮＤに結合されている。入力データ信号Ｖ_IN
は、トランジスタＱＮ２１４及びＱＰ２２２のゲートに
印加される。

【００２３】バックゲートバイアス回路２０６は、トラ
ンジスタＱＮ２１２、ＱＰ２１６、及びＱＰ２１８を含
んでいる。トランジスタＱＮ２１２のドレインは相補可
能化／不能化信号Ｅ_N*に結合され、バックゲートは第２
の電源レールＧＮＤに結合され、ゲートは第１の電源レ
ールＶ_CCに結合され、そしてソースはトランジスタＱＰ
２１６のゲートとトランジスタＱＰ２１８のソースとに
結合されている。トランジスタＱＰ２１６のソースは第
１の電源レールＶ_CCに結合され、相互接続されたバック
ゲート及びドレインはバックゲート参照ノード２１６に
結合されている。トランジスタＱＰ２１８の相互接続さ
れたバックゲート及びドレインも、バックゲート参照ノ
ード２１６に結合されている。トランジスタＱＰ２１８
のゲートは可能化／不能化信号Ｅ_Nに結合され、相補可
能化／不能化信号Ｅ_N*はこの回路の特定部分を可能化し
て入力データ信号Ｖ_INに対して動作させる。可能化／不
能化信号Ｅ_NはトランジスタＱＰ２２６及びＱＮ２２０
のゲートに印加され、一方相補可能化／不能化信号Ｅ_N*
はトランジスタＱＮ２１６及びＱＰ２２０に印加され
る。

【００２４】トランジスタＱＰ２１４及びＱＮ２０６か
らなるインバータ２０８は、電圧がＮＡＮＤゲート２０
２へ戻り伝播するのを防ぐバッファとして役立つ。トラ
ンジスタＱＰ２１４の相互接続されたバックゲート及び
ソースは、第１の電源レールＶ_CCに結合されている。ト
ランジスタＱＰ２１４のゲートはノード２２０に結合さ
れ、ドレインはトランジスタＱＰ２１２のゲートに結合
されている。トランジスタＱＮ２０６のドレインはトラ
ンジスタＱＰ２１４のドレインに結合され、ゲートはノ
ード２２０に結合され、そして相互接続されたバックゲ
ート及びドレインは第２の電源レールＧＮＤに結合され
ている。

【００２５】スイッチング回路２２６は、ｐチャンネル
トランジスタＱＰ２０６、ＱＰ２０８、ＱＰ２１０、及
びｎチャンネルトランジスタＱＮ２０８及びＱＮ２１０
を含んでいる。トランジスタＱＮ２０８のドレインはト
ランジスタＱＰ２０４のゲートに結合され、ゲートは第
１の電源レールＶ_CCに結合され、そして相互接続された
バックゲート及びソースは第２の電源レールＧＮＤに結
合されている。トランジスタＱＰ２０６は、ゲート、ト
ランジスタＱＮ２０８のドレインに結合されているソー
ス、出力ノードＯＵＴに結合されているドレイン、及び
バックゲート参照ノード２１６に結合されているバック
ゲートを含んでいる。トランジスタＱＰ２０８は、第１
の電源レールＶ_CCに結合されている相互接続されたバッ
クゲート及びソース、ゲート、及びドレインを含んでい
る。トランジスタＱＰ２１０のソースはトランジスタＱ
Ｐ２０８のドレインに結合され、相互接続されたドレイ
ン及びゲートはトランジスタＱＰ２０８のゲートに結合
され、そしてバックゲートは第１の電源レールＶ_CCに結
合されている。トランジスタＱＮ２１０のゲートは第１
の電源レールＶ_CCに結合され、ドレインはトランジスタ
ＱＰ２１０のドレインに結合され、そして相互接続され
たバックゲート及びソースは第２の電源レールＧＮＤに
結合されている。

【００２６】動作を説明する。出力バッファ２００が可
能化されている時には、可能化／不能化信号Ｅ_Nは高
（“１”）であり、その相補可能化／不能化信号Ｅ_N*は
低（“０”）である。この状態においては、ＮＡＮＤゲ
ート２０２の出力ノード２２０、及びＮＯＲゲート２０
４の出力ノード２１８は、入力データ信号Ｖ_INの論理状
態に依存して高または低である。詳述すれば、入力信号
Ｖ_IN＝“０”である時には、この入力信号Ｖ_INはトラン
ジスタＱＰ２２４及びＱＮ２１８に印加され、トランジ
スタＱＰ２２４をターンオンさせ、トランジスタＱＮ２
１８をターンオフさせる。トランジスタＱＰ２２４はノ
ード２２０を電源参照電圧Ｖ_CC、即ち高に引上げる。ト
ランジスタＱＰ２２６及びＱＮ２２０のゲートに印加さ
れた高の可能化／不能化信号Ｅ_Nは、トランジスタＱＰ
２２６をターンオフさせ、トランジスタＱＮ２２０をタ
ーンオンさせる。トランジスタＱＰ２２２及びＱＮ２１
４に印加された入力信号Ｖ_INはトランジスタＱＰ２２２
をターンオンさせ、トランジスタＱＮ２１４をターンオ
フさせる。トランジスタＱＰ２２０及びＱＮ２１６のゲ
ートに印加された相補可能化／不能化信号Ｅ_N*は、トラ
ンジスタＱＰ２２０をターンオンさせ、トランジスタＱ
Ｎ２１６をターンオフさせる。トランジスタＱＰ２２０
及びＱＰ２２２は、ノード２１８を高に駆動する。従っ
て、ＮＯＲゲート２０４の出力ノード２１８は“１”で
あり、ＮＡＮＤゲート２０２の出力ノード２２０は
“１”である。

【００２７】ノード２２０は高であるから、それがｎチ
ャンネル電界効果トランジスタＱＮ２００に印加される
とＱＮ２００はターンオフする。ノード２２０は、トラ
ンジスタＱＰ２１４及びＱＮ２０６のゲートに高を印加
する。その結果、トランジスタＱＰ２１４はターンオフ
し、トランジスタＱＮ２０６はターンオンする。トラン
ジスタＱＮ２０６は、トランジスタＱＰ２１２のゲート
を接地に引下げ、トランジスタＱＰ２１２をターンオン
させる。トランジスタＱＰ２１２はトランジスタＱＰ２
０４のソースを高に駆動し、スイッチング回路２２６の
トランジスタＱＮ２０８はトランジスタＱＰ２０４のゲ
ートに接地電位を印加している。従ってトランジスタＱ
Ｐ２０４はターンオンする。トランジスタＱＰ２０４
は、トランジスタＱＰ２００のゲートを高に駆動し、こ
のトランジスタをターンオフさせる。更にトランジスタ
ＱＰ２０４は、トランジスタＱＰ２０２のソースを高に
駆動してこのトランジスタをターンオフさせる。

【００２８】ＮＯＲゲート２０４のノード２１８からの
高（“１”）信号はトランジスタＱＮ２０４のゲートに
印加され、トランジスタＱＮ２０４をターンオンさせ
る。その結果、トランジスタＱＮ２０４はトランジスタ
ＱＮ２０２のソースを接地電位に引下げ、トランジスタ
ＱＮ２０２をターンオンさせる。従って、出力ＯＵＴは
接地電位に引下げられる。

【００２９】出力バッファ２００が可能化されている時
は、トランジスタＱＰ２０８、ＱＰ２１０、ＱＮ２０
８、及びＱＮ２１０は常にオンである。これらはスイッ
チ２２６のための電圧参照を供給する。その結果、トラ
ンジスタＱＰ２０６のゲートに印加されるこの電圧がこ
のトランジスタをターンオフさせている。

【００３０】出力から電源参照Ｖ_CCへの漏洩電流を防ぐ
ために、バックゲートバイアス回路２０６のトランジス
タＱＮ２１２、ＱＰ２１６、及びＱＰ２１８は、バック
ゲート参照ノード２１６を通してバックゲート参照電圧
を供給する。可能化モード中には、トランジスタＱＮ２
１２及びＱＰ２１６はオンである。トランジスタＱＰ２
１８はオフである。従って、可能化モード中には、バッ
クゲート参照ノード２１６はトランジスタＱＰ２１６に
よって高に駆動される。バックゲート参照ノード２１６
は、トランジスタＱＰ２０２、ＱＰ２１２、ＱＰ２０６
のバックゲートに結合されており、これらのバックゲー
トを電源電圧Ｖ_CCに駆動する。

【００３１】反対に、出力バッファ２００が可能化さ
れ、且つ入力データ信号Ｖ_INの電圧が“１”である場合
は、ＮＯＲゲート２０４の出力ノード２１８は“０”で
あり、ＮＡＮＤゲート２０２の出力ノード２２０は
“０”である。即ち、入力信号Ｖ_IN＝“１”である場合
には、この入力信号Ｖ_INはトランジスタＱＰ２２４及び
ＱＮ２１８に印加され、トランジスタＱＰ２２４をター
ンオフさせ、トランジスタＱＮ２１８をターンオンさせ
る。トランジスタＱＰ２２６及びＱＮ２２０のゲートに
印加される高の可能化／不能化信号Ｅ_Nは、トランジス
タＱＰ２２６をターンオフさせ、トランジスタＱＮ２２
０をターンオンさせる。従って、トランジスタＱＮ２２
０及びＱＮ２１８は、ノード２２０を接地電位に引下げ
る。トランジスタＱＰ２２２及びＱＮ２１４に印加され
る入力信号Ｖ_INはトランジスタＱＰ２２２をターンオフ
させ、トランジスタＱＮ２１４をターンオンさせる。ト
ランジスタＱＰ２２０及びＱＮ２１６のゲートに印加さ
れる相補可能化／不能化信号Ｅ_N*は、トランジスタＱＰ
２２０をターンオンさせ、トランジスタＱＮ２１６をタ
ーンオフさせる。従って、トランジスタＱＰ２２０は、
ノード２１８を接地電位に引下げる。ノード２１８上の
低はトランジスタＱＮ２０４に印加され、トランジスタ
ＱＮ２０４をターンオフさせる。ノード２２０上の低
は、トランジスタＱＮ２００をターンオンさせる。トラ
ンジスタＱＮ２００は、トランジスタＱＰ２００のゲー
トと、トランジスタＱＰ２０２のソースとに低を印加す
る。トランジスタＱＰ２０２はオフのままであり、トラ
ンジスタＱＰ２００はターンオンして出力ノードＯＵＴ
を高に駆動する。

【００３２】ノード２２０は、トランジスタＱＰ２１４
及びＱＮ２０６のゲートに低を印加する。その結果、ト
ランジスタＱＰ２１４がターンオンし、ＱＮ２０６はタ
ーンオフする。トランジスタＱＰ２１４は、トランジス
タＱＰ２１２のゲートを電源参照電圧Ｖ_CCまで引上げて
トランジスタＱＰ２１２をターンオフさせる。その結
果、トランジスタＱＰ２０４がオフになる。

【００３３】上述したように、トランジスタＱＰ２０
８、ＱＰ２１０、ＱＮ２０８、及びＱＮ２１０は、出力
バッファ２００が可能化されている場合には常にオンで
ある。これらは、電圧参照をスイッチ２２６に供給す
る。その結果、トランジスタＱＰ２０６のゲートに印加
される電圧は高になり、このトランジスタをオフに維持
する。

【００３４】今度は、出力バッファ回路が不能化されて
いる、即ち高インピーダンスモードにあってＥ_N＝
“０”、Ｅ_N*＝“１”であるものとする。出力ノードＯ
ＵＴの電圧が電源電圧Ｖ_CC＋しきい値電圧−300ｍＶよ
り小さければ、トランジスタＱＰ２２６及びＱＮ２００
に印加される可能化／不能化信号Ｅ_Nは、トランジスタ
ＱＰ２２６をターンオンさせ、トランジスタＱＮ２２０
をターンオフさせる。トランジスタＱＰ２２６は、ノー
ド２２０を高に駆動する。従って、高インピーダンスモ
ード中は、ＮＡＮＤゲート２０２の出力ノード２２０は
入力信号Ｖ_INには無関係に常に“１”である。同様に、
トランジスタＱＰ２２０及びＱＮ２１６のゲートに印加
された相補可能化／不能化信号Ｅ_N*は、トランジスタＱ
Ｐ２２０をターンオフさせ、トランジスタＱＮ２１６を
ターンオンさせる。トランジスタＱＮ２１６はノード２
１８を接地電位に引下げる。ノード２１８は、高インピ
ーダンスモード中は入力信号Ｖ_INには無関係に接地され
たままである。

【００３５】ノード２２０が高であるから、ＱＮ２００
はオフである。ノード２２０は、トランジスタＱＰ２１
４及びＱＮ２０６のゲートに高を印加する。その結果、
トランジスタＱＰ２１４がターンオフし、ＱＮ２０６が
ターンオンする。トランジスタＱＮ２０６は、トランジ
スタＱＰ２１２のゲートを接地に引下げ、トランジスタ
ＱＰ２１２をターンオンさせる。トランジスタＱＰ２１
２はトランジスタＱＰ２０４のソースを高に駆動し、ス
イッチング回路２２６のトランジスタＱＮ２０８はトラ
ンジスタＱＰ２０４のゲートに接地電位を印加する。従
って、トランジスタＱＰ２０４はターンオンする。トラ
ンジスタＱＰ２０４は、トランジスタＱＰ２００のゲー
トを高に駆動し、このトランジスタをターンオフさせ
る。更にトランジスタＱＰ２０４は、トランジスタＱＰ
２０２のソースを高に駆動してこのトランジスタをター
ンオフさせる。

【００３６】ノード２１８は、プルダウントランジスタ
ＱＮ２０４のゲートに“０”に印加してこのトランジス
タをターンオフさせる。トランジスタＱＮ２０４がター
ンオフする結果として、トランジスタＱＮ２０２はオフ
になる。従って、出力バッファ２００の最終段のプルア
ップトランジスタＱＰ２００、クランピングトランジス
タＱＮ２０２、及びプルダウントランジスタＱＮ２０４
はターンオフする。出力バッファ３０の出力ノードＯＵ
Ｔは、高インピーダンス状態になる。

【００３７】トランジスタＱＰ２１８のゲートには可能
化／不能化信号Ｅ_Nが印加されているから、トランジス
タＱＰ２１８はターンオンする。出力ノードＯＵＴの電
圧が電源電圧Ｖ_CCと、電源電圧Ｖ_CC＋しきい値−300ｍ
Ｖとの間にあれば、電源電圧Ｖ_CCより高い電圧がトラン
ジスタＱＰ２１６のドレイン及びバックゲートに印加さ
れ、このトランジスタをターンオフさせる。相補可能化
／不能化信号Ｅ_N*はトランジスタＱＮ２１２のゲートに
印加され、その結果、トランジスタＱＮ２１２は僅かに
ターンオンし、ソース電圧は電源電圧Ｖ_CCより１しきい
値分低くなる。従って、バックゲート参照ノード２１６
は、電源電圧Ｖ_CCに維持される。バックゲート参照ノー
ド２１６は、トランジスタＱＰ２０２、ＱＰ２１２、Ｑ
Ｐ２０６のバックゲートに結合されている。

【００３８】出力ノードＯＵＴに印加される電圧が電源
レール電圧Ｖ_CC−300ｍＶより１しきい値Ｖ_t分上昇すれ
ば、トランジスタＱＰ２０６がターンオンする。何故な
らば、トランジスタＱＰ２０８、ＱＰ２１０、ＱＮ２０
８、及びＱＮ２１０によって供給される参照電圧が、常
にＶ_CCより１しきい値電圧Ｖ_t（３Ｖトランジスタプロ
セスの場合には、ほぼ300ｍＶ）分だけ低いからであ
る。その結果、トランジスタＱＰ２０４がターンオフ
し、高インピーダンスモード中はプルアップトランジス
タＱＰ２００をオフに維持する。

【００３９】可能化／不能化信号Ｅ_NがトランジスタＱ
Ｐ２１８のゲートに印加されているから、トランジスタ
ＱＰ２１８はターンオンしている。出力ノードＯＵＴの
電圧が電源電圧Ｖ_CC＋しきい値−300ｍＶであれば、電
源電圧Ｖ_CC＋より高い電圧がＱＰ２１６のドレイン及び
バックゲートに印加され、このトランジスタをオフにし
続ける。相補可能化／不能化信号Ｅ_N*はトランジスタＱ
Ｎ２１２のゲートに印加され、その結果、トランジスタ
ＱＮ２１２は僅かにターンオンし、ソース電圧は電源電
圧Ｖ_CCより１しきい値分低くなる。従って、バックゲー
ト参照ノード２１６は電源電圧Ｖ_CCに維持される。バッ
クゲート参照ノード２１６は、トランジスタＱＰ２０
２、ＱＰ２１２、ＱＰ２０６のバックゲートに結合され
ている。

【００４０】出力ノードＯＵＴに結合されているバス上
に、別の出力バッファがＶ_CCより１しきい値分高い出力
電圧を供給していれば、その出力電圧はトランジスタＱ
Ｐ２０２のドレインに印加される。ＱＰ２０２の寄生ダ
イオードはこの出力電圧を、そのドレインを横切って、
バックゲート参照ノード２１６に結合されているそのバ
ックゲートへ導く。その結果、出力ノードＯＵＴの電圧
がバックゲート参照ノード２１６に現れる。バックゲー
ト参照ノードは、この電圧をオン状態にあるトランジス
タＱＰ２１８のドレイン及びバックゲートに印加する。
ＱＰ２１８はトランジスタＱＮ２１２のソース電圧を、
出力ノードの電圧まで引き上げる。トランジスタＱＮ２
１２はターンオフする。トランジスタＱＮ２１２は、実
効的に、出力バッファ２００に結合されている集積回路
の残余に出力電圧が入らないようにクランプする。

【００４１】バックゲートバイアス回路２０６の機能を
要約すれば、出力電圧が電源電圧Ｖ _CC＋しきい値電圧よ
りも低い場合には、トランジスタＱＮ２１２及びＱＰ２
１８は相補可能化／不能化信号Ｅ_N*に印加される電圧
（電源電圧Ｖ_CCに等しい）と等価な電圧をバックゲート
参照ノード２１６に供給する。出力電圧がＶ_CC＋しきい
値電圧より高く上昇すると、この出力電圧がバックゲー
ト参照の２１６に印加される。このように、バックゲー
ト参照ノード２１６には常に最高電位、即ち電源電圧Ｖ
_CCか、または出力電圧の何れかが印加され、出力信号が
Ｖ_CCより高く上昇する状態においてはトランジスタＱＰ
２０２、ＱＰ２１２、及びＱＰ２０６をオフに維持す
る。

【００４２】即ち、出力ノードＯＵＴに印加される電圧
が電源レール電圧Ｖ_CCより１しきい値電圧Ｖ_t分高く上
昇すると、トランジスタＱＰ２０２がターンオンする。
トランジスタＱＰ２０２は、出力電圧をトランジスタＱ
Ｐ２００のゲートと、ＱＮ２００のソースとに印加し、
トランジスタＱＮ２００をターンオフさせる。もしトラ
ンジスタＱＰ２０２がターンオンする前にトランジスタ
ＱＰ２０４がターンオフされていなければ、漏洩電流が
トランジスタＱＰ２０２を通して電源参照Ｖ_CCへ伝播す
る。従って、トランジスタＱＰ２０２がターンオンする
前にトランジスタＱＰ２０４をターンオフさせること
は、少量の漏洩電流がトランジスタＱＰ２０２を通して
電源参照Ｖ_CCへ伝播するのを防ぐ。更に、トランジスタ
ＱＮ２００がターンオフして、出力電圧がＱＮ２００を
通して残余の回路へ伝播するのをブロックする。以上の
ように、本発明の実施の形態は、電源電圧Ｖ_CCを越える
出力電圧をブロックすることによって、回路の破壊、及
び漏洩電流の電源レールＶ_CCへの流入を防ぐ。

【００４３】以上の記載に関連して、以下の各項を開示
する。

【００４４】（１）第１の電源参照電圧、第２の電源参
照電圧、及びある電圧を有しているバスに結合されてい
る出力を有する３状態ＣＭＯＳ出力バッファであって、
電源レールと接地との間に直列に接続されているプルア
ップトランジスタ、クランピングトランジスタ、及びプ
ルダウントランジスタからなり、上記クランピングトラ
ンジスタと上記プルアップトランジスタとの間に共通出
力ノードを有する最終出力段と、上記最終出力段に結合
され、上記出力ノードに印加される出力電圧が上記第１
の電源参照電圧を越えた時に上記バス電圧が伝播して上
記出力バッファを破損させるのをブロックするハーフパ
ス回路と、上記ハーフパス回路に結合され、入力データ
信号、可能化／不能化信号、及び相補可能化／不能化信
号を供給されて上記最終出力段を活動及び不活動にさせ
る制御回路と、上記制御回路に結合されているインバー
タと、上記インバータ及び上記最終出力段に結合され、
上記出力バッファが可能化され且つ上記入力データ信号
が低である時と、上記出力バッファが不能化されている
時には、上記プルアップトランジスタを完全にターンオ
フさせるクランピング回路と、上記ハーフパス回路、上
記クランピング回路、及び上記プルアップトランジスタ
に結合され、上記出力バッファが不能化された時に、上
記クランピング回路及び上記プルアップトランジスタが
ターンオフする前に上記クランピング回路をターンオフ
させ、上記バッファの出力ノードに印加された上記第１
の電源参照電圧を越える電圧から上記出力バッファ及び
上記第１の電源を保護するスイッチング回路と、上記プ
ルアップトランジスタのバックゲート、上記クランピン
グ回路、及び上記スイッチング回路に結合され、上記出
力ノードが供給電圧よりも高くなければ上記第１の電源
参照電圧を、また上記出力ノードが上記第１の電源参照
電圧よりも高い時には上記出力電圧を供給するバックゲ
ートバイアス回路と、を備えていることを特徴とする３
状態ＣＭＯＳ出力バッファ。

【００４５】（２）上記ハーフパス回路は第１のトラン
ジスタを含み、上記第１のトランジスタは上記制御回路
と上記プルアップトランジスタとの間に接続され、上記
第１のトランジスタは上記第１の電源参照電圧に結合さ
れているゲート及び接地に結合されているバックゲート
を有していることを特徴とする（１）に記載の３状態Ｃ
ＭＯＳ出力バッファ。

【００４６】（３）上記制御回路は、入力データ信号及
び可能化／不能化信号を供給され、上記プルアップトラ
ンジスタを駆動する第１の論理ゲートと、入力データ信
号及び相補可能化／不能化信号を供給されている第２の
論理ゲートと、を備え、上記第１及び第２の論理ゲート
は上記可能化／不能化信号に応答して３状態モードを活
動させ、上記プルアップトランジスタ及び上記プルダウ
ントランジスタを共に不活動にすることを特徴とする
（１）に記載の３状態ＣＭＯＳ出力バッファ。

【００４７】（４）上記第１の論理ゲートは、出力ノー
ド及び少なくとも２つの入力ノードを含み、また上記第
１の論理ゲートはＮＡＮＤゲートからなり、上記ＮＡＮ
Ｄゲートは、第１のトランジスタ、第２のトランジス
タ、第３のトランジスタ、及び第４のトランジスタを有
し、上記第１のトランジスタ及び第２のトランジスタは
上記電圧供給と上記第１の論理ゲートの出力ノードとの
間に結合され、上記第３のトランジスタは上記第４のト
ランジスタと上記結合された第１及び第２のトランジス
タとの間に結合され、上記第１及び第３のトランジスタ
は上記２つの入力ノードの第１の入力ノードに結合さ
れ、上記第２及び第４のトランジスタは上記２つの入力
ノードの第２の入力ノードに結合されていることを特徴
とする（３）に記載の３状態ＣＭＯＳ出力バッファ。

【００４８】（５）上記第２の論理ゲートは、出力ノー
ド及び少なくとも２つの入力ノードを含み、上記第１の
入力ノードは上記入力データ信号に結合され、上記第２
の入力ノードは上記可能化／不能化信号に結合されてお
り、また上記第２の論理ゲートはＮＯＲゲートからな
り、上記ＮＯＲゲートは、第１のトランジスタ、第２の
トランジスタ、第３のトランジスタ、及び第４のトラン
ジスタを有し、上記第１のトランジスタは上記電圧供給
と上記第２のトランジスタとの間に結合され、上記第３
及び第４のトランジスタは上記第２のトランジスタと接
地との間に結合され、上記第２及び第３のトランジスタ
は上記第１の入力ノードに結合され、上記第１及び第４
のトランジスタは上記第２の入力ノードに結合されてい
ることを特徴とする（３）に記載の３状態ＣＭＯＳ出力
バッファ。

【００４９】（６）上記クランピング回路は、上記電圧
供給と上記プルアップトランジスタのゲートとの間に直
列に結合されている第１のトランジスタ及び第２のトラ
ンジスタを備え、上記第１のトランジスタ及び第２のト
ランジスタは上記バックゲートバイアス回路に結合され
ているバックゲートを有していることを特徴とする
（１）に記載の３状態ＣＭＯＳ出力バッファ。

【００５０】（７）上記スイッチング回路は、上記バッ
クゲートバイアス回路に結合されているバックゲート、
及びゲートを有し、上記クランピング回路と上記出力ノ
ードとの間に結合されている第１のトランジスタと、上
記第１のトランジスタのソースに結合されているドレイ
ン、上記第１の電源参照電圧に結合されているゲート、
及び接地に結合されている相互接続されたバックゲート
及びソースを有する第２のトランジスタと、ゲート、上
記第１のトランジスタのゲートに結合されているドレイ
ン、及び上記第１の電源参照電圧に結合されている相互
接続されたバックゲート及びソースを有する第３のトラ
ンジスタと、相互接続されたゲート及びドレイン、上記
第１の電源参照電圧に結合されているバックゲート、及
び上記第３のトランジスタのドレインに結合されている
ソースを有する第４のトランジスタと、上記第４のトラ
ンジスタのゲートに結合されているドレイン、上記第１
の電源参照電圧に結合されているゲート、及び接地に結
合されている相互接続されたバックゲート及びソースを
有する第５のトランジスタと、を備えていることを特徴
とする（１）に記載の３状態ＣＭＯＳ出力バッファ。

【００５１】（８）上記バックゲートバイアス回路は、
上記相補可能化／不能化信号に結合されているドレイ
ン、接地に結合されているバックゲート、ゲート、及び
ソースを有する第１のトランジスタと、上記第１のトラ
ンジスタのソースに結合されているゲート、上記第１の
トランジスタのゲートに接続されているソース、及びバ
イアス出力ノードを形成している相互接続されたバック
ゲート及びドレインを有する第２のトランジスタと、上
記第２のトランジスタのゲートに結合されているソー
ス、上記可能化／不能化信号に結合されているゲート、
及び上記バイアス出力ノードに結合されている相互接続
されたバックゲート及びドレインを有する第３のトラン
ジスタと、を備えていることを特徴とする（１）に記載
の３状態ＣＭＯＳ出力バッファ。

【００５２】（９）保護回路及びバスに接続されている
出力ノード（ＯＵＴ）を有する３状態ＣＭＯＳ出力バッ
ファ（２００）は、バス電圧が電源参照電圧（Ｖ_CC）を
越えた時に、接続されている集積回路が破壊されるのを
防ぐ。出力バッファ（２００）の最終出力段は、第１の
プルアップトランジスタ（ＱＰ２００）、クランピング
トランジスタ（ＱＮ２０２）、及びプルダウントランジ
スタ（ＱＮ２０４）を含む。ハーフパス回路（ＱＮ２０
０）は、出力ノード（ＯＵＴ）に印加される出力電圧が
供給電圧を越えた時に、出力電圧が最終出力段を通って
出力バッファ（２００）を破壊させるのをブロックす
る。保護回路は、クランピング回路（２１０）、スイッ
チング回路（２１２）、及びバックゲートバイアス回路
（２０６）を使用して、出力バッファ（２００）内のバ
イアスされたトランジスタのソース／バルク接合を通る
出力ノード（ＯＵＴ）と電源参照（Ｖ_CC）との間の漏洩
通路を閉塞する。クランピング回路（２１０）は、出力
バッファ（２００）が可能化され且つ入力信号（Ｖ_IN）
が高である時と、出力バッファ（２００）が不能化され
ている時にはプルアップトランジスタ（ＱＰ２００）を
完全にターンオフさせる。出力バッファ（２００）が不
能化されている時には、スイッチング回路（２１２）
は、ハーフパス回路（ＱＮ２００）及びプルアップトラ
ンジスタ（ＱＰ２００）がターンオフする前にクランピ
ング回路（２１０）をターンオフさせる。バックゲート
バイアス回路（２０６）は、バス電圧が電源参照電圧
（Ｖ_CC）よりも高くければ電源参照電圧（Ｖ_CC）に等価
なバイアス電圧を、またバス電圧が電源参照電圧
（Ｖ_CC）を越えた場合にはバス電圧に等価なバイアスを
供給する。これにより保護回路は、バス電圧のグリッチ
が最終出力段を通って伝播することがないように保護す
る。

【００５３】本発明が関連している分野に精通していれ
ば、特許請求の範囲によって限定されている本発明の思
想及び範囲から逸脱することなく、開示した実施の形態
に対してさまざまな置換、変更、及び追加をなし得るこ
とは明白であろう。

【図面の簡単な説明】

【図１】ＬＶＤＳ受信機を使用するルーター構成を示す
図である。

【図２】保護回路を有する従来の出力バッファの回路図
である。

【図３】ショットキーダイオードを使用したＬＶＤＳ受
信機のための別の従来の出力バッファの回路図である。

【図４】保護回路を有する別の従来の出力バッファの回
路図である。

【図５】本発明によるＬＶＤＳ受信機のための出力バッ
ファの回路を、部分的に論理図で、また部分的にブロッ
ク線図で示す図である。

【図６】図５のより詳細な回路図である。

【符号の説明】

３ＮＡＮＤゲート５ＮＯＲゲート７インバータ９補助回路１０遠隔通信ルーター１２、１８ドライバ１４、２０ＬＶＤＳバス１６、２２受信機２４バス２６マイクロプロセッサ１００、１５０、２００出力バッファ２０２ＮＡＮＤゲート２０４ＮＯＲゲート２０６バックゲートバイアス回路２１０プルアップ回路２１２スイッチ２２２制御回路２２４ハーフパス回路２２６スイッチング回路

Claims

【特許請求の範囲】

【請求項１】第１の電源参照電圧、第２の電源参照電
圧、及びある電圧を有しているバスに結合されている出
力を有する３状態ＣＭＯＳ出力バッファであって、電源レールと接地との間に直列に接続されているプルア
ップトランジスタ、クランピングトランジスタ、及びプ
ルダウントランジスタからなり、上記クランピングトラ
ンジスタと上記プルアップトランジスタとの間に共通出
力ノードを有する最終出力段と、上記最終出力段に結合され、上記出力ノードに印加され
る出力電圧が上記第１の電源参照電圧を越えた時に上記
バス電圧が伝播して上記出力バッファを破壊させるのを
ブロックするハーフパス回路と、上記ハーフパス回路に結合され、入力データ信号、可能
化／不能化信号、及び相補可能化／不能化信号を供給さ
れて上記最終出力段を活動及び不活動にさせる制御回路
と、上記制御回路に結合されているインバータと、上記インバータ及び上記最終出力段に結合され、上記出
力バッファが可能化され且つ上記入力データ信号が低で
ある時と、上記出力バッファが不能化されている時に
は、上記プルアップトランジスタを完全にターンオフさ
せるクランピング回路と、上記ハーフパス回路、上記クランピング回路、及び上記
プルアップトランジスタに結合され、上記出力バッファ
が不能化された時に、上記クランピング回路及び上記プ
ルアップトランジスタがターンオフする前に上記クラン
ピング回路をターンオフさせ、上記バッファの出力ノー
ドに印加された上記第１の電源参照電圧を越える電圧か
ら上記出力バッファ及び上記第１の電源を保護するスイ
ッチング回路と、上記プルアップトランジスタのバックゲート、上記クラ
ンピング回路、及び上記スイッチング回路に結合され、
上記出力ノードが供給電圧よりも高くなければ上記第１
の電源参照電圧を、また上記出力ノードが上記第１の電
源参照電圧よりも高い時には上記出力電圧を供給するバ
ックゲートバイアス回路と、を備えていることを特徴と
する３状態ＣＭＯＳ出力バッファ。