JP2011188013A - 出力バッファ - Google Patents

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Abstract

【課題】出力バッファの出力信号の振幅を確保することを可能としつつ、低消費電力化を図る。
【解決手段】Ｐチャンネル電界効果トランジスタＭ１とＮチャンネル電界効果トランジスタＭ２との間にクランプトランジスタＭ３を直列に挿入し、Ｐチャンネル電界効果トランジスタＭ１のソースに供給される高電位とＮチャンネル電界効果トランジスタＭ２のソースに供給される低電位との間の中間レベルをクランプトランジスタＭ３のゲートに入力することで、Ｎチャンネル電界効果トランジスタＭ２のドレイン電位をクランプする。
【選択図】 図３

Description

本発明は出力バッファに関し、特に、出力バッファの低消費電力化を図る方法に適用して好適なものである。
半導体チップ間などでのデータ通信に用いられる出力バッファとして、省電力化の観点からＣＭＯＳバッファが用いられることがある。このＣＭＯＳバッファからの出力は、低電源電位と高電源電位との間をフル振幅で遷移される。
また、例えば、特許文献１には、ＣＭＯＳバッファの低消費電力化を図るため、ＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳトランジスタのソースをＰチャネルＭＯＳトランジスタを介して低電位側電源に接続し、ＰチャネルＭＯＳトランジスタのゲートには高電位側電源と低電位側電源との中間レベルを供給する方法が開示されている。
しかしながら、特許文献１に開示された方法では、出力バッファの出力信号の振幅が小さくなり、駆動能力が低下する。このため、出力バッファにかかる負荷容量が大きくなると、十分に立ち上がる前に立ち下がるような信号波形の劣化が発生するという問題があった。
また、特許文献１に開示された方法では、出力バッファごとにパッド電極を設ける必要があり、出力バッファと入力バッファとでパッド電極を共有することができないため、パッド電極の個数が多くなるという問題があった。
特開平８−１０７３４５号公報
本発明の目的は、出力信号の振幅を確保することを可能としつつ、低消費電力化を図ることが可能な出力バッファを提供することである。
本発明の一態様によれば、Ｐチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとの間にクランプ用電界効果トランジスタが直列に挿入され、前記Ｐチャンネル電界効果トランジスタのソースに供給される高電位と前記Ｎチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記クランプ用電界効果トランジスタのゲートに入力することで、前記Ｐチャンネル電界効果トランジスタのドレイン電位または前記Ｎチャンネル電界効果トランジスタのドレイン電位をクランプするクランプ出力段と、前記クランプ出力段の前段に接続され、イネーブル信号に基づいて前記Ｐチャンネル電界効果トランジスタのゲートと前記Ｎチャンネル電界効果トランジスタのゲートにデータ信号を入力するデータ入力部とを備えることを特徴とする出力バッファを提供する。
本発明の一態様によれば、第１のＰチャンネル電界効果トランジスタと第１のＮチャンネル電界効果トランジスタとの間に第１のクランプ用電界効果トランジスタが直列に挿入され、前記第１のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第１のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルが前記第１のクランプ用電界効果トランジスタのゲートに入力され、データ信号が前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートに入力される第１のクランプ出力部と、第２のＰチャンネル電界効果トランジスタと第２のＮチャンネル電界効果トランジスタとの間に第２のクランプ用電界効果トランジスタが直列に挿入され、前記第２のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第２のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルが前記第２のクランプ用電界効果トランジスタのゲートに入力され、前記データ信号を反転させたデータ反転信号が前記第２のＰチャンネル電界効果トランジスタのゲートと前記第２のＮチャンネル電界効果トランジスタのゲートに入力される第２のクランプ出力部とを備えることを特徴とする出力バッファを提供する。
本発明の一態様によれば、第１のＰチャンネル電界効果トランジスタと第１のＮチャンネル電界効果トランジスタとの間に第１のクランプ用電界効果トランジスタが直列に挿入され、前記第１のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第１のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記第１のクランプ用電界効果トランジスタのゲートに入力することで、前記第１のＰチャンネル電界効果トランジスタのドレイン電位または前記第１のＮチャンネル電界効果トランジスタのドレイン電位をクランプする第１のクランプ出力部と、第２のＰチャンネル電界効果トランジスタと第２のＮチャンネル電界効果トランジスタとの間に第２のクランプ用電界効果トランジスタが直列に挿入され、前記第２のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第２のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記第２のクランプ用電界効果トランジスタのゲートに入力することで、前記第２のＰチャンネル電界効果トランジスタのドレイン電位または前記第２のＮチャンネル電界効果トランジスタのドレイン電位をクランプする第２のクランプ出力部と、前記第１のクランプ出力部の前段に接続され、イネーブル信号に基づいて前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートにデータ信号を入力する第１のデータ入力部と、前記第２のクランプ出力部の前段に接続され、前記イネーブル信号に基づいて前記第２のＰチャンネル電界効果トランジスタのゲートと前記第２のＮチャンネル電界効果トランジスタのゲートに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部とを備えることを特徴とする出力バッファを提供する。
本発明の一態様によれば、第１のＣＭＯＳインバータと、第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第１のＣＭＯＳインバータにデータ信号を入力する第１のデータ入力部と、前記第２のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第２のＣＭＯＳインバータに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部と、前記データ信号が変化した時だけ前記第１のＣＭＯＳインバータに前記データ信号が入力されるのを許容するとともに、前記第２のＣＭＯＳインバータに前記データ反転信号が入力されるのを許容する入力データ判別部とを備えることを特徴とする出力バッファを提供する。
本発明の一態様によれば、第１のＣＭＯＳインバータと、第２のＣＭＯＳインバータと、前記第１のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第１のＣＭＯＳインバータにデータ信号を入力する第１のデータ入力部と、前記第２のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第２のＣＭＯＳインバータに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部と、クロック信号に同期して前記第１のＣＭＯＳインバータの出力レベルと前記第２のＣＭＯＳインバータの出力レベルとを平均化する出力等化回路とを備えることを特徴とする出力バッファを提供する。
本発明によれば、出力バッファの出力信号の振幅を確保することを可能としつつ、低消費電力化を図ることが可能となる。
図１は、本発明の第１実施形態に係る出力バッファが適用される半導体記憶装置の概略構成を示すブロック図である。 図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。 図３は、図１の出力バッファの概略構成の一例を示す回路図である。 図４は、本発明の第２実施形態に係る出力バッファが適用される半導体記憶装置の概略構成を示すブロック図である。 図５は、図４の出力バッファの概略構成の一例を示す回路図である。 図６は、図５の出力バッファの差動出力信号の波形を示す図である。 図７は、図４の入力バッファの概略構成の一例を示す回路図である。 図８は、本発明の第３実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図９は、図８の出力バッファの差動出力信号の波形を示す図である。 図１０は、本発明の第４実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１１は、本発明の第５実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１２は、本発明の第６実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１３は、本発明の第７実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１４は、図１３の出力バッファの各部の信号波形を示す図である。 図１５は、本発明の第８実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１６は、本発明の第９実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１７は、図１６の出力バッファの各部の信号波形を示す図である。 図１８は、本発明の第１０実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図１９は、図１８の出力バッファの各部の信号波形を示す図である。 図２０は、第８実施形態、第９実施形態および第１０実施形態の消費電流をシングルエンド構成と比較して示す図である。 図２１は、本発明の第１１実施形態に係る出力バッファの概略構成の一例を示す回路図である。 図２２は、図２１の出力バッファの各部の信号波形を示す図である。
以下、本発明の実施形態に係る出力バッファについて図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る出力バッファが適用される半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、ｎ（ｎは２以上の整数）個のＮＡＮＤメモリ３−１〜３−ｎが設けられるとともに、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御を行うコントローラ１が設けられている。なお、ＮＡＮＤメモリ３−１〜３−ｎのドライブ制御としては、例えば、ＮＡＮＤメモリ３−１〜３−ｎの読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。
また、ＮＡＮＤメモリ３−１〜３−ｎはチャネル２を介して互いに並列にコントローラ１に接続されている。ここで、例えば、ＮＡＮＤメモリ３−１には、ｍ（ｍは２以上の整数）個の半導体チップＣＰ１〜ＣＰｍが設けられ、半導体チップＣＰ１〜ＣＰｍには、パッド電極ＰＤ１〜ＰＤｍがそれぞれ形成されている。
そして、例えば、半導体チップＣＰ１には、入力バッファ１１、出力バッファ１２およびＮＡＮＤフラッシュメモリ１３が搭載されている。なお、ＮＡＮＤフラッシュメモリ１３には、例えば、ユニットセルアレイ、デコーダ、センスアンプ、チャージポンプ回路およびページバッファなどを設けることができる。
入力バッファ１１は、コントローラ１から送られた書き込みデータやアドレスなどの制御信号をＮＡＮＤフラッシュメモリ１３などに受け渡すことができる。出力バッファ１２は、ＮＡＮＤフラッシュメモリ１３などから読み出された読み出しデータをコントローラ１に受け渡すことができる。なお、出力バッファ１２は、例えば、シングルエンドタイプのインターフェースとして用いることができ、電源-グランドレベル間でフル振幅で遷移される信号を用いることができる。あるいは、電源-グランドレベル間でフル振幅で遷移される信号をクランプさせた信号を用いるようにしてもよい。なお、半導体チップＣＰ１以外の半導体チップＣＰ２〜ＣＰｍについても同様である。
そして、ｍ個の半導体チップＣＰ１〜ＣＰｍは、１個の半導体パッケージＰＫ１上に実装され、この半導体パッケージＰＫ１の外部端子ＴＭは、ｍ個の半導体チップＣＰ１〜ＣＰｍのパッド電極ＰＤ１〜ＰＤｍにて共有されている。なお、半導体チップＣＰ１〜ＣＰｍを半導体パッケージＰＫ１上に実装する方法としては、半導体チップＣＰ１〜ＣＰｍを積層させる方法でもよいし、半導体チップＣＰ１〜ＣＰｍを同一平面上に配列する方法でもよい。また、半導体チップＣＰ１〜ＣＰｍは、フェースダウン実装でもよいし、フェースアップ実装でもよい。また、ｍ個のパッド電極ＰＤ１〜ＰＤｍにて１個の外部端子ＴＭを共有させる方法としては、ｍ個のパッド電極ＰＤ１〜ＰＤｍと１個の外部端子ＴＭとをボンディングワイヤＢＷにて接続することができる。あるいは、半導体チップＣＰ１〜ＣＰｍをフリップ実装し、パッド電極ＰＤ１〜ＰＤｍに形成されたバンプ電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。あるいは、半導体チップＣＰ１〜ＣＰｍに貫通電極を形成し、この貫通電極を介してパッド電極ＰＤ１〜ＰＤｍと外部端子ＴＭとを互いに接続するようにしてもよい。なお、ＮＡＮＤメモリ３−１以外のＮＡＮＤメモリ３−２〜３−ｎについても同様である。また、この半導体記憶装置は、メモリカードやＳＳＤなどのストレージデバイスとして用いることができる。
図２は、図１のＮＡＮＤメモリ３−１の概略構成の一例を示す斜視図である。
図２において、半導体チップＣＰ１〜ＣＰ４には、パッド電極ＰＤ１〜ＰＤ４がそれぞれ形成されている。なお、パッド電極ＰＤ１〜ＰＤ４は、例えば、アドレス端子、リード／ライト端子、チップセレクト端子またはデータ端子として用いることができる。また、半導体パッケージＰＫ１には、外部端子ＴＭ１〜ＴＭ１７が形成されている。そして、４個分の半導体チップＣＰ１〜ＣＰ４を積層させて半導体パッケージＰＫ１上に実装する場合、パッド電極ＰＤ１〜ＰＤ４が露出するように半導体チップＣＰ１〜ＣＰ４をずらして積層させることができる。そして、ボンディングワイヤＢＷを介して、例えば、パッド電極ＰＤ１〜ＰＤ４を外部端子ＴＭ１に共通に接続することで、４個分の半導体チップＣＰ１〜ＣＰ４のパッド電極ＰＤ１〜ＰＤ４にて１個の外部端子ＴＭ１を共有させることができる。
図３は、図１の出力バッファの概略構成の一例を示す回路図である。
図３において、この出力バッファには、クランプ出力部Ｖ１、データ入力部Ｒ１およびインバータＩ１が設けられている。データ入力部Ｒ１はクランプ出力部Ｖ１の前段に接続されている。
ここで、クランプ出力部Ｖ１には、Ｐチャンネル電界効果トランジスタＭ１、Ｎチャンネル電界効果トランジスタＭ２およびクランプトランジスタＭ３が設けられている。ここでは、クランプトランジスタＭ３としてＮチャンネル電界効果トランジスタを用いた。そして、Ｐチャンネル電界効果トランジスタＭ１とＮチャンネル電界効果トランジスタＭ２との間にクランプトランジスタＭ３が直列に挿入されている。また、Ｐチャンネル電界効果トランジスタＭ１のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ２のソースには低電位ＶＳＳが供給される。なお、低電位ＶＳＳはグランド電位であってもよい。また、クランプトランジスタＭ３のゲートにはクランプ信号Ｖｐが入力され、クランプ出力部Ｖ１の出力信号ＯＵＴとしてＮチャンネル電界効果トランジスタＭ２のドレイン電位を取り出すことができる。なお、クランプ信号Ｖｐは、高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルに設定することができる。
データ入力部Ｒ１には、ＮＡＮＤ回路Ｎ１およびＮＯＲ回路Ｎ２が設けられている。ここで、ＮＡＮＤ回路Ｎ１の出力端子はＰチャンネル電界効果トランジスタＭ１のゲートに接続され、ＮＯＲ回路Ｎ２の出力端子はＮチャンネル電界効果トランジスタＭ２のゲートに接続されている。また、ＮＡＮＤ回路Ｎ１の一方の入力端子にはデータ信号ＤＡが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子にはイネーブル信号ＥＮが入力される。また、ＮＯＲ回路Ｎ２の一方の入力端子にはデータ信号ＤＡが入力され、ＮＯＲ回路Ｎ２の他方の入力端子にはイネーブル信号ＥＮを反転させたイネーブル反転信号ＥＮｂが入力される。ここで、イネーブル反転信号ＥＮｂは、イネーブル信号ＥＮをインバータＩ１にて反転させることで生成される。
そして、データ信号ＤＡとイネーブル信号ＥＮとの否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ１のゲートに入力される。また、データ信号ＤＡとイネーブル反転信号ＥＮｂとの否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
これにより、イネーブル信号ＥＮがハイレベルになると、データ信号ＤＡに応じてＰチャンネル電界効果トランジスタＭ１およびＮチャンネル電界効果トランジスタＭ２のいずれか一方のみをオンさせることが可能となるとともに、イネーブル信号ＥＮがロウレベルになると、データ信号ＤＡにかかわらずＰチャンネル電界効果トランジスタＭ１およびＮチャンネル電界効果トランジスタＭ２の双方をオフさせることができる。
このため、イネーブル信号ＥＮに応じてクランプ出力部Ｖ１の出力信号ＯＵＴを浮遊状態にしたり、所定の電位に固定させたりすることができ、図１に示すように、入力バッファ１１と出力バッファ１２とでパッド電極ＰＤ１が共有されている場合においても、入力バッファ１１の入力信号と出力バッファ１２の出力信号とが互いに干渉するのを防止することが可能となることから、半導体チップＣＰ１のパッド電極ＰＤ１の個数を削減することができる。
また、クランプ信号ＶｐがクランプトランジスタＭ３のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ１がオンすると、クランプ出力部Ｖ１の出力信号ＯＵＴは、クランプ信号Ｖｐの電位からクランプトランジスタＭ３のしきい値電圧分を引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。このため、クランプ出力部Ｖ１の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、中間レベルＶＭと低電位ＶＳＳとの間で出力信号ＯＵＴを遷移させることができ、出力信号ＯＵＴの振幅を小さくすることが可能となることから、出力バッファの低消費電力化を図ることが可能となる。
すなわち、出力バッファの消費電力Ｐは、以下の（１）式で与えることができる。
Ｐ＝ｆ×ｃ×Ｖ２ ・・・（１）
ただし、ｆは動作周波数、ｃは出力バッファの寄生容量、Ｖは出力信号ＯＵＴの振幅である。従って、出力バッファの消費電力Ｐは、出力信号ＯＵＴの振幅Ｖの２乗に比例するため、出力信号ＯＵＴの振幅Ｖを小さくすることで、出力バッファの消費電力Ｐを減少させることができる。
（第２実施形態）
図４は、本発明の第２実施形態に係る出力バッファが適用される半導体記憶装置の概略構成を示すブロック図である。
図４において、この半導体記憶装置には、ｎ個のＮＡＮＤメモリ１３−１〜１３−ｎが設けられるとともに、ＮＡＮＤメモリ１３−１〜１３−ｎのドライブ制御を行うコントローラ１１１が設けられている。また、ＮＡＮＤメモリ１３−１〜１３−ｎは差動伝送路１１２を介して互いに並列にコントローラ１１に接続されている。
コントローラ１１１には出力バッファＴＸ０および入力バッファＲＸ０が設けられている。ＮＡＮＤメモリ１３−１〜１３−ｎには出力バッファＴＸ１〜ＴＸｎおよび入力バッファＲＸ１〜ＲＸｎがそれぞれ設けられている。ここで、出力バッファＴＸ０〜ＴＸｎは、出力信号として差動信号を用いることができ、入力バッファＲＸ１〜ＲＸｎは、入力信号として差動信号を用いることができる。
そして、コントローラ１１１からのデータ信号は出力バッファＴＸ０にて差動化され、差動伝送路１２を介して入力バッファＲＸ１〜ＲＸｎに入力されることで、ＮＡＮＤメモリ１３−１〜１３−ｎに送られる。また、ＮＡＮＤメモリ１３−１〜１３−ｎからのデータ信号は出力バッファＴＸ１〜ＴＸｎにてそれぞれ差動化され、差動伝送路１１２を介して入力バッファＲＸ０に入力されることで、コントローラ１１１に送られる。
ここで、コントローラ１１１とＮＡＮＤメモリ１３−１〜１３−ｎとの間でやり取りされるデータ信号を差動化することにより、ノイズ耐性を確保しつつ、出力バッファＴＸ０〜ＴＸｎの出力信号の振幅を小さくすることができ、出力バッファの省電力化を図ることができる。
図５は、図４の出力バッファの概略構成の一例を示す回路図、図６は、図５の出力バッファの差動出力信号の波形を示す図である。
図５において、この出力バッファには、図３の出力バッファの構成に加え、クランプ出力部Ｖ２、データ入力部Ｒ２およびインバータＩ２が設けられている。データ入力部Ｒ２はクランプ出力部Ｖ２の前段に接続されている。
ここで、クランプ出力部Ｖ２には、Ｐチャンネル電界効果トランジスタＭ４、Ｎチャンネル電界効果トランジスタＭ５およびクランプトランジスタＭ６が設けられている。ここでは、クランプトランジスタＭ６としてＮチャンネル電界効果トランジスタを用いた。そして、Ｐチャンネル電界効果トランジスタＭ４とＮチャンネル電界効果トランジスタＭ５との間にクランプトランジスタＭ６が直列に挿入されている。また、Ｐチャンネル電界効果トランジスタＭ４のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ５のソースには低電位ＶＳＳが供給される。また、クランプトランジスタＭ６のゲートにはクランプ信号Ｖｐが入力される。ここで、クランプ出力部Ｖ１の出力信号ＴＸ＋としてＮチャンネル電界効果トランジスタＭ２のドレイン電位を取り出すことができ、クランプ出力部Ｖ２の出力信号ＴＸ−としてＮチャンネル電界効果トランジスタＭ５のドレイン電位を取り出すことができる。なお、出力信号ＴＸ＋、ＴＸ−は互いに相補的な関係にあり、差動出力信号を構成することができる。
データ入力部Ｒ２には、ＮＡＮＤ回路Ｎ４およびＮＯＲ回路Ｎ５が設けられている。ここで、ＮＡＮＤ回路Ｎ４の出力端子はＰチャンネル電界効果トランジスタＭ４のゲートに接続され、ＮＯＲ回路Ｎ５の出力端子はＮチャンネル電界効果トランジスタＭ５のゲートに接続されている。また、ＮＡＮＤ回路Ｎ４の一方の入力端子にはデータ信号ＤＡを反転させたデータ反転信号ＤＡｂが入力され、ＮＡＮＤ回路Ｎ４の他方の入力端子にはイネーブル信号ＥＮが入力される。また、ＮＯＲ回路Ｎ５の一方の入力端子にはデータ反転信号ＤＡｂが入力され、ＮＯＲ回路Ｎ５の他方の入力端子にはイネーブル信号ＥＮを反転させたイネーブル反転信号ＥＮｂが入力される。ここで、データ反転信号ＤＡｂは、データ信号ＤＡをインバータＩ２にて反転させることで生成される。
そして、データ信号ＤＡとイネーブル信号ＥＮとの否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ１のゲートに入力される。また、データ信号ＤＡとイネーブル反転信号ＥＮｂとの否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル信号ＥＮとの否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル反転信号ＥＮｂとの否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ５のゲートに入力される。
ここで、データ信号ＤＡがデータ入力部Ｒ１に入力され、データ反転信号ＤＡｂがデータ入力部Ｒ２に入力されるようにしたので、Ｐチャンネル電界効果トランジスタＭ１がオンした時にはＮチャンネル電界効果トランジスタＭ５がオンし、Ｎチャンネル電界効果トランジスタＭ２がオンした時にはＰチャンネル電界効果トランジスタＭ４がオンする。このため、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作し、出力信号ＴＸ＋、ＴＸ−が差動化される。
そして、クランプ信号ＶｐがクランプトランジスタＭ３のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ１がオンすると、クランプ出力部Ｖ１の出力信号ＴＸ＋は、図６に示すように、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ３のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。また、クランプ信号ＶｐがクランプトランジスタＭ６のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ４がオンすると、クランプ出力部Ｖ２の出力信号ＴＸ−は、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ６のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。
このため、クランプ出力部Ｖ１、Ｖ２の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、出力信号ＴＸ＋、ＴＸ−を差動化させつつ、中間レベルＶＭと低電位ＶＳＳとの間で出力信号ＴＸ＋、ＴＸ−を遷移させることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
なお、差動化された出力信号ＴＸ＋、ＴＸ−を生成する場合、図３の構成の２倍の回路規模になるため、その分だけ消費電力が増大するが、出力信号ＴＸ＋、ＴＸ−を差動化した分だけ出力信号ＴＸ＋、ＴＸ−の振幅を小さくすることができる。そして、寄生容量は回路規模に比例し、（１）式に示すように、消費電力は振幅の２乗と寄生容量とに比例することから、回路規模の増大による消費電力の増大分よりも振幅の減少による消費電力の減少分を大きくすることができ、全体的には消費電力を減少させることができる。
図７は、図４の入力バッファの概略構成の一例を示す回路図である。
図７において、この入力バッファには、Ｐチャンネル電界効果トランジスタＭ１１〜Ｍ１３およびＮチャンネル電界効果トランジスタＭ１４、Ｍ１５が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１２とＮチャンネル電界効果トランジスタＭ１４とは互いに直列に接続され、Ｐチャンネル電界効果トランジスタＭ１３とＮチャンネル電界効果トランジスタＭ１５とは互いに直列に接続されている。Ｐチャンネル電界効果トランジスタＭ１２のソースとＰチャンネル電界効果トランジスタＭ１３のソースはＰチャンネル電界効果トランジスタＭ１１のドレインに接続され、Ｎチャンネル電界効果トランジスタＭ１４のゲートとＮチャンネル電界効果トランジスタＭ１５のゲートはＰチャンネル電界効果トランジスタＭ１２のドレインに接続されている。
そして、Ｐチャンネル電界効果トランジスタＭ１１のゲートにはバイアス電圧Ｖｂが入力される。そして、Ｐチャンネル電界効果トランジスタＭ１２のゲートに入力信号ＲＸ＋が入力され、Ｐチャンネル電界効果トランジスタＭ１３のゲートに入力信号ＲＸ−が入力されることで、Ｐチャンネル電界効果トランジスタＭ１３のドレインから出力信号ＲＯが出力される。なお、入力信号ＲＸ＋、ＲＸ−としては、図５の出力信号ＴＸ＋、ＴＸ−をそれぞれ用いることができる。
（第３実施形態）
図８は、本発明の第３実施形態に係る出力バッファの概略構成の一例を示す回路図、図９は、図８の出力バッファの差動出力信号の波形を示す図である。
図８において、この出力バッファには、図５の出力バッファのクランプ出力部Ｖ１、Ｖ２の代わりにクランプ出力部Ｖ１´、Ｖ２´が設けられている。
ここで、クランプ出力部Ｖ１´には、Ｐチャンネル電界効果トランジスタＭ２１、Ｎチャンネル電界効果トランジスタＭ２２およびクランプトランジスタＭ２３が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２１とＮチャンネル電界効果トランジスタＭ２２との間にクランプトランジスタＭ２３が直列に挿入されている。また、Ｐチャンネル電界効果トランジスタＭ２１のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ２２のソースには低電位ＶＳＳが供給される。また、クランプトランジスタＭ２３のゲートにはクランプ信号Ｖｐが入力される。
また、クランプ出力部Ｖ２´には、Ｐチャンネル電界効果トランジスタＭ２４、Ｎチャンネル電界効果トランジスタＭ２５およびクランプトランジスタＭ２６が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２４とＮチャンネル電界効果トランジスタＭ２５との間にクランプトランジスタＭ２６が直列に挿入されている。また、Ｐチャンネル電界効果トランジスタＭ２４のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ２５のソースには低電位ＶＳＳが供給される。また、クランプトランジスタＭ２６のゲートにはクランプ信号Ｖｐが入力される。
なお、この第３実施形態では、クランプトランジスタＭ２３、Ｍ２６としてＰチャンネル電界効果トランジスタを用いた。
ここで、クランプ出力部Ｖ１´の出力信号ＴＸ´＋としてＰチャンネル電界効果トランジスタＭ２１のドレイン電位を取り出すことができ、クランプ出力部Ｖ２´の出力信号ＴＸ´−としてＰチャンネル電界効果トランジスタＭ２４のドレイン電位を取り出すことができる。
そして、データ信号ＤＡとイネーブル信号ＥＮとの否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ２１のゲートに入力される。また、データ信号ＤＡとイネーブル反転信号ＥＮｂとの否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル信号ＥＮとの否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ２４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル反転信号ＥＮｂとの否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２５のゲートに入力される。
ここで、データ信号ＤＡがデータ入力部Ｒ１に入力され、データ反転信号ＤＡｂがデータ入力部Ｒ２に入力されるようにしたので、Ｐチャンネル電界効果トランジスタＭ２１がオンした時にはＮチャンネル電界効果トランジスタＭ２５がオンし、Ｎチャンネル電界効果トランジスタＭ２２がオンした時にはＰチャンネル電界効果トランジスタＭ２４がオンする。このため、クランプ出力部Ｖ１´、Ｖ２´は互いに相補的に動作し、出力信号ＴＸ´＋、ＴＸ´−が差動化される。
そして、クランプ信号ＶｐがクランプトランジスタＭ２３のゲートに入力されている状態でＮチャンネル電界効果トランジスタＭ２２がオンすると、クランプ出力部Ｖ１´の出力信号ＴＸ´＋は、図９に示すように、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ２３のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。また、クランプ信号ＶｐがクランプトランジスタＭ２６のゲートに入力されている状態でＮチャンネル電界効果トランジスタＭ２５がオンすると、クランプ出力部Ｖ２´の出力信号ＴＸ´−は、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ２６のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。
このため、クランプ出力部Ｖ１´、Ｖ２´の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、出力信号ＴＸ´＋、ＴＸ´−を差動化させつつ、高電位ＶＣＣと中間レベルＶＭとの間で出力信号ＴＸ´＋、ＴＸ´−を遷移させることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
（第４実施形態）
図１０は、本発明の第４実施形態に係る出力バッファの概略構成の一例を示す回路図である。
図１０において、この出力バッファには、クランプ出力部Ｖ１、Ｖ２およびインバータＩ２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ１のゲートおよびＮチャンネル電界効果トランジスタＭ２のゲートにはデータ信号ＤＡが入力され、Ｐチャンネル電界効果トランジスタＭ４のゲートおよびＮチャンネル電界効果トランジスタＭ５のゲートにはデータ反転信号ＤＡｂが入力される。
ここで、データ信号ＤＡがＰチャンネル電界効果トランジスタＭ１のゲートおよびＮチャンネル電界効果トランジスタＭ２のゲートに入力され、データ反転信号ＤＡｂがＰチャンネル電界効果トランジスタＭ４のゲートおよびＮチャンネル電界効果トランジスタＭ５のゲートに入力されるようにしたので、Ｐチャンネル電界効果トランジスタＭ１がオンした時にはＮチャンネル電界効果トランジスタＭ５がオンし、Ｎチャンネル電界効果トランジスタＭ２がオンした時にはＰチャンネル電界効果トランジスタＭ４がオンする。このため、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作し、出力信号ＴＸ＋、ＴＸ−が差動化される。
そして、クランプ信号ＶｐがクランプトランジスタＭ３のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ１がオンすると、クランプ出力部Ｖ１の出力信号ＴＸ＋は、図６に示すように、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ３のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。また、クランプ信号ＶｐがクランプトランジスタＭ６のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ４がオンすると、クランプ出力部Ｖ２の出力信号ＴＸ−は、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ６のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。
このため、クランプ出力部Ｖ１、Ｖ２の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、出力信号ＴＸ＋、ＴＸ−を差動化させつつ、中間レベルＶＭと低電位ＶＳＳとの間で出力信号ＴＸ＋、ＴＸ−を遷移させることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
また、図１０の構成では、図５の構成からデータ入力部Ｒ１、Ｒ２を省略することができ、回路規模を削減することが可能となることから、出力バッファの面積を縮小することができる。
なお、図１０の実施形態では、図５の構成からデータ入力部Ｒ１、Ｒ２を省略する方法について説明したが、図８の構成からデータ入力部Ｒ１、Ｒ２を省略するようにしてもよい。
（第５実施形態）
図１１は、本発明の第５実施形態に係る出力バッファの概略構成の一例を示す回路図である。
図１１において、この出力バッファには、図５の出力バッファの構成に加え入力データ判別部Ｑ１が設けられるとともに、図５のインバータＩ１の代わりにインバータＩ３が設けられている。なお、入力データ判別部Ｑ１は、データ信号ＤＡが変化した時だけクランプ出力部Ｖ１にデータ信号ＤＡが入力されるのを許容するとともに、クランプ出力部Ｖ２にデータ反転信号ＤＡｂが入力されるのを許容することができ、イネーブル信号ＥＮ´を生成することができる。
ここで、入力データ判別部Ｑ１には、フリップフロップＦ１、Ｆ２および排他的論理和回路Ｎ６が設けられている。そして、フリップフロップＦ１の後段にはフリップフロップＦ２が接続され、フリップフロップＦ１の出力端子は排他的論理和回路Ｎ６の一方の入力端子に接続され、フリップフロップＦ２の出力端子は排他的論理和回路Ｎ６の他方の入力端子に接続されている。
また、ＮＡＮＤ回路Ｎ１の一方の入力端子には１クロック前のデータ信号ＤＡが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子にはイネーブル信号ＥＮ´を反転させたイネーブル反転信号ＥＮｂ´が入力される。また、ＮＯＲ回路Ｎ２の一方の入力端子には１クロック前のデータ信号ＤＡが入力され、ＮＯＲ回路Ｎ２の他方の入力端子にはイネーブル信号ＥＮ´が入力される。また、ＮＡＮＤ回路Ｎ４の一方の入力端子には１クロック前のデータ信号ＤＡを反転させたデータ反転信号ＤＡｂが入力され、ＮＡＮＤ回路Ｎ４の他方の入力端子にはイネーブル反転信号ＥＮｂ´が入力される。また、ＮＯＲ回路Ｎ５の一方の入力端子にはデータ反転信号ＤＡｂが入力され、ＮＯＲ回路Ｎ５の他方の入力端子にはイネーブル信号ＥＮが入力される。ここで、イネーブル反転信号ＥＮｂ´は、イネーブル信号ＥＮ´をインバータＩ３にて反転させることで生成される。
そして、データ信号ＤＡはクロック信号ＣＬＫに従ってフリップフロップＦ１、Ｆ２にて順次保持されることで、フリップフロップＦ１からは１クロック前のデータ信号ＤＡが出力され、フリップフロップＦ２からは２クロック前のデータ信号ＤＡが出力される。そして、排他的論理和回路Ｎ６において、１クロック前のデータ信号ＤＡと２クロック前のデータ信号ＤＡが比較されることでデータ信号ＤＡが変化したかどうかが判別され、その判別結果がイネーブル信号ＥＮ´として出力される。
そして、データ信号ＤＡとイネーブル反転信号ＥＮｂ´との否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ１のゲートに入力される。また、データ信号ＤＡとイネーブル信号ＥＮ´との否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル反転信号ＥＮｂ´との否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル信号ＥＮ´との否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ５のゲートに入力される。
ここで、データ信号ＤＡがデータ入力部Ｒ１に入力され、データ反転信号ＤＡｂがデータ入力部Ｒ２に入力されるようにしたので、Ｐチャンネル電界効果トランジスタＭ１がオンした時にはＮチャンネル電界効果トランジスタＭ５がオンし、Ｎチャンネル電界効果トランジスタＭ２がオンした時にはＰチャンネル電界効果トランジスタＭ４がオンする。このため、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作し、出力信号ＴＸ＋、ＴＸ−が差動化される。
また、イネーブル信号ＥＮ´およびイネーブル反転信号ＥＮｂ´を用いてデータ入力部Ｒ１、Ｒ２を動作させるようにしたので、データ信号ＤＡが変化したときだけデータ信号ＤＡおよびデータ反転信号ＤＡｂに従ってＰチャンネル電界効果トランジスタＭ１、Ｍ４およびＮチャンネル電界効果トランジスタＭ２、Ｍ５をオン／オフさせることができる。
そして、クランプ信号ＶｐがクランプトランジスタＭ３のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ１がオンすると、クランプ出力部Ｖ１の出力信号ＴＸ＋は、図６に示すように、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ３のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。また、クランプ信号ＶｐがクランプトランジスタＭ６のゲートに入力されている状態でＰチャンネル電界効果トランジスタＭ４がオンすると、クランプ出力部Ｖ２の出力信号ＴＸ−は、クランプ信号Ｖｐの電位ＶｃｌａｍｐからクランプトランジスタＭ６のしきい値電圧分Ｖｔｈを引いた値（高電位ＶＣＣと低電位ＶＳＳとの間の中間レベルＶＭ）にクランプされる。
このため、クランプ出力部Ｖ１、Ｖ２の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、出力信号ＴＸ＋、ＴＸ−を差動化させつつ、中間レベルＶＭと低電位ＶＳＳとの間で出力信号ＴＸ＋、ＴＸ−を遷移させることが可能となるとともに、データ信号ＤＡが変化しない時には出力信号ＴＸ＋、ＴＸ−を遷移させないようにすることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
なお、図１１の実施形態では、図５の出力バッファの構成に入力データ判別部Ｑ１を追加する方法について説明したが、図８の出力バッファの構成に入力データ判別部Ｑ１を追加するようにしてもよい。
（第６実施形態）
図１２は、本発明の第６実施形態に係る出力バッファの概略構成の一例を示す回路図である。
図１２において、この出力バッファには、図１１の出力バッファのクランプ出力部Ｖ１、Ｖ２の代わりにＣＭＯＳインバータＶ２１、Ｖ２２が設けられている。
ここで、ＣＭＯＳインバータＶ２１には、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２１のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ２２のソースには低電位ＶＳＳが供給される。
ＣＭＯＳインバータＶ２２には、Ｐチャンネル電界効果トランジスタＭ２４およびＮチャンネル電界効果トランジスタＭ２５が設けられている。そして、Ｐチャンネル電界効果トランジスタＭ２４のソースには高電位ＶＣＣが供給され、Ｎチャンネル電界効果トランジスタＭ２５のソースには低電位ＶＳＳが供給される。
なお、ＣＭＯＳインバータＶ２１の出力信号ＴＸＦ＋としてＮチャンネル電界効果トランジスタＭ２２のドレイン電位を取り出すことができ、ＣＭＯＳインバータＶ２２の出力信号ＴＸＦ−としてＮチャンネル電界効果トランジスタＭ２５のドレイン電位を取り出すことができる。
また、ＮＡＮＤ回路Ｎ１の出力端子はＰチャンネル電界効果トランジスタＭ２１のゲートに接続され、ＮＯＲ回路Ｎ２の出力端子はＮチャンネル電界効果トランジスタＭ２２のゲートに接続されている。ＮＡＮＤ回路Ｎ４の出力端子はＰチャンネル電界効果トランジスタＭ２４のゲートに接続され、ＮＯＲ回路Ｎ５の出力端子はＮチャンネル電界効果トランジスタＭ２５のゲートに接続されている。
そして、データ信号ＤＡとイネーブル反転信号ＥＮｂ´との否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ２１のゲートに入力される。また、データ信号ＤＡとイネーブル信号ＥＮ´との否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル反転信号ＥＮｂ´との否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ２４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル信号ＥＮ´との否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２５のゲートに入力される。
ここで、データ信号ＤＡがデータ入力部Ｒ１に入力され、データ反転信号ＤＡｂがデータ入力部Ｒ２に入力されるようにしたので、ＣＭＯＳインバータＶ２１、Ｖ２２が互いに相補的に動作し、出力信号ＴＸＦ＋、ＴＸＦ−が高電位ＶＣＣと低電位ＶＳＳとの間をフル振幅で遷移されつつ、出力信号ＴＸＦ＋、ＴＸＦ−が差動化される。
また、イネーブル信号ＥＮ´およびイネーブル反転信号ＥＮｂ´を用いてデータ入力部Ｒ１、Ｒ２を動作させるようにしたので、データ信号ＤＡが変化したときだけデータ信号ＤＡおよびデータ反転信号ＤＡｂに従ってＣＭＯＳインバータＶ２１、Ｖ２２を動作させることができる。
このため、出力信号ＴＸＦ＋、ＴＸＦ−が高電位ＶＣＣと低電位ＶＳＳとの間をフル振幅で遷移される場合においても、出力信号ＴＸ＋、ＴＸ−を差動化させつつ、データ信号ＤＡが変化しない時には出力信号ＴＸ＋、ＴＸ−を遷移させないようにすることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
（第７実施形態）
図１３は、本発明の第７実施形態に係る出力バッファの概略構成の一例を示す回路図、図１４は、図１３の出力バッファの各部の信号波形を示す図である。
図１３において、この出力バッファには、図５の出力バッファの構成に加え出力等化回路（イコライズ回路）Ｓ１が設けられている。この出力等化回路Ｓ１は、サイクルごとにクランプ出力部Ｖ１、Ｖ２の出力レベルを平均化することができる。
ここで、出力等化回路Ｓ１にはＮチャンネル電界効果トランジスタＭ３１〜Ｍ３３が設けられている。そして、Ｎチャンネル電界効果トランジスタＭ３１は、Ｎチャンネル電界効果トランジスタＭ２、Ｍ５のドレイン間に接続されている。Ｎチャンネル電界効果トランジスタＭ３２、Ｍ３３は互いに直列に接続され、Ｎチャンネル電界効果トランジスタＭ３２、Ｍ３３の直列回路は、Ｎチャンネル電界効果トランジスタＭ２、Ｍ５のドレイン間に接続されている。
また、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３のゲートにはイネーブル反転信号ＥＮｂが入力され、Ｎチャンネル電界効果トランジスタＭ３２のソースおよびＮチャンネル電界効果トランジスタＭ３２のドレインにはプリチャージ信号Ｖｒが入力される。なお、プリチャージ信号Ｖｒは、クランプ出力部Ｖ１、Ｖ２の出力レベルの中間の値に設定することができる。
そして、イネーブル信号ＥＮがロウレベルの場合、クランプ出力部Ｖ１、Ｖ２へのデータ信号ＤＡおよびデータ反転信号ＤＡｂの入力が禁止され、クランプ出力部Ｖ１、Ｖ２の動作が停止される。また、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオンし、Ｎチャンネル電界効果トランジスタＭ２、Ｍ５のドレイン間がショートされた状態でプリチャージ信号Ｖｒが供給されることで、クランプ出力部Ｖ１、Ｖ２の出力レベルが平均化される。
そして、イネーブル信号ＥＮがハイレベルになると、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオフし、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作することで、データ信号ＤＡに従って差動化された出力信号ＴＸ＋、ＴＸ−が出力される。
ここで、イネーブル信号ＥＮがハイレベルになる前に、クランプ出力部Ｖ１、Ｖ２の出力レベルを平均化することで、クランプ出力部Ｖ１、Ｖ２の出力レベルの中間の値から出力信号ＴＸ＋、ＴＸ−の遷移を開始させることができる。このため、出力信号ＴＸ＋、ＴＸ−の振幅を小さくすることが可能となり、出力バッファの省電力化を図ることができる。
なお、図１３の実施形態では、図５の出力バッファの構成に出力等化回路Ｓ１を追加する方法について説明したが、図８の出力バッファの構成に出力等化回路Ｓ１を追加するようにしてもよい。また、図１３の実施形態では、出力バッファにデータ入力部Ｒ１、Ｒ２を設ける方法について説明したが、図１０の構成と同様にデータ入力部Ｒ１、Ｒ２を省略するようにしてもよい。
（第８実施形態）
図１５は、本発明の第８実施形態に係る出力バッファの概略構成の一例を示す回路図である。
図１５において、この出力バッファには、図１３の出力バッファのクランプ出力部Ｖ１、Ｖ２の代わりにＣＭＯＳインバータＶ２１、Ｖ２２が設けられている。
そして、イネーブル信号ＥＮがロウレベルの場合、ＣＭＯＳインバータＶ２１、Ｖ２２へのデータ信号ＤＡおよびデータ反転信号ＤＡｂの入力が禁止され、ＣＭＯＳインバータＶ２１、Ｖ２２の動作が停止される。また、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオンし、ＣＭＯＳインバータＶ２１、Ｖ２２の出力間がショートされた状態でプリチャージ信号Ｖｒが供給されることで、ＣＭＯＳインバータＶ２１、Ｖ２２の出力レベルが平均化される。
そして、イネーブル信号ＥＮがハイレベルになると、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオフし、ＣＭＯＳインバータＶ２１、Ｖ２２は互いに相補的に動作することで、データ信号ＤＡに従って差動化された出力信号ＴＸＦ＋、ＴＸＦ−が出力される。
ここで、イネーブル信号ＥＮがハイレベルになる前に、ＣＭＯＳインバータＶ２１、Ｖ２２の出力レベルを平均化することで、ＣＭＯＳインバータＶ２１、Ｖ２２の出力レベルの中間の値から出力信号ＴＸＦ＋、ＴＸＦ−の遷移を開始させることができる。このため、出力信号ＴＸＦ＋、ＴＸＦ−の振幅を小さくすることが可能となり、出力バッファの省電力化を図ることができる。
なお、図１５の実施形態では、出力バッファにデータ入力部Ｒ１、Ｒ２を設ける方法について説明したが、データ入力部Ｒ１、Ｒ２を省略するようにしてもよい。
（第９実施形態）
図１６は、本発明の第９実施形態に係る出力バッファの概略構成の一例を示す回路図、図１７は、図１６の出力バッファの各部の信号波形を示す図である。
図１６において、この出力バッファには、図１３の出力バッファの構成に加え入力データ判別部Ｑ２が設けられている。なお、入力データ判別部Ｑ２は、データ信号ＤＡが変化した時だけクランプ出力部Ｖ１にデータ信号ＤＡが入力されるのを許容するとともに、クランプ出力部Ｖ２にデータ反転信号ＤＡｂが入力されるのを許容することができ、イネーブル信号ｅｎを生成することができる。
ここで、入力データ判別部Ｑ２には、フリップフロップＦ１１、Ｆ１２、排他的論理和回路Ｎ７、ＮＡＮＤ回路Ｎ８およびインバータＩ４が設けられている。そして、フリップフロップＦ１１の後段にはフリップフロップＦ１２が接続され、フリップフロップＦ１１の出力端子は排他的論理和回路Ｎ７の一方の入力端子に接続され、フリップフロップＦ１２の出力端子は排他的論理和回路Ｎ７の他方の入力端子に接続されている。
また、ＮＡＮＤ回路Ｎ８の一方の入力端子には排他的論理和回路Ｎ７の出力端子が接続され、ＮＡＮＤ回路Ｎ８の他方の入力端子にはインバータＩ４の出力端子が接続されている。また、インバータＩ４にはイネーブル信号ＥＮが入力される。
また、ＮＡＮＤ回路Ｎ１の一方の入力端子には２クロック前のデータ信号ＤＡが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子にはイネーブル信号ｅｎが入力される。また、ＮＯＲ回路Ｎ２の一方の入力端子には２クロック前のデータ信号ＤＡが入力され、ＮＯＲ回路Ｎ２の他方の入力端子にはイネーブル信号ｅｎを反転させたイネーブル反転信号ｅｎｂが入力される。また、ＮＡＮＤ回路Ｎ４の一方の入力端子には２クロック前のデータ信号ＤＡを反転させたデータ反転信号ＤＡｂが入力され、ＮＡＮＤ回路Ｎ４の他方の入力端子にはイネーブル信号ｅｎが入力される。また、ＮＯＲ回路Ｎ５の一方の入力端子にはデータ反転信号ＤＡｂが入力され、ＮＯＲ回路Ｎ５の他方の入力端子にはイネーブル反転信号ｅｎｂが入力される。
そして、データ信号ＤＡはクロック信号ＣＬＫに従ってフリップフロップＦ１１、Ｆ１２にて順次保持されることで、フリップフロップＦ１１からは１クロック前のデータ信号ＤＡが出力され、フリップフロップＦ１２からは２クロック前のデータ信号ＤＡが出力される。そして、排他的論理和回路Ｎ７において、１クロック前のデータ信号ＤＡと２クロック前のデータ信号ＤＡが比較されることでデータ信号ＤＡが変化したかどうかが判別され、その判別結果がＮＡＮＤ回路Ｎ８の一方の入力端子に出力される。
また、イネーブル信号ＥＮがインバータＩ４にて反転されることでイネーブル反転信号ＥＮｂが生成され、ＮＡＮＤ回路Ｎ８の他方の入力端子に出力される。そして、ＮＡＮＤ回路Ｎ８において、排他的論理和回路Ｎ７の出力とイネーブル反転信号ＥＮｂとの否定論理積が演算されることでイネーブル信号ｅｎが生成される。また、イネーブル信号ｅｎがインバータＩ１にて反転されることでイネーブル反転信号ＥＮｂが生成される。
そして、データ信号ＤＡとイネーブル信号ｅｎとの否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ１のゲートに入力される。また、データ信号ＤＡとイネーブル反転信号ｅｎｂとの否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル信号ｅｎとの否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル反転信号ｅｎｂとの否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ５のゲートに入力される。
そして、イネーブル信号ｅｎがロウレベルの場合、クランプ出力部Ｖ１、Ｖ２へのデータ信号ＤＡおよびデータ反転信号ＤＡｂの入力が禁止され、クランプ出力部Ｖ１、Ｖ２の動作が停止される。また、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオンし、Ｎチャンネル電界効果トランジスタＭ２、Ｍ５のドレイン間がショートされた状態でプリチャージ信号Ｖｒが供給されることで、クランプ出力部Ｖ１、Ｖ２の出力レベルが平均化される。
そして、イネーブル信号ｅｎがハイレベルになると、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオフし、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作することで、データ信号ＤＡに従って差動化された出力信号ＴＸ＋、ＴＸ−が出力される。
ここで、イネーブル信号ｅｎがハイレベルになる前に、クランプ出力部Ｖ１、Ｖ２の出力レベルを平均化することで、クランプ出力部Ｖ１、Ｖ２の出力レベルの中間の値から出力信号ＴＸ＋、ＴＸ−の遷移を開始させることができる。
また、イネーブル信号ｅｎおよびイネーブル反転信号ｅｎｂを用いてデータ入力部Ｒ１、Ｒ２を動作させることにより、データ信号ＤＡが変化したときだけデータ信号ＤＡおよびデータ反転信号ＤＡｂに従ってＰチャンネル電界効果トランジスタＭ１、Ｍ４およびＮチャンネル電界効果トランジスタＭ２、Ｍ５をオン／オフさせることができる。
このため、クランプ出力部Ｖ１、Ｖ２の電源電圧として高電位ＶＣＣと低電位ＶＳＳとが供給される場合においても、出力信号ＴＸ＋、ＴＸ−を差動化させつつ、出力信号ＴＸ＋、ＴＸ−の振幅を小さくすることが可能となるとともに、データ信号ＤＡが変化しない時には出力信号ＴＸ＋、ＴＸ−を遷移させないようにすることができ、ノイズ耐性を確保しつつ、出力バッファの低消費電力化を図ることが可能となる。
なお、図１６の実施形態では、図５の出力バッファの構成に入力データ判別部Ｑ２および出力等化回路Ｓ１を追加する方法について説明したが、図８の出力バッファの構成に入力データ判別部Ｑ２および出力等化回路Ｓ１を追加するようにしてもよい。また、図１６の実施形態では、出力バッファにデータ入力部Ｒ１、Ｒ２を設ける方法について説明したが、図１０の構成と同様にデータ入力部Ｒ１、Ｒ２を省略するようにしてもよい。また、図１６の実施形態では、出力バッファにクランプ出力部Ｖ１、Ｖ２を設ける方法について説明したが、図１５に示すように、クランプ出力部Ｖ１、Ｖ２の代わりにＣＭＯＳインバータＶ２１、Ｖ２２を設けるようにしてもよい。
（第１０実施形態）
図１８は、本発明の第１０実施形態に係る出力バッファの概略構成の一例を示す回路図、図１９は、図１８の出力バッファの各部の信号波形を示す図である。
図１８において、この出力バッファには、図１６の出力バッファの入力データ判別部Ｑ２の代わりに入力データ判別部Ｑ３が設けられている。なお、入力データ判別部Ｑ３は、データ信号ＤＡが変化した時の１サイクル期間だけクランプ出力部Ｖ１にデータ信号ＤＡが入力されるのを許容するとともに、クランプ出力部Ｖ２にデータ反転信号ＤＡｂが入力されるのを許容することができ、イネーブル信号ＥＮ１、ＥＮ２を生成することができる。
ここで、入力データ判別部Ｑ３には、フリップフロップＦ２１〜Ｆ２３、排他的論理和回路Ｎ９、論理積回路Ｎ１０、Ｎ１１およびインバータＩ５が設けられている。そして、フリップフロップＦ２１の後段にはフリップフロップＦ２２が接続され、フリップフロップＦ２１の出力端子は排他的論理和回路Ｎ９の一方の入力端子に接続され、フリップフロップＦ２２の出力端子は排他的論理和回路Ｎ９の他方の入力端子に接続され、排他的論理和回路Ｎ９の出力端子はフリップフロップＦ２３の入力端子に接続されている。
また、論理積回路Ｎ１０の一方の入力端子にはイネーブル反転信号ＥＮｂが入力され、論理積回路Ｎ１０の他方の入力端子には排他的論理和回路Ｎ９の出力が入力される。論理積回路Ｎ１１の一方の入力端子にはイネーブル信号ＥＮが入力され、論理積回路Ｎ１１の他方の入力端子にはフリップフロップＦ２３の出力が入力される。また、インバータＩ５にはイネーブル信号ＥＮが入力される。
また、ＮＡＮＤ回路Ｎ１の一方の入力端子には２クロック前のデータ信号ＤＡが入力され、ＮＡＮＤ回路Ｎ１の他方の入力端子にはイネーブル信号ＥＮ１が入力される。また、ＮＯＲ回路Ｎ２の一方の入力端子には２クロック前のデータ信号ＤＡが入力され、ＮＯＲ回路Ｎ２の他方の入力端子にはイネーブル信号ＥＮ１を反転させたイネーブル反転信号ＥＮｂ１が入力される。また、ＮＡＮＤ回路Ｎ４の一方の入力端子には２クロック前のデータ信号ＤＡを反転させたデータ反転信号ＤＡｂが入力され、ＮＡＮＤ回路Ｎ４の他方の入力端子にはイネーブル信号ＥＮ１が入力される。また、ＮＯＲ回路Ｎ５の一方の入力端子にはデータ反転信号ＤＡｂが入力され、ＮＯＲ回路Ｎ５の他方の入力端子にはイネーブル反転信号ＥＮｂ１が入力される。
そして、データ信号ＤＡはクロック信号ＣＬＫに従ってフリップフロップＦ２１、Ｆ２２にて順次保持されることで、フリップフロップＦ２１からは１クロック前のデータ信号ＤＡが出力され、フリップフロップＦ２２からは２クロック前のデータ信号ＤＡが出力される。そして、排他的論理和回路Ｎ９において、１クロック前のデータ信号ＤＡと２クロック前のデータ信号ＤＡが比較されることでデータ信号ＤＡが変化したかどうかが判別され、その判別結果が論理積回路Ｎ１０の一方の入力端子に出力されるとともに、フリップフロップＦ２３の入力端子に出力される。
また、イネーブル信号ＥＮがインバータＩ５にて反転されることでイネーブル反転信号ＥＮｂが生成され、論理積回路Ｎ１０の他方の入力端子に出力される。そして、論理積回路Ｎ１０において、排他的論理和回路Ｎ９の出力とイネーブル反転信号ＥＮｂとの論理積が演算されることでイネーブル信号ＥＮ２が生成される。
また、排他的論理和回路Ｎ９の出力はフリップフロップＦ２３にて保持される。そして、論理積回路Ｎ１１において、フリップフロップＦ２３の出力とイネーブル信号ＥＮとの論理積が演算されることでイネーブル信号ＥＮ１が生成される。また、イネーブル信号ＥＮ１がインバータＩ１にて反転されることでイネーブル反転信号ＥＮ１ｂが生成される。
そして、データ信号ＤＡとイネーブル信号ＥＮ１との否定論理積がＮＡＮＤ回路Ｎ１にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ１のゲートに入力される。また、データ信号ＤＡとイネーブル反転信号ＥＮｂ１との否定論理和がＮＯＲ回路Ｎ２にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ２のゲートに入力される。
また、データ反転信号ＤＡｂとイネーブル信号ＥＮ１との否定論理積がＮＡＮＤ回路Ｎ４にて演算され、その演算結果がＰチャンネル電界効果トランジスタＭ４のゲートに入力される。また、データ反転信号ＤＡｂとイネーブル反転信号ＥＮｂ１との否定論理和がＮＯＲ回路Ｎ５にて演算され、その演算結果がＮチャンネル電界効果トランジスタＭ５のゲートに入力される。
そして、イネーブル信号ＥＮ１がロウレベルの場合、クランプ出力部Ｖ１、Ｖ２へのデータ信号ＤＡおよびデータ反転信号ＤＡｂの入力が禁止され、クランプ出力部Ｖ１、Ｖ２の動作が停止される。また、イネーブル信号ＥＮ２がハイレベルの場合、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオンし、Ｎチャンネル電界効果トランジスタＭ２、Ｍ５のドレイン間がショートされた状態でプリチャージ信号Ｖｒが供給されることで、クランプ出力部Ｖ１、Ｖ２の出力レベルが平均化される。
そして、イネーブル信号ＥＮ２がロウレベルになると、Ｎチャンネル電界効果トランジスタＭ３１〜Ｍ３３がオフする。そして、今回のサイクルにおいてイネーブル信号ＥＮ１がハイレベルになると、クランプ出力部Ｖ１、Ｖ２は互いに相補的に動作し、データ信号ＤＡに従って差動化された出力信号ＴＸ＋、ＴＸ−が出力される。そして、次回のサイクルにおいてイネーブル信号ＥＮ１がロウレベルに遷移し、クランプ出力部Ｖ１、Ｖ２へのデータ信号ＤＡおよびデータ反転信号ＤＡｂの入力が禁止されることで、出力信号ＴＸ＋、ＴＸ−のレベルが一定に維持されたままになる。
ここで、データ信号ＤＡが変化した時の１サイクル期間だけイネーブル信号ＥＮ１をハイレベルにすることにより、数サイクルに渡ってデータ信号ＤＡが変化しない場合においてもデータ信号ＤＡおよびデータ反転信号ＤＡｂがクランプ出力部Ｖ１、Ｖ２に入力され続けるのを防止することができる。このため、データ信号ＤＡの変化に起因する出力信号ＴＸ＋、ＴＸ−の振幅を小さくすることができ、出力バッファの低消費電力化を図ることが可能となる。
なお、図１８の実施形態では、図５の出力バッファの構成に入力データ判別部Ｑ３および出力等化回路Ｓ１を追加する方法について説明したが、図８の出力バッファの構成に入力データ判別部Ｑ３および出力等化回路Ｓ１を追加するようにしてもよい。また、図１８の実施形態では、出力バッファにデータ入力部Ｒ１、Ｒ２を設ける方法について説明したが、図１０の構成と同様にデータ入力部Ｒ１、Ｒ２を省略するようにしてもよい。また、図１８の実施形態では、出力バッファにクランプ出力部Ｖ１、Ｖ２を設ける方法について説明したが、図１５に示すように、クランプ出力部Ｖ１、Ｖ２の代わりにＣＭＯＳインバータＶ２１、Ｖ２２を設けるようにしてもよい。
図２０は、第８実施形態、第９実施形態および第１０実施形態の消費電流をシングルエンド構成と比較して示す図である。
図２０において、第７実施形態ではシングルエンド構成に対して消費電流を２０％程度に低減することができ、第９実施形態ではシングルエンド構成に対して消費電流を１５％程度に低減することができ、第１０実施形態ではシングルエンド構成に対して消費電流を１０％程度に低減することができた。
（第１１実施形態）
図２１は、本発明の第１１実施形態に係る出力バッファの概略構成の一例を示す回路図、図２２は、図２１の出力バッファの各部の信号波形を示す図である。
図２１において、この出力バッファには、図１８の出力バッファの構成に加え基準電圧設定部Ｕ１が設けられている。この基準電圧設定部Ｕ１は、クランプ出力部Ｖ２の出力レベルを基準電圧Ｖｆに固定することができる。
ここで、基準電圧設定部Ｕ１には、Ｎチャンネル電界効果トランジスタＭ４１およびコンデンサＣ１が設けられている。そして、コンデンサＣ１の一端はＮチャンネル電界効果トランジスタＭ５のドレインに接続されている。Ｎチャンネル電界効果トランジスタＭ４１のドレインはＮチャンネル電界効果トランジスタＭ５のドレインに接続され、Ｎチャンネル電界効果トランジスタＭ４１のゲートは論理積回路Ｎ１０の出力端子に接続されている。また、Ｎチャンネル電界効果トランジスタＭ４１のソースには基準電圧Ｖｆが供給される。
そして、イネーブル信号ＥＮ２がハイレベルになると、Ｎチャンネル電界効果トランジスタＭ４１がオンし、出力信号ＴＸ−は基準電圧Ｖｆに固定され、出力信号ＴＸ＋は基準電圧Ｖｆを基準として定められる。
これにより、出力信号ＴＸ−を出力するための出力端子を不要とすることができ、出力端子の個数を減らすことができる。
なお、図２１の実施形態では、出力信号ＴＸ−を基準電圧Ｖｆに固定する方法について説明したが、出力信号ＴＸ＋を基準電圧Ｖｆに固定するようにしてもよい。また、図２１の実施形態では、図５の出力バッファの構成に入力データ判別部Ｑ３および出力等化回路Ｓ１を追加する方法について説明したが、図８の出力バッファの構成に入力データ判別部Ｑ３および出力等化回路Ｓ１を追加するようにしてもよい。また、図２１の実施形態では、出力バッファにデータ入力部Ｒ１、Ｒ２を設ける方法について説明したが、図１０の構成と同様にデータ入力部Ｒ１、Ｒ２を省略するようにしてもよい。また、図２１の実施形態では、出力バッファにクランプ出力部Ｖ１、Ｖ２を設ける方法について説明したが、図１５に示すように、クランプ出力部Ｖ１、Ｖ２の代わりにＣＭＯＳインバータＶ２１、Ｖ２２を設けるようにしてもよい。また、図２１の実施形態では、出力バッファに入力データ判別部Ｑ３を設ける方法について説明したが、入力データ判別部Ｑ３を省略するようにしてもよい。また、図２１の実施形態では、出力バッファに出力等化回路Ｓ１を設ける方法について説明したが、出力等化回路Ｓ１を省略するようにしてもよい。
１、１１１ コントローラ、２ チャネル、１１２ 差動伝送路、３−１〜３−ｎ、１３−１〜１３−ｎ ＮＡＮＤメモリ、ＰＫ１ 半導体パッケージ、ＣＰ１〜ＣＰｍ半導体チップ、ＴＭ、ＴＭ１〜ＴＭ１７ 外部端子、ＰＤ１〜ＰＤｍ パッド電極、ＢＷ ボンディングワイヤ、１１ 入力バッファ、１２ 出力バッファ、１３ ＮＡＮＤフラッシュメモリ、Ｖ１、Ｖ１´、Ｖ２ クランプ出力部、Ｒ１、Ｒ１´、Ｒ２ データ入力部、Ｍ１、Ｍ４、Ｍ１１〜Ｍ１３、Ｍ２１、Ｍ２４ Ｐチャンネル電界効果トランジスタ、Ｍ２、Ｍ５、Ｍ１４、Ｍ１５、Ｍ２２、Ｍ２５、Ｍ３１〜Ｍ３３、Ｍ４１ Ｎチャンネル電界効果トランジスタ、Ｍ３、Ｍ６、Ｍ２３、Ｍ２６ クランプトランジスタＮ１、Ｎ４、Ｎ８ ＮＡＮＤ回路、Ｎ２、Ｎ５ ＮＯＲ回路、Ｉ１〜Ｉ５ インバータ、ＴＸ０〜ＴＸｎ 出力バッファ、ＲＸ０〜ＲＸｎ 入力バッファ、Ｑ１〜Ｑ３ 入力データ判別部、Ｆ１、Ｆ２、Ｆ１１、Ｆ１２、Ｆ２１〜Ｆ２３ フリップフロップ、Ｎ６、Ｎ７、Ｎ９ 排他的論理和回路、Ｖ２１、Ｖ２２ ＣＭＯＳインバータ、Ｓ１ 出力等化回路、Ｎ１０、Ｎ１１ 論理積回路、Ｕ１ 基準電圧設定部、Ｃ１ コンデンサ

Claims (9)

  1. Ｐチャンネル電界効果トランジスタとＮチャンネル電界効果トランジスタとの間にクランプ用電界効果トランジスタが直列に挿入され、前記Ｐチャンネル電界効果トランジスタのソースに供給される高電位と前記Ｎチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記クランプ用電界効果トランジスタのゲートに入力することで、前記Ｐチャンネル電界効果トランジスタのドレイン電位または前記Ｎチャンネル電界効果トランジスタのドレイン電位をクランプするクランプ出力段と、
    前記クランプ出力段の前段に接続され、イネーブル信号に基づいて前記Ｐチャンネル電界効果トランジスタのゲートと前記Ｎチャンネル電界効果トランジスタのゲートにデータ信号を入力するデータ入力部とを備えることを特徴とする出力バッファ。
  2. 第１のＰチャンネル電界効果トランジスタと第１のＮチャンネル電界効果トランジスタとの間に第１のクランプ用電界効果トランジスタが直列に挿入され、前記第１のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第１のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルが前記第１のクランプ用電界効果トランジスタのゲートに入力され、データ信号が前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートに入力される第１のクランプ出力部と、
    第２のＰチャンネル電界効果トランジスタと第２のＮチャンネル電界効果トランジスタとの間に第２のクランプ用電界効果トランジスタが直列に挿入され、前記第２のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第２のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルが前記第２のクランプ用電界効果トランジスタのゲートに入力され、前記データ信号を反転させたデータ反転信号が前記第２のＰチャンネル電界効果トランジスタのゲートと前記第２のＮチャンネル電界効果トランジスタのゲートに入力される第２のクランプ出力部とを備えることを特徴とする出力バッファ。
  3. 第１のＰチャンネル電界効果トランジスタと第１のＮチャンネル電界効果トランジスタとの間に第１のクランプ用電界効果トランジスタが直列に挿入され、前記第１のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第１のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記第１のクランプ用電界効果トランジスタのゲートに入力することで、前記第１のＰチャンネル電界効果トランジスタのドレイン電位または前記第１のＮチャンネル電界効果トランジスタのドレイン電位をクランプする第１のクランプ出力部と、
    第２のＰチャンネル電界効果トランジスタと第２のＮチャンネル電界効果トランジスタとの間に第２のクランプ用電界効果トランジスタが直列に挿入され、前記第２のＰチャンネル電界効果トランジスタのソースに供給される高電位と前記第２のＮチャンネル電界効果トランジスタのソースに供給される低電位との間の中間レベルを前記第２のクランプ用電界効果トランジスタのゲートに入力することで、前記第２のＰチャンネル電界効果トランジスタのドレイン電位または前記第２のＮチャンネル電界効果トランジスタのドレイン電位をクランプする第２のクランプ出力部と、
    前記第１のクランプ出力部の前段に接続され、イネーブル信号に基づいて前記第１のＰチャンネル電界効果トランジスタのゲートと前記第１のＮチャンネル電界効果トランジスタのゲートにデータ信号を入力する第１のデータ入力部と、
    前記第２のクランプ出力部の前段に接続され、前記イネーブル信号に基づいて前記第２のＰチャンネル電界効果トランジスタのゲートと前記第２のＮチャンネル電界効果トランジスタのゲートに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部とを備えることを特徴とする出力バッファ。
  4. 各データ出力サイクル内において、前記データ信号が変化した時だけ前記第１のクランプ出力部に前記データ信号が入力されるのを許容するとともに、前記第２のクランプ出力部に前記データ反転信号が入力されるのを許容する入力データ判別部を備えることを特徴とする請求項２または３に記載の出力バッファ。
  5. 前記入力データ判別部は、前記データ信号が変化した時の１サイクル期間だけ前記第１のクランプ出力部に前記データ信号が入力されるのを許容するとともに、前記第２のクランプ出力部に前記データ反転信号が入力されるのを許容することを特徴とする請求項４に記載の出力バッファ。
  6. サイクルごとに前記第１のクランプ出力部の出力レベルと前記第２のクランプ出力部の出力レベルとを平均化する出力等化回路を備えることを特徴とする請求項２から５のいずれか１項に記載の出力バッファ。
  7. 前記第２のクランプ出力部の出力レベルを基準電圧に固定する基準電圧設定部を備えることを特徴とする請求項２から５のいずれか１項に記載の出力バッファ。
  8. 第１のＣＭＯＳインバータと、
    第２のＣＭＯＳインバータと、
    前記第１のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第１のＣＭＯＳインバータにデータ信号を入力する第１のデータ入力部と、
    前記第２のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第２のＣＭＯＳインバータに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部と、
    前記データ信号が変化した時だけ前記第１のＣＭＯＳインバータに前記データ信号が入力されるのを許容するとともに、前記第２のＣＭＯＳインバータに前記データ反転信号が入力されるのを許容する入力データ判別部とを備えることを特徴とする出力バッファ。
  9. 第１のＣＭＯＳインバータと、
    第２のＣＭＯＳインバータと、
    前記第１のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第１のＣＭＯＳインバータにデータ信号を入力する第１のデータ入力部と、
    前記第２のＣＭＯＳインバータの前段に接続され、イネーブル信号に基づいて前記第２のＣＭＯＳインバータに前記データ信号を反転させたデータ反転信号を入力する第２のデータ入力部と、
    クロック信号に同期して前記第１のＣＭＯＳインバータの出力レベルと前記第２のＣＭＯＳインバータの出力レベルとを平均化する出力等化回路とを備えることを特徴とする出力バッファ。
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