JPH01137807A

JPH01137807A - ドレイン・ソース電圧を制御する回路

Info

Publication number: JPH01137807A
Application number: JP62278449A
Authority: JP
Inventors: James B Wieser; ジェイムズ・ビー・ウィザー
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-11-05
Filing date: 1987-11-05
Publication date: 1989-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】星にＬ髪困」Ｌ交互この発明は相補形金属酸化物半導体（０ＭＯ８）装置、
特に密度の高いＣＭＯ３回路形式に於ける衝突電離をな
くし、電源を一層高くし、従ってダイナミックレンジを
−ａ太き（することが出来る方式に関する。

従来技術　び発明が解決しようとする囚題点ＣＭＯ３技
術の進歩により、密度の高いプロレスが得られたが、こ
の技術の主な制約は、ｎ形ＭＯＳトランジスタの許容し
得るドレイン・ソース電圧（Ｖ、、）であった。この制
限は、典型的には５ｖであるが、接合が浅くて急であっ
て、ゲート酸化物が薄い為であり、この結果衝突電離が
生ずる。

衝突電離は、主にｎチャンネルＭＯ８装置で起る現象で
ある。供給電圧を５■より上の装「Ｉの許容し得るＶｄ
Ｓを越える点まで増加すると、電子の移動度が上りドレ
インで衝突が起る様になる。こういう衝突が半導体結晶
における電離を起こし、電子／正孔の対を生成する。第
１Ａ図乃至第１Ｃ図に示す様に、こういうことが起ると
、ドレイン−基板電流が普通の漏れ電流より多くなり、
合計のドレイン電流に影響する。これは装置を傷めるだ
けでなく、飽和形装置の用途では、出力インピーダンス
を下げる。

上に述べた問題により、電源が５Ｖに制限され、この為
ＣＭＯＳアナ１］グ回路に取り得る最大のダイナミック
レンジが低下する。この効果をなくすことが出来れば、
−ｍ大きなダイナミックレンジを達成することが出来る
。そうなれば、ディジタル用途に要求される高密度のＣ
ＭＯＳプロセスを、その技術の進歩を全面的に活用して
、ダイナミックレンジの大きいＣＭＯＳアナログ回路と
共に集積することが出来る。

問題点を解決する為の手段及び作用この発明は上に述べた衝突電離の問題に対する簡単であ
るが有効な解決策を提供する。この発明では、一定のゲ
ート電圧を持つ第２のＭＯ３装置を影響を受けるＭＯ３
装置と直列に追加して、ＶｄＳが２つの装置で等分され
る様にする。この形式は衝突電離をなくし、電圧の変化
を−・層大きくすることが出来る様にし、高い出力イン
ピーダンスを保ち、こうして増幅器に対する高い利得又
は電流源に対する高いインピーダンスがとれる様にする
。Ｖｄｓを電源の中間にクランプすることは、ＶｄＳが
低い時は回路の性能に対する影響が極く小さく、これは
非常に低順に実施することが出来る。

この方式は、この方式を用いない場合に通常可能である
よりも、ダイナミックレンジを２倍にすることが出来る
。この発明は任意の電圧の任意のＣＭＯＳプロセスに用
いられるが、任意の数の電源の分割部分に拡張１°るこ
とが出来る。この発明はアナログ及びディジタル回路の
両方に適用される。

この発明のその他の目的、特徴及び利点は、以下図面に
ついて詳しく説明する所から明らかになり、よく理解さ
れよう。

実　　施　　例第２Ａ図にこの発明の全般的゛な概念を例示する。

ゲート電圧■、を持つ第１のｎチャンネル装置（１０）
が第２のｎチャンネル装置（１２）と直列になっている
。この発明では、ｎ′ｆ−ヤンネル装置（１２）のゲー
ト電圧Ｖ。は、次の式が成立する様に固定されでいる。

こ）でＶｌは装置（１２）の閾値電圧である。第２Ａ図
に示す様に、電源はＩＯＶである。

この為、装置（１２）のゲート電圧■。は、電源の大き
な変化に対し、ＶｄＳが装置（１０）及び（１２）で等
分にされる様に固定されている。これによって、各々の
装置に対し、ＶｄＳを最大５Ｖに制限しながら、１０■
の動作が出来る。ＶｄＳが５■より下がった時、装置（
１２）は線形モードであり、単に直列抵抗として作用し
、回路の動作に対する影響が極く小さい。ＶｄＳが５■
より大きい時、装置（１２）は飽和モードであって、典
型的なカスコード形電流源として作用するが、Ｖｄｓを
５■にクランプする。

第３図に示す様に、この者えは電源を更に分割する為に
用いることが出来る。第３図に示す回路では、ゲート電
圧■Ｎを持つｎチ１ｒンネル装置（ｉｏｏ）が複数個の
ＭＯ８装置１乃至ｎと直列になっている。装置１乃至ｎ
の各々のゲートには一定電圧が印加されていて、装置１
０並びに装置１乃至ｎの各々のドレイン・ソース電圧が
略等しくなる様に、即ら、ｖ　　　＝ｖ　　　＝ｖ　　
　−ｖｄｓｌ　　　ｄｓ２　　　ｄｓ３　　　ｄｓｎに
なる様になっている。然し、こうするのは、余分のコス
トがかかり、回路の性能に対する影響が一層大きい。電
源を分割し得る程度は、最終的には、例えば電界の閾値
及びバンチスルーの様な他のプロセスの降伏機構によっ
て制限される。

この発明の主な用途は、高密度ＣＭＯＳプロセスで、高
密度のディジタル論理回路と共に集積したキャパシタ切
換え形フィルタを１０Ｖで動作することが出来る様にす
ることである。

キャパシタ切換え形フィルタの主な構成ブロックは積分
器であり、これは常に電源の中間近くの共通モードの演
算増幅器を用いる。この為、演鐸増幅器の差動ベアのこ
の共通の源をこの発明に従って、Ｖｄｓクランプ装置に
対するー・定ゲート電圧ｖｏを供給する為に使うことが
出来る。

第４図はこの発明を用いたＣＭＯＳキャパシタ切換え形
フィルタ増幅器回路を示す。

第４図について説明すると、電源が端子Ｖ８ｓ及び端子
■。０の間に接続される。図には２段が示されている。

入力段（１４）はｎチャンネル装置（１６）及び（１８
）の差動トランジスタ・ペア、電流ミラーの負荷ｎチャ
ンネル・トランジスタ（２０）、　（２２）及びｐ′ｆ
−ヤンネル末［流シンク（２４）で構成される。

トランジスタ（２４）は普通の様に端子（２６）に印加
された電位■８１にバイアスされる。■Ｂ１は■Ｃｃよ
りも、ｐヂャンネル・トランジスタ１個の閾値弁よりも
若干多く低くなる様にバイアスするのが普通である。

入力段（１４）はカスコード構成である。ゲート共通の
ｐチｔ／ンネル負荷トランジスタ（２８）、　ｆ３０）
が、夫々トランジスタ（１６）、　（１８）のドレイン
と直列に結合される。トランジスタ（２８）、　（３０
）のゲートが端子（３２）の電位Ｖ　に接続される。Ｖ
８２は■、８とアースの中間になる様に選ばれており、
この為、トランジスタ（２８）及び（３０）は通常は飽
和動作領域にバイアスされ、従ってそれらを組合せた電
導は、トランジスタ（２４）に流れる末尾電流に等しい
。

入力段が節（３４）にシングルエンデツド出力を発生す
る。この節が反転増幅器段（１５）に直結になっている
。この段はｎヂャンネル駆動器（３６）及びｐチャンネ
ル電流シンク（３８）で構成され、両者を併せて反転増
幅器を形成する。電流シンク（３８）が末尾電流シンク
（２４）と並列にバイアスされる。図示の形式を使うと
、出力端子（４０）は、反転入力端子（４２）及び非反
転入力端子（４４）の間に印加された差動入力信号に対
し、高い利得で応答する。

周波数補償キＶバシタ（４６）が出力端子（４０）と、
ゲート共通形増幅器として作用するトランジスタ（３０
）のソースの間に結合され、これがキャパシタを節（３
４）に結合する。トランジスタ（２８）が入力段（１４
）の特性を平衡させる様に作用する。

トランジスタ（３０）が電圧制御形電流澱として作用し
、節（３４）を隔離して、その負荷とならずに、周波数
依存性を持つ電流を節（３４）にブイ−ドパツクする様
に作用する。

トランジスタ（１６）、　（１８）で構成された差動ベ
アの共通のソース節（４８）は常に電源の中点にｐチャ
ンネル１個分の閾値を加えた値に近い。従って、この発
明では、節（４８）は、装置（５０）をクランプする為
の略一定のゲート電圧を供給する様に接続される。従っ
て、ＶｄＳが前に述べた様に、装置（５０）、　（３６
）に等分される。

クランプ・トランジスタ（５０）が、−１ｉ２高い電圧
での動作が出来る様にする為に、普通の切換え形キャパ
シタ・フィルタ増幅器に追加する必要のある唯一の余分
の装置である。最もよい性能を得る為には、装置（５０
）はトランジスタ（３６）よりもＷ／Ｌ（チャンネル幅
／長）を−層大きくすべきである。これは、Ｗを同じに
し、Ｌ５ｏを’３６より小さくすることにより、配置の
上で容易に達成される。

配置の観点からすると、１つの余分の装置が追加されて
も、全体の面積は殆んど増えない。

クランプ装置（５０）は、低いＶｄｓでは回路の性能に
対する影響が撞く僅かであり、非常に気兼に実現出来る
。これは、この発明の方式を使わない場合に通常可能で
あるよりも、ダイナミックレンジを２倍にすることが出
来る様にする。

第５図は上に述べた切換え形キャパシタ・フィルタ増幅
器の出力インピーダンスと供給電圧との関係を示す。

第６図は共通モードの広い範囲の入力及び大きな出力の
振れを持つこの発明の別の実施例を示す。

同じ部品については、第４図の参照数すを用いている。

この実施例では、共通ソース節の変化を許すから、トラ
ンジスタ（５０）は、装置（５２）及び（５４）で構成
された別のバイアス・ストリングから供給される一定電
圧によってバイアスされる。この実施例は、分割電源に
註文製（カスタム）ｒ″調整ることが出来る為に、最も
よいバイアスが得られるが、こうするとコストが高くな
り、電力及び面積が増加する。

これまでこの発明をアナログ回路の場合について説明し
たが、この発明はディジタル回路にも応用することが出
来る。第７図は単純なディジタル回路を示しており、一
定バイアス電圧ｖ６が、インバータを形成する２つのト
ランジスタ（２０２）。

（２０４）と直列に設けたクランプ・トランジスタ（２
００）のゲートに印加される。こうすることにより、３
つのトランジスタ（２００）、　（２０２）、　（２０
４）の各々のドレイン・ソース電圧■ｄｓが略等しく保
たれる。

電子移動度が一層低い為に、ｐチャンネル装置では通常
衝突電離が観測されないが、この発明の方式はｐチャン
ネル装置にも用いることが出来る。

この発明を実施する際、こ）で説明した実施例に種々の
変更を加えることが出来ることを承知されたい。特許請
求の範囲にこの発明の範囲が定められており、この請求
の範囲に含まれる回路及びその均等物がこの発明の範囲
に属することを承知されたい。

【図面の簡単な説明】

第１Ａ図は１０Ｖの電源を持つ従来のｎチャンネル装置
の回路図、第１Ｂ図は第１Ａ図に示した従来のｎチャン
ネル装置で電源電圧が高くなった時のドレイン・ソース
電流を示すグラフ、第１Ｃ図は従来のｎチャンネル装置
の出力インピーダンスとドレイン拳ソース電圧の関係を
示すグラフ、第２Ａ図はこの発″明のＶｄＳクランプ方
式を示す回路図、第２Ｂ図は第２Ａ図に示した回路で電
源電圧を高めた時のドレイン・ソース電流を示すグラフ
、第３図はこの発明によってＶｄＳを幾つかに分割する
ことを示す回路図、第４図は切換え形キャパシタ・フィ
ルタ増幅器にこの発明の■ｄ３クランプ方式を用いた場
合を示づ回路図、第５図は第４図に示した切換え形キャ
パシタ・フィルタ増幅器の出力インピーダンスと？［Ｗ
圧との関係を示すグラフ、第６図はこの発明のＶｄＳク
ランプ方式の別の実施例を示す回路図、第７図はこの発
明のＶｄＳクランプ方式のディジタル回路に用いた実施
例を示す回路図である。１０・・・第１のｎチャンネル装置１２・・・第２のｎチｔ７ンネル装置１Ｆ工［：ｒ−７−

Claims

【特許請求の範囲】

（１）ソース、ドレイン及びゲート素子を持ち、ドレイ
ンに供給電圧を印加した第１のＭＯＳトランジスタのド
レイン・ソース電圧を制御する回路に於て、ソース、ド
レイン及びゲート素子を持つ第２のＭＯＳトランジスタ
を第１のＭＯＳトランジスタと直列に接続し、それに対
してゲート電圧を印加して、第１及び第２のＭＯＳトラ
ンジスタのドレイン・ソース電圧が略等しくなる様にし
た回路。
（２）特許請求の範囲第１項に記載した回路に於て、第
１及び第２のＭＯＳトランジスタがｎチャンネル装置で
ある回路。
（３）特許請求の範囲第２項に記載した回路に於て、供
給電圧が１０Ｖである回路。
（４）特許請求の範囲第１項に記載した回路に於て、デ
ィジタル回路である回路。
（５）ソース、ドレイン及びゲート素子を持つていて、
ドレインに供給電圧が印加された第１のＭＯＳトランジ
スタのドレイン・ソース電圧を制御する回路に於て、前
記第１のＭＯＳトランジスタと直列に複数個のＭＯＳト
ランジスタを設け、該複数個の各々のトランジスタはソ
ース、ドレイン及びゲート素子を持つていて、何れもゲ
ート電圧が印加されていて、第１のトランジスタ並びに
前記複数個のトランジスタの各々のドレイン・ソース電
圧が略等しくなる様になっている回路。
（６）特許請求の範囲第５項に記載した回路に於て、デ
ィジタル回路である回路。
（７）第１の電圧及び第２の電圧の間に接続された電源
と、ソース素子が一定電圧にある共通節に接続された差
動トランジスタ・ペア、電流ミラー、第１のバイアス電
位が印加された末尾電流シンク、及び前記差動トランジ
スタ・ペアのドレインと直列に結合される一対の共通ゲ
ート形負荷トランジスタであって、当該負荷トランジス
タのゲートに第２のバイアス電位が印加されている当該
１対のゲート共通形負荷トランジスタを含む入力段と、
該入力段からシングルエンデツド出力を受取る反転増幅
器段とを有し、該反転増幅器段が、前記電源に接続され
た駆動トランジスタ、及び前記末尾電流シンクと並列に
バイアスされた電流シンクを持つ様な形式のキャパシタ
切換え形フィルタ増幅器に於て、クランプ・トランジス
タを前記駆動トランジスタと直列に配置し、そのゲート
を前記差動トランジスタ・ペアの共通節に接続して、駆
動トランジスタ及びクランプ・トランジスタのドレイン
・ソース電圧が略等しくなる様にしたキャパシタ切換え
形フィルタ増幅器。
（８）特許請求の範囲第７項に記載したキャパシタ切換
え形フィルタ増幅器に於て、一定電圧が電源電圧の中間
であるキャパシタ切換え形フィルタ増幅器。